KR20140090684A - 반도체 장치 및 그 제조 방법 - Google Patents

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리히토 구로다
아키노부 데라모토
시게토시 스가와
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고쿠리츠다이가쿠호진 도호쿠다이가쿠
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Abstract

종래의 반도체 장치의 게이트 절연막은, 반도체층측 계면과 전극측 계면 중의 적어도 어느 일방의 요철이 크기 때문에, 게이트 절연막에 인가되는 전계에 국소적 집중이 일어나거나, 그 강도에 편차가 발생하거나 하여 낮은 전계 강도에서 절연 파괴를 일으켜 사용 수명이 짧았다. 이 과제는 게이트 절연막의 양 계면의 요철 크기를 특정화함으로써 해결된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치에서는, 미세화와 함께 고속화·장수명화가 요구되고 있다.
특허문헌 1 에는, 소스 영역, 드레인 영역 및 채널 영역을 구비하고, 채널 영역 표면의 평탄도를 개선함으로써, 10 ㎓ 이상의 클록 주파수에 있어서도 동작 가능한 MOS 트랜지스터가 제안되어 있다.
특허문헌 1 에서는, 구체적으로는, 소스로부터 드레인 방향의 길이 2 ㎚ 의 범위에 있어서의 피크·투·밸리 (peak to valley) 에 의해 나타낸 경우, 0.3 ㎚ 이하가 되도록, 채널 영역의 표면을 평탄화함으로써, 고속 동작이 가능한 것이 지적되고 있다.
WO2008/007748
그러나, 특허문헌 1 은, MOS 트랜지스터의 수명, 특히 게이트 절연막의 수명이나 게이트 절연막의 전기적 절연 내압에 대해서는 고려되고 있지 않다.
본 발명은, 상기의 점을 감안하여 예의 연구 후에 이루어진 것으로, 그 주된 목적은, 미세화·고속화·장수명화에 적합한 반도체 장치를 제공하는 것이다.
본 발명의 또 하나의 목적은, MOS 트랜지스터의 게이트 절연막의 수명이나 게이트 절연막의 전기적 절연 내압성을 높이고, 고속 동작이 가능하여 고미세화·고집적화된 반도체 집적 회로 장치의 실용화에 적합한 반도체 장치를 제공하는 것이다.
본 발명의 측면의 하나는, 반도체층과, 그 반도체층의 일방의 면에 직접 접촉하고 있는 절연막과, 상기 반도체층과는 반대측에서 상기 절연막에 직접 접촉하고 있는 전극층을 갖고, 상기 반도체층과 상기 절연막의 계면과 상기 절연막과 상기 전극층의 계면에 관해서, 각각의 계면에 있어서의 상기 절연막의 연장되는 방향의 길이 1 ㎛ 의 임의 영역에 있어서의 요철이, 상기 절연막의 두께가 얇으면 얇을수록 작은 요철인 것을 특징으로 하는 반도체 장치에 있다.
본 발명의 다른 측면은, 상기 반도체층과 상기 절연막의 계면의 요철 크기 및 상기 절연막과 상기 전극층의 계면의 요철 크기가 상기 절연막 두께의 10 ％ 이하인 것을 특징으로 하는 반도체 장치에 있다.
본 발명의 다른 또 하나의 측면은, 상기 양 계면의 요철 크기가, 상기 반도체층의 면 방위에 있어서의 원자 간의 최소 단차인 것을 특징으로 하는 반도체 장치에 있다.
본 발명의 또 하나의 측면은, 반도체층 상에, 상기 반도체층과 접촉하는 절연막을 형성하고, 상기 절연막과 상기 반도체층은 반대측에서 접촉하는 전극층을 형성하는 반도체 장치의 제조 방법으로서, 제조 공정 중에, 상기 반도체층 표면의 요철을, 형성하는 절연막 두께의 10 ％ 이하로 하기 위한 평탄화 공정을 적어도 1 회 이상 포함함과 함께, 상기 절연막 형성 전의 상기 반도체층 표면의 요철이 형성하는 절연막 두께의 10 ％ 이하인 경우에, 반도체층과 접하는 계면과 절연막 표면의 요철이 각각 형성하는 절연막 두께의 10 ％ 이하가 되는 산화, 산질화 또는 질화 방법에 의해 상기 절연막을 형성하는 막 형성 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법에 있다.
본 발명의 추가로 또 하나의 측면은, 반도체층과,
상기 반도체층과 계면에서 형성하여 접촉하는 절연막과,
상기 절연막과 상기 반도체층은 반대측에서 계면을 형성하여 접촉하는 전극층을 갖고,
상기 반도체층과 상기 절연막의 계면에 있어서의 요철이, 상기 절연막과 상기 전극층의 계면에 있어서의 요철에 그대로 반영되도록, 상기 절연막의 두께 및 상기 양 계면의 요철이 형성되어 있는 것을 특징으로 하는 반도체 장치에 있다.
본 발명에 의하면, 미세화·고속화·장수명화에 적합한 반도체 장치를 제공할 수 있다. 또, 본 발명은 MOS 트랜지스터의 게이트 절연막의 수명이나 전기적 절연 내압성을 높이고, 고속 동작이 가능하여 고미세화·고집적화된 반도체 집적 회로 장치의 실용화에 적합한 반도체 장치를 제공할 수도 있다.
또한, 본 발명에 의하면, 반도체층과 절연막의 계면과 상기 절연막과 전극층의 계면에 관해서, 각각의 계면에 있어서의 상기 절연막의 연장되는 방향의 길이 1 ㎛ 의 임의 영역에 있어서의 요철이, 상기 절연막의 두께가 얇으면 얇을수록 작은 요철이므로 상기 절연막에 국소적으로 집중하는 전계 강도를 저감시킬 수 있고, 높은 파괴 전계 강도와 긴 수명을 갖는 반도체 장치를 제공할 수 있다.
또 다르게는, 본 발명에 의하면, 반도체층과 절연막의 계면에 있어서의 요철이, 상기 절연막과 전극층의 계면에 있어서의 요철에 그대로 반영되도록, 상기 절연막의 두께 및 상기 양 계면의 요철이 형성되어 있으므로, 상기 절연막은 높은 전기적 절연 내압성과 긴 수명을 갖고, 고속 동작이 가능하여 고미세화·고집적화된 반도체 집적 회로 장치를 제공할 수 있다.
또 다른 하나는, 본 발명에 의하면, 게이트 절연막의 반도체층과 접하는 계면 및 게이트 절연막의 게이트 전극과 접하는 계면의 요철이, 계면에 평행한 방향의 길이 1 ㎛ 의 영역에 있어서 게이트 절연막 두께에 대해 모두 10 ％ 이하가 되어 있고, 게이트 절연막 및 반도체층에 국소적으로 집중하는 전계 강도를 저감시킬 수 있기 때문에, 높은 파괴 전계 강도, 긴 수명이 얻어진다.
또한, 본 발명에 의하면, 초기 수율 및 장기 신뢰성이 우수한 게이트 절연막이 얻어진다.
도 1 은, 반도체측 계면의 요철과 전극측 계면의 요철이 게이트 절연막 두께의 10 ％ 보다 큰, 산소 라디칼 산화를 이용하여 형성한 종래의 게이트 절연막을 설명하기 위한 모식적 단면도이다.
도 2 는, 반도체층측 계면의 요철과, 전극측 계면의 요철이 게이트 절연막의 막 두께의 10 ％ 보다 큰, 산소 라디칼 산화를 이용하여 형성한 종래의 게이트 절연막의 반도체측 계면과 절연막 표면의 원자간력 현미경 이미지이다.
도 3 은, 반도체층 계면의 요철과 전극측 계면의 요철이 게이트 절연막의 막 두께의 10 ％ 보다 큰, 산소 라디칼 산화를 이용하여 형성한 게이트 절연막의 면적이 4.0 × 10-2 ㎠ 인 종래의 게이트 절연막의 절연 파괴 전계 강도와 파괴 확률의 관계를 나타낸 도면이다.
도 4 는, 반도체층측 계면의 요철과, 전극측 계면의 요철이 게이트 절연막의 막 두께의 10 ％ 보다 큰, 산소 라디칼 산화를 이용하여 형성한 4.0 × 10-2 ㎠ 의 면적을 갖는 종래의 게이트 절연막의 일정 스트레스 전류 ＋0.1 A/㎠ 인가시의 수명의 누적 확률을 나타낸 도면이다.
도 5 는, 반도체층측 계면의 요철이 게이트 절연막의 막 두께의 10 ％ 보다 큰, 산소 라디칼 산화를 이용하여 형성한 종래의 게이트 절연막을 설명하기 위한 모식적 단면도이다.
도 6 은, 반도체층측 계면의 요철이 게이트 절연막의 막 두께의 10 ％ 보다 큰, 산소 라디칼 산화를 이용하여 형성한 종래의 게이트 절연막의 반도체측 계면과 절연막 표면의 원자간력 현미경 이미지 및 평균 조도 (Ra) 를 나타내는 도면이다.
도 7 은, 반도체층 계면의 요철이 게이트 절연막의 막 두께의 10 ％ 보다 큰, 산소 라디칼 산화를 이용하여 형성한, 4.0 × 10-2 ㎠ 의 면적을 갖는 종래의 게이트 절연막의 절연 파괴 전계 강도와 파괴 확률의 관계를 나타낸 도면이다.
도 8 은, 반도체층측 계면의 요철이 게이트 절연막의 막 두께의 10 ％ 보다 큰, 산소 라디칼 산화를 이용하여 형성한, 4.0 × 10-2 ㎠ 의 면적을 갖는 종래의 게이트 절연막의 일정 스트레스 전류 ＋0.1 A/㎠ 인가시의 수명의 누적 확률을 나타낸 도면이다.
도 9 는, 본 발명의 제 1 실시형태에 관련된 게이트 절연막을 설명하기 위한 모식적 단면도이다.
도 10 은, 본 발명의 제 1 실시형태에 관련된 게이트 절연막의 반도체층측 계면과 절연막 표면의 원자간력 현미경 이미지 및 평균 조도 (Ra) 를 나타내는 도면이다.
도 11 은, 본 발명의 제 1 실시형태에 관련된, 4.0 × 10-2 ㎠ 의 면적을 갖는 게이트 절연막의 절연 파괴 전계 강도와 파괴 확률의 관계를 나타낸 도면이다.
도 12 는, 본 발명의 제 1 실시형태에 관련된, 4.0 × 10-2 ㎠ 의 면적을 갖는 게이트 절연막의 일정 스트레스 전류 ＋0.1 A/㎠ 인가시의 수명의 누적 확률을 나타낸 도면이다.
도 13 은, 본 발명의 제 2 실시형태에 관련된 게이트 절연막을 설명하기 위한 모식적 단면도이다.
도 14 는, 반도체층의 면 방위에 있어서의 원자 간의 최소 단차로 하기 위한 표면 평탄화를 실시한 후의 반도체층 표면의 원자간력 현미경 이미지와 표면 높이의 프로파일을 나타내는 도면이다.
도 15 는, 본 발명의 제 2 실시형태에 관련된 게이트 절연막의 반도체층측 계면과 절연막 표면의 원자간력 현미경 이미지를 나타내는 도면이다.
도 16 은, 본 발명의 제 2 실시형태에 관련된, 4.0 × 10-2 ㎠ 의 면적을 갖는 게이트 절연막의 절연 파괴 전계 강도와 파괴 확률의 관계를 나타낸 도면이다.
도 17 은, 본 발명의 제 2 실시형태에 관련된 게이트 절연막의 일정 스트레스 전류 ＋0.1 A/㎠ 인가시의 수명의 누적 확률을 나타내는 도면이다.
도 18 은, 본 발명의 제 3 실시형태에 관련된 MOS 트랜지스터를 설명하기 위한 모식적 구조도이다.
도 19 는, 본 발명의 제 4 실시형태에 관련된 CMOS 회로를 설명하기 위한 모식적 단면 구조도이다.
도 20 은, 본 발명의 제 5 실시형태에 관련된 반도체 메모리를 설명하기 위한 모식적 구성도이다.
도 21 은, 산화 전의 반도체층 표면의 평균 조도 (Ra) 와, 절연막과 반도체층의 계면의 평균 조도 (Ra) 의 관계를 나타내는 도면이다.
도 22 는, 절연막의 막 두께에 대한 전극 계면·반도체 계면의 요철 비율 (％) 과 절연 파괴 전계의 관계를 나타내는 그래프이다.
도 23 은, 절연막의 막 두께에 대한 전극측 계면의 요철·반도체층측 계면의 요철 비율 (％) 과 와이블 계수의 관계를 나타내는 도면이다.
본 발명의 실시형태를 설명하기 전에, 본 발명을 보다 적격으로 이해해 받기 위해서, 본 발명에 이른 기술 과정에 대해 이하에 설명한다.
본 발명자들은 상기의 목적으로부터, 종래의 반도체 장치의 게이트 절연막의 계면 구조에 대해 다음과 같이 재검토를 실시하였다.
도 1 은, 종래의 게이트 절연막의 일례의 단면도를 나타낸다.
먼저, 면 방위가 (100) 면의 표면을 갖는 실리콘 (Si) 으로 이루어지는 반도체층 (101) 을 구비한 실리콘 웨이퍼의 시판품을 준비하였다. 이 구입시 그대로의 상태인 실리콘 웨이퍼의 반도체층 (101) 표면을 통상적인 반도체 세정법으로 세정하고, 그 후 400 ℃ 에서 세정한 반도체층 (1) 의 표면을 라디칼 산화법 (플라즈마 중에서 형성된 라디칼 산소에 의해 실리콘 표면을 직접 산화한다) 에 의해 산화시켜 평균 두께 6 ㎚ 의 게이트 절연막 (102) 을 형성하였다.
그 후, 통상적인 반도체 분야에서 사용되고 있는 전극 형성 기술에 의해, 게이트 절연막 (102) 상에 전극 (103) 을 형성하였다.
본 발명에 있어서는, 편의상, 반도체층 (101) 과 게이트 절연막 (102) 사이의 계면 (104) 을 「반도체층측 계면 (104)」, 게이트 절연막 (102) 과 전극 (103) 사이의 계면 (105) 을 「전극측 계면 (105)」이라고 기재하는 경우도 있다.
반도체층측 계면 (104) 의 요철 (106) 과 전극측 계면 (105) 의 요철 (107) 의 크기를 각각 측정하였다.
절연막 (102) 의 연장되는 방향 (지면 (紙面) 의 좌우 방향) 을 따른 길이 (L) 1 ㎛ 크기의 임의 영역에 있어서의 요철 크기의 최대값이, 피크·투·밸리 (peak to valley) 표시로, 반도체층측 계면 (104) 의 요철 (106) 에서는 0.9 ㎚, 전극측 계면 (105) 의 요철 (107) 에서는 1.2 ㎚ 였다.
동일한 수법과 순서로, 50 장의 실리콘 웨이퍼에 대해 처리를 실시하고, 마찬가지로, 반도체층측 계면 (104) 의 요철 (106) 과 전극측 계면 (105) 의 요철 (107) 의 크기를 각각 측정하였다.
그 결과, 본 발명자들은, 이하에 나타내는 새로운 지견을 얻었다. 그 지견에 의하면, 산화 전의 반도체층 표면의 요철 크기가 거의 그대로 산화막 (절연막) (102) 과 전극 (103) 계면 (105) 의 요철 크기로서 나타난다.
이에 반해, 라디칼 산화에 의해 반도체층 (101) 과 산화막 (102) 계면 (104) 의 요철 크기는, 산화 전의 반도체층 표면의 요철 크기보다 작아져, 요철의 정도가 완화된다.
즉, 전극측 계면 (105) 의 요철 (107) 의 크기는, 산화 전의 반도체층 (101) 의 표면의 요철 크기를 대략 반영하고 있고, 반도체층측 계면 (104) 의 요철 (106) 은, 라디칼 산화 공정을 거침으로서 원래의 크기가 완화되어, 도시하는 바와 같이 작은 요철이 되고 있다.
본 발명자들의 실험에 의하면, 이 효과는, 열 산화에 의해서도 얻어진다. 즉, 원래의 반도체층의 표면 평탄도 (평균 조도) (Ra) 가 0.1 ㎚ 보다 크면, 열 산화에 의해서도 그 요철이 작아지는 경향이 있다. 그러나, 라디칼 산화에서는 요철의 크기가 작아지는 경향은 열 산화보다 현저하다.
한편, 반도체층의 원래 표면의 표면 평탄도 (Ra) 가 0.1 ㎚ 이하인 경우에서는, 열 산화에서는 계면 요철은 원래의 요철보다 커지지만, 라디칼 산화에서는 거의 변함없다.
지금까지 도 1 에서 설명한 예 (반도체층측 계면 (104) 의 요철 (106) 에서는 0.9 ㎚, 전극측 계면 (105) 의 요철 (107) 에서는 1.2 ㎚) 로 말하면, 예를 들어, 게이트 절연막 (102) 의 (평균) 막 두께 (118) 가 6 ㎚ 이면, 계면 요철의 크기는, 게이트 절연막 (102) 의 (평균) 막 두께 (118) 의 15 ％ 내지 20 ％ 의 비율을 차지한다.
게다가, 현시점에서도 게이트 절연막의 막 두께는, 형성되는 트랜지스터의 저전압 구동과 스위칭 스피드의 향상을 위해서 박막화가 진행되고 있고, 이 경향은, 향후도 계속될 것으로 언급되고 있다.
그 중에서, 2 ㎚ 의 막 두께를 갖는 게이트 절연막을 구비한 MOS 트랜지스터도 제안되어 있다. 이 경우라면 계면 요철의 크기는, 게이트 절연막의 막 두께의 45 ％ ∼ 60 ％ 에도 도달하게 된다.
그런데, 여기서, 막 두께 (118) 의 막 두께를 「평균 막 두께」라고 기재한 것은, 게이트 절연막 (102) 의 반도체층측 계면 (104) 도 전극측 계면 (105) 도 불규칙한 요철상으로 되어 있어, 그 막 두께의 측정값에 장소 의존성이 있으므로, 게이트 절연막 (102) 의 길이 (L) 범위 내에서의 복수의 측정값의 평균값을 게이트 절연막 (102) 의 막 두께로서 편의상 본 발명에서는 취급하고 있기 때문이다.
또, 본 발명에 있어서는, 평균 막 두께로 나타낸 게이트 절연막 (102) 의 반도체층 (1) 측의 가공 (架空) 표면을 「제 1 주면」, 전극 (103) 측의 가공 표면을 「제 2 주면」이라고 표기하는 경우도 있다.
도 2(a) 및 2(b) 는 각각, 전극측 계면과 반도체층측 계면의 원자간력 현미경 이미지의 일례 (도 1 의 예) 를 나타내는 것이다.
이하의 수학식 1 로 정의되는 평균 조도 (Ra) 로 말하면, 전극측 계면이 0.09 ㎚, 반도체층측 계면이 0.12 ㎚ 이다.
[수학식 1]
Figure pct00001
(식 1)
여기서, Z(x, y), ZAve, A 는 각각 위치 (x, y) 에 있어서의 높이, 평균 높이, 측정 포인트 수를 나타낸다.
도 3 및 도 4 에는, 400 ℃ 에 있어서의 산소 라디칼을 사용한 라디칼 산화에 의해 형성한 막 두께가 6 ㎚ 인 실리콘 산화막으로 이루어지는 게이트 절연막의 절연 파괴 전계와 파괴 확률의 관계와, 게이트 절연막에 ＋0.1 A/㎠ 의 일정 전류 스트레스를 인가했을 때의 수명의 누적 확률의 일례 (도 1 의 게이트 절연막의 예)가 나타난다.
이 예에 의하면, 게이트 절연막에 전계를 인가하면, 반도체층측 계면 및 전극측 계면의 요철에서 기인한 국소적 전계 집중이 일어나, 전계 강도가 국소적으로 높아지는 장소가 존재하고 있는 것을 예측할 수 있다.
본 발명자들은, 많은 실험 결과로부터, 게이트 절연막의 파괴 전계 강도가 낮거나 일정 전류 스트레스 인가시의 게이트 절연막의 수명이 짧거나, 혹은 그들의 실험적 값에 편차가 보이거나 하는 것은, 상기에서 기인하고 있는 것이라고 생각하고 있다. 도 3 에 나타내는 데이터에 의하면, 게이트 절연막은, 절연 파괴 전계 13.5 MV/㎝ 이하에서 파괴되는 것이 30 ％ 나 있다.
또, 도 4 에 나타내는 바와 같이, ＋0.1 A/㎠ 의 전류가 게이트 절연막에 부여되면, 1 × 103 초 이하에서, 30 ％ 의 게이트 절연막이 파괴되는 것을 알 수 있다.
본 발명자들은, 그 실험 결과로부터 특허문헌 1 에 나타내는 반도체 장치의 게이트 절연막도 이것과 동일한 경향을 나타내는 것을 확인하고 있다.
도 5 에는, 종래의 게이트 절연막의 다른 예의 모식적 단면도를 나타낸다.
도시된 게이트 절연막 (502) 은, 면 방위가 (100) 면의 Si 로 이루어지는 반도체층 (501) 의 표면을 Ar 분위기 중에서, 고온에서 어닐하여 원자 간의 최소 단차 정도로 표면을 평탄화하고 나서 열 산화 (수분 산화) 에 의해 6 ㎚ 의 두께로 형성하였다. 이 절연막 (502) 은, 반도체층 (501) 과의 사이에 반도체층측 계면 (504) 을, 반도체층 (501) 과는 반대측에서, 게이트 전극 (503) 과의 사이에 전극측 계면 (505) 을 각각 가지고 있다.
반도체층측 계면 (504) 의 요철 (506) 의 크기와 전극측 계면 (505) 의 요철 (507) 의 크기는, 상기의 정의에 따른 길이 1 ㎛ 의 영역에 있어서, 각각 0.8 ㎚, 0.14 ㎚ 이다.
도 5 로부터 알 수 있는 바와 같이, 전극측 계면 (505) 의 요철 (507) 은, 산화 전의 실리콘 표면 (반도체층 (502) 의 원래의 표면) 의 평탄도를 반영하여 Si의 원자 간의 최소 단차 그대로이지만, 반도체층측 계면 (504) 의 요철 (506) 은 열 산화에 의해 커져 있다.
게이트 절연막 (502) 의 평균 막 두께 (518) 는 6 ㎚ 이기 때문에, 반도체층측 계면 (504) 의 요철 (506) 의 크기는, 게이트 절연막의 평균 막 두께 (518) 의 13.3 ％ 이다.
한편, 전극측 계면 (505) 의 요철 (507) 의 크기는, 면 방위가 (100) 면의 Si 의 원자 간 최소 단차의 크기이고, 게이트 절연막 (502) 의 평균 막 두께 (518) 의 2.3 ％ 이다.
도 6(a) 및 6(b) 에는, 각각 전극측 계면과 반도체층측 계면의 원자간력 현미경 이미지의 또 하나의 예가 나타난다.
평균 조도 (Ra) 는, 전극측 계면과 반도체층측 계면에 있어서 각각 0.08 ㎚, 0.04 ㎚ 이다.
여기서, 원자간력 현미경으로 측정되는 평균 조도 (Ra) 의 하한값은 측정기의 노이즈 신호 강도에 의해 정해지고, 현재 그 값은 대략 0.04 ㎚ 이다. 요컨대, 실제로는 평균 조도 (Ra) 가 0.04 ㎚ 보다 작은 계면을 측정해도, 원자간력 현미경으로 측정되는 Ra 는 0.04 ㎚ 정도가 된다.
도 7 및 도 8 에는, 750 ℃ 에 있어서의 수분 산화에 의해 형성한 막 두께가 6 ㎚ 의 실리콘 산화막으로 이루어지는 게이트 절연막의 절연 파괴 전계와 파괴 확률의 관계와, 게이트 절연막에 ＋0.1 A/㎠ 의 일정 전류 스트레스를 인가했을 때의 수명의 누적 확률의 또 하나의 예 (도 5 에 나타낸 게이트 절연막의 예) 가 나타난다.
도 7 에 나타나 있는 바와 같이, 절연 파괴 전계 13.5 MV/㎝ 에서 파괴된 샘플이 10 ％ 나 있고, 14.2 MV/㎝ 정도에서 모든 샘플이 파괴되어 있다.
도 8 로부터는, ＋0.1 A/㎠ 의 전류가 흐르게 되면, 4 × 102 초 이하에서 대부분 모든 게이트 절연막 (대부분 모든 샘플) 이 파괴된 것을 알 수 있다.
이 점에서, 비록 전극측 계면 (505) 의 요철 (507) 의 크기가, 반도체층 (501) 의 표면의 면 방위가 (100) 면에 있어서의 실리콘 (Si) 의 원자 간 최소 단차의 크기라고 해도, 반도체측 계면 (504) 의 요철 (506) 의 크기가 절연막 (502) 의 막 두께의 10 ％ 보다 큰 경우, 반도체층측 계면 (504) 의 요철 (506) 의 크기에서 기인하여 국소적으로 전계의 집중이 일어나, 전계 강도가 국소적으로 높아지는 장소가 존재할 것으로 생각된다.
이 점에서 기인하여, 게이트 절연막의 파괴 전계 강도가 낮거나, 또 일정 전류 스트레스 인가시의 게이트 절연막의 수명이 짧거나, 혹은 이들 측정값에 편차가 생기거나 할 것으로 생각된다.
본 발명은 상기와 같은 재검토에 의한 지견을 감안하여 이루어진 것이다.
본 발명의 주된 요건의 하나는, 트랜지스터와 같은 전자 소자의 게이트 절연막의 양 계면의 요철 크기가 상기 게이트 절연막의 막 두께의 10 ％ 이하인 것이다.
더욱 구체적으로 서술하면, 형성되는 게이트 절연막의 길이 (도 1 의 예로 나타내면, 지면의 좌우 방향) 및 폭 (도 1 의 예로 나타내면, 지면의 안 길이 방향) 으로 구획된 게이트 절연막의 표면 (전극측 계면) 내의 모든 요철의 크기와 이면 (반도체층측 계면) 내의 모든 요철의 크기가, 게이트 절연막의 평균 막 두께의 10 ％ 이하인 것이 본 발명의 특징이다.
더욱 바람직하게는, 양 계면의 요철 크기가 상기 반도체층의 면 방위에 있어서의 원자 간의 최소 단차의 크기인 것이 바람직하다.
도 21 에는, 전술한 산화 전의 Si 반도체층 표면의 평균 조도 (Ra) 와, 절연막/반도체층 계면 (반도체층측 계면) 의 평균 조도 (Ra) 의 측정 결과가 나타나 있다.
또한, 산화 전의 Si 반도체층 표면의 평균 조도 (Ra) 는 절연막과 전극의 계면 (전극측 계면) 에 있어서의 평균 조도 (Ra) 와 거의 동등한 것은 전술한 이유와 같다.
도 21 에는, 실리콘 산화막으로 환산하여 6 ㎚ 의 막 두께를 갖는 절연막을, 산소 라디칼 산화에 의해 형성한 경우와 수분 산화 (수분을 사용한 열 산화) 에 의해 형성한 경우가 각각 나타나 있다.
이들 산화의 예에서는, 모두 400 ℃ 내지 750 ℃ 에서 실시하였다.
도 21 의 ○ 표시로 나타내는 바와 같이, 라디칼 산화에서는, 산화 전의 Si 반도체층 표면의 평균 조도 (Ra) 가 0.10 ㎚ 이하인 경우, 절연막/Si 반도체층 계면 (반도체층측 계면) 의 평균 조도 (Ra) 는, Si 반도체층의 산화 전의 평균 조도 (Ra) 와 동등한 것을 알 수 있다.
산화 전의 Si 반도체층 표면의 평균 조도 (Ra) 가 0.10 ㎚ 를 초과하고 있는 경우에는, 절연막/Si 반도체층 계면 (반도체층측 계면) 의 평균 조도 (Ra) 는, 원래의 산화 전의 Si 반도체층 표면의 평균 조도 (Ra) 보다는 상당히 완화되어 있다.
이에 반해, 도 21 의 □ 표시로 나타내는 바와 같이, 수분 산화에서는, 산화 전의 Si 반도체층 표면의 평균 조도 (Ra) 가 0.10 ㎚ 이하인 경우, 절연막/Si 반도체층 계면 (반도체층측 계면) 의 평균 조도 (Ra) 는, 원래의 산화 전의 Si 반도체층 표면의 평균 조도 (Ra) 보다 거칠어져 있는 것을 알 수 있다.
산화 전의 Si 반도체층 표면의 평균 조도가 0.10 ㎚ 를 초과하면, 절연막/Si 반도체층 계면 (반도체층측 계면) 의 평균 조도 (Ra) 는, 원래의 산화 전의 Si 반도체층 표면의 평균 조도 (Ra) 보다는 완화되어 있는 것을 알 수 있다.
도 22 에, 전극측 계면의 요철과 반도체층측 계면의 요철 크기의 절연막의 막 두께에 대한 비율 (％) 의 각각과 절연 파괴 전계 (MV/㎝) 의 관계를 나타낸다. 측정용의 시료로는, 산소 라디칼 산화에 의해 막 면적 4.0 ×10-2 ㎠ 크기의 게이트 절연막을 전기 측정할 수 있도록 형성한 것을 10 개 준비하였다.
절연 파괴 전압값은 측정한 것 중의 최소값인 것을 채용하였다.
도 22 로부터도 분명한 바와 같이, 게이트 절연막의 막 두께에 대한 반도체측 계면의 요철·전극측 계면의 요철 비율 (％) 이 각각 10 ％ 를 초과하여 20 ％에 도달하면, 절연 파괴 전계의 최소값은 12.5 MV/㎝ 가 되고 있다. 30 ％ 가 되면, 12.5 MV/㎝ 이하가 되어 있다.
한편, 게이트 절연막의 막 두께에 대한 반도체측 계면의 요철·전극측 계면의 요철 비율 (％) 이 각각 10 ％ 이하이면, 절연 파괴 전계의 최소값은, 14.25 MV/㎝ 에서 14.75 MV/㎝ 까지 도달하고 있다 (전기 내압성이 높다). 이 점에서, 게이트 절연막의 막 두께에 대한 반도체측 계면의 요철·전극측 계면의 요철 비율 (％) 이 각각 10 ％ 에 있어서, 절연 파괴 전계값이 임계적으로 크게 변화되는 것을 알 수 있다.
도 23 에는, 게이트 절연막 (절연막 면적이 4.0 × 10-2 ㎠) 의 막 두께에 대한 반도체측 계면의 요철·전극측 계면의 요철 비율 (％) 의 각각과, 게이트 절연막의 일정 스트레스 전류 ＋0.1 A/㎠ 인가시의 수명의 누적 확률이 40 ％ 이하인 범위로부터 추출한 와이블 계수의 관계가 나타나 있다.
여기서, 와이블 계수는, 절연 파괴에 이르는 수명의 편차를 나타내는 지표이고, 값이 작을수록, 편차가 커 절연 파괴에 이르는 수명의 짧은 범위에 있어서의 파괴 확률이 높은 것을 나타내고 있다.
도 23 에 있어서, 도 4 에 나타낸 예의 와이블 계수가 점 A 로 나타나 있고, 도 12 에 나타낸 예의 와이블 계수가 점 B 로 나타나 있으며, 도 17 에 나타낸 예의 와이블 계수가 점 C 로 나타나 있다.
도 23 에 나타내는 바와 같이, 절연막의 막 두께에 대한 상기 요철의 비율이 10 ％ 보다 클 때에는, 와이블 계수는 1 정도 이하로 낮은 것을 알 수 있다. 한편, 절연막의 막 두께에 대한 상기 요철의 비율이 10 ％ 이하가 되면, 와이블 계수는 급격하게 상승하여 3 이상이 되고 있다.
이 점에서도, 게이트 절연막에 대한 반도체측 계면의 요철·전극측 계면의 요철의 각각의 비율이 10 ％ 이하이면, 절연 파괴에 이르는 수명이 짧은 범위에 있어서의 파괴 확률이 작아지는 것을 알 수 있다.
이와 같이, 도 23 에 나타낸 와이블 계수로부터도, 게이트 절연막에 대한 반도체측 계면의 요철·전극측 계면의 요철의 각각의 비율이 10 ％ 인 것이 임계적인 의의를 가지고 있는 것을 알 수 있다.
본 발명에 있어서, 반도체층은, 단결정, 다결정, 어모르퍼스 중 어느 것이어도 되고, 그 구성 재료는, Si (실리콘), SiGex (실리콘게르마) (0＜x＜1), Ge (게르마늄), GaAs (갈륨비소), GaN (질화갈륨), SiC (실리콘카바이트), InP (인듐인) 등의 반도체 재료에서 선택된다.
본 발명의 게이트 절연막의 제조 방법은, 반도체층 상에 그 반도체층과 접촉하는 절연막을 형성하고, 그 절연막 상에 직접 접촉시켜 전극층을 형성하는 게이트 절연막의 제조 방법으로서, 제조 공정 중에, 상기 반도체층 표면의 요철 크기를 형성하는 절연막 두께의 10 ％ 이하로 하기 위한 평탄화 처리 공정을 적어도 1 회 이상 포함한다.
그 후, 형성되는 반도체층측 계면의 요철 크기가, 형성하는 절연막 두께의 10 ％ 이하가 되도록 반도체층 표면을 산화 처리, 산질화 처리 또는 질화 처리함으로써 반도체층 상에 절연막을 형성한다.
상기 평탄화 처리 공정은, 900 ℃ 이상의 온도에 있어서의 수분 또는 산소, 또는 수분과 산소의 혼합 분위기하에서 반도체층 표면을 산화하여 절연막 (절연성 산화막) 을 형성하고, 그 후, 그 절연막의 형성하는 전자 소자에 있어서 불필요한 부분을, 불산을 함유하는 약액을 사용하여 제거하는 공정을 포함해도 된다.
또, 상기 평탄화 처리 공정은, 반도체층 표면의 자연 산화막을 제거한 후에, 800 ℃ 이상의 Ar (아르곤), H2 (수소), Ar/H2 (아르곤/수소) 중 어느 분위기 중에서 열 처리하는 공정을 포함해도 된다.
상기 절연막 형성 공정은, 바람직하게는, 반도체층의 면 방위의 차이에 성막 속도가 의존하지 않는 등방적인 산화, 산질화 또는 질화 처리 공정, 예를 들어, 산소 라디칼을 사용한 산화 처리 공정, 질소 라디칼을 사용한 질화 처리 공정, 또는, 산소 라디칼과 질소 라디칼의 혼합 라디칼이나 NH 라디칼을 사용한 산질화 처리 공정을 포함하는 것이 바람직하다.
또, 상기 절연막 형성 공정은, Hf (하프늄), La (란탄), Ti (티타늄), Al (알루미늄), O (산소), Si (실리콘), Pr (프라세오디뮴), N (질소) 의 어느 것을 함유하는 절연막을 퇴적하는 막 형성 공정을 포함해도 된다.
본 발명에 관련된 MOS 트랜지스터는, 반도체층과, 그 반도체층 상에 직접 형성한 게이트 절연막과, 그 절연막 상에 직접 형성한 게이트 전극층을 갖고, 상기 반도체층과 상기 게이트 절연막의 계면의 모든 요철의 크기와, 상기 게이트 절연막과 상기 게이트 전극층과의 계면의 모든 요철 크기가, 상기 게이트 절연막의 연장 방향으로 평행한 방향의 길이로서, 임의의 영역의 1 ㎛ 의 길이에 있어서, 상기 게이트 절연막의 막 두께가 얇을수록 그 얇은 정도에 따라 작은 것을 특징으로 한다.
본 발명에 있어서의 MOS 트랜지스터에서는, 채널의 극성은 n 형이어도 되고 p 형이어도 된다.
본 발명에 관련된 CMOS 회로 중의 모든 MOS 트랜지스터는, 상기의 MOS 트랜지스터와 동일 구성을 갖는다.
이하에, 본 발명의 실시형태에 대해, 도면을 참조하여 설명한다.
제 1 실시형태
본 발명의 제 1 실시형태에 관련된 게이트 절연막의 모식적 단면도를 도 9 에 나타낸다.
게이트 절연막의 반도체층측 계면과 게이트 절연막의 표면 (반도체층측 계면의 반대측의 면) 의 원자간력 현미경 이미지의 각각을 도 10 의 (a) (b) 에 나타낸다.
도 10 에는 평균 조도 (Ra) 를, 도 11 에는 게이트 절연막 면적 (적층면의 면적) 이 4.0 × 10-2 ㎠ 인 게이트 절연막의 절연 파괴 전계 강도와 파괴 확률의 관계가 나타난다.
도 12 에는, 게이트 절연막 면적이 4.0 × 10-2 ㎠ 인 게이트 절연막의 일정 스트레스 전류 ＋0.1 A/㎠ 인가시의 수명의 누적 확률이 나타난다.
Si 반도체층 (901) 을 갖는 반도체 기판을 준비하였다.
여기서는, 실리콘 (Si) 을 반도체층 (901) 으로서 사용하였다. 이 반도체 기판은, Si 웨이퍼의 표면에 에피택셜법에 의해 반도체층 (901) 이 형성된 것으로, 반도체층 (901) 표면의 면 방위는 (100) 면이다.
반도체층 (901) 은 n 형이고 저항률은 10 Ω·㎝ 였다.
본 발명에 있어서는, 반도체층 (901) 으로서, 그 저항률이, 바람직하게는 8 내지 12 Ω·㎝ 인 것이 바람직하다.
반도체층 (901) 이 형성되어 있는 기판도 n 형이고, 그 저항률은 0.01 Ω·㎝ 였다.
본 발명에 있어서는, 기판의 저항률은 바람직하게는 0.008 내지 0.012 Ω·㎝ 인 것이 바람직하다.
본 발명에 있어서는, 반도체층 (901) 의 극성은 p 형이어도 되고, 또 Cz 법, FZ 법에 의해 제조된 것이어도 된다.
또, 반도체층 (901) 의 면 방위는 (100) 면에 한정되지 않는다.
먼저, 평탄화 처리를 실시하였다.
이어서, 반도체층 (901) 의 표면을 산화 처리하여 절연성 산화막을 형성하였다.
여기에서는, 온도 1000 ℃ 로 하여, 수분과 산소의 혼합 분위기하에서 반도체층 (901) 표면에 1 ㎛ 두께의 산화막을 형성하였다.
이 형성된 산화막을 염산과 불산의 혼합 약액을 사용하여 제거하였다.
이 평탄화 처리에 의해, 반도체층 (901) 의 (100) 표면은 0.06 ㎚ 의 평균 조도가 되었다. 표면에 평행한 방향의 길이 1 ㎛ 의 영역에 있어서의 요철 크기의 최대는 0.6 ㎚ 였다.
본 발명에서는, 평탄화 처리의 일부로서, 광이 차단되고, 약액의 용존 산소 농도가 1 ppb 이하인 환경하에 있어서, 희불산 약액에 반도체 기판을 침지하는 방법을 사용하는 것은 본 발명의 바람직한 양태이다.
그 후, 상기와 같이 하여 형성한 0.06 ㎚ 의 평균 조도를 갖는 반도체층 (901) 표면을 산소 라디칼법으로 산화하여 게이트 절연막 (902) 을 형성하였다.
즉, 마이크로파 여기 고밀도 플라즈마 장치를 사용한 산소 라디칼을 산화종으로 하는 산화 방법을 이용하여 게이트 절연막 (902) 을 형성하였다. 형성된 게이트 절연막 (902) 의 막 두께는 6.0 ㎚ 였다.
반도체층 (901) 과 게이트 절연막 (902) 의 계면 및 형성된 게이트 절연막 (902) 표면의 평균 조도는, 0.06 ㎚ 인 채로 유지되고 있는 것이 확인되었다.
이 때의 반도체층측 계면 (904) 의 요철 (906) 중 최대 요철의 크기는, 게이트 절연막 (902) 의 평균 막 두께의 10 ％ 였다.
게이트 절연막 (902) 의 형성 후, 게이트 절연막 (902) 의 표면에 게이트 전극 (903) 을 이하와 같이 하여 형성하였다.
즉, 저압 화학 기상 성장법을 이용하여, P (인) 를 약 3 × 1020 ㎝-3 도프 한 어모르퍼스 Si 막을 게이트 절연막 (902) 상에 150 ㎚ 의 막 두께로 성막하고, 성막한 어모르퍼스 Si 막을 온도 900 ℃ 에서 30 분간 어닐하였다. 이 어닐에 의해, P (인) 를 활성화시킴과 함께, 어모르퍼스 Si 막을 n＋ 형의 다결정 Si 화할 수 있었다.
본 발명에 있어서는, 논도프의 어모르퍼스 Si 막을 성막하고 나서, 그 어모르퍼스 Si 막에 P (인) 이온을 주입하고, 그 후, P (인) 이온을 활성화시켜 n＋ 형 다결정 Si 화해도 된다.
이와 같이 하여, n＋ 형 다결정 Si 의 게이트 전극 (903) 을 형성하였다.
본 발명에 있어서는, 게이트 전극의 극성은 n＋ 형에 한정되는 것은 아니고 p＋ 형으로 해도 된다. 또, 게이트 전극 (903) 은 Ti (티탄), Ta (탄탈), W (텅스텐), Al (알루미늄) 등의 금속이나 TiN (질화티탄), TaN (질화탄탈) 등의 도전성 질화물을 사용해도 된다.
그 후, 게이트 전극 (903) 을 그 표면이 4.0 × 10-2 ㎠ 의 면적이 되도록 패터닝하였다.
이와 같이 하여 제조한 게이트 절연막 (903) 의 내압 특성을 측정하였다.
그 때의 절연 파괴 전계 강도와 파괴 확률의 관계를 도 11 에 나타낸다. 도 11 에 의하면, 절연 파괴 전계 강도가 작은 범위 (즉, 14.0 MV/㎝ 이하의 범위) 에 있어서의 파괴 확률이 작은 (제로인) 것을 알 수 있다.
또, 일정 스트레스 전류 ＋0.1 A/㎠ 인가시의 수명의 누적 확률을 도 12 에 나타낸다.
도 12 에 의하면, 수명이 작은 범위 (즉, 103 초 이하의 범위) 의 누적 파괴 확률이 작은 것을 알 수 있다.
제 2 실시형태
본 발명의 제 2 실시형태에 관련된 게이트 절연막의 모식적 단면도를 도 13에 나타낸다.
도 14 의 (a) (b) 에는, 평탄화 공정 후의 반도체층 표면의 원자간력 현미경 이미지와 표면 높이의 프로파일을 나타낸다.
도 15(a) 에는, 게이트 절연막의 반도체층측 계면의 원자간력 현미경 이미지 및 평균 조도 (Ra) 를, 도 15(b) 에는, 게이트 절연막 표면의 원자간력 현미경 이미지 및 평균 조도 (Ra) 가 나타난다.
도 16 에는, 형성된 게이트 절연막의 절연 파괴 전계 강도와 파괴 확률의 관계가 나타난다.
도 17 에는, 형성된 게이트 절연막의 일정 스트레스 전류 ＋0.1 A/㎠ 인가시의 수명의 누적 확률이 나타난다.
반도체 기판으로는, 제 1 실시양태와 동일한 것을 사용하였다.
반도체층은 n 형이고, 그 저항률은 10 Ω·㎝ 였다.
n 형의 반도체층이 형성된 기체는, n 형 Si 기체이고, 그 저항률은 0.01 Ω·㎝ 였다. 먼저, 바람직하게는 Si 반도체층 표면의 요철을, Si 기체 표면의 면 방위 (100) 면에 있어서의 원자 간 최소 단차의 크기로 하기 위한 표면 평탄화 처리를 실시하였다.
즉, Si 반도체층 표면의 자연 산화막을 희불산 약액에 의해 제거한 후에, 대기압하의 고청정한 Ar 분위기 중에 있어서 열 처리를 실시하여, Si 반도체층 표면의 평탄화를 실시하였다.
열처리 조건은, 900 ℃ 에서 1 시간이었다.
본 발명에 있어서, 평탄화 처리시의 열처리 중의 분위기는, H2 (수소) 혹은 Ar/H2 (아르곤/수소) 여도 된다.
또, 열처리 중의 압력은, 대기압보다 저압으로 해도 된다.
이 평탄화 처리에 의해, 도 14 에 나타내는 바와 같이, Si 반도체층의 (100) 면의 표면은, 원자 레벨로 평탄화되어 있다.
원자간력 현미경으로 측정된 평균 조도 (Ra) 는 0.04 ㎚ 가 되고 있지만, 이것은 전술한 바와 같이 원자간력 현미경의 측정 노이즈 레벨이다. 표면에 평행한 방향의 길이 1 ㎛ 의 영역에 있어서의 요철은, 도 14 의 (a) 및 (b) 로부터도 분명한 바와 같이, Si 반도체층 (100) 면에 있어서의 원자 간 최소 단차의 크기인 0.14 ㎚ 가 되어 있다.
그 후, 상기와 같이 원자 레벨로 표면을 평탄화한 Si 반도체층 상에, 마이크로파 여기 고밀도 플라즈마 장치를 사용한 산소 라디칼을 산화종으로 하는 산화 방법을 이용하여 산화 절연막을 형성함으로서 게이트 절연막을 형성하였다.
이 때의 게이트 절연막의 막 두께는 6 ㎚ 였다.
Si 반도체층과 형성된 게이트 절연막의 계면의 요철 크기 (도 15(a) 참조) 와, 형성된 게이트 절연막의 표면을 원자간력 현미경으로 관측했을 때의 평균 조도 (Ra) 는, 0.04 ㎚ 인 채 유지되는 것이 확인되었다 (도 15(b) 참조).
그 후, 게이트 전극을 4.0 × 10-2 ㎠ 의 면적으로 패터닝하였다.
패터닝된 게이트 절연막의 절연 파괴 전계 강도와 파괴 확률의 관계를 도 16 에 나타낸다. 도 16 에 나타내는 바와 같이, 절연 파괴 전계 강도가 작은 범위 (즉, 14.5 MV/㎝ 이하의 범위) 에 있어서의 파괴 확률이 작은 (제로인) 것을 알 수 있다.
또, 패터닝된 게이트 절연막의 일정 스트레스 전류 ＋0.1 A/㎠ 인가시의 수명의 누적 확률을 도 17 에 나타낸다. 도 17 에 의하면, 수명이 작은 범위 (2 × 103 초 이하의 범위) 에서의 누적 파괴 확률이 작은 것을 알 수 있다.
제 3 실시형태
본 발명의 제 3 실시형태에 관련된 MOS 트랜지스터의 단면 구조도를 도 18 에 나타낸다. 여기서는, 제 1 혹은 제 2 실시형태에서 설명한 게이트 절연막을 구비하고 있는 n 형 채널 MOS 트랜지스터에 대해 기재하지만, p 형 채널 MOS 트랜지스터여도 된다.
도 18 에 나타내는 n 형 채널 MOS 트랜지스터 (1800) 의 경우, Si 로 이루어지는 반도체층 (1801) 의 게이트 절연막 (1802) 과의 계면 (1804) 부근의 주된 불순물로는, B (붕소) 를 사용하고 있다.
게이트 절연막 (1802) 상에 게이트 전극 (1803) 이 형성되고, 게이트 절연막 (1802) 과 게이트 전극 (1803) 사이에는, 계면 (1805) 이 형성된다. 반도체층 (1801) 과 게이트 절연막 (1802) 의 계면 (1804) 의 평균 조도가, 게이트 절연막 (1802) 의 표면에 있어서의 평균 조도에 그대로 반영되도록 형성되어 있는 것은, 제 2 실시형태와 동일하다.
게이트 전극 (1803) 의 형성 후, 소스 영역 (1808), 드레인 영역 (1809) 을 형성하기 위해서, As (비소) 이온을 20 keV, 2 × 1015 ㎝-2 라는 조건에서 이온 주입을 실시하였다. 그 후, 온도 1000 ℃, 5 초간의 어닐을 실시하여, As (비소) 이온을 활성화시켰다.
이온 주입 조건은, 제조하는 소스 영역, 드레인 영역의 n＋ 층의 깊이를 목표 깊이로 하기 위해서 조정해도 된다.
여기서, 주입하는 이온종은 As (비소) 를 함유하는 클러스터 이온으로 해도 된다. 또, 주입하는 이온종은 P (인) 이온으로 해도 된다. 본 실시형태에 관련된 MOS 트랜지스터는, 게이트 절연막의 절연 파괴 전계 및 수명에 대해, 제 1 혹은 제 2 실시형태와 동일한 효과를 가지고 있었다.
또, 반도체층에 형성되는 채널에 인가되는 전계에 편차의 발생이 실질적으로 확인되지 않았다.
제 4 실시형태
본 발명의 제 4 실시형태에 관련된 CMOS 회로의 모식적 단면 구조도를 도 19에 나타낸다.
도 19 에 나타내는 CMOS 회로 (1900) 는, 제 3 실시형태에서 설명한 n 형 채널 MOS 트랜지스터 (좌측 트랜지스터：「도 19(a)」) 와 p 형 채널 MOS 트랜지스터 (우측 트랜지스터：「도 19(b)」) 의 직렬 접속으로 이루어지는 CMOS 인버터 회로이다.
n 형 MOS 트랜지스터 (a) 의 소스 영역 (1908a) 은 그라운드 단자 (1910) 에 접속되어 있다.
p 형 MOS 트랜지스터 (b) 의 소스 영역 (1908b) 은 전원 단자 (1911b) 에 접속되어 있다.
또, p 형 MOS 트랜지스터 (a) 의 게이트 전극 (1903a) 과 p 형 MOS 트랜지스터 (b) 의 게이트 전극 (1903b) 은 모두 입력 단자 (1912) 에 접속되어 있다.
드레인 영역 (1909a, 1909b) 은 모두 출력 단자 (1913) 에 접속되어 있다.
n 형 MOS 트랜지스터의 게이트 절연막 (1902a) 및 p 형 MOS 트랜지스터의 게이트 절연막 (1902b), 및 계면 (1904a, 1904b, 1905a, 1905b) 은 제 3 실시형태와 동일하게 형성하였다.
본 실시형태에 관련된 CMOS 회로는, 게이트 절연막의 절연 파괴 전계, 및 수명에 대해, 제 1 혹은 제 2 실시형태와 동일한 효과를 가지고 있었다.
또, 반도체층에 형성되는 채널에 인가되는 전계에 편차의 발생이 실질적으로 확인되지 않았다.
제 5 실시형태
본 발명의 제 5 실시형태에 관련된 플로팅 게이트형 트랜지스터로 이루어지는 반도체 메모리의 모식적 단면도를 도 20 에 나타낸다.
도 20 에 나타내는 반도체 메모리 (2000) 는, 게이트 절연막 (2002), 플로팅 게이트 전극 (2014) 의 구성이, 제 3 실시형태에서 설명한 n 형 채널 MOS 트랜지스터와 동등한 구성으로 되어 있다.
반도체 메모리 (2000) 는, 플로팅 게이트 전극 (2014) 상에 전극 간 절연막 (2015), 제어 게이트 전극 (2016) 이 순서대로 적층된 구조를 구비하고 있다.
또한 소스 영역 (2008), 드레인 영역 (2009) 도 구비하고 있다.
본 실시형태에 관련된 반도체 메모리 (2000) 는, 게이트 절연막의 절연 파괴 전계, 및 수명에 대해, 제 1 혹은 제 2 실시형태와 동일한 효과를 가지고 있었다.
기록시에 게이트 절연막 (2002) 을 개재하여 소스 영역 (2008) 으로부터 드레인 영역 (2009) 으로 흘리는 전류의 편차가 억제되어 있었다. 그 이유는, 게이트 절연막 (2002) 에 인가되는 전계의 편차가 억제되어 있기 때문인 것으로 생각된다.
게이트 절연막 (2002) 을 개재하여 흘리는 전류의 편차가 억제되므로, 기록 불량이나, 판독 불량의 원인이 되는 스트레스 야기 리크 전류의 편차도 억제되어 있었다.
제 5 실시형태에 관련된 반도체 메모리 (2000) (플로팅 게이트형 트랜지스터) 는, 기록 불량이나 판독 불량이 억제된 신뢰성이 높은 반도체 메모리인 것으로 나타났다.
산업상 이용가능성
본 발명은, 절연막, MOS 캐패시터, MOS 트랜지스터, 이들의 적어도 하나를 채용한 CMOS 회로나 반도체 메모리 회로, 및 그들의 제조 방법에 적용할 수 있다.
101, 501, 901, 1301 : 반도체층
102, 502, 902, 1302, 1802, 1902a, 1902b : 게이트 절연막
103, 503, 903, 1303, 1803, 1903a, 1903b : 게이트 전극
104, 504, 904, 1304, 1804, 1904a, 1904b : 반도체층측 계면
105, 505, 905, 1305, 1805, 1905a, 1905b : 전극측 계면
106, 506, 906, 1306 : 반도체층측 계면의 요철
107, 507, 907, 1307 : 전극측 계면의 요철
118, 518, 918, 1318 : 게이트 절연막의 막 두께
1800 : n 형 채널 MOS 트랜지스터
1808 : 소스 영역
1809 : 드레인 영역
1900 : CMOS 인버터 회로
1910 : 그라운드 단자
1911 : 전원 단자
1912 : 입력 단자
1913 : 출력 단자
2000 : 반도체 메모리
2014 : 플로팅 게이트 전극
2015 : 전극 간 절연막
2016 : 제어 게이트 전극

Claims (8)

  1. 반도체층과,
    상기 반도체층과 계면에서 형성하여 접촉하는 절연막과,
    상기 절연막과 상기 반도체층은 반대측에서 계면을 형성하여 접촉하는 전극층을 갖고,
    상기 반도체층과 상기 절연막의 계면의 요철 크기와, 상기 절연막과 상기 전극층의 계면의 요철 크기가, 각각, 상기 절연막의 연장되는 방향에 평행한 방향의 길이 1 ㎛ 의 영역에 있어서, 상기 절연막의 두께가 작을수록 그 작음에 대응한 작음인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체층과 상기 절연막의 계면의 요철 크기가 상기 절연막 두께의 10 ％ 이하이고, 또한 상기 절연막과 상기 전극층의 계면의 요철 크기가 상기 절연막 두께의 10 ％ 이하인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 양 계면의 요철이, 각각 상기 반도체층의 면 방위에 있어서의 원자 간의 최소 단차인 것을 특징으로 하는 반도체 장치.
  4. 반도체층과,
    상기 반도체층 상에 직접 접촉하고 있는 절연막과,
    상기 반도체층과는 반대측에서 상기 절연막과 직접 접촉하고 있는 전극을 갖는 반도체 장치의 제조 방법으로서,
    상기 제조 방법의 공정 중,
    준비한 반도체층의 표면의 요철 크기를, 형성되는 절연막 두께의 10 ％ 이하로 하기 위한 평탄화 공정과,
    상기 반도체층과 상기 절연막이 접하는 계면의 요철 크기와 절연막의 상기 전극을 형성하는 표면의 요철 크기가 각각 상기 형성하는 절연막 두께의 10 ％ 이하가 되는 산화, 산질화 또는 질화 방법에 의해 상기 절연막을 형성하는 절연막 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 평탄화 공정이,
    상기 반도체층 표면의 요철을, 상기 반도체층의 면 방위에 있어서의 원자 간의 최소 단차로 하기 위한 평탄화 공정을 포함하고,
    상기 절연막 형성 공정이,
    상기 반도체층과 상기 절연막이 접하는 계면의 요철 크기와 절연막의 상기 전극을 형성하는 표면의 요철 크기가 각각 상기 단차의 크기와 동등 내지는 실질적으로 동등해지도록, 산화, 산질화 또는 질화 방법에 의해 절연막을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 평탄화 공정은,
    수분 또는 산소의 분위기, 또는 수분과 산소의 혼합된 분위기하에서 900 ℃ 이상의 온도에서 상기 준비한 반도체층 상에 산화막을 형성하고, 그 형성한 산화막을, 불산을 함유하는 약액을 사용하여 제거하는 공정을 포함하는, 반도체 장치의 제조 방법.
  7. 제 4 항에 있어서,
    상기 평탄화 공정은,
    상기 준비한 반도체층은, 그 표면의 자연 산화막을 제거한 후에, Ar, H2, Ar/H2 중 어느 분위기 중에 있어서 800 ℃ 이상의 온도에서 열처리하는 공정을 포함하는, 반도체 장치의 제조 방법.
  8. 반도체층과,
    상기 반도체층과 직접 접촉하고 있는 절연막과,
    상기 절연막과 상기 반도체층은 반대측에서 직접 접촉하고 있는 전극을 갖고,
    상기 반도체층과 상기 절연막의 계면의 요철 크기가, 상기 절연막과 상기 전극의 계면의 요철 크기에 반영되도록, 상기 절연막의 두께 및 상기 양 계면의 요철이 형성되어 있는 것을 특징으로 하는 반도체 장치.
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