KR20140036318A - 메모리 어레이에서의 데이터 결정 및 전송 - Google Patents

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KR20140036318A
KR20140036318A KR1020147003513A KR20147003513A KR20140036318A KR 20140036318 A KR20140036318 A KR 20140036318A KR 1020147003513 A KR1020147003513 A KR 1020147003513A KR 20147003513 A KR20147003513 A KR 20147003513A KR 20140036318 A KR20140036318 A KR 20140036318A
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니콜라스 헨드릭슨
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마이크론 테크놀로지, 인크.
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Abstract

메모리 디바이스들을 동작시키는 장치 및 방법들이 개시된다. 하나의 그러한 방법에서, 메모리 셀들에 대한 데이터 상태들의 제 1 부분은 메모리 디바이스로부터 결정되어 전송되고 동시에 동일한 메모리 셀들에 대한 데이터 상태들의 나머지 부분들을 결정하는 것을 계속한다. 적어도 하나의 방법에서, 메모리 셀의 데이터 상태는 제 1 감지 단계 동안 결정되어 전송되고 동시에 메모리 셀의 데이터 상태의 추가 부분들을 결정하기 위해 메모리 셀이 추가 감지 단계들을 경험한다.

Description

메모리 어레이에서의 데이터 결정 및 전송{DETERMINING AND TRANSFERRING DATA FROM A MEMORY ARRAY}
본 발명은 일반적으로 반도체 메모리들에 관한 것이고, 특히 하나 이상의 실시예들에서, 본 발명은 비휘발성 메모리 디바이스들에 저장된 데이터를 감지하는 것에 관한 것이다.
메모리 디바이스들은 통상적으로 컴퓨터들 또는 다른 전자 디바이스들에서의 내부의, 반도체, 집적 회로들로서 제공된다. RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), 및 플래시 메모리를 포함하는 많은 상이한 타입들의 메모리가 존재한다.
플래시 메모리 디바이스들은 광범위한 전자 응용들을 위한 비휘발성 메모리의 인기있는 소스로 개발되어 왔다. 비휘발성 메모리는 전력의 인가 없이 그의 저장된 데이터를 일부 연장된 기간 동안 유지할 수 있는 메모리이다. 플래시 메모리 및 다른 비휘발성 메모리에 대한 일반적 용도들은 개인용 컴퓨터들, PDA들(personal digital assistants), 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 게임들, 기기들, 차량들, 무선 디바이스들, 이동 전화들 및 이동식 메모리 모듈들을 포함하고, 비휘발성 메모리에 대한 용도들은 계속해서 확대되고 있다.
플래시 메모리 디바이스들은 전형적으로 고메모리 밀도, 고신뢰성, 및 저전력 소모를 고려하는 단일 트랜지스터 메모리 셀을 사용한다. 전하 저장 구조들(예를 들어, 부동 게이트들 또는 전하 트랩들)의 프로그래밍(때때로 기록으로 언급됨) 또는 다른 물리적 현상들(예를 들어, 위상 변화 또는 분극화)을 통한 셀들의 임계 전압의 변화들이 각각의 셀의 데이터 상태를 결정한다. 데이터는 판독 동작을 수행함으로써 메모리 셀들로부터 판독될 수 있다. 메모리 셀들은 전형적으로 소거 및 프로그래밍 사이클들을 사용하여 프로그래밍된다. 예를 들어, 메모리 셀들의 특정 블록의 메모리 셀들이 우선 소거된 다음에 선택적으로 프로그래밍된다.
메모리 셀들(예를 들어, 플래시 메모리 셀들)은 본 기술분야에 공지된 것으로 단일 레벨 메모리 셀들(SLC) 또는 멀티레벨 메모리 셀들(MLC)로서 구성될 수 있다. SLC 및 MLC 메모리 셀들은 데이터 상태(예를 들어, 하나 이상의 비트로 표현되는 바와 같음)를 메모리 셀들 상에 저장되는 임계 전압들(Vt)의 특정 범위로 할당한다. SLC 메모리는 각각의 메모리 셀 상에 데이터의 단일 2진 숫자(예를 들어, 비트)의 저장을 허용한다. 한편, MLC 기술은 셀에 할당된 Vt 범위들의 양 및 메모리 셀의 수명 동작 동안 할당된 Vt 범위들의 안정성에 의존하여, 셀 당 2개 이상의 2진 숫자들의 저장을 허용한다. N 비트로 구성된 비트 패턴을 나타내기 위해 사용되는 Vt 범위들(예를 들어, 레벨들)의 수는 2N일 수 있으며, N은 정수이다. 예를 들어, 1 비트는 2개의 범위에 의해 표현되고, 2 비트는 4개의 범위에 의해 표현되고, 3 비트는 8개의 범위에 의해 표현될 수 있는 등등이다. MLC 메모리 셀들은 각각의 메모리 셀 상에 짝수 또는 홀수 비트를 저장할 수 있고, 소수 비트(fractional bit)를 제공하는 방식들이 또한 공지되어 있다. 일반적인 명명 규칙은 예를 들어 0 또는 1로 표현되는 바와 같은 데이터의 1 비트를 저장하기 위해 SLC 메모리가 2개의 Vt 범위를 사용하므로 SLC 메모리를 MLC(2 레벨) 메모리로 지칭될 것이다. 데이터의 2 비트를 저장하도록 구성되는 MLC 메모리는 MLC(4 레벨)로 표현되고, 데이터의 3 비트는 MLC(8 레벨)으로 표현될 수 있는 등등이다.
도 1은 MLC(4 레벨)(예를 들어, 2 비트) 메모리 셀들의 집단으로 Vt 범위들(100)의 일 예를 예시한다. 예를 들어, 메모리 셀은 200 mV의 4개의 상이한 Vt 범위(102-108) 중 하나에 해당하는 Vt로 프로그래밍될 수 있으며, 각각은 2 비트로 구성된 비트 패턴에 대응하는 데이터 상태를 나타내기 위해 사용된다. 전형적으로, 비사용 공간(110)(예를 들어, 때때로 마진으로 언급되고 200 mV 내지 400 mV의 범위를 가질 수 있음)은 각각의 범위(102-108) 사이에 유지되어 범위들이 중복되는 것을 방지한다. 일 예로서, 메모리 셀의 Vt가 4개의 Vt 범위(102) 중 첫번째에 있으면, 셀은 이 경우에 논리 '11' 상태를 저장하고 있고 전형적으로 셀의 소거된 상태로 간주된다. Vt가 4개의 Vt 범위(104) 중 두번째에 있으면, 셀은 이 경우에 논리 '10' 상태를 저장하고 있다. 4개의 Vt 범위 중 세번째 Vt 범위(106)의 Vt는 셀이 이 경우에 논리 '00' 상태를 저장하는 것을 표시할 것이다. 최종적으로, 네번째 Vt 범위(108)에 있는 Vt는 논리 '01' 상태가 셀에 저장되는 것을 표시한다. 비트 패턴 'XY'로 표현되는 특정 데이터 상태를 갖는 메모리 셀에 대해, 예를 들어 'X' 위치 비트는 MSB(Most Significant Bit)로 간주될 수 있고 'Y' 위치 비트는 LSB(Least Significant Bit)로 간주될 수 있다.
선택된 메모리 셀의 데이터 상태를 결정하는 것은 메모리 셀 상에서 감지(예를 들어, 판독) 동작을 수행하는 것을 포함한다. 감지 동작 동안, 시간에 따라 증가하는 감지 전위가 선택된 메모리 셀에 인가될 수 있다. 선택된 메모리 셀의 데이터 상태의 MSB 및 LSB는 인가된 감지 전위가 선택된 메모리 셀들에 인가될 가장 높은 레벨에 도달했을 때 결정될 수 있다. 그러나, MSB 및 LSB 둘 다를 결정하기 위해 대기하는 것은 예를 들어 데이터가 감지 동작 동안 메모리 디바이스로부터 얼마나 빨리 판독될 수 있는지를 제한할 수 있는 지연을 야기할 수 있다.
상술한 이유들로, 그리고 본 발명을 판독하고 이해하면 당해 기술에서 통상의 기술자들에게 분명해지는 후술될 다른 이유들로, 메모리 디바이스들에서 데이터 감지 동작들을 수행하는 대체 방법들에 대한 본 기술분야에서의 요구가 있다.
도 1은 메모리 셀들의 집단에서 임계 전압 범위들의 그래픽 표현을 도시한다.
도 2는 NAND 구성 메모리 셀들의 전형적인 어레이의 개략적 표현을 도시한다.
도 3은 NOR 구성 메모리 셀들의 전형적인 어레이의 개략적 표현을 도시한다.
도 4는 전형적인 메모리 디바이스의 일부의 간략한 블록도를 예시한다.
도 5는 본 발명의 일 실시예에 따른 메모리 디바이스의 간략한 블록도를 예시한다.
도 6은 본 발명의 일 실시예에 따른 메모리 디바이스의 일부의 간략한 블록도를 예시한다.
도 7은 본 발명의 일 실시예에 따른 방법을 나타내는 흐름도를 예시한다.
도 8은 본 발명의 일 실시예에 따른 인가된 감지 전위의 플롯을 예시하다.
도 9는 메모리 셀들의 집단에서 임계 전압 범위들의 그래픽 표현을 예시한다.
도 10은 메모리 셀들의 집단에서 임계 전압 범위들의 그래픽 표현을 예시한다.
도 11은 본 발명의 일 실시예에 따른 전자 시스템의 일부로서 메모리 액세스 디바이스에 결합된 메모리 디바이스의 간략한 블록도이다.
본 발명의 이하의 상세한 설명에서, 도면 번호가 상세한 설명의 일부를 형성하는 첨부 도면들에 제공되고, 본 발명이 실행될 수 있는 특정 실시예들이 예시의 방식으로 공개된다. 도면들에서, 동일한 번호들은 수개의 도면에 걸쳐 실질적으로 유사한 구성요소들을 설명한다. 이 실시예들은 당해 기술에서 통상의 기술자들이 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시예들이 이용될 수 있고, 구조적, 논리적, 및 전기적 변경들은 본 발명의 범위로부터 벗어나는 것 없이 이루어질 수 있다. 그러므로, 이하의 상세한 설명은 제한적인 의미로 해석되지 않아야 한다.
플래시 메모리는 전형적으로 NAND 플래시 및 NOR 플래시로 알려진 2개의 기본 아키텍처 중 하나를 이용한다. 지정은 디바이스들을 판독하기 위해 사용되는 로직으로부터 유도된다. 도 2는 메모리 어레이의 메모리 셀들(202)이 행들 및 열들의 어레이로 논리적으로 배열되는 NAND형 플래시 메모리 어레이 아키텍처(200)를 예시한다. 종래의 NAND 플래시 아키텍처에서, "행들"은 공통 결합된 제어 게이트들을 갖는 메모리 셀들(2201-4)을 지칭하는 한편, "열들"은 예를 들어 메모리 셀들(208)의 특정 스트링으로서 결합되는 메모리 셀들을 지칭한다. 어레이의 메모리 셀들(202)은 전형적으로 각각 8, 16, 32 이상의 스트링들(예를 들어, NAND 스트링들)에 함께 배열된다. 스트링의 각각의 메모리 셀은 소스 라인(214) 및 비트 라인으로 종종 언급되는 데이터 라인(216) 사이의 소스-드레인에 직렬로 함께 연결된다. 어레이는 예를 들어 WL7-WL0(2187-0)과 같은 워드 라인으로 종종 언급되는 특정 액세스 라인을 선택함으로써 메모리 셀들의 논리 행을 활성화하는 행 디코더(도시되지 않음)에 의해 액세스된다. 각각의 워드 라인(218)은 메모리 셀들의 행의 제어 게이트들에 결합된다. 비트 라인들(BL1-BL4)(2161-4)은 어레이 상에서 수행되는 동작 타입에 따라 하이 또는 로우로 구동될 수 있다. 이 비트 라인들(BL1-BL4)(2161-4)은 예를 들어 전압 또는 전류를 특정 비트 라인(216) 상에서 감지함으로써 타겟 메모리 셀의 상태를 검출하는 감지 디바이스들(예를 들어, 감지 증폭기들)(230)에 결합된다. 당해 기술에서 통상의 기술자들에게 알려진 바와 같이, 메모리 셀들, 워드 라인들 및 비트 라인들의 수는 도 2에 도시된 것들보다 훨씬 더 클 수 있다.
메모리 셀들은 전형적으로 소거 및 프로그래밍 사이클들을 사용하여 프로그래밍된다. 예를 들어, 메모리 셀들의 특정 블록의 메모리 셀들이 먼저 소거된 다음에 선택적으로 프로그래밍된다. 메모리 셀들의 블록의 전하 저장 구조들(예를 들어, 부동 게이트들 또는 전하 트랩들) 상에 저장될 수 있는 전하들을 제거하기 위하여 NAND 어레이에 대해, 메모리 셀들의 블록은 블록 내 워드 라인들의 모두를 블록에서 접지시키고 그리고 소거 전압을 메모리 셀들의 블록이 형성되는 반도체(예를 들어, 기판)에, 따라서 메모리 셀들의 채널들에 인가함으로써 전형적으로 소거된다.
프로그래밍은 전형적으로 하나 이상의 프로그래밍 펄스들을 선택된 워드 라인(예를 들어, WL4(2184))에 따라서 선택된 워드 라인에 결합되는 각각의 메모리 셀(2201-4)의 제어 게이트에 인가하는 것을 포함한다. 전형적인 프로그래밍 펄스들은 15V에서 또는 그 근처에서 시작되고 각각의 프로그래밍 펄스 인가 동안 크기를 증가시키는 경향이 있다. 프로그램 전압(예를 들어, 프로그래밍 펄스)이 선택된 워드 라인에 인가되는 동안, 접지 전위와 같은 전위는 이 메모리 셀들의 채널들에 인가되어, 채널로부터 프로그래밍을 위해 타겟팅된 메모리 셀들의 전하 저장 구조들로 전하 전송을 야기한다. 더 구체적으로, 전하 저장 구조들은 전형적으로 채널로부터 저장 구조로 전자들의 직접 주입 또는 파울러 노드하임 터널링을 통해 충전되어, 전형적으로 예를 들어 제로보다 더 큰 Vt를 야기한다. 게다가, 금지 전압은 전형적으로 프로그래밍을 위해 타켓팅(예를 들어, 선택)되는 메모리 셀을 포함하는 NAND 스트링에 결합되지 않은 비트 라인들에 인가된다. 전형적으로 검증 동작은 각각 인가된 프로그래밍 펄스 후에 수행되어 선택된 메모리 셀들이 그의 타겟(예를 들어, 의도된) 프로그래밍 상태를 달성했는지를 판단한다. 검증 동작은 일반적으로 감지 동작을 수행하여 메모리 셀의 임계 전압이 특정 타겟 값에 도달했는지를 판단하는 것을 포함한다.
도 3은 메모리 어레이의 메모리 셀들(302)이 행들 및 열들의 어레이로 논리적으로 배열되는 NOR형 플래시 메모리 어레이 아키텍처(300)를 예시한다. 각각의 메모리 셀(302)은 소스 라인(314)과 비트 라인(316) 사이에 결합된다. 어레이는 예를 들어 WL7-WL0(3187-0)과 같은 특정 워드 라인을 선택함으로써 메모리 셀들의 논리 행을 활성화하는 행 디코더(도시되지 않음)에 의해 액세스된다. 각각의 워드 라인(318)은 메모리 셀들의 행의 제어 게이트들에 결합된다. 비트 라인들(BL1-BL4)(3161-4)은 어레이 상에서 수행되는 동작 타입에 따라 하이 또는 로우로 구동될 수 있다. 비트 라인들(BL1-BL4)(3161-4)은 예를 들어 전압 또는 전류를 특정 비트 라인(316) 상에서 감지함으로써 타겟 메모리 셀의 상태를 검출하는 감지 디바이스들(330)에 결합된다. 당해 기술에서 통상의 기술자들에게 알려진 바와 같이, 메모리 셀들, 워드 라인들 및 비트 라인들의 수는 도 3에 도시된 것들보다 훨씬 더 클 수 있다.
감지 동작은 전형적으로 증가하는(예를 들어, 계단형) 전위를 메모리 셀들의 선택된 행의 워드 라인에 인가하는 것을 포함한다. 인가된 감지 전위가 증가하므로, 감지 증폭기들(230/330)과 같은 감지 증폭기들은 선택된 행의 메모리 셀들의 온 조건을 검출한다. 예를 들어, 감지 증폭기들은 예를 들어 도 1에 도시된 Vt 범위들 중 하나에 있는 특정 임계 전압을 갖는 메모리 셀에 대응한다. 선택된 메모리 셀의 임계 전압을 결정함으로써, 메모리 셀의 데이터 상태가 결정될 수 있다.
MSB 및 LSB 데이터가 선택된 메모리 셀들로부터 감지된 후에, MSB 및 LSB 데이터 값들은 도 2 및 도 3 각각에 도시된 바와 같이 레지스터(232/332)에 저장(예를 들어, 래치)된다. 각각 선택된 메모리 셀의 모든 MSB 및 LSB 데이터가 레지스터(232/332)에 래치된 후에, 메모리 디바이스(도시되지 않음)의 제어 회로조직은 레지스터로부터 그리고 예를 들어 메모리 디바이스에 결합된 메모리 액세스 디바이스(도시되지 않음)와 같은 디바이스로부터 래치된 MSB 및 LSB 데이터의 출력을 가능하게 한다. 그러나, 상기 논의된 바와 같이, MSB 및 LSB 데이터 값들 모두가 선택된 메모리 셀들의 모두로부터 감지된 다음에 레지스터에 래치될 때까지 대기해야 하는 것은 예컨대 메모리 액세스 디바이스에 의해 개시되는 판독 요청과 메모리 디바이스로부터의 데이터의 출력 사이에서 바람직하지 않은 지연들을 야기할 수 있다.
도 4는 전형적인 메모리 디바이스의 감지 디바이스 및 레지스터 회로조직(예를 들어, 데이터 레지스터와 같은 레지스터)(430)에 연결된 메모리 셀들(셀7-셀0)(404)의 선택된 행을 예시한다. 선택된 메모리 셀들(404) 각각의 데이터 상태를 결정하기 위해, 감지 동작은 선택된 메모리 셀들(404) 상에서 수행되어 MSB 및 LSB 데이터 상태 값들을 결정하고 그것들을 레지스터(430)에 래치할 수 있다. 각각 선택된 메모리 셀의 MSB 및 LSB가 결정되고 레지스터(430)에 래치된 후에, 데이터는 레지스터로부터 전송(예를 들어, 송신)(406)된다.
본 발명의 다양한 실시예들에 따른 장치(예를 들어, 회로조직, 메모리 디바이스, 메모리 디바이스들 등을 포함하는 시스템들) 및 방법들은 임의의 데이터가 메모리 디바이스로부터 전송(예를 들어, 출력)되기 전에, 선택된 메모리 셀들로부터 결정되는 모든 가능한 데이터 상태들에 대하여 대기 제약 없이 메모리 디바이스로부터 데이터의 전송을 가능하게 한다.
다양한 실시예들에 따르면, 선택된 메모리 셀의 데이터 상태의 제 1 부분(예를 들어, MSB)은 선택된 메모리 셀(예를 들어, 멀티레벨 메모리 셀) 상에서 수행되는 동작(예를 들어, 판독 동작)의 제 1 감지 단계 동안 결정된다. 데이터 상태 값의 제 1 부분은 메모리 디바이스의 레지스터 회로조직에 저장(예를 들어, 래치)된다. 제 1 감지 단계의 완료 후에, 메모리 디바이스의 제어 회로조직은 레지스터로부터 그리고 예를 들어 메모리 액세스 디바이스(예를 들어, 프로세서)와 같은 메모리 디바이스로부터 결정된 MSB 데이터의 전송을 개시한다. MSB 데이터가 전송되므로, 선택된 메모리 셀의 데이터 상태의 제 2 부분(예를 들어, LSB)을 결정하기 위해 제 2 감지 단계가 발생한다. 제 2 감지 단계 동안 획득되는 데이터는 또한 레지스터 회로조직에 로딩된다. 그 다음, 본 발명의 다양한 실시예에 따라 메모리 디바이스의 제어 회로조직은 일단 MSB 데이터가 전송된 후에 레지스터 회로조직으로부터 그리고 메모리 디바이스로부터 결정된 데이터(예를 들어, LSB 데이터)의 제 2 세트의 전송을 개시한다. 따라서, 본 발명의 다양한 실시예들에 있어서 LSB 데이터가 선택된 메모리 셀들로부터 여전히 감지되고 있는 동안 MSB 데이터가 메모리 디바이스로부터 적어도 부분적으로 전송될 수 있다. 이것은 메모리 디바이스로부터 데이터를 요청하는 메모리 액세스 디바이스 및 메모리 액세스 디바이스에 요청된 데이터를 제공하기 시작하는 메모리 디바이스로부터 지연을 감소시킬 수 있다. 따라서, 본 발명의 하나 이상의 실시예들에 따른 메모리 디바이스는 데이터를 전송하기 전에 발생하는 선택된 메모리 셀들 각각의 모든 가능한 데이터 상태들의 완벽한 감지 동작을 대기할 필요가 없다.
도 5는 본 발명의 하나 이상의 실시예들에 따른 메모리 디바이스(500)의 일부를 예시한다. 도 5에 도시된 메모리 디바이스(500)는 본 발명에 따른 다양한 실시예들의 이해를 개선하기 위해 특정 요소들에 집중하도록 간략화되었다. 메모리 디바이스(500)는 예를 들어 플래시 메모리 셀들의 어레이와 같은 메모리 어레이(502)를 포함한다. 메모리 어레이는 NAND 및/또는 NOR 구성으로 구성될 수 있다. 도 5에 도시된 메모리 어레이(502)는 메모리 셀들의 복수의 개별적으로 소거 가능한 블록들(504)을 포함할 수 있으며, 각각의 블록은 메모리의 하나 이상의 페이지들을 포함할 수 있다. 메모리 어레이(504) 중 각각의 블록의 메모리 셀들은 예를 들어 도 2 및 도 3에 도시된 것과 같은 행들 및 열들로 논리적으로 배열될 수 있다. 메모리 어레이(502)의 메모리 셀들은 단일 레벨(SLC) 및/또는 멀티레벨(MLC) 메모리 셀들을 포함할 수 있다.
메모리 디바이스(500)는 메모리 어레이(502)의 메모리 셀들에 액세스를 가능하게 하는 행 디코드 회로조직(510) 및 열 디코드 회로조직(512)을 더 포함한다. 어드레스 회로조직(508)은 어드레싱 정보를 행 디코드 회로조직(510) 및 열 디코드 회로조직(512)에 제공한다. 감지 회로조직(예를 들어, 감지 디바이스들(230/330)과 같은) 및 데이터 레지스터(514)는 판독, 기록(예를 들어, 프로그래밍) 및 소거 동작들과 같은 메모리 디바이스 동작들을 가능하게 하는데 도움이 된다. 감지 회로조직(514)은 예를 들어 판독되는 선택된 메모리 셀들의 특정 그룹의 데이터 상태들을 검출할 수 있다. 데이터 레지스터(514)는 감지 회로조직에 의해 감지되는 데이터(예를 들어, 판독 또는 검증 동작 동안 획득되는 감지 정보와 같은)를 저장할 수 있다. 데이터 레지스터(514)는 예를 들어 프로그래밍 동작 동안에 특정 수의 선택된 메모리 셀들로 프로그래밍될 데이터를 저장할 수도 있다.
메모리 디바이스(500)는 본 발명의 다양한 실시예들에 따른 메모리 디바이스 동작들을 적어도 부분적으로 가능하게 하는 내부 컨트롤러(예를 들어, 제어 회로조직)(506)를 더 포함한다. 제어 회로조직(506)은 예를 들어 하드웨어, 펌웨어 및/또는 소프트웨어를 포함할 수 있다. 제어 회로조직(506)은 통신 채널(516)을 통해 외부 컨트롤러(예를 들어, 메모리 액세스 디바이스)(도시되지 않음)와 통신하도록 구성될 수 있다. 제어 회로조직(506)은 예를 들어 행 디코드 회로조직(510), 열 디코드 회로조직(512) 및 감지 회로조직/데이터 레지스터(514) 회로조직에 결합되는 것과 같이, 메모리 디바이스(500)의 다른 회로조직(도시되지 않음)에 결합될 수 있다.
도 6은 본 발명의 하나 이상의 실시예들에 따른 도 5에 도시된 바와 같은 메모리 디바이스의 일부를 예시한다. 메모리 셀들(셀7-셀0)(604)의 특정 그룹은 판독 동작 동안 선택될 수 있다. 선택된 메모리 셀들(604)로부터의 데이터 판독은 예를 들어 감지 회로조직에 의해 감지되어 데이터 레지스터(614)에 래치된다. 레지스터(614)는 2개의 그룹의 레지스터(616, 618)를 포함한다. 예를 들어 셀7의 MSB 데이터가 감지되어 제 1 레지스터 위치(620)에 저장될 수 있고 및 셀7의 LSB 데이터가 감지되어 제 2 레지스터 위치(622)에 저장될 수 있다. 그러나, 본 발명의 다양한 실시예들은 2개의 그룹의 레지스터(616, 618)에 제한되지 않는다. 게다가, 각 그룹의 레지스터(616, 618)는 예를 들어 도 6에 도시된 바와 같이 8개의 레지스터 위치와 다른 크기를 각각 포함할 수 있다.
본 발명의 다양한 실시예들에 따르면, 선택된 메모리 셀들(604)의 데이터 상태(610)(예를 들어, MSB 데이터)의 제 1 부분은 제 1 감지 단계 동안 결정될 수 있다. 제 1 감지 단계 동안 감지되는 MSB 데이터는 데이터 레지스터(614)에 래치된다. MSB 데이터가 선택된 메모리 셀들(604) 각각에 대해 결정되면, 메모리 디바이스의 도 5에 도시된 제어 회로조직(506)과 같은 제어 회로조직은 저장된 MSB 데이터를 전송(606)하기 시작한다. 예를 들어, 동작은 MSB 데이터를 저장하는 특정 레지스터 회로조직(616)으로부터 MSB 데이터를 이동시키기 위해 수행될 수 있다. 본 발명의 다양한 실시예들에 따르면, 선택된 메모리 셀들(604) 중 하나 이상에 저장된 데이터의 제 2 부분(612)(예를 들어, LSB 데이터)은 제 2 감지 단계 동안 결정될 수 있다. 감지된 LSB 데이터는 제 2 감지 단계가 진행될 때 레지스터(614)에 래치된다. LSB 데이터가 선택된 메모리 셀들(604)의 모두로부터 결정되었다면, 제어 회로조직은 이전에 결정된 래치 MSB 데이터의 전송 후에 레지스터(614)로부터 래치된 LSB 데이터를 전송(608)하기 시작한다. 본 발명의 하나 이상의 실시예들에 따라 제 2 감지 단계는 제 1 감지 단계 동안 감지된 MSB 데이터의 전송과 적어도 부분적으로 병행하여 일어난다는 점이 주목되어야 한다.
도 7은 본 발명의 하나 이상의 실시예들에 따른 방법의 흐름도(700)를 예시한다. 동작(702)의 제 1 부분 동안, 메모리 디바이스의 메모리 셀들의 특정 그룹은 예를 들어 판독 동작과 같은 메모리 디바이스 동작 동안 선택되는 메모리 셀들로서 식별된다. 선택된 메모리 셀들의 식별은 메모리 디바이스에 결합된 메모리 액세스 디바이스로부터의 메모리 요청에 대응할 수 있다.
제 1 감지 단계 동안, 하나 이상의 감지 동작들은 선택된 메모리 셀들 상에서 수행되어(704) 선택된 메모리 셀들 각각의 데이터 상태(예를 들어, MSB 값)의 제 1 부분을 결정하여 저장할 수 있다(706). 예를 들어, 제 1 감지 단계는 예를 들어 도 6에서 상기 논의된 제 1 감지 단계와 비교될 수 있다. 판단(708)은 MSB 값들의 모두가 선택된 메모리 셀들로부터 결정되었는지를 수행한다. MSB 값들의 모두가 아직 결정되지 않았다면 제 1 감지 단계(704/706/708)는 계속된다(710). 선택된 메모리 셀들에 대한 모든 MSB 값들이 결정되었다면(712), 메모리 디바이스의 제어 회로조직은 예를 들어 도 6의 606으로 표시된 것과 같이, MSB가 저장되는 레지스터로부터 결정된 MSB 데이터의 전송을 개시한다(714).
제 2 감지 단계(716/718/720)는 MSB 데이터의 결정 후에(712) 개시된다. 제 2 감지 단계는 선택된 메모리 셀들 각각의 데이터 상태(예를 들어, LSB 값)의 제 2 부분의 판단(716) 및 저장(718)을 가능하게 한다. 판단(720)은 선택된 메모리 셀들 각각의 LSB 데이터가 결정되었는지를 판단하도록 수행된다. 그렇지 않다면(722), 제 2 감지 단계(716/718/720)는 각각 선택된 메모리 셀의 LSB 데이터 상태가 결정될 때까지 계속된다. 선택된 메모리 셀들 각각의 LSB를 결정하고(724) LSB 데이터를 레지스터에 저장하는 것을 완료한 후에, 본 발명의 다양한 실시예들에 따라 메모리 디바이스의 제어 회로조직은 MSB 데이터의 전송(714)을 이어 LSB 데이터를 전송(726)할 것이다. 본 발명의 하나 이상의 실시예들에 따라 MSB 데이터의 전송의 개시(714)는 제 2 감지 단계를 완료하기 전에(예를 들어, 제 2 감지 단계를 개시하기 전에 또는 제 2 감지 단계 동안) 일어난다는 점이 주목되어야 한다.
도 8은 본 발명의 다양한 실시예들에 따른 감지 동작들 동안 인가되는 감지 전위의 플롯을 예시한다. 증가하는 감지 전위(802)는 예를 들어 특정 수의 선택된 메모리 셀들을 포함하는 특정 행의 특정 워드 라인에 인가될 수 있다. 파형(802)은 연속적으로 증가하는 전위로서 예시되지만, 다양한 실시예들은 그렇게 제한되지 않는다. 예를 들어, 인가되는 전위는 예를 들어 선택된 워드 라인에 인가되는 다중 계단형 전위를 포함할 수 있다. 감지 전위(802)는 지점(810)에 도시된 특정 레벨에서 시작하는 선택된 메모리 셀들에 인가된다. 감지 동작들이 진행될 때, 인가된 감지 전위(802)는 시간에 따라 증가한다. 예를 들어, 제 1 감지 단계는 시간 간격(804)에 따라 발생하는 것으로 간주될 수 있고 제 2 감지 단계는 시간 간격(806)에 따라 발생하는 것으로 간주될 수 있다. 예를 들어, 도 6 및 도 7에서 상기 논의된 것과 같이, 제 1 감지 단계는 선택된 메모리 셀들의 MSB 데이터의 결정을 가능하게 할 수 있고 제 2 감지 단계는 선택된 메모리 셀들의 적어도 일부의 LSB 데이터의 결정을 가능하게 할 수 있다.
도 9는 본 발명의 다양한 실시예들에 따른 선택된 메모리 셀들에 저장될 수 있는 다수의 가능한 데이터 상태들에 대응하는 다수의 임계 전압 분포들(902-908)을 예시한다. 예를 들어, 데이터 상태들은 'X' 위치가 MSB 위치를 나타내고 'Y' 위치가 데이터 상태들의 LSB 부분을 나타내는 'XY' 데이터 상태를 포함할 수 있다. 본 발명의 하나 이상의 실시예들에 따른 특정(예를 들어, 제 1) 감지 단계 동안, 도 8에 도시된 인가된 감지 전위(802)는 도 8의 지점(810)으로 표현되는 개시 레벨을 가질 수 있다. 도 8의 지점(810)은 예를 들어 도 9에 도시된 지점(910)에 대응할 수 있다. 810/910에 의해 예시된 개시 레벨을 갖는 인가된 감지 전위의 인가는 MSB 및 LSB 둘 다가 810/910 레벨보다 더 작은 Vt를 갖는 메모리 셀들로 알려져 있다는 점에서 초기 감지 동작을 포함할 수 있다. 810/910 레벨 아래의 Vt를 갖는 특정 선택된 메모리 셀은 예를 들어 소거(예를 들어, 논리 '11') 902 상태인 것으로 가정될 수 있다. LSB 데이터는 예를 들어 범위(904)(예를 들어, 논리 '10')에 상주하도록 제 1 감지 동작 동안 결정된 Vt를 갖는 메모리 셀로 알려져 있을 수도 있다. 도 6에서 논의된 바와 같이, 결정된 LSB 데이터는 본 발명의 다양한 실시예들에 따른 레지스터 위치들(618)과 같은 레지스터에 저장될 수 있다.
도 8 및 도 9를 다시 참조하면, 제 1 감지 단계가 진행될 때, 인가된 감지 전위(802)가 증가한다. 제 1 감지 단계는 인가된 감지 전위(802)가 도 8에 도시된 지점(812)으로 표현되는 레벨에 도달할 때 완료될 수 있다. 도 8에 도시된 지점(812)은 예를 들어 도 9에 도시된 지점(912)에 대응할 수 있다. 인가된 감지 전위(802)가 지점(812/912)에 도달하면, 판단은 각각 선택된 메모리 셀에 대한 MSB(즉, 'X' 데이터 상태 비트 위치) 값으로 이루어질 수 있다. 따라서, 본 발명의 다양한 실시예들에 따라 지점들(910 및 912)로 표현되는 2개의 감지 동작과 같은 하나보다 많은 감지 동작이 제 1 감지 단계 동안 수행될 수 있다. 상기 논의된 바와 같이, 각각 선택된 메모리 셀의 데이터 상태의 특정 부분이 결정되어 저장되었다면, 메모리 디바이스 제어 회로조직은 메모리 디바이스로부터 저장된 특정 결정 데이터를 전송하기 시작할 수 있다. 따라서, 본 발명의 하나 이상의 실시예들에 따르면, 제어 회로조직은 도 8에 도시된 시간 간격(804)으로 표현된 것과 같은 제 1 감지 단계가 완료되자 마자 메모리 디바이스로부터 결정된 MSB 데이터를 전송하기 시작할 수 있다.
제 2 감지 단계는 본 발명의 다양한 실시예들에 따른 제 1 감지 단계의 완료 후에 시작할 수 있다. 이러한 제 2 감지 단계는 예를 들어 도 8에 도시된 시간 간격(806)으로 표현될 수 있다. 인가된 감지 전위(802)는 제 2 감지 단계를 통해 계속해서 증가한다. 제 2 감지 단계는 선택된 메모리 셀들에 대한 나머지 데이터 상태 값들을 결정하기 위해 수행될 수 있다. 예를 들어, 제 2 감지 단계는 임계 전압 분포들, 예를 들어 906 및 908 중 어느 하나가 선택된 메모리 셀에 적용되는지에 관한 판단을 가능하게 할 수 있다. 상기 논의된 바와 같이, 예를 들어 본 발명의 하나 이상의 실시예들에 따라 제 1 감지 단계 동안 결정된 MSB 데이터는 제 2 감지 단계의 적어도 일부 동안 메모리 디바이스로부터 전송될 수 있다는 점이 주목되어야 한다.
본 발명의 다양한 실시예들에 따른 메모리 디바이스들은 2 레벨 MLC 메모리 셀들(예를 들어, MSB 및 LSB만을 저장함)에 제한되지 않는다. 다양한 실시예들은 메모리 셀들에 저장된 MSB와 LSB 사이에 부가 데이터(예를 들어, 비트)를 저장할 수 있다. 예를 들어, 하나 이상의 실시예들에 따른 메모리 디바이스의 메모리 셀은 예를 들어 도 10에 도시된 분포들(1002-1016)로 표현된 것과 같은 셀 당 3 비트(예를 들어, 'XYZ' 비트 패턴을 나타냄)를 저장할 수 있다. 선택된 메모리 셀들 각각에 대한 'X'(예를 들어, MSB) 위치 비트 값들은 메모리 디바이스로부터의 MSB 비트 값들의 전송 동작을 개시하기 전에 결정되어 저장될 수 있다. MSB 비트 값들의 전송과 적어도 부분적으로 병행하여, 'Y' 위치 비트 값들은 메모리 디바이스로부터 감지, 저장 및 전송될 수 있다. 최종적으로, 'Y' 위치 비트 값들을 전송하는 것과 적어도 부분적으로 병행하여, 'Z'(예를 들어, LSB) 위치 비트 값들은 본 발명의 다양한 실시예들에 따른 'Y' 위치 비트 값들의 출력 후에 감지, 저장 및 전송된다. 따라서, 선택된 메모리 셀들에 저장된 데이터의 특정 비트 위치에 대한 특정 비트 값들이 결정되어 레지스터에 저장된 때, 메모리 디바이스는 본 발명의 다양한 실시예들에 따른 나머지 비트 값들(예를 들어, 비트 위치 데이터)을 결정하기 위해 감지 동작들을 선택된 메모리 셀들 상에 여전히 수행하면서 데이터를 전송하는 동작을 개시할 수 있다.
예로서, 증가하는 감지 전위는 예를 들어 도 8에서 상술한 것과 같은 메모리의 어레이 내의 선택된 메모리 셀들의 선택된 행에 인가될 수 있다. 인가된 감지 전위는 도 10에 도시된 지점(1018)과 연관되는 특정 레벨에서 시작하여 경사형 또는 계단형 방식으로 시간에 따라 증가할 수 있다. 인가된 감지 전위는 지점(1020)과 연관되는 특정 레벨을 달성하므로, 아직 활성되지 않았던 임의의 메모리 셀들은 '0'의 데이터 상태를 그의 MSB 위치(즉, 'XYZ'의 'X' 위치)에 갖는 것으로 결정될 수 있다. 따라서, 이 지점(1020)에서, 선택된 메모리 셀들에 대한 MSB 데이터를 저장하는 레지스터들이 액세스될 수 있고 메모리 디바이스의 제어 회로조직은 저장된 MSB 데이터 값들을 전송하기 시작할 수 있다. 이러한 MSB 데이터의 전송은 예를 들어 본 발명의 다양한 실시예들에 따른 선택된 메모리 셀들의 'Y' 및 'Z' 위치들과 같은 나머지 비트 위치들의 데이터 상태들을 감지하기 위해 인가된 감지 전위가 계속해서 증가하는 동안 발생할 수 있다.
본 예제와 연계하여, 인가된 감지 전위는 도 10에 도시된 바와 같은 지점(1022)과 연관되는 레벨을 달성하므로, 모든 선택된 메모리 셀들에 대한 중간 비트 위치(즉, 'XYZ'의 'Y' 위치)의 데이터 상태는 알려져 있고 예를 들어 상기 논의된 바와 같은 이전에 결정된 'X' 데이터 상태 값들의 전송 후에 레지스터에 저장되어 메모리 디바이스로부터 전송될 수 있다. 이 프로세스는 각각 선택된 메모리 셀의 각각의 데이터 상태의 각각의 일부가 결정되어 메모리 디바이스로부터 출력될 때까지 계속된다. 예를 들어, 인가된 감지 전위는 도 10에 도시된 바와 같은 지점(1024)과 연관되는 레벨을 달성하므로, 모든 선택된 메모리 셀들에 대한 LSB 비트 위치(즉, 'XYZ'의 'Z' 위치)의 데이터 상태는 알려져 있고 레지스터에 저장되어 메모리 디바이스로부터 전송될 수 있다. 따라서, 예를 들어, 본 발명의 다양한 실시예들에 따르면, 제 1 감지 단계는 선택된 메모리 셀들의 데이터 상태들(1002-1008)을 결정하는 4개의 감지 동작을 포함할 수 있고, 제 2 감지 단계는 데이터 상태들(1010-1012)을 결정하는 2개의 감지 동작을 포함할 수 있으며, 제 3 감지 단계는 데이터 상태들(1014-1016)을 결정하는 하나의 감지 동작을 포함할 수 있다.
따라서, 본 발명의 다양한 실시예들에 따르면, 메모리 디바이스는 앞으로 결정될 부가 데이터가 메모리 디바이스의 선택된 메모리 셀들에서 여전히 감지되고 있는 동안 결정되었던 데이터를 전송할 수 있다. 이것은 예를 들어 메모리 디바이스로부터 데이터를 전송하기 시작할 때 메모리 디바이스의 개선된 응답 시간(즉, 데이터 레이턴시)을 가능하게 한다.
도 11은 본 발명의 하나 이상의 실시예들에 따른 적어도 하나의 메모리 디바이스(1100)를 갖는 전자 시스템의 기능 블록도이다. 도 11에 예시된 메모리 디바이스(1100)는 외부 컨트롤러(예를 들어, 메모리 액세스 디바이스)(1110)에 결합된다. 메모리 액세스 디바이스(1110)는 마이크로프로세서 또는 일부 다른 타입의 제어 회로조직일 수 있다. 메모리 디바이스(1100) 및 메모리 액세스 디바이스(1110)는 전자 시스템(1120)의 일부를 형성한다. 본 발명의 하나 이상의 실시예들에 따르면, 메모리 디바이스(1100)는 예를 들어 도 5에서 상기 논의된 메모리 디바이스(500)를 포함할 수 있다. 메모리 디바이스(1100)는 본 발명의 다양한 실시예들을 이해하는데 도움이 되는 메모리 디바이스의 특징들에 집중하도록 간략화되었다.
메모리 디바이스(1100)는 NOR 구성 및/또는 NAND 구성 메모리 어레이들을 포함할 수 있는 하나 이상의 메모리 어레이들(1130)을 포함한다. 하나 이상의 실시예들에 따르면, 메모리 어레이(1130)의 메모리 셀들은 플래시 메모리 셀들이다. 메모리 어레이(1130)는 메모리 디바이스(1100)의 일부로서 단일 또는 다수의 다이에 상주하는 메모리 셀들의 다수의 뱅크들 및 블록들을 포함할 수 있다. 메모리 어레이(1130)는 예를 들어 SLC 및/또는 MLC 메모리를 포함할 수 있고 데이터의 변화하는 밀도(예를 들어, MLC(4 레벨) 및 MLC(8 레벨))를 각각의 셀에 저장하도록 적응될 수 있다.
어드레스 버퍼 회로(1140)는 어드레스 입력 연결들(AO-Ax)(1142) 상에 제공된 어드레스 신호들을 래치하기 위해 제공된다. 행 디코더(1144) 및 열 디코더(1148)에 의해 어드레스 신호들이 수신되고 디코딩되어 메모리 어레이(1130)를 액세스한다. 행 디코더(1144)는 예를 들어 메모리 어레이(1130)의 워드 라인들을 구동하도록 구성되는 드라이버 회로들을 포함할 수 있다. 어드레스 입력 연결들(1142)의 수가 메모리 어레이(1130)의 밀도 및 아키텍처에 의존할 수 있다는 점은 본 설명의 덕분으로 당해 기술에서 통상의 기술자들에 의해 이해될 것이다. 즉, 어드레스 숫자들의 수는 예를 들어 증가된 메모리 셀 카운트들 및 증가된 뱅크 및 블록 카운트들에 따라 증가한다.
메모리 디바이스(1100)는 감지/데이터 레지스터 회로조직(1150)과 같은 감지 디바이스를 사용하여 전압 또는 전류 변화들을 메모리 어레이 열들에서 감지함으로써 메모리 어레이(1130) 내의 데이터를 판독한다. 감지/데이터 레지스터 회로조직(1150)은 적어도 하나의 실시예에서, 메모리 어레이(1130)로부터 데이터의 행을 판독하여 래치하기 위해 결합된다. 데이터 입력 및 출력(I/O) 버퍼 회로조직(1160)은 복수의 데이터 연결들(1162)을 통해 메모리 액세스 디바이스(1110)와 양방향 데이터 통신을 위해 포함된다. 기록/소거 회로조직(1156)은 데이터를 메모리 어레이(1130)에 기록하거나 메모리 어레이로부터 데이터를 소거하는 것을 가능하게 하기 위해 제공된다.
메모리 디바이스(1100)는 예를 들어 상기 논의된 바와 같은 특정 수의 선택된 메모리 셀들 상에서 완료된 감지 동작을 종료하기 전에 데이터의 전송을 가능하게 하는 것과 같은 본 발명의 다양한 실시예들을 적어도 부분적으로 구현하도록 구성되는 내부 컨트롤러(예를 들어, 제어 회로조직)(1170)를 더 포함한다. 적어도 하나의 실시예에서, 제어 회로조직(1170)은 상태 기계를 이용할 수 있다. 제어 회로조직(1170)는 예를 들어 도 5에서 상기 논의된 제어 회로조직(506)과 구성 및 기능성이 유사할 수 있다.
제어 신호들 및 명령들은 메모리 액세스 디바이스(1110)에 의해 명령 버스(1172)를 통해 메모리 디바이스(1100)에 송신될 수 있다. 명령 버스(1172)는 예를 들어 별개의 신호 라인일 수 있거나 다수의 신호 라인들로 구성될 수 있다. 이 명령 신호들(1172)은 데이터 판독, 데이터 기록(예를 들어, 프로그램), 및 소거 동작들을 포함하는 메모리 어레이(1130) 상의 동작들을 제어하기 위해 사용될 수 있다. 명령 버스(1172), 어드레스 버스(1142) 및 데이터 버스(1162)는 모두 결합될 수 있거나 다수의 표준 인터페이스들을 위해 부분적으로 결합(1178)될 수 있다. 메모리 디바이스(1100)와 메모리 액세스 디바이스(1110) 사이의 인터페이스(1178)는 예를 들어 USB(Universal Serial Bus) 인터페이스 또는 SPI(Serial Peripheral Interface) 버스 중 하나일 수 있다. 인터페이스(1178)는 당해 기술에서 통상의 기술자들에게 공지된 바와 같은 많은 하드 디스크 드라이브들(예를 들어, SATA, PATA)과 함께 사용되는 표준 인터페이스일 수도 있다.
도 11에 예시된 전자 시스템은 메모리의 특징들의 기본적 이해를 가능하게 하기 위해 간략화되었고 예시만을 위한 것이다. 비휘발성 메모리들의 내부 회로조직 및 기능들의 더 상세한 이해는 당해 기술에서 통상의 기술자들에게 알려져 있다.
결론
요약하면, 본 발명의 하나 이상의 실시예들은 데이터 감지 및 전송 방법들을 메모리 디바이스에 제공한다. 예를 들어, 선택된 메모리 셀들로부터의 상이한 유효 비트 값이 감지되고 있는 동안 특정 유효 비트 값들은 멀티레벨 메모리 셀들에서 감지되어 전송될 수 있다. 따라서, 메모리 디바이스는 결정되기에 더 많은 시간을 소비하는 데이터가 감지되는 동안 빠르게 결정될 수 있는 데이터를 전송하는 것을 시작할 수 있다. 이 방법들은 메모리 디바이스의 개선된 데이터 레이턴시 특성을 가능하게 할 수 있다.
특정 실시예들이 본 명세서에 예시되고 설명되었지만, 다른 구성들은 도시된 특정 실시예들로 치환될 수 있다는 점이 당해 기술에서 통상의 기술자들에 의해 이해될 것이다. 본 발명의 많은 개조들은 당해 기술에서 통상의 기술자들에게 분명할 것이다. 따라서, 이 적용들은 본 발명의 임의의 개조들 또는 변형들을 커버하도록 의도된다.

Claims (14)

  1. 메모리 셀들의 어레이를 동작시키는 방법으로서,
    상기 메모리 셀들의 어레이 중 선택된 메모리 셀에 대한 데이터 상태의 제 1 부분을 결정하는 단계;
    상기 결정된 상기 선택된 메모리 셀에 대한 상기 데이터 상태의 제 1 부분의 전송을 개시하는 단계; 및
    상기 결정된 상기 선택된 메모리 셀에 대한 상기 데이터 상태의 제 1 부분의 전송과 적어도 부분적으로 병행하여 상기 선택된 메모리 셀에 대한 데이터 상태의 제 2 부분을 결정하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 데이터 상태의 제 1 부분을 결정하는 단계는 제 1 감지 단계를 완료함으로써 상기 데이터의 제 1 부분을 결정하는 단계를 더 포함하는, 방법.
  3. 청구항 2에 있어서, 상기 데이터 상태의 제 2 부분을 결정하는 단계는 제 2 감지 단계를 완료함으로써 상기 데이터 상태의 제 2 부분을 결정하는 단계를 더 포함하는, 방법.
  4. 청구항 3에 있어서, 상기 제 1 감지 단계를 완료하는 단계는 증가하는 감지 전위를 상기 선택된 메모리 셀의 제어 게이트에 인가함으로써 상기 제 1 감지 단계를 완료하는 단계를 더 포함하는, 방법.
  5. 청구항 4에 있어서, 상기 제 2 감지 단계를 완료하는 단계는 상기 제 1 감지 단계를 완료한 후에 상기 선택된 메모리 셀의 제어 게이트에 인가되는 감지 전위를 더 증가시킴으로써 상기 제 2 감지 단계를 완료하는 단계를 더 포함하는, 방법.
  6. 청구항 1 내지 5 중 어느 하나에 있어서,
    제 1 감지 단계 동안 상기 메모리 셀들의 어레이 중 특정 수의 메모리 셀들 각각에 대한 개별 데이터 상태의 제 1 부분을 결정하는 단계로서, 상기 특정 수의 메모리 셀들은 상기 선택된 메모리 셀을 포함하는 상기 단계;
    상기 특정 수의 메모리 셀들의 제 2 감지 단계를 개시하여 상기 선택된 메모리 셀을 포함하는 상기 특정 수의 메모리 셀들의 적어도 일부에 대한 상기 개별 데이터 상태의 제 2 부분을 결정하는 단계; 및
    상기 제 2 감지 단계 동안 상기 특정 수의 메모리 셀들 각각에 대한 상기 결정된 상기 데이터 상태들의 제 1 부분들의 전송을 개시하는 단계를 더 포함하는, 방법.
  7. 청구항 1 내지 5 중 어느 하나에 있어서,
    상기 제 1 감지 단계는 제 1 범위를 갖는 제 1 증가하는 감지 전위를 상기 선택된 메모리 셀에 인가하여 상기 선택된 메모리 셀로부터 제 1 데이터 값을 결정하는 단계를 포함하고;
    상기 제 2 감지 단계는 제 2 범위를 갖는 제 2 증가하는 감지 전위를 상기 선택된 메모리 셀에 인가하여 상기 선택된 메모리 셀로부터 제 2 데이터 값을 결정하는 단계를 포함하는, 방법.
  8. 청구항 7에 있어서, 상기 제 1 범위 및 상기 제 2 범위는 실질적으로 연속 범위를 포함하는, 방법.
  9. 장치로서,
    메모리 셀들의 어레이; 및
    컨트롤러로서, 선택된 메모리 셀에 대한 데이터 상태의 제 1 부분을 결정하기 위해서 하나 이상의 제 1 감지 동작들이 상기 선택된 메모리 셀 상에서 수행되도록 하고, 상기 선택된 메모리 셀에 대한 상기 데이터 상태의 제 2 부분을 결정하기 위해서 하나 이상의 제 2 감지 동작들이 상기 선택된 메모리 셀 상에서 수행되도록 구성되는, 상기 컨트롤러를 포함하며;
    상기 컨트롤러는 상기 선택된 메모리 셀 상에서 수행되는 상기 하나 이상의 제 2 감지 동작들 중 적어도 하나와 적어도 부분적으로 병행하여 상기 데이터 상태의 제 1 부분이 전송되도록 더 구성되는, 장치.
  10. 청구항 9에 있어서, 각각의 메모리 셀은 복수의 데이터 상태들 중 하나를 저장하도록 구성되며, 각각의 데이터 상태는 특정 비트 패턴을 나타내는, 장치.
  11. 청구항 9 또는 10에 있어서,
    제 1 레지스터; 및
    제 2 레지스터를 더 포함하며;
    상기 제 1 레지스터는 상기 결정된 상기 선택된 메모리 셀에 대한 상기 데이터 상태의 제 1 부분을 저장하도록 구성되고, 상기 제 2 레지스터는 상기 결정된 상기 선택된 메모리 셀에 대한 상기 데이터 상태의 제 2 부분을 저장하도록 구성되는, 장치.
  12. 청구항 11에 있어서, 상기 컨트롤러는 상기 선택된 메모리 셀 상에서 수행되는 상기 하나 이상의 제 2 감지 동작들 중 적어도 하나와 적어도 부분적으로 병행하여 상기 제 1 레지스터에 저장된 데이터 상태의 제 1 부분이 상기 제 1 레지스터로부터 전송되도록 더 구성되는, 장치.
  13. 청구항 9 또는 10에 있어서, 상기 컨트롤러는 상기 선택된 메모리 셀이 알려진 제 1 데이터 부분 및 알려진 제 2 데이터 부분을 포함하는 특정 데이터 상태를 갖는지를 판단하기 위해 상기 하나 이상의 제 1 감지 동작들 전에 최초 감지 동작이 상기 선택된 메모리 셀 상에서 수행되도록 더 구성되는, 장치.
  14. 청구항 13에 있어서, 상기 알려진 제 1 데이터 부분 및 상기 알려진 제 2 데이터 부분은 동일한, 장치.
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