TW201320086A - 自記憶體陣列判定及轉移資料 - Google Patents

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Abstract

本發明揭示一種操作記憶體器件之裝置及方法。在此一方法中，自一記憶體器件判定及轉移記憶體單元之資料狀態之一第一部分，同時繼續判定該等記憶體單元之資料狀態之剩餘部分。在至少一方法中，在一第一感測階段期間判定一記憶體單元之一資料狀態且轉移該記憶體單元之該資料狀態，同時該記憶體單元經歷額外感測階段以判定該記憶體單元之該資料狀態之額外部分。

Description

自記憶體陣列判定及轉移資料
本發明大體上係關於半導體記憶體，且特定言之，在一或多項實施例中，本發明係關於感測儲存在非揮發性記憶體器件中之資料。
記憶體器件通常設置為電腦或其他電子器件中之內部半導體積體電路。存在諸多不同類型之記憶體，其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體器件已發展為廣範圍電子應用之非揮發性記憶體之一受歡迎源。非揮發性記憶體為可在無電力施加之情況下留存其儲存資料達某一延長時段之記憶體。快閃記憶體及其他非揮發性記憶體之常見用途包含個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電器、車輛、無線器件、行動電話及可移除記憶體模組，且非揮發性記憶體之用途不斷擴大。
快閃記憶體器件通常使用允許有高記憶體密度、高可靠性及低電力消耗之一單電晶體記憶體單元。透過電荷儲存結構(例如浮動閘極或電荷陷阱)或其他物理現象(例如相變或極化)之程式化(其有時被稱為寫入)，記憶體單元之臨限電壓之變化判定各記憶體單元之資料狀態。可藉由執行一讀取操作而自記憶體單元讀取資料。通常使用擦除及程式 化循環來程式化記憶體單元。例如，首先擦除一特定記憶體單元區塊之記憶體單元且接著選擇性程式化該等記憶體單元。
記憶體單元(例如快閃記憶體單元)可組態為此項技術中已知之單位階記憶體單元(SLC)或多位階記憶體單元(MLC)。SLC及MLC記憶體單元指派儲存在記憶體單元上之一特定範圍之臨限電壓(Vt)給一資料狀態(例如一或多個位元所表示)。SLC記憶體容許一單一二進位數字(例如位元)之資料儲存在各記憶體單元上。同時，MLC技術容許根據記憶體單元之使用期限操作期間指派給記憶體單元之Vt範圍之數量及所指派Vt範圍之穩定性而儲存每記憶體單元兩個或兩個以上二進位數字。用以表示由N個位元組成之一位元型樣之Vt範圍之數目(例如位準)可為2N，其中N為一整數。例如，可由兩個範圍表示一個位元，由四個範圍表示兩個位元，由八個範圍表示三個位元，等等。MLC記憶體單元可將偶數或奇數個位元儲存在各記憶體單元上，且吾人亦已知提供分數位元之方案。一常見命名規約為將SLC記憶體稱為MLC(雙級)記憶體，此係因為SLC記憶體利用兩個Vt範圍來儲存單位元之資料，例如0或1所表示。可由MLC(四級)表示經組態以儲存兩個位元之資料之MLC記憶體，由MLC(八級)表示三個位元之資料，等等。
圖1繪示一族群之MLC(四級)(例如2-位元)記憶體單元之一Vt範圍實例100。例如，一記憶體單元可被程式化為落在200毫伏特之四個不同Vt範圍102至108之一者內之一 Vt，各Vt範圍係用以表示與由兩位元組成之一位元型樣對應之一資料狀態。通常，各範圍102至108之間維持一無作用區110(例如，有時被稱為一邊限且可具有200毫伏特至400毫伏特之一範圍)以防止範圍重疊。作為一實例，若一記憶體單元之Vt係在四個Vt範圍之第一者102內，則在此情況中該記憶體單元儲存一邏輯「11」狀態且通常被視為該記憶體單元之擦除狀態。若Vt係在四個Vt範圍之第二者104內，則在此情況中該記憶體單元儲存一邏輯「10」狀態。四個Vt範圍之第三Vt範圍106內之一Vt將指示此情況中之該記憶體單元儲存一邏輯「00」狀態。最後，屬於第四Vt範圍108之一Vt指示該記憶體單元中儲存一邏輯「01」狀態。例如，對於具有由一位元型樣「XY」表示之一特定資料狀態之一記憶體單元，「X」位置位元可被視為最高有效位元(MSB)且「Y」位置位元可被視為最低有效位元(LSB)。
一選定記憶體單元之資料狀態之判定涉及在該記憶體單元上執行一感測(例如讀取)操作。在該感測操作期間，可將隨時間逝去而增大之一感測電位施加至該選定記憶體單元。可在該外加感測電位已達到待施加至一選定記憶體單元之最高位準時判定該選定記憶體單元之資料狀態之MSB及LSB。然而，MSB與LSB兩者之判定等待可導致會限制(例如)一感測操作期間自記憶體器件讀取資料之快速程度之一延遲。
因為上述原因及熟習此項技術者將在閱讀及理解本發明 後明白之下述其他原因，所以此項技術中需要用於在記憶體器件中執行資料感測操作之替代方法。
在本發明之以下詳細描述中，參考形成本發明之一部分之附圖，且附圖中以繪示之方式展示其中可實踐本發明之特定實施例。在圖式中，相似元件符號描述全部若干視圖中之實質上類似組件。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐本發明。可利用其他實施例，且可在不背離本發明之範疇之情況下作出結構、邏輯及電性變化。因此，以下詳細描述不應被視為意指限制。
快閃記憶體通常利用被稱為反及快閃記憶體及反或快閃記憶體之兩個基本架構之一者。名稱係源自於用以讀取器件之邏輯。圖2繪示一反及型快閃記憶體陣列架構200，其中該記憶體陣列之記憶體單元202係依邏輯配置成一陣列之列及行。在一習知反及快閃架構中，「列」意指具有共同耦合控制閘極之記憶體單元2201-4，而「行」意指(例如)耦合為一串特定記憶體單元208之記憶體單元。該陣列之記憶體單元202係一起配置成串(例如反及串)，通常每串具有8個、16個、32個或32個以上記憶體單元。一串之各記憶體單元係一起串聯連接(源極至汲極)於一源極線214與一資料線216(通常被稱為位元線)之間。由一列解碼器(圖中未展示)存取該陣列以(例如)藉由選擇一特定存取線(通常被稱為字線，諸如WL7 2187至WL0 2180)而啟動一邏輯列之記憶體單元。各字線218係耦合至一列記憶體單元之控 制閘極。可根據待在該陣列上執行之操作之類型而將位元線BL1 2161至BL4 2164驅動至高態或低態。此等位元線BL1 2161至BL4 2164係耦合至感測器件(例如感測放大器)230，感測器件230(例如)藉由感測一特定位元線216上之電壓或電流而偵測一目標記憶體單元之狀態。如熟習此項技術者所知，記憶體單元、字線及位元線之數目可遠大於圖2中所展示之數目。
通常使用擦除及程式化循環來程式化記憶體單元。例如，首先擦除一特定記憶體單元區塊之記憶體單元且接著選擇性程式化該等記憶體單元。對於一反及陣列，通常藉由將一區塊中之全部字線接地且將一擦除電壓施加至其上形成該記憶體單元區塊之一半導體(例如基板)並因此施加至該等記憶體單元之通道而擦除該記憶體單元區塊以移除可儲存在該記憶體單元區塊之電荷儲存結構(例如浮動閘極或電荷陷阱)上之電荷。
程式化通常涉及將一或多個程式化脈衝施加至一選定字線(例如WL4 2184)及因此施加至與該選定字線耦合之各記憶體單元2201-4之控制閘極。典型程式化脈衝起始於約15伏特且趨向於在各程式化脈衝施加期間增大量值。當程式化電壓(例如程式化脈衝)係施加至該選定字線時，一電位(諸如一接地電位)係施加至此等記憶體單元之通道以導致自通道至以程式化為目標之記憶體單元之電荷儲存結構之一電荷轉移。更明確言之，通常透過直接注射或電子之自通道至儲存結構之Fowler-Nordheim穿隧而給電荷儲存結 構充電以導致(例如)通常大於零之一Vt。再者，一抑制電壓通常施加至未與含有以程式化為目標(例如，被選擇用於程式化)之一記憶體單元之一反及串耦合之位元線。通常，在施加各程式化脈衝之後執行一檢驗操作以判定選定記憶體單元是否已實現其等目標(例如所欲)程式化狀態。一檢驗操作大體上包含執行一感測操作以判定一記憶體單元之一臨限電壓是否已達到一特定目標值。
圖3繪示一反或型快閃記憶體陣列架構300，其中該記憶體陣列之記憶體單元302係依邏輯配置成一陣列之列及行。各記憶體單元302係耦合於一源極線314與一位元線316之間。由一列解碼器(圖中未展示)存取該陣列以(例如)藉由選擇一特定字線(諸如WL7 3187至WL0 3180)而啟動一邏輯列之記憶體單元。各字線318係耦合至一列記憶體單元之控制閘極。可根據待在該陣列上執行之操作之類型而將位元線BL1 3161至BL4 3164驅動至高態或低態。位元線BL1 3161至BL4 3164係耦合至感測器件330，感測器件330(例如)藉由感測一特定位元線316上之電壓或電流而偵測一目標記憶體單元之狀態。如熟習此項技術者所知，記憶體單元、字線及位元線之數目可遠大於圖3中所展示之數目。
一感測操作通常涉及將一漸增(例如，階躍)電位施加至選定列之記憶體單元之字線。當外加感測電位增大時，感測放大器(諸如感測放大器230/330)偵測到選定列之記憶體單元之一導通條件。例如，感測放大器對具有落在(例如) 圖1中所展示之Vt範圍之一者內之一特定臨限電壓之一記憶體單元作出回應。可藉由判定一選定記憶體單元之臨限電壓而判定該記憶體單元之資料狀態。
在已自選定記憶體單元感測MSB及LSB資料之後，將MSB及LSB資料值儲存(例如鎖存)在一暫存器232/332中，如圖2及圖3中分別所展示。在來自各選定記憶體單元之全部MSB及LSB資料已被鎖存在暫存器232/332中之後，記憶體器件(圖中未展示)之控制電路促進經鎖存MSB及LSB資料自暫存器及器件(諸如)輸出至與(例如)記憶體器件耦合之一記憶體存取器件(圖中未展示)。然而，如上所論述，由於需要等待直至全部MSB及LSB資料值已自全部選定記憶體單元被感測且接著被鎖存至一暫存器中，所以其可導致讀取請求(諸如由一記憶體存取器件啟動)與來自記憶體器件之資料之輸出之間之非所欲延遲。
圖4繪示與一典型記憶體器件之感測器件及暫存器電路(例如一暫存器，諸如一資料暫存器)430耦合之一選定列之記憶體單元CELL7至CELL0 404。為判定選定記憶體單元404之各者之資料狀態，可在選定記憶體單元404上執行一感測操作以判定MSB及LSB資料狀態值且將該等資料狀態值鎖存在暫存器430中。在各選定記憶體單元之MSB及LSB已被判定且鎖存在暫存器430中之後，自暫存器406轉移(例如發送出)資料。
根據本發明之各種實施例之裝置(例如電路、記憶體器件、包含記憶體器件之系統等等)及方法促進自記憶體器 件轉移資料且不存在於自記憶體器件轉移(例如輸出)任何資料前自選定記憶體單元判定全部可能資料狀態之一等待限制。
根據各種實施例，在選定記憶體單元(例如一多級記憶體單元)上執行之一操作(例如一讀取操作)之一第一感測階段期間判定選定記憶體單元之一資料狀態之一第一部分(例如MSB)。該資料狀態值之該第一部分係儲存(例如鎖存)在記憶體器件之暫存器電路中。在完成該第一感測階段之後，記憶體器件之控制電路啟動經判定MSB資料自暫存器及記憶體器件(諸如)至(例如)一記憶體存取器件(例如處理器)之一轉移。當MSB資料被轉移時，發生一第二感測階段以判定選定記憶體單元之該資料狀態之一第二部分(例如LSB)。該第二感測階段期間所獲得之資料亦被載入至該暫存器電路中。接著，根據本發明之各種實施例，在MSB資料已被轉移之後，記憶體器件之控制電路啟動第二組經判定資料(例如LSB資料)自該暫存器電路及記憶體器件之一轉移。因此，根據本發明之各種實施例，可自記憶體器件至少部分轉移MSB資料，同時亦自選定記憶體單元感測LSB資料。此可能減小自一記憶體存取器件請求來自記憶體器件之資料至記憶體器件開始將所請求資料提供至該記憶體存取器件之延遲。因此，根據本發明之一或多項實施例之一記憶體器件無需在轉移資料之前等待選定記憶體單元之各者之全部可能資料狀態之一完全感測操作發生。
圖5繪示根據本發明之一或多項實施例之一記憶體器件500之一部分。圖5中所展示之記憶體器件500已被簡化成聚焦於特定元件以改良根據本發明之各種實施例之理解。記憶體器件500包括一記憶體陣列502，諸如(例如)一陣列之快閃記憶體單元。該記憶體陣列可經組態成一反及及/或反或組態。圖5中所展示之記憶體陣列502可包括記憶體單元之複數個可個別擦除區塊504，其中各區塊可包括一或多頁記憶體。各記憶體陣列區塊504之記憶體單元可依邏輯配置成列及行，諸如(例如)圖2及圖3中所展示。記憶體陣列502之記憶體單元可包括單級(SLC)及/或多級(MLC)記憶體單元。
記憶體器件500進一步包括促進記憶體陣列502之記憶體單元之存取之列解碼電路510及行解碼電路512。位址電路508將定址資訊提供至列解碼電路510及行解碼電路512。感測電路(例如，諸如感測器件230/330)及資料暫存器514有助於促進記憶體器件操作，諸如讀取、寫入(例如程式化)及擦除操作。例如，感測電路514可偵測待讀取之一特定群組之選定記憶體單元之資料狀態。資料暫存器514可儲存由感測電路感測之資料(例如，諸如一讀取或檢驗操作期間所獲得之感測資訊)。例如，資料暫存器514亦可儲存待(諸如)在一程式化操作期間程式化成選定記憶體單元之特定數目之資料。
記憶體器件500進一步包括至少部分促進根據本發明之各種實施例之記憶體器件操作之一內部控制器(例如控制 電路)506。例如，控制電路506可包括硬體、韌體及/或軟體。控制電路506可經組態以透過一通信通道516而與一外部控制器(例如記憶體存取器件)(圖中未展示)通信。控制電路506可耦合至記憶體器件500之其他電路(圖中未展示)，諸如(例如)耦合至列解碼電路510、行解碼電路512及感測電路/資料暫存器514電路。
圖6繪示根據本發明之一或多項實施例之如圖5中所展示之記憶體器件之一部分。可選擇一特定群組之記憶體單元CELL7至CELL0 604用於一讀取操作。自選定記憶體單元604讀取之資料係由感測電路感測被且鎖存在(例如)資料暫存器614中。暫存器614包括兩個群組之暫存器616、618。例如，CELL7之MSB資料可被感測及儲存在一第一暫存器位置620中且CELL7之LSB資料可被感測及儲存在一第二暫存器位置622中。然而，本發明之各種實施例不受限於兩個群組之暫存器616、618。此外，各群組之暫存器616、618可包括與各如(例如)圖6中所展示之8個暫存器位置不同之一大小。
根據本發明之各種實施例，可在一第一感測階段期間判定選定記憶體單元604之資料狀態之一第一部分610(例如MSB資料)。該第一感測階段期間所感測之MSB資料係鎖存在資料暫存器614中。在判定選定記憶體單元604之各者之MSB資料之後，記憶體器件之控制電路(諸如圖5中所展示之控制電路506)開始轉移經儲存MSB資料(606)。例如，可執行一操作以自儲存MSB資料之特定暫存器電路616轉 移MSB資料。根據本發明之各種實施例，可在一第二感測階段期間判定儲存在選定記憶體單元604之一或多者中之資料之第二部分612(例如LSB資料)。在進行該第二感測階段時將所感測之LSB資料鎖存在暫存器614中。在已自全部選定記憶體單元604判定LSB資料之後，控制電路開始在轉移先前經判定之鎖存MSB資料之後自暫存器614轉移經鎖存LSB資料(608)。應注意，根據本發明之一或多項實施例，該第二感測階段可與該第一感測階段期間所感測之MSB資料之轉移至少部分同時發生。
圖7繪示根據本發明之一或多項實施例之一方法之一流程圖700。在操作之一第一部分702期間，將一記憶體器件之一特定群組之記憶體單元識別為選擇用於一記憶體器件操作(諸如(例如)一讀取操作)之記憶體單元。可回應於來自與該記憶體器件耦合之一記憶體存取器件之一記憶體請求而識別選定記憶體單元。
在一第一感測階段期間，可在選定記憶體單元上執行(704)一或多個感測操作以判定及儲存(706)選定記憶體單元之各者之一資料狀態之一第一部分(例如一MSB值)。例如，該第一感測階段可與以上參考(例如)圖6而論述之第一感測階段比較。若已自選定記憶體單元判定全部MSB值，則作出一判定708。若尚未判定全部MSB值(710)，則繼續第一感測階段704/706/708。在已判定選定記憶體單元之全部MSB值(712)之後，記憶體器件之控制電路啟動經判定MSB資料之自其中儲存MSB之暫存器之一轉移(714)，諸如 (例如)圖6中之606所指示。
在MSB資料之判定712之後，啟動一第二感測階段716/718/720。該第二感測階段促進選定記憶體單元之各者之資料狀態之一第二部分(例如一LSB值)之判定716及儲存718。作出一判定720以判定是否已判定選定記憶體單元之各者之LSB資料。若沒有722，則繼續該第二感測階段716/718/720，直至各選定記憶體單元之LSB資料狀態被判定。根據本發明之各種實施例，在完成選定記憶體單元之各者之LSB判定724且將LSB資料儲存在暫存器中之後，記憶體器件之控制電路將在轉移MSB資料(714)之後轉移LSB資料(726)。應注意，根據本發明之一或多項實施例，MSB資料之轉移啟動714發生在該第二感測階段完成之前(例如，在啟動該第二感測階段之前或在該第二感測階段期間)。
圖8繪示根據本發明之各種實施例之感測操作期間所施加之一感測電位之一曲線圖。可將漸增感測電位802施加至一特定列(其包括(例如)特定數目之選定記憶體單元)之之一特定字線。波形802係繪示為不斷漸增電位，然而，各種實施例不受限於此。例如，外加電位可包括施加至(例如)選定字線之多階躍電位。將起始於點810處所展示之一特定位準之感測電位802施加至選定記憶體單元。當進行感測操作時，外加感測電位802隨時間逝去而增大。例如，可認為一第一感測階段發生在時間間隔804內且可認為一第二感測階段發生在時間間隔806內。該第一感測階 段可促進選定記憶體單元之MSB資料之一判定且該第二感測階段可促進選定記憶體單元之至少部分之LSB資料之一判定，諸如以上參考(例如)圖6及圖7所論述。
圖9繪示根據本發明之各種實施例之與可儲存在選定記憶體單元中之諸多可能資料狀態對應之諸多臨限電壓分佈902至908。例如，資料狀態可包括一「XY」資料狀態，其中「X」位置表示一MSB部分且「Y」位置表示資料狀態之一LSB部分。在根據本發明之一或多項實施例之一特定(例如第一)感測階段期間，圖8中所展示之外加感測電位802可具有由圖8之點810表示之一起始位準。圖8之點810可對應於(例如)圖9中所展示之點910。具有由810/910繪示之一起始位準之外加感測電位之施加可包括一初始感測操作，此係因為吾人已知具有小於810/910位準之一Vt之記憶體單元之MSB與LSB兩者。可假定具有低於810/910位準之一Vt之一特定選定記憶體單元處於(例如)一擦除(例如邏輯「11」)902狀態。吾人亦已知具有第一感測操作期間所判定之一Vt((例如)屬於範圍904(例如邏輯「10」))之一記憶體單元之LSB資料。如以上參考圖6所論述，可將經判定LSB資料儲存在一暫存器(諸如根據本發明之各種實施例之暫存器位置618)中。
再次參考圖8及圖9，當進行第一感測階段時，外加感測電位802增大。當外加感測電位802達到由圖8中所展示之點812表示之一位準時，第一感測階段可完成。圖8中所展示之點812可對應於(例如)圖9中所展示之點912。在外加感 測電位802達到點812/912之後，可對各選定記憶體單元之MSB(即，「X」資料狀態位元位置)值作出一判定。因此，根據本發明之各種實施例，可在第一感測階段期間執行一個以上感測操作，諸如由點910及912表示之兩個感測操作。如上所論述，在已判定及儲存各選定記憶體單元之一資料狀態之一特定部分之後，記憶體器件之控制電路可開始自記憶體器件轉移經儲存之特定判定資料。因此，根據本發明之一或多項實施例，控制電路可在完成第一感測階段(諸如由圖8中所展示之時間間隔804表示)之後開始自記憶體器件轉移經判定MSB資料。
根據本發明之各種實施例，可在完成第一感測階段之後開始一第二感測階段。可由(例如)圖8中所展示之時間間隔806表示此第二感測階段。外加感測電位802繼續隨該第二感測階段而增大。可執行該第二感測階段以判定選定記憶體單元之剩餘資料狀態值。例如，該第二感測階段可促進一判定：臨限電壓分佈(例如906及908)之任一者是否施加至一選定記憶體單元。應注意，如上所論述，例如根據本發明之一或多項實施例，可在該第二感測階段之至少一部分期間自記憶體器件轉移第一感測階段期間所判定之MSB資料。
根據本發明之各種實施例之記憶體器件不受限於雙級MLC記憶體單元(例如，僅儲存一MSB及一LSB)。各種實施例可儲存介於儲存在記憶體單元中之一MSB與一LSB之間之額外資料(例如位元)。例如，根據一或多項實施例之 一記憶體器件之一記憶體單元可儲存每單元三個位元(例如，表示一「XYZ」位元型樣)，諸如由(例如)圖10中所展示之分佈1002至1016表示。可判定及儲存選定記憶體單元之各者之「X」(例如MSB)位置位元值，接著啟動MSB位元值自記憶體器件之一轉移操作。可與MSB位元值之該轉移至少部分同時地感測、儲存及自記憶體器件轉移「Y」位置位元值。最後，根據本發明之各種實施例，在輸出「Y」位置位元值之後，與「Y」位置位元值之轉移至少部分同時地感測、儲存及轉移「Z」(例如LSB)位置位元值。因此，根據本發明之各種實施例，當儲存在選定記憶體單元中之資料之一特定位元位置之特定位元值經判定且被儲存在暫存器中時，記憶體器件可啟動一操作以轉移該資料，同時仍在選定記憶體單元上執行感測操作以判定剩餘位元值(例如位元位置資料)。
舉例而言，可將一漸增感測電位施加至一記憶體陣列中之一選定列之選定記憶體單元，諸如以上參考(例如)圖8所述。外加感測電位可起始於與圖10中所展示之點1018相關聯之一特定位準且以一斜坡或階躍方式隨時間逝去而增大。當外加感測電位達到與點1020相關聯之一特定位準時，可判定尚未啟動之任何記憶體單元具有在其等MSB(即，「XYZ」之位置「X」)位置中之一資料狀態「0」。因此，在此點1020處，可進入儲存選定記憶體單元之MSB資料之暫存器且記憶體器件之控制電路可開始轉移經儲存MSB資料值。例如，根據本發明之各種實施例， MSB資料之此轉移可發生在外加感測電位不斷增大以感測剩餘位元位置(諸如選定記憶體單元之位置「Y」及「Z」)之資料狀態時。
繼續當前實例，當外加感測電位達到與如圖10中所展示之點1022相關聯之一位準時，全部選定記憶體單元之中間位元位置之資料狀態係已知且可儲存在暫存器中並在(例如)如上所論述之先前經判定「X」資料狀態值之轉移之後自記憶體器件被轉移。繼續此程序，直至各選定記憶體單元之各資料狀態之各部分已被判定且已自記憶體器件被輸出。例如，當外加感測電位達到與如圖10中所展示之點1024相關聯之一位準時，全部選定記憶體單元之LSB位元位置(即，「XYZ」之「Z」位置)之資料狀態係已知且可儲存在暫存器中並自記憶體器件被轉移。因此，例如根據本發明之各種實施例，一第一感測階段可包括四個感測操作以判定資料狀態1002至1008，一第二感測階段可包括兩個感測操作以判定資料狀態1010至1012，且一第三感測階段可包括一個感測操作以判定選定記憶體單元之資料狀態1014至1016。
因此，根據本發明之各種實施例，記憶體器件可轉移已經判定之資料，同時仍感測記憶體器件之選定記憶體單元中之待判定額外資料。例如，此促進一記憶體器件在開始自該記憶體器件轉移資料時之一改良回應時間(即，資料延時)。
圖11係根據本發明之一或多項實施例之具有至少一記憶 體器件1100之一電子系統之一功能方塊圖。圖11中所繪示之記憶體器件1100係耦合至一外部控制器(例如記憶體存取器件)1110。記憶體存取器件1110可為一微處理器或某一其他類型之控制電路。記憶體器件1100及記憶體存取器件1110形成一電子系統1120之部分。根據本發明之一或多項實施例，記憶體器件1100可包括以上參考(例如)圖5而論述之記憶體器件500。記憶體器件1100已經簡化以聚焦於對理解本發明之各種實施例有幫助之記憶體器件之特徵。
記憶體器件1100包含一或多個記憶體陣列1130，其等可包括反或組態及/或反及組態之記憶體陣列。根據一或多項實施例，記憶體陣列1130之記憶體單元係快閃記憶體單元。記憶體陣列1130可包含駐留在單一或多個晶粒上之多組及多個區塊之記憶體單元作為記憶體器件1100之部分。例如，記憶體陣列1130可包括SLC及/或MLC記憶體且可經調適以將不同密度(例如MLC(四級)及MLC(八級))之資料儲存在各單元中。
一位址緩衝電路1140經設置以鎖存設置在位址輸入連接A0至Ax 1142上之位址信號。由一列解碼器1144及一行解碼器1148接收及解碼位址信號以進入記憶體陣列1130。例如，列解碼器1144可包括經組態以驅動記憶體陣列1130之字線之驅動器電路。熟習此項技術者應瞭解，就本發明之益處而言，位址輸入連接1142之數目可取決於記憶體陣列1130之密度及架構。即，位址數字之數目隨(例如)記憶體單元計數之增大及組與區塊計數之增大而增加。
記憶體器件1100藉由使用感測器件(諸如感測/資料暫存器電路1150)來感測記憶體陣列行之電壓或電流變化而讀取記憶體陣列1130中之資料。在至少一實施例中，感測/資料暫存器電路1150經耦合以讀取及鎖存來自記憶體陣列1130之一列資料。包含資料輸入及輸出(I/O)緩衝電路1160以通過複數個資料連接1162而與記憶體存取器件1110雙向資料通信。寫入/擦除電路1156經設置以促進將資料寫入至記憶體陣列1130或自記憶體陣列1130擦除資料。
記憶體器件1100進一步包括一內部控制器(例如控制電路)1170，其經組態以至少部分實施本發明之各種實施例，諸如(例如)促進如上所論述之特定數目之選定記憶體單元上之一完全感測操作完成前之資料轉移。在至少一實施例中，控制電路1170可利用一狀態機。控制電路1170可在組態及功能上類似於以上參考(例如)圖5而論述之控制電路506。
記憶體存取器件1110可通過命令匯流排1172而將控制信號及命令發送至記憶體器件1100。例如，命令匯流排1172可為一離散信號線或可由多個信號線組成。此等命令信號1172可用以控制記憶體陣列1130上之操作(包含資料讀取、資料寫入(例如程式化)及擦除操作)。命令匯流排1172、位址匯流排1142及資料匯流排1162可經全部或部分組合以形成諸多標準介面1178。例如，記憶體器件1100與記憶體存取器件1110之間之介面1178可為通用串列匯流排(USB)介面或串列週邊介面(SPI)匯流排之一者。如熟習此 項技術者所知，介面1178亦可為與諸多硬磁碟驅動器(例如SATA、PATA)一起使用之一標準介面。
圖11中所繪示之電子系統已經簡化以促進記憶體之特徵之一基本理解，且圖11中所繪示之電子系統僅為了繪示。非揮發性記憶體之內部電路及功能之一更詳細理解已為熟習此項技術者所知。
結論
總而言之，本發明之一或多項實施例提供一記憶體器件中之資料感測及轉移方法。例如，可在多級記憶體單元中感測及轉移特定有效位元值，同時感測來自選定記憶體單元之一不同有效位元值。因此，記憶體器件可開始轉移可經快速判定之資料，同時感測待消耗更多時間判定之資料。此等方法可促進記憶體器件之一改良資料延時特性。
雖然已在本文中繪示及描述特定實施例，但一般技術者應瞭解其他組態可替代所展示之該等特定實施例。一般技術者將明白本發明之諸多適應。相應地，本申請案意欲涵蓋本發明之任何適應或變動。
100‧‧‧臨限電壓(Vt)範圍實例
102‧‧‧Vt範圍
104‧‧‧Vt範圍
106‧‧‧Vt範圍
108‧‧‧Vt範圍
110‧‧‧無作用區
200‧‧‧反及型快閃記憶體陣列架構
202‧‧‧記憶體單元
208‧‧‧記憶體單元串
214‧‧‧源極線
2161‧‧‧位元線BL1
2162‧‧‧位元線BL2
2163‧‧‧位元線BL3
2164‧‧‧位元線BL4
2180‧‧‧字線WL0
2181‧‧‧字線WL1
2182‧‧‧字線WL2
2183‧‧‧字線WL3
2184‧‧‧字線WL4
2185‧‧‧字線WL5
2186‧‧‧字線WL6
2187‧‧‧字線WL7
2201‧‧‧記憶體單元
2202‧‧‧記憶體單元
2203‧‧‧記憶體單元
2204‧‧‧記憶體單元
230‧‧‧感測器件/感測放大器
232‧‧‧暫存器
300‧‧‧反或型快閃記憶體陣列架構
302‧‧‧記憶體單元
3141‧‧‧源極線SL1
3142‧‧‧源極線SL2
3143‧‧‧源極線SL3
3161‧‧‧位元線BL1
3162‧‧‧位元線BL2
3163‧‧‧位元線BL3
3164‧‧‧位元線BL4
3180‧‧‧字線WL0
3181‧‧‧字線WL1
3182‧‧‧字線WL2
3183‧‧‧字線WL3
3184‧‧‧字線WL4
3185‧‧‧字線WL5
3186‧‧‧字線WL6
3187‧‧‧字線WL7
330‧‧‧感測器件/感測放大器
332‧‧‧暫存器
404‧‧‧記憶體單元
406‧‧‧暫存器
430‧‧‧感測器件/暫存器電路
500‧‧‧記憶體器件
502‧‧‧記憶體陣列
504‧‧‧記憶體單元區塊
506‧‧‧內部控制器/控制電路
508‧‧‧位址電路
510‧‧‧列解碼電路
512‧‧‧行解碼電路
514‧‧‧感測電路/資料暫存器
516‧‧‧通信通道
604‧‧‧記憶體單元
606‧‧‧轉移經儲存最高有效位元(MSB)資料
608‧‧‧自暫存器轉移經鎖存最低有效位元(LSB)資料
610‧‧‧第一部分
612‧‧‧第二部分
614‧‧‧暫存器
616‧‧‧暫存器群組
618‧‧‧暫存器群組
620‧‧‧第一暫存器位置
622‧‧‧第二暫存器位置
700‧‧‧流程圖
702‧‧‧識別選定記憶體單元
704‧‧‧感測選定記憶體單元之最高有效位元(MSB)資料
706‧‧‧將來自選定記憶體單元之MSB資料儲存在暫存器中
708‧‧‧是否已判定全部MSB資料
710‧‧‧否
712‧‧‧是
714‧‧‧開始轉移MSB資料
716‧‧‧感測選定記憶體單元之最低有效位元(LSB)資料
718‧‧‧將來自選定記憶體單元之LSB資料儲存在暫存器中
720‧‧‧是否已判定全部LSB資料
722‧‧‧否
724‧‧‧是
726‧‧‧開始轉移LSB資料
802‧‧‧波形/感測電位
804‧‧‧時間間隔
806‧‧‧時間間隔
810‧‧‧點
812‧‧‧點
902‧‧‧臨限電壓分佈
904‧‧‧臨限電壓分佈
906‧‧‧臨限電壓分佈
908‧‧‧臨限電壓分佈
910‧‧‧點
912‧‧‧點
1002‧‧‧資料狀態
1004‧‧‧資料狀態
1006‧‧‧資料狀態
1008‧‧‧資料狀態
1010‧‧‧資料狀態
1012‧‧‧資料狀態
1014‧‧‧資料狀態
1016‧‧‧資料狀態
1018‧‧‧點
1220‧‧‧點
1022‧‧‧點
1024‧‧‧點
1100‧‧‧記憶體器件
1110‧‧‧記憶體存取器件
1120‧‧‧電子系統
1130‧‧‧記憶體陣列
1140‧‧‧位址緩衝電路
1142‧‧‧位址輸入連接/位址匯流排
1144‧‧‧列解碼器
1148‧‧‧行解碼器
1150‧‧‧感測/資料暫存器電路
1156‧‧‧寫入/擦除電路
1160‧‧‧資料輸入及輸出(I/O)緩衝電路
1162‧‧‧資料連接/資料匯流排
1170‧‧‧內部控制器/控制電路
1172‧‧‧命令匯流排/命令信號
1178‧‧‧介面
圖1展示一族群之記憶體單元中之臨限電壓範圍之一圖形表示。
圖2展示一典型陣列之經反及組態記憶體單元之一示意表示。
圖3展示一典型陣列之反或組態記憶體單元之一示意表示。
圖4繪示一典型記憶體器件之一部分之一簡化方塊圖。
圖5繪示根據本發明之一實施例之一記憶體器件之一簡化方塊圖。
圖6繪示根據本發明之一實施例之一記憶體器件之一部分之一簡化方塊圖。
圖7繪示根據本發明之一實施例之一方法之一流程圖表示。
圖8繪示根據本發明之一實施例之一外加感測電位之一曲線圖。
圖9繪示一族群之記憶體單元中之臨限電壓範圍之一圖形表示。
圖10繪示一族群之記憶體單元中之臨限電壓範圍之一圖形表示。
圖11係根據本發明之一實施例之與一記憶體存取器件耦合之一記憶體器件(作為一電子系統之部分)之一簡化方塊圖。
700‧‧‧流程圖
702‧‧‧識別選定記憶體單元
704‧‧‧感測選定記憶體單元之最高有效位元(MSB)資料
706‧‧‧將來自選定記憶體單元之MSB資料儲存在暫存器中
708‧‧‧是否已判定全部MSB資料
710‧‧‧否
712‧‧‧是
714‧‧‧開始轉移MSB資料
716‧‧‧感測選定記憶體單元之最低有效位元(LSB)資料
718‧‧‧將來自選定記憶體單元之LSB資料儲存在暫存器中
720‧‧‧是否已判定全部LSB資料
722‧‧‧否
724‧‧‧是
726‧‧‧開始轉移LSB資料

Claims (14)

  1. 一種操作一陣列之記憶體單元之方法，該方法包括：判定該記憶體單元陣列之一選定記憶體單元之一資料狀態之一第一部分；啟動該選定記憶體單元之該資料狀態之該經判定第一部分之一轉移；及判定該選定記憶體單元之該資料狀態之一第二部分，該判定與該選定記憶體單元之該資料狀態之該經判定第一部分之該轉移至少部分同時。
  2. 如請求項1之方法，其中判定該資料狀態之該第一部分進一步包括藉由完成一第一感測階段而判定該資料狀態之該第一部分。
  3. 如請求項2之方法，其中判定該資料狀態之該第二部分進一步包括藉由完成一第二感測階段而判定該資料狀態之該第二部分。
  4. 如請求項3之方法，其中完成該第一感測階段進一步包括藉由將一漸增感測電位施加至該選定記憶體單元之一控制閘極而完成該第一感測階段。
  5. 如請求項4之方法，其中完成該第二感測階段進一步包括藉由在完成該第一感測階段之後進一步增大施加至該選定記憶體單元之該控制閘極之該感測電位而完成該第二感測階段。
  6. 如請求項1至5中任一項之方法，其進一步包括：在一第一感測階段期間判定該記憶體單元陣列之特定 數目之記憶體單元之各者之一各自資料狀態之一第一部分，其中該特定數目之記憶體單元包含該選定記憶體單元；啟動該特定數目之記憶體單元之一第二感測階段以判定包含該選定記憶體單元之該特定數目之記憶體單元之至少部分之該各自資料狀態之一第二部分；及在該第二感測階段期間啟動該特定數目之記憶體單元之各者之該等資料狀態之該等經判定第一部分之一轉移。
  7. 如請求項1至5中任一項之方法，其進一步包括：其中該第一感測階段包括將具有一第一範圍之一第一漸增感測電位施加至該選定記憶體單元以自該選定記憶體單元判定一第一資料值；其中該第二感測階段包括將具有一第二範圍之一第二漸增感測電位施加至該選定記憶體單元以自該選定記憶體單元判定一第二資料值。
  8. 如請求項7之方法，其中該第一範圍及該第二範圍包括一實質上連續範圍。
  9. 一種裝置，其包括：一陣列之記憶體單元；及一控制器，其中該控制器經組態以導致在一選定記憶體單元上執行一或多個第一感測操作以判定該選定記憶體單元之一資料狀態之一第一部分及導致在該選定記憶體單元上執行一或多個第二感測操作以判定該選定記憶 體單元之該資料狀態之一第二部分；其中該控制器進一步經組態以導致與該選定記憶體單元上執行之該一或多個第二感測操作之至少一者至少部分同時轉移該資料狀態之該第一部分。
  10. 如請求項9之裝置，其中各記憶體單元經組態以儲存複數個資料狀態之一者，其中各資料狀態表示一特定位元型樣。
  11. 如請求項9或10之裝置，其進一步包括：一第一暫存器；及一第二暫存器；其中該第一暫存器經組態以儲存該選定記憶體單元之該資料狀態之該經判定第一部分，且其中該第二暫存器經組態以儲存該選定記憶體單元之該資料狀態之該經判定第二部分。
  12. 如請求項11之裝置，其中該控制器進一步經組態以導致與該選定記憶體單元上執行之該一或多個第二感測操作之至少一者至少部分同時自該第一暫存器轉移出儲存在該第一暫存器中之該資料狀態之該第一部分。
  13. 如請求項9或10之裝置，其中該控制器進一步經組態以導致在該一或多個第一感測操作之前在該選定記憶體單元上執行一初始感測操作以判定該選定記憶體單元是否具有包括一已知第一資料部分及一已知第二資料部分之一特定資料狀態。
  14. 如請求項13之裝置，其中該已知第一資料部分與該已知第二資料部分係相同的。
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