KR20140021609A - 탄화규소 반도체 장치 및 그 제조 방법 - Google Patents

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미사코 호나가
다케요시 마스다
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스미토모덴키고교가부시키가이샤
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Abstract

게이트 전극(50)은, 게이트 절연막(41)에 접하는 폴리실리콘막(51)과, 폴리실리콘막(51) 상에 형성된 배리어막(52)과, 배리어막(52) 상에 형성되고, 고융점 금속으로 만들어진 금속막(53)을 포함한다. 층간 절연막(42)은, 게이트 절연막(41) 및 게이트 절연막(41) 상에 형성된 게이트 전극(50)을 덮도록 배치되어 있다. 또한, 층간 절연막(42)은, 게이트 절연막(41)에 접하는 영역에서 탄화규소 기판(30)을 부분적으로 노출하는 기판 콘택트 홀(SH)을 갖는다. 배선(71)은, 기판 콘택트 홀(SH)을 통해 탄화규소 기판(30)에 전기적으로 접속되고, 층간 절연막(42)에 의해 게이트 전극(50)으로부터 전기적으로 절연되어 있다.

Description

탄화규소 반도체 장치 및 그 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 탄화규소 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는, 게이트 전극을 갖는 탄화규소 반도체 장치 및 그 제조 방법에 관한 것이다.
일본 특허 공개 제2010-171417호 공보(특허문헌 1 참조)에 의하면, 탄화규소 기판과, 게이트 패드와, 게이트 전극을 갖는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)가 개시되어 있다. 게이트 전극은 폴리실리콘으로 만들어진다.
특허문헌 1 : 일본 특허 공개 제2010-171417호 공보
상기 공보에 기재된 기술에 따르면, 탄화규소 기판 상에서 게이트 패드로부터 연장되는 게이트 전극의 전기 저항을 충분히 작게 하는 것이 곤란했다. 그 결과, 특히 탄화규소 반도체 장치가, 반도체 소자 구조를 각각 갖는 복수의 셀과, 게이트 패드를 갖는 경우, 게이트 패드로부터 가까운 셀이 포함하는 게이트 구조와 게이트 패드 사이의 저항값과, 게이트 패드로부터 먼 셀이 포함하는 게이트 구조와 게이트 패드 사이의 저항값의 변동이 커져 버리는 경우가 있었다.
본 발명은 이러한 문제에 대응하기 위해 이루어진 것으로서, 그 목적은, 게이트 전극의 전기 저항을 억제할 수 있는 탄화규소 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 탄화규소 반도체 장치는, 탄화규소 기판과, 게이트 절연막과, 게이트 전극과, 층간 절연막과, 배선을 갖는다. 게이트 절연막은 탄화규소 기판 상에 형성되어 있다. 게이트 전극은 게이트 절연막 상에 형성되어 있다. 게이트 전극은, 게이트 절연막에 접하는 폴리실리콘막과, 폴리실리콘막 상에 형성된 배리어막과, 배리어막 상에 형성되고 고융점 금속으로 만들어진 금속막을 포함한다. 층간 절연막은, 게이트 절연막 및 게이트 절연막 상에 형성된 게이트 전극을 덮도록 배치되어 있다. 층간 절연막은, 게이트 절연막에 접하는 영역에서 탄화규소 기판을 부분적으로 노출하는 기판 콘택트 홀을 갖는다. 배선은, 기판 콘택트 홀을 통해 탄화규소 기판에 전기적으로 접속되고, 층간 절연막에 의해 게이트 전극으로부터 전기적으로 절연되어 있다.
본 발명의 탄화규소 반도체 장치에 따르면, 게이트 전극이 폴리실리콘막에 비해 저항률이 낮은 고융점 금속막을 포함하기 때문에, 게이트 전극이 폴리실리콘막으로만 형성되는 경우에 비해, 게이트 전극의 전기 저항을 억제할 수 있다.
바람직하게는, 층간 절연막은 게이트 전극을 부분적으로 노출하는 게이트 콘택트 홀을 갖는다. 탄화규소 반도체 장치는, 게이트 콘택트 홀을 통해 게이트 전극에 전기적으로 접속된 게이트 패드를 갖는다. 이에 따라, 전기 저항이 작은 게이트 전극에 의해, 게이트 패드로부터의 전류 경로를 형성할 수 있다. 보다 바람직하게는, 배선 및 게이트 패드는 동일한 재료로 만들어진다. 이에 의해, 배선의 재료와 게이트 패드의 재료가 상이한 경우에 비해, 탄화규소 반도체 장치를 보다 용이하게 제조할 수 있다.
바람직하게는, 고융점 금속은 1000℃를 초과하는 융점을 갖는다. 이에 의해, 고융점 금속으로 만들어진 금속막이 형성된 후에, 1000℃를 초과하는 열처리를 행할 수 있다.
상기 탄화규소 기판에는 트렌치가 형성되어 있어도 좋고, 트렌치 내에 게이트 전극 중 적어도 일부가 배치되어 있어도 좋다. 이에 의해, 게이트 전극의 전기 저항을 더 억제할 수 있다.
본 발명의 탄화규소 반도체 장치의 제조 방법은, 이하의 공정을 갖는다.
탄화규소 기판 상에 게이트 절연막이 형성된다. 게이트 절연막 상에 게이트 전극이 형성된다. 게이트 전극을 형성하는 공정은, 게이트 절연막에 접하는 폴리실리콘막을 형성하는 공정과, 폴리실리콘막 상에 배리어막을 형성하는 공정과, 배리어막 상에 고융점 금속으로 만들어진 금속막을 형성하는 공정을 포함한다. 게이트 절연막 및 게이트 절연막 상에 형성된 게이트 전극을 덮도록 배치되고, 게이트 절연막에 접하는 영역에서 탄화규소 기판을 부분적으로 노출하는 기판 콘택트 홀을 갖는 층간 절연막이 형성된다. 기판 콘택트 홀을 통해 탄화규소 기판에 전기적으로 접속되고, 층간 절연막에 의해 게이트 전극으로부터 전기적으로 절연된 배선이 형성된다.
본 발명의 탄화규소 반도체 장치의 제조 방법에 따르면, 게이트 전극이 폴리실리콘막에 비해 저항률이 낮은 고융점 금속막을 포함하기 때문에, 게이트 전극이 폴리실리콘막으로만 형성되는 경우에 비해, 게이트 전극의 전기 저항을 억제할 수 있다.
탄화규소 반도체 장치의 제조 방법에서, 바람직하게는, 배선과 탄화규소 기판의 전기적 접속을 보다 오믹으로 하기 위해, 탄화규소 기판이 열처리된다. 이에 의해, 배선과 탄화규소 기판의 전기적 접속을 보다 오믹으로 할 수 있다. 보다 바람직하게는, 탄화규소 기판을 열처리하는 공정은, 탄화규소 기판을 1000℃를 초과하는 온도까지 가열하는 공정을 포함한다. 이에 의해, 배선과 탄화규소 기판의 전기적 접속을 보다 오믹으로 할 수 있다.
바람직하게는, 배선을 형성하는 공정은, 게이트 전극 및 탄화규소 기판 각각에 접하는 도체막을 형성하는 공정과, 도체막을 패터닝하는 공정을 포함한다. 패터닝하는 공정에 의해, 배선과, 게이트 전극의 일부 위에 마련된 게이트 패드가 형성된다. 이에 의해, 배선 및 게이트 패드가 별개로 형성되는 경우에 비해, 탄화규소 반도체 장치를 보다 용이하게 제조할 수 있다.
상기 탄화규소 기판에는 트렌치가 형성되어도 좋고, 트렌치 내에 게이트 전극 중 적어도 일부가 배치되어도 좋다. 이에 의해, 게이트 전극의 전기 저항을 더 억제할 수 있다.
이상의 설명으로부터 명백한 바와 같이, 본 발명의 탄화규소 반도체 장치에 따르면, 전기 저항을 억제할 수 있다.
도 1은 실시형태 1에서의 탄화규소 반도체 장치의 구조를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 선 II-II를 따라 취한 개략 단면도이다.
도 3은 도 1의 탄화규소 반도체 장치의 제조 방법의 제1 공정을, 도 2의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 4는 도 1의 탄화규소 반도체 장치의 제조 방법의 제2 공정을, 도 2의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 5는 도 1의 탄화규소 반도체 장치의 제조 방법의 제3 공정을, 도 2의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 6은 도 1의 탄화규소 반도체 장치의 제조 방법의 제4 공정을, 도 2의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 7은 도 1의 탄화규소 반도체 장치의 제조 방법의 제5 공정을, 도 2의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 8은 도 1의 탄화규소 반도체 장치의 제조 방법의 제6 공정을, 도 2의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 9는 도 1의 탄화규소 반도체 장치의 제조 방법의 제7 공정을, 도 2의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 10은 도 1의 탄화규소 반도체 장치의 제조 방법의 제8 공정을, 도 2의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 11은 도 1의 탄화규소 반도체 장치의 제조 방법의 제9 공정을, 도 2의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 12는 실시형태 2에서의 탄화규소 반도체 장치의 구조를, 도 2의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 13은 도 12의 탄화규소 반도체 장치의 제조 방법의 제1 공정을, 도 12의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 14는 도 12의 탄화규소 반도체 장치의 제조 방법의 제2 공정을, 도 12의 시야에 대응하는 시야에서 개략적으로 도시하는 단면도이다.
도 15는 도 12의 구조의 변형예를 개략적으로 도시하는 단면도이다.
이하, 본 발명의 실시형태에 대해서 도면에 기초하여 설명한다. 한편, 이하의 도면에 있어서, 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다. 또한, 본 명세서 중의 결정학적인 기재에 있어서, 등가인 개별 방위를 포함하는 집합 방위를 <>, 개별 면을 (), 등가인 개별 면을 포함하는 집합면을 {}로 나타내고 있다. 또한, 지수가 마이너스인 것을 나타내기 위해서는, 숫자 위에 「-」(바)를 붙이는 대신에, 숫자 앞에 마이너스 부호를 붙인다.
(실시형태 1)
도 1 및 도 2에 도시하는 바와 같이, 본 실시형태의 탄화규소 반도체 장치는 MOSFET(101)으로서, 보다 구체적으로는 DiMOSFET(Double implanted MOSFET)이다. MOSFET(101)은, 탄화규소 기판(30)과, 게이트 절연막(41)과, 게이트 전극(50)과, 층간 절연막(42)과, 소스 배선(71)(배선)과, 오믹 전극(61)과, 드레인 전극(62)을 갖는다.
탄화규소 기판(30)은, 도전형이 n형(제1 도전형)인 단결정 웨이퍼(20)와, 탄화규소를 포함하고 도전형이 n형인 버퍼층(31)과, 탄화규소를 포함하고 도전형이 n형인 드리프트층(32)과, 도전형이 p형(제2 도전형)인 한 쌍의 p형 보디 영역(33)과, 도전형이 n형인 n+ 영역(34)과, 도전형이 p형인 p+ 영역(35)을 갖는다.
단결정 웨이퍼(20)는 n형을 갖는 것이다. 버퍼층(31)은, 단결정 웨이퍼(20)의 주면(主面) 상에 에피택셜로 형성되어 있고, 도전형 불순물이 도핑되는 것에 의해 n형을 갖는다. 드리프트층(32)은, 버퍼층(31) 상에 에피택셜로 형성되어 있고, 도전형 불순물이 도핑되는 것에 의해 n형을 갖는다. 드리프트층(32)의 체적당 불순물 농도는, 버퍼층(31)의 체적당 불순물 농도보다 낮다. 이 도전형 불순물은, 예컨대 질소(N)이다. 한 쌍의 p형 보디 영역(33)은, 탄화규소 기판(30)의 주면(도 2의 상면)에서 서로 분리되어 있다. p형 보디 영역(33)은, 도전형 불순물이 도핑되는 것에 의해 p형을 갖는다. 이 도전형 불순물은, 예컨대 알루미늄(Al) 또는 붕소(B)이다. 각 n+ 영역(34)은, 탄화규소 기판(30)의 주면 상에 마련되어 있고, p형 보디 영역(33)에 의해 드리프트층(32)과 분리되어 있다. n+ 영역(34)의 불순물 농도는 드리프트층(32)의 불순물 농도보다 높다. p+ 영역(35)은, 탄화규소 기판(30)의 주면 상으로부터 p형 보디 영역(33)에 도달해 있고, 탄화규소 기판(30)의 주면 상에서 n+ 영역(34)과 인접해 있다. p+ 영역(35)의 불순물 농도는, p형 보디 영역(33)의 불순물 농도보다 높다.
게이트 절연막(41)은, 탄화규소 기판(30)의 주면 상에 직접 형성되어 있고, 한쪽 n+ 영역(34)의 상부 표면으로부터 다른쪽 n+ 영역(34)의 상부 표면까지 연장되어 있다. 게이트 절연막은, 바람직하게는 산화막이며, 예컨대 이산화규소(SiO2)로부터 만들어진다.
게이트 전극(50)은, 게이트 절연막(41) 상에 직접 형성되어 있고, 한쪽 n+ 영역(34) 상으로부터 다른쪽 n+ 영역(34) 상에까지 연장되어 있다. 게이트 전극(50)은, 게이트 절연막(41)에 접하는 폴리실리콘막(51)과, 폴리실리콘막(51) 상에 형성된 배리어막(52)과, 배리어막(52) 상에 형성된 금속막(53)을 포함한다.
폴리실리콘막(51)은, 도전형 불순물이 첨가된 폴리실리콘으로부터 만들어진다. 폴리실리콘막(51)의 두께는, 예컨대 400 ㎚ 정도이다.
배리어막(52)은, 금속막(53)에 비해 실리사이드화되기 어려운 재료로 만들어지고, 예컨대 티탄(Ti), 질화티탄(TiN), 티탄텅스텐(TiW), 질화텅스텐(WN), 또는 질화탄탈(TaW)로부터 만들어진다. 배리어막(52)의 두께는, 예컨대 50 ㎚ 정도이다.
금속막(53)은 고융점 금속으로 만들어진다. 고융점 금속은, 바람직하게는 1000℃를 초과하는 융점을 갖는다. 금속막(53)의 저항률은 폴리실리콘막(51)의 저항률보다 낮다. 구체적으로는, 고융점 금속은, Au, Cu, Si, Ni, Mo, Ta 및 W 중 어느 하나의 금속, 또는 이들 중 적어도 2개를 포함하는 합금으로부터 만들어진다. 금속막(53)의 두께는, 예컨대 50 ㎚∼400 ㎚ 정도이다.
층간 절연막(42)은, 게이트 절연막(41) 및 게이트 전극(50)이 형성된 탄화규소 기판(30) 상에 형성되어 있다. 또한, 층간 절연막(42)에는, 각 n+ 영역(34)의 일부와 p+ 영역(35)을 노출하는 소스 콘택트 홀(SH)(기판 콘택트 홀)과, 게이트 전극(50)을 국소적으로 노출하는 게이트 콘택트 홀(GH)이 형성되어 있다. 층간 절연막(42)은, 예컨대 이산화규소(SiO2)로부터 만들어진다.
소스 배선(71)은, 소스 콘택트 홀(SH)을 통해 탄화규소 기판(30)에 전기적으로 접속되어 있다. 또한, 소스 배선(71)은 층간 절연막(42)에 의해 게이트 전극(50)으로부터 전기적으로 절연되어 있다. 소스 배선(71)은, 예컨대 알루미늄(Al)으로 만들어진다. 본 실시형태에서, 소스 배선(71)은 패드로서의 기능을 갖는다. 즉, 소스 배선(71) 상에의 와이어 본딩이 가능하도록 구성되어 있다.
오믹 전극(61)은, 소스 배선(71)과 탄화규소 기판(30) 사이에 개재되어 있다. 오믹 전극(61)은, n+ 영역(34)과 오믹 콘택트 가능한 재료로 만들어지고, 구체적으로는 실리사이드로부터 만들어지며, 예컨대 NixSiy(니켈실리사이드)로부터 만들어진다.
게이트 패드(72)는, 게이트 전극(50)의 일부 위에 마련되어 있다. 게이트 패드(72)는, 게이트 콘택트 홀(GH)을 통해 게이트 전극(50)에 전기적으로 접속되어 있다. 게이트 패드(72)는, 예컨대 알루미늄(Al)으로 만들어진다.
드레인 전극(62)은, 탄화규소 기판(30)이 갖는 단결정 웨이퍼(20) 상에 접촉하고 있다. 드레인 전극(62)은, 탄화규소 기판(30)과 오믹 콘택트 가능한 재료로 만들어지고, 구체적으로는 실리사이드로부터 만들어지며, 예컨대 NixSiy(니켈실리사이드)로부터 만들어진다.
다음에, MOSFET(101)의 제조 방법에 대해서 설명한다.
도 3에 도시하는 바와 같이, 탄화규소 기판(30)이 준비된다. 구체적으로는, 이하의 공정이 행해진다.
우선 탄화규소의 단결정 웨이퍼(20)가 준비된다. 다음에, 단결정 웨이퍼(20)의 주면 상에, 탄화규소를 포함하는 버퍼층(31) 및 드리프트층(32)이 순차적으로 에피택셜 성장된다. 이 에피택셜 성장을 위해서는, 예컨대 CVD(Chemical Vapor Deposition)법을 이용할 수 있다.
다음에, 이온 주입이 행해진다. 구체적으로는, 우선 p형 보디 영역(33)을 형성하기 위한 이온 주입이 실시된다. 구체적으로는, 예컨대 Al(알루미늄) 이온이 드리프트층(32)에 주입되는 것에 의해, p형 보디 영역(33)이 형성된다. 다음에, n+ 영역(34)을 형성하기 위한 이온 주입이 실시된다. 구체적으로는, 예컨대 P(인) 이온이 p형 보디 영역(33)에 주입되는 것에 의해, p형 보디 영역(33) 내에 n+ 영역(34)이 형성된다. 또한, p+ 영역(35)을 형성하기 위한 이온 주입이 실시된다. 구체적으로는, 예컨대 Al 이온이 p형 보디 영역(33)에 주입되는 것에 의해, p형 보디 영역(33) 내에 p+ 영역(35)이 형성된다. 상기 이온 주입은, 예컨대 드리프트층(32)의 주면 상에 이산화규소(SiO2)를 포함하고, 이온 주입을 실시해야 하는 원하는 영역에 개구를 갖는 마스크층을 형성하여 실시할 수 있다.
다음에, 활성화 열처리가 실시된다. 예컨대, 아르곤 등의 불활성 가스 분위기 중에서 1700℃로 가열하고, 30분간 유지하는 열처리가 실시된다. 이에 의해, 주입되어 있었던 불순물이 활성화된다.
이상에 의해, 탄화규소 기판(30)이 준비된다.
도 4에 도시하는 바와 같이, 탄화규소 기판(30) 상에 게이트 절연막(41)이 형성된다. 구체적으로는, 산소 분위기 중에서 1300℃로 가열하여 60분간 유지하는 열처리에 의해, 게이트 절연막(41)으로서의 산화막이 형성된다. 이후, 분위기 가스로서 일산화질소(NO) 가스를 이용한 열처리가 행해져도 좋다. 이 열처리의 조건으로서는, 예컨대 1100℃ 이상 1300℃ 이하의 온도에서 1시간 정도 유지하는 조건을 채용할 수 있다. 이러한 열처리에 의해, 게이트 절연막(41)과 드리프트층(32)의 계면 영역에 질소 원자가 도입된다. 이에 의해, 게이트 절연막(41)과 드리프트층(32)의 계면 영역에서의 계면 준위의 형성이 억제되고, 최종적으로 얻어지는 MOSFET(101)의 채널 이동도를 향상시킬 수 있다. 한편, NO 가스 대신에, 게이트 절연막(41)과 드리프트층(32)의 계면 영역에 질소 원자를 도입할 수 있는 다른 가스가 이용되어도 좋다. 또한, 질소 원자 도입을 위한 열처리 후, 계면 준위의 형성을 보다 억제하기 위해, 이 열처리의 온도보다 높은 온도에서의 열처리를 아르곤(Ar) 분위기를 이용하여 행하여도 좋다.
다음에, 게이트 절연막(41) 상에 게이트 전극(50)이 형성된다. 구체적으로는, 우선 게이트 절연막(41)에 접하는 폴리실리콘막(51)이 형성된다. 폴리실리콘막(51)은, 예컨대 CVD법에 의해 성막될 수 있다. 다음에, 폴리실리콘막(51) 상에 배리어막(52)이 형성된다. 다음에, 배리어막(52) 상에 금속막(53)이 형성된다. 배리어막(52) 및 금속막(53)은, 예컨대 증착법에 의해 성막될 수 있다.
도 5에 도시하는 바와 같이, 게이트 전극(50)이 패터닝된다. 패터닝은, 예컨대 포토리소그래피 및 에칭에 의해 행할 수 있다.
도 6에 도시하는 바와 같이, 게이트 절연막(41) 및 게이트 전극(50)이 형성된 탄화규소 기판(30) 상에, 층간 절연막(42)이 형성된다. 층간 절연막(42)은, 예컨대 CVD법에 의해 형성될 수 있다.
도 7에 도시하는 바와 같이, 층간 절연막(42) 및 게이트 절연막(41)에, 탄화규소 기판(30)을 부분적으로 노출하는 소스 콘택트 홀(SH)이 형성된다. 이 공정은, 예컨대 포토리소그래피 및 에칭에 의해 행할 수 있다.
도 8에 도시하는 바와 같이, 소스 콘택트 홀(SH) 내에서, 탄화규소 기판(30) 상에 막(61p)이 형성된다. 막(61p)은, 가열됨으로써 탄화규소 기판(30)과의 오믹 접촉이 가능해지는 재료로 만들어지고, 구체적으로는 실리사이드화 가능한 재료로 만들어지며, 예컨대 니켈(Ni)로부터 만들어진다. 또한, 본 실시형태에서는, 탄화규소 기판(30)이 갖는 단결정 웨이퍼(20)의 이면 상에, 막(61p)의 재료와 같은 재료로 만들어진 막(62p)이 형성된다. 이 공정은, 예컨대 증착법에 의해 행할 수 있다.
도 9에 도시하는 바와 같이, 탄화규소 기판(30)이 열처리된다. 열처리의 온도는, 탄화규소 기판(30)과 막(61p)(도 8 참조)의 오믹 접촉이 촉진되는 데 충분한 것으로서, 바람직하게는 1000℃ 초과이다. 이 열처리에 의해, 탄화규소 기판 상에 형성된 막(61p)이 가열됨으로써, 막(61p)으로부터 오믹 전극(61)이 형성된다. 또한, 탄화규소 기판이 갖는 단결정 웨이퍼(20)의 이면 상에 형성된 막(62p)(도 8 참조)이 가열됨으로써, 드레인 전극(62)이 형성된다.
도 10에 도시하는 바와 같이, 층간 절연막(42)에 게이트 콘택트 홀(GH)이 형성된다. 이에 의해, 게이트 전극(50)의 일부가 노출된다. 이 공정은, 예컨대 포토리소그래피 및 에칭에 의해 행할 수 있다.
도 11에 도시하는 바와 같이, 금속으로부터 만들어진 막(70)이 형성된다. 이 금속은, 예컨대 알루미늄이다. 한편, 본 명세서에서 「금속」이란, 단체(單體)의 금속뿐만 아니라, 합금도 포함하는 개념이다. 또한, 막(70)은 단층막에 한정되지 않고, 다층막이어도 좋다. 이 다층막은, 예컨대 배리어막의 형성과, 이 배리어막 상에의 알루미늄막의 형성에 의해 형성될 수 있다. 또한, 막(70)의 재료는, 소스 배선(71) 및 게이트 패드(72) 각각의 재료와 동일하다.
다음에, 막(70)이 패터닝되는 것에 의해, 도 2에 도시하는 바와 같이, 서로 분리된 소스 배선(71) 및 게이트 패드(72)가 형성된다. 이에 의해, MOSFET(101)가 얻어진다.
본 실시형태에 따르면, 게이트 전극(50)이 폴리실리콘막(51)에 비해 저항률이 낮은 금속막(53)을 포함하기 때문에, 게이트 전극(50)이 폴리실리콘막(51)으로만 형성되는 경우에 비해, 전기 저항을 억제할 수 있다. 이에 따라, 전기 저항이 작은 게이트 전극(50)에 의해, 게이트 패드(72)로부터의 전류 경로를 형성할 수 있다.
한편, 만약에 금속막(53)을 이용하지 않고 폴리실리콘만으로 게이트 전극이 형성되는 경우, 폴리실리콘의 저항률이 금속막의 저항률에 비해 크기 때문에, 본 실시형태와 같은 정도로 낮은 저항을 갖는 게이트 전극을 얻고자 하면, 게이트 전극의 두께가 과도하게 커져 버린다. 게이트 전극은 패턴을 갖기 때문에, 그 두께가 극단적으로 큰 경우, 이 패턴에 대응한 큰 요철이 탄화규소 기판(30) 상에 생겨 버린다. 이에 대하여, 본 실시형태에 따르면, 저항률이 낮은 금속막(53)을 이용함으로써 게이트 전극의 두께를 작게 할 수 있기 때문에, 탄화규소 기판(30) 상에 생기는 요철을 억제할 수 있다.
또한, 탄화규소 기판(30)이 열처리됨으로써, 소스 배선(71)과 탄화규소 기판(30) 사이에 오믹 전극(61)이 형성된다. 이에 의해, 소스 배선(71)과 탄화규소 기판(30)의 전기적 접속을 보다 오믹으로 할 수 있다. 바람직하게는, 열처리의 온도는 1000℃를 초과한다. 이에 의해, 소스 배선(71)과 탄화규소 기판(30)의 접속을 보다 오믹으로 할 수 있다.
바람직하게는, 금속막(53)의 재료인 고융점 금속은, 1000℃를 초과하는 융점을 갖는다. 이에 의해, 금속막(53)이 형성된 후에, 1000℃를 초과하는 열처리를 행할 수 있다.
또한, 본 실시형태에서는, 소스 배선(71) 및 게이트 패드(72)는 동일한 재료로 만들어진다. 이에 의해, 소스 배선(71)의 재료와 게이트 패드(72)의 재료가 상이한 경우에 비해, MOSFET(101)를 보다 용이하게 제조할 수 있다. 구체적으로는, 막(70)을 패터닝함으로써, 소스 배선(71)과 게이트 패드(72)를 동시에 형성할 수 있다.
한편, 단결정 웨이퍼(20)의, 버퍼층(31)에 면하는 주면은, {0001}면에 대하여 50˚ 이상 65˚ 이하의 오프각을 갖는 것이 바람직하다. 이에 의해, 채널 이동도를 높일 수 있다. 또한, 이 오프각의 오프 방위와 <01-10> 방향이 이루는 각은, 5˚ 이하로 되어 있는 것이 바람직하다. 이에 의해, 단결정 웨이퍼(20) 상에의 에피택셜 성장을 용이하게 할 수 있다.
또한, 상기 주면의, <01-10> 방향에서의 {03-38}면에 대한 오프각은, -3˚ 이상 5˚ 이하인 것이 바람직하고, 이 주면은 실질적으로 {03-38}면인 것이 보다 바람직하다. 이에 의해, 채널 이동도를 한층 더 향상시킬 수 있다.
상기 주면의 오프 방위와 <-2110> 방향이 이루는 각은, 5˚ 이하로 되어 있어도 좋다. 이에 의해, 단결정 웨이퍼(20) 상에의 에피택셜 성장을 용이하게 할 수 있다.
또한, 상기 주면은, 단결정 웨이퍼(20)를 구성하는 탄화규소의 카본면 측의 면인 것이 바람직하다. 카본면 측의 면이란, 면방위(hklm)로 나타낸 경우에 m이 마이너스인 면이다. 보다 바람직하게는 이 면은 (0-33-8)면이다. 이에 의해, 채널이동도를 더 향상시킬 수 있다.
(실시형태 2)
도 12에 도시하는 바와 같이, 본 실시형태의 탄화규소 반도체 장치는 MOSFET(102)으로서, 보다 구체적으로는 VMOSFET(V-groove MOSFET)이다. MOSFET(102)는 탄화규소 기판(30V)을 갖는다. 탄화규소 기판(30V)은, 트렌치(TV)를 가지며, 또한 p형 보디 영역(33V)과, n형의 n+ 영역(34V)과, 완화 영역(36)을 갖는다. 트렌치(TV)는, V자형의 형상을 가지며, n+ 영역(34V) 및 p형 보디 영역(33V)을 관통하여 드리프트층(32) 내에 도달하고 있다. 트렌치(TV) 측벽의 적합한 면방위는, 단결정 웨이퍼(20)(도 2 참조) 주면의 적합한 면방위와 같다. 완화 영역(36)은, 게이트 절연막(41)을 통해, 트렌치(TV)의 바닥부에 면하고 있다. 완화 영역(36)은, 드리프트층(32)의 불순물 농도보다 높은 불순물 농도를 가지며, 트렌치(TV) 바닥부에서의 전계를 완화하는 기능을 갖는다.
다음에, MOSFET(102)의 제조 방법에 대해서, 이하에 설명한다.
도 13에 도시하는 바와 같이, 실시형태 1과 마찬가지로, 단결정 웨이퍼(20)의 주면 상에 버퍼층(31) 및 드리프트층(32)이 순차적으로 에피택셜 성장된다. 다음에, p형 보디 영역(33V) 및 n+ 영역(34V)이 형성된다. p형 보디 영역(33V)은, 이온 주입 또는 에피택셜 성장에 의해 형성할 수 있다. n+ 영역(34V)은 이온 주입에 의해 형성할 수 있다.
도 14에 도시하는 바와 같이, 트렌치(TV)가 형성된다. 트렌치의 형성은, 예컨대 포토리소그래피 및 에칭에 의해 행할 수 있다. 다음에, 트렌치(TV)의 바닥부에 이온 주입에 의해 완화 영역(36)이 형성된다. 다음에, 불순물의 활성화 열처리가 실시된다. 다음에, 실시형태 1의 도 4∼도 11과 대략 같은 공정이 행해짐으로써, MOSFET(102)(도 12 참조)이 얻어진다.
한편, 상기 이외의 구성에 대해서는, 전술한 실시형태 1의 구성과 대략 동일하기 때문에, 동일 또는 대응하는 요소에 대해서 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시형태에 따르면, 게이트 전극(50)은, 트렌치(TV) 내에 배치된 부분을 갖는다. 이 부분의 존재에 의해, 탄화규소 기판(30) 상에 요철을 과도하게 크게 하지 않고, 게이트 전극(50)의 단면적(도 12에서의 면적)을 크게 함으로써 게이트 전극(50)의 전기 저항을 더 억제할 수 있다.
(실시형태 3)
도 15에 도시하는 바와 같이, 본 실시형태의 탄화규소 반도체 장치는 MOSFET(103)으로서, MOSFET(102)(도 12 참조)의 트렌치(TV) 대신에 트렌치(TU)를 갖는다. 트렌치(TU)는 트렌치(TV)와 달리, 대략 평탄한 바닥부를 갖는다.
한편, 상기 이외의 구성에 대해서는, 전술한 실시형태 2의 구성과 대략 동일하기 때문에, 동일 또는 대응하는 요소에 대해서 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
상기 MOSFET(101∼103) 각각에서, n형과 p형이 교체되어도 좋다. 또한, 탄화규소 반도체 장치는, MOSFET 이외의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)여도 좋다. 즉, 게이트 절연막(41)은 산화물에 한정되는 것이 아니다. 또한, 탄화규소 반도체 장치는 MISFET에 한정되는 것이 아니라, 게이트 전극을 갖는 상이한 종류의 장치여도 좋고, 예컨대 IGBT(Insulated Gate Bipolar Transistor)여도 좋다. 또한, 배선과 게이트 패드는, 반드시 동일한 재료로 만들어질 필요는 없다.
이번에 개시된 실시형태는 모든 점에서 예시로서, 제한적인 것이 아닌 것으로 고려되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 나타내어지고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도된다.
20 : 단결정 웨이퍼 30, 30V : 탄화 규소 기판
31 : 버퍼층 32 : 드리프트층
33, 33V : p형 보디 영역 34, 34V : n+ 영역
35 : p+ 영역 36 : 완화 영역
41 : 게이트 절연막 42 : 층간 절연막
50 : 게이트 전극 51 : 폴리실리콘막
52 : 배리어막 53 : 금속막
61 : 오믹 전극 62 : 드레인 전극
71 : 소스 배선 72 : 게이트 패드
101∼103 : MOSFET(반도체 장치) GH : 게이트 콘택트 홀
SH : 소스 콘택트 홀(기판 콘택트 홀)
TU, TV : 트렌치

Claims (10)

  1. 탄화규소 기판(30, 30V)과,
    상기 탄화규소 기판 상에 형성된 게이트 절연막(41), 그리고
    상기 게이트 절연막 상에 형성된 게이트 전극(50)
    을 포함하며, 상기 게이트 전극은, 상기 게이트 절연막에 접하는 폴리실리콘막(51)과, 상기 폴리실리콘막 상에 형성된 배리어막(52), 그리고 상기 배리어막 상에 형성되고 고융점 금속으로 만들어진 금속막(53)을 포함하며,
    상기 게이트 절연막 및 상기 게이트 절연막 상에 형성된 상기 게이트 전극을 덮도록 배치되고, 상기 게이트 절연막에 접하는 영역에서 상기 탄화규소 기판을 부분적으로 노출하는 기판 콘택트 홀(SH)을 갖는 층간 절연막(42)과,
    상기 기판 콘택트 홀을 통해 상기 탄화규소 기판에 전기적으로 접속되고, 상기 층간 절연막에 의해 상기 게이트 전극으로부터 전기적으로 절연된 배선(71)을 더 포함하는 것인 탄화규소 반도체 장치(101∼103).
  2. 제1항에 있어서, 상기 층간 절연막은, 상기 게이트 전극을 부분적으로 노출하는 게이트 콘택트 홀(GH)을 가지며,
    상기 게이트 콘택트 홀을 통해 상기 게이트 전극에 전기적으로 접속된 게이트 패드(72)를 더 포함하는 것인 탄화규소 반도체 장치.
  3. 제2항에 있어서, 상기 배선 및 상기 게이트 패드는, 동일한 재료로 만들어지는 것인 탄화규소 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 고융점 금속은, 1000℃를 초과하는 융점을 갖는 것인 탄화규소 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 탄화규소 기판(30V)에 트렌치(TU, TV)가 형성되고, 상기 트렌치 내에 상기 게이트 전극 중 적어도 일부가 배치되는 것인 탄화규소 반도체 장치(102, 103).
  6. 탄화규소 기판(30, 30V) 상에 게이트 절연막(41)을 형성하는 공정과,
    상기 게이트 절연막 상에 게이트 전극(50)을 형성하는 공정
    을 포함하고, 상기 게이트 전극을 형성하는 공정은, 상기 게이트 절연막에 접하는 폴리실리콘막(51)을 형성하는 공정과, 상기 폴리실리콘막 상에 배리어막(52)을 형성하는 공정과, 그리고 상기 배리어막 상에 고융점 금속으로 만들어진 금속막(53)을 형성하는 공정을 포함하며,
    상기 게이트 절연막 및 상기 게이트 절연막 상에 형성된 상기 게이트 전극을 덮도록 배치되고, 상기 게이트 절연막에 접하는 영역에서 상기 탄화규소 기판을 부분적으로 노출하는 기판 콘택트 홀(SH)을 갖는 층간 절연막(42)을 형성하는 공정과,
    상기 기판 콘택트 홀을 통해 상기 탄화규소 기판에 전기적으로 접속되고, 상기 층간 절연막에 의해 상기 게이트 전극으로부터 전기적으로 절연된 배선(71)을 형성하는 공정
    을 더 포함하는 것인 탄화규소 반도체 장치(101∼103)의 제조 방법.
  7. 제6항에 있어서, 상기 배선과 상기 탄화규소 기판의 전기적 접속을 보다 오믹으로 하기 위해 상기 탄화규소 기판을 열처리하는 공정을 더 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 탄화규소 기판을 열처리하는 공정은, 상기 탄화규소 기판을 1000℃를 초과하는 온도까지 가열하는 공정을 포함하는 것인 탄화규소 반도체 장치의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 배선을 형성하는 공정은, 상기 게이트 전극 및 상기 탄화규소 기판의 각각에 접하는 도체막(70)을 형성하는 공정과, 상기 도체막을 패터닝하는 공정을 포함하고, 상기 패터닝하는 공정에 의해, 상기 배선과, 상기 게이트 전극의 일부 위에 마련된 게이트 패드(72)가 형성되는 것인 탄화규소 반도체 장치의 제조 방법.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서, 상기 탄화규소 기판(30V)에 트렌치(TU, TV)를 형성하는 공정을 더 포함하고, 상기 트렌치 내에 상기 게이트 전극 중 적어도 일부가 배치되는 것인 탄화규소 반도체 장치(102, 103)의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015015352A (ja) 2013-07-04 2015-01-22 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6098417B2 (ja) 2013-07-26 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015156429A (ja) * 2014-02-20 2015-08-27 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6295797B2 (ja) * 2014-04-10 2018-03-20 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6617292B2 (ja) * 2014-05-23 2019-12-11 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置
JP2017028219A (ja) * 2015-07-28 2017-02-02 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2018074088A (ja) * 2016-11-02 2018-05-10 富士電機株式会社 半導体装置
JP6939278B2 (ja) * 2017-09-01 2021-09-22 株式会社デンソー スイッチング装置
DE102019109368A1 (de) 2018-05-15 2019-11-21 Infineon Technologies Ag Halbleitervorrichtung mit siliziumcarbidkörper und herstellungsverfahren
JP7180425B2 (ja) * 2019-02-06 2022-11-30 住友電気工業株式会社 炭化珪素半導体装置
US20210343847A1 (en) * 2020-04-30 2021-11-04 Cree, Inc. Diffusion and/or enhancement layers for electrical contact regions
IT202100003653A1 (it) * 2021-02-17 2022-08-17 St Microelectronics Srl Dispositivo mosfet di carburo di silicio, a conduzione verticale, avente struttura di polarizzazione di porta perfezionata e relativo procedimento di fabbricazione
US20230335595A1 (en) * 2022-04-13 2023-10-19 Leap Semiconductor Corp. Silicon carbide semiconductor power transistor and method of manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273326A (ja) * 1994-03-31 1995-10-20 Toshiba Corp 半導体装置とその製造方法
US5736753A (en) * 1994-09-12 1998-04-07 Hitachi, Ltd. Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US6133587A (en) * 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
JPH11251592A (ja) * 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
JP2001284587A (ja) * 2000-03-28 2001-10-12 Kaga Toshiba Electron Kk 半導体装置およびその製造方法
JP4917246B2 (ja) * 2003-11-17 2012-04-18 ローム株式会社 半導体装置およびその製造方法
JP4830285B2 (ja) * 2004-11-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置の製造方法
GB2424312B (en) * 2005-03-14 2010-03-03 Denso Corp Method of forming an ohmic contact in wide band semiconductor
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
JP4046140B1 (ja) * 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
CN102017159B (zh) * 2008-09-12 2013-06-12 住友电气工业株式会社 碳化硅半导体器件及其制造方法
JP5588670B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置
KR101230680B1 (ko) * 2009-04-30 2013-02-07 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置

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