KR20140018854A - 에지 피쳐를 지닌 적층형 반도체 칩과 그 제조 및 처리 방법 - Google Patents

에지 피쳐를 지닌 적층형 반도체 칩과 그 제조 및 처리 방법 Download PDF

Info

Publication number
KR20140018854A
KR20140018854A KR1020137016916A KR20137016916A KR20140018854A KR 20140018854 A KR20140018854 A KR 20140018854A KR 1020137016916 A KR1020137016916 A KR 1020137016916A KR 20137016916 A KR20137016916 A KR 20137016916A KR 20140018854 A KR20140018854 A KR 20140018854A
Authority
KR
South Korea
Prior art keywords
edge
chip
integrated circuit
stack
major surface
Prior art date
Application number
KR1020137016916A
Other languages
English (en)
Inventor
켈리 브루랜드
티모시 알 웨브
앤디 이 호퍼
존 알 캐러더스
Original Assignee
일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 filed Critical 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드
Publication of KR20140018854A publication Critical patent/KR20140018854A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H01L2225/06534—Optical coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

3차원 반도체 칩 패키지뿐만 아니라 그 개별 칩에 대한 기능을 수행하는 방법이 개시되어 있다. 기능 수행기(function performer)와 칩(들) 상의 에지 피쳐 사이의 작동적 관계가 형성된다. 에지 피쳐(feature)는 전도성 또는 열전도성 패드, 프로브 패드, 퓨즈, 레지스터, 커패시터, 인덕터, 광 에미터, 광 리시버, 테스트 패드, 접합 패드, 컨택트 핀, 방열기, 정렬 마커 및/또는 도량형 피쳐이다. 기능 수행기는 테스트 프로브, 레이저, 프로그래밍 디바이스, 인테로게이션 디바이스(interrogation device), 로딩 디바이스 및/또는 튜닝 디바이스이다. 다수의 상이한 구성 중 어느 하나의 구성의 상기한 칩의 3차원 스택과 함께 에지 피쳐를 지닌 칩도 또한 개시되어 있다. 에지 피쳐의 형성, 서두의 에지 피쳐를 구비하는 다이스(dice)의 싱귤레이션(singulation), 적층, 에지 피쳐를 지닌 다이스의 취급이 설명되어 있다.

Description

에지 피쳐를 지닌 적층형 반도체 칩과 그 제조 및 처리 방법{STACKABLE SEMICONDUCTOR CHIP WITH EDGE FEATURES AND METHODS OF FABRICATING AND PROCESSING SAME}
본 개시는 반도체 칩에 관한 것으로, 보다 구체적으로는 칩 상의 또는 칩 내의 회로에 대한 접근을 용이하게 하거나 이러한 접근을 제공하는 에지 피쳐(feature)를 지닌 적층형 반도체 칩의 제조 및 처리에 관한 것이다.
현재, 얇은 반도체 칩의 스택을 포함하는 3차원 반도체 칩 패키지가 제조되고 있다. 이러한 패키지의 반도체 칩은 통상 컨트롤러, 메모리, 센서, 아날로그 소자, 프로세서 및 특수 통신 소자뿐만 아니라 미세전자기계 시스템(Micro-Electro-Mechanical Systems; MEMS)을 포함한다. 이러한 비교적 치밀한 집적 패키지의 가격이 비싸기 때문에, 제조 공정 부분으로서의 품질 제어 및 테스팅 전부가 더 중요하다.
테스팅, 트리밍(trimming), 접합 및 튜닝과 같은 기능은 통상적으로 반도체 칩의 주요 표면, 대개 평평한 상부면에 접근하는 것에 의해 수행된다. 접근 단계는, 예컨대 프로브(probe)를 표면 상의 패드 또는 트레이스와 같은 피쳐와 실제적으로 접촉하게 하는 것을 요구할 수 있다. 이것은 내부 칩의 주요 표면이 스택에 포함된 것으로 인해 더 이상 접근 불가능한 경우에 복잡해지거나 불가능해진다.
본 발명의 양태에 따르면, 상부면 피쳐에 접촉하거나 그렇지 않은 경우에 어드레싱(addressing)할 필요 없이 반도체 칩에 대해 하나 이상의 기능을 수행하는 방법이 제공된다. 이것은 칩 에지 표면에 하나 이상의 접근 피쳐를 제공하고, 필요하다면 에지 피쳐를 칩에 포함된 회로 또는 소자에 접속시키는 것에 의해 달성된다. 이러한 에지면 피쳐는 칩 적층 후에 접근 가능한 상태로 유지된다.
이 양태에 따르면, 수행되는 기능은 테스팅, 변경, 수정, 프로그래밍, 인테로게이팅(interrogating), 로딩 및 튜닝뿐만 아니라 하나 이상의 도체를 칩 상의 회로 또는 소자와 기능적 관계로 접합하는 것 중 하나 이상으로 이루어질 수 있다.
추가로, 에지 피쳐는 전도체, 열도체, 퓨즈, 레지스터, 커패시터, 인덕터, 광 에미터, 광 리시버, 테스트 패드, 접합 패드, 컨택트 핀, 열 방출 장치 중 하나 이상, 이들 중 다수 또는 이들의 조합으로 이루어질 수 있다.
이 양태의 변형예에서, 신호관이 트레이스 또는 비아(via)와 같은 전도체, 열도체, 광도체 중 하나 이상, 이들 중 다수 및 이들의 조합으로 이루어질 수 있다.
상기 방법은 또한, 에지 피쳐에 의해 처리될 반도체 칩을 포함하는 스택을, 에지 피쳐가 기능 수행기(function performer)에 의해 접근될 수 있는 픽스쳐(fixture) 상에 배치하는 단계와 그 후에 기능 수행기를 에지 피쳐에 접근하도록 활성화시키는 단계를 더 포함할 수 있다. 여기에서 사용되는 "칩"이라는 용어는 상부 및 저부 주요 표면과, 하나 이상의 둘레 에지면 - 이러한 에지면의 실제 개수는 칩 형상에 의해 결정됨 - 을 지닌 물리적 대상이다.
접근 및 활성화 기능은 기능 수행기와 에지 피쳐 간의 실제적인 물리적 접촉을 수반할 수 있지만, 이러한 기능은 특히 둘레 에지면과 연관된 에지 피쳐가 광 디바이스이거나 또는 오목하거나 기능 수행기의 출력부에 대해 투명한 재료 표면 아래에 매장된 경우에 비접촉 방식으로 실시될 수 있다. 기능 수행기는 테스트 프로브, 와이어 본더, 레이저, 프로그래머 컨택트, 트리머, 데이터 전송 컨택트 및/또는 광 트랜스미터 또는 리시버 중 하나 이상 및/또는 이들 요소 중 다수 또는 이들 요소의 조합일 수 있다.
본 발명의 제2 양태에 따르면, 적층형 반도체 칩으로서, 주요 표면을 포함하고, 반도체 칩과 관련하여 전술한 바와 같은 하나 이상의 디바이스를 구비하는 적층형 반도체 칩이 제공된다. 이러한 주요 표면은, 반도체 칩을 형성하는 다이가 싱귤레이션(singulation) 전과 후 모두에서 제조될 때에 노출되지만, 일단 반도체 칩이 3차원 스택에 포함되고 나면 더 이상 노출되지 않는다. 따라서, 에지 피쳐가 앞서 설명한 바와 같은 프로세스에서 이용되도록, 다이에는 에지 피쳐뿐만 아니라 에지 피쳐와 주요 표면 디바이스 및/또는 디바이스들 사이의 신호관이 더 마련된다. 본 발명의 이 양태는 적층형 콤비네이션으로 함께 접합된 다수의 칩으로 확대된다.
본 발명의 제3 양태에 따르면, 적층형 반도체 칩을 제조하는 방법으로서, 반도체 칩을 3차원 스택에 포함시킨 후에 에지면 피쳐에 접근하는 것에 의해 임의의 다양한 방식으로 처리 가능한 방법이 제공된다. 이후에 상세히 설명하겠지만, 이 프로세스는, 싱귤레이션 후에 에지 피쳐가 되는 것을 구비하는 대형의 3차원 어레이로의 층상 집적 회로의 형성을 수반할 수 있다. 싱귤레이션 단계 동안에, 칩이 적층형 칩으로 이루어진 3차원 패키지 - 스택에 있는 주요 표면 디바이스의 일부 또는 전부에 대한 접근부를 제거함 - 에 조립되더라도, 매립된 에지 피쳐가 이에 따라 주요 제조 프로세스에서 칩에 집적된 회로 또는 소자에 대한 접근부를 제공하도록 노출된다.
여기에서 사용되는 "칩" 및 "다이"라는 용어는 동의어이다.
본 명세서의 설명은 첨부 도면 - 다수의 도면 전반에 걸쳐 유사한 도면 부호는 유사한 부분을 지칭함 - 을 참고로 한다.
도 1은 본 발명의 하나 이상의 양태를 구현하는 공통의 기초 칩에 적재되는 적층형 반도체 칩 쌍의 투시도이고,
도 2는 테스트 프로브와 정렬되도록 고정된 기초 칩 상의 적층형 반도체 칩의 대안의 배열의 투시도이며,
도 3은 본 발명의 하나 이상의 양태를 구현하는 또 다른 반도체 칩 스택의 측면도이고,
도 4는 에지면 피쳐의 다양한 배열을 예시하는 반도체 칩의 단면의 부분 측면도이며,
도 5는 적층 이전의 2개의 반도체 칩의 사후 싱귤레이션의 평면도이고,
도 6은 에지 피쳐로서의 소수의 구조 또는 패드를 구비하는 싱귤레이션된 다이 또는 칩의 평면도이며,
도 6a는 도 6의 디바이스의 측면도이고,
도 7은 접합 패드 형태의 에지 피쳐를 활용하는 다른 방식을 예시하는 다른 칩 스택의 측면도이며,
도 8은 스택에 대한 기능을 수행하는 방식을 보여주는 다른 칩 스택의 측면도이고,
도 9는 서로 접촉하는 2개의 싱귤레이션된 칩의 평면도이며,
도 10은 도 9의 디바이스의 측면도이다.
반도체 칩들이 스택으로 함께 접합될 때, 스택에서 하부에 있는 칩들의 주요 표면이 덮힌다. 따라서, 와이어 접합이나 트리밍이나 튜닝이나 구성 변경, 리던던시(redundancy), 수정 및/또는 엔코딩이나 프로그래밍과 같은 기능을 위한, 주요 표면 상의 또는 주요 표면과 관련된 피쳐 또는 디바이스에 대한 접근이 더 이상은 불가능하다. 본 발명의 실시예에 따르면, 이들 기능 및 다른 기능들은, 칩 또는 다이스의 둘레 에지면 중 하나 이상과 관련되도록 하는 방식으로 배치된 피쳐에 의해 수행된다. 이에 따라, 여기에서의 교시에 따라 제조된 다이 또는 칩은, 칩 또는 다이가 3차원 스택에 포함된다는 사실에도 불구하고, 테스팅, 배선, 수정, 재구성, 튜닝 또는 프로세싱을 용이하게 하거나 가능하게 하는 하나 이상의 에지 피쳐를 포함한다. 여기에는 적층형 어레이에 있는 칩 또는 다이스의 에지에 대한 피쳐를 테스트, 와이어 접합 또는 처리하는 시스템 및 디바이스도 또한 개시되어 있다. 여기에서는, 소자 또는 디바이스와 연관된 주요 표면이 더 이상 종래의 장비에 접근하는 것이 불가능하다는 사실에도 불구하고, 적층형 반도체 다이스에 있는 부품 또는 디바이스에 대한 프로세스를 수행하는 방법이 설명된다.
도 1을 참고하면, 반도체 기초 칩(14)에 나란한 관계로 접합되는 3차원 반도체 칩 스택(10, 12) 쌍이 도시되어 있다. 칩 스택(10)은 반도체 칩(16, 18, 20)을 포함하는데, 이들 칩 각각은 평평한 상부 및 하부 주요 표면(22)뿐만 아니라 둘레 에지면(24)을 나타낸다. 이 경우에, 반도체 칩(16, 18, 20)은 실질적으로 직사각형이기 때문에 각기 2개의 둘레 에지면(24)을 갖는다. 둘레 에지면(들)은 형상에 따라 1개에서 임의의 개수로 변할 수 있다. 칩(16, 18, 20)은 주요 표면(22)들 사이의 접합재(26)에 의해 서로 그리고 기초 칩(14)에 접착된다. 이후에 설명하다시피, 각각의 칩(16, 18, 20)은 주요 표면(22)들 중 하나 또는 2개와 연관되거나 이에 노출되는 디바이스 또는 소자를 포함하는 것으로 고려된다. 도 1의 검토로부터 명백한 바와 같이, 상기 디바이스 또는 소자 중 일부는 3차원 적층으로 인해 접근 불가능해진다.
칩 스택(12)은 접합재(34)에 의해 서로 접합될 뿐만 아니라 기초 칩(14)의 주요 표면에도 또한 접합되는 반도체 칩(28, 30, 32)를 포함한다.
각각의 스택(10, 12)에 있어서의 3개의 칩의 선택은 임의적인데, 그 이유는 반도체 제조 기술의 숙련자에게 명백한 바와 같이 그 개수가 2개 내지 임의의 실제적인 개수로 변할 수 있기 때문이다.
칩(16)은 에지 피쳐를 나타내는데, 이 경우에 상기 에지 피쳐는 도 1에서 뷰어에게 가장 근접한 표면에 대한 테스팅 또는 와이어 접합을 위한 접촉 패드(36)뿐만 아니라 변경 가능한 에지 레이저 퓨즈(40)이다. 칩(16)에는, 와이어 접합을 목적으로 도 1에 도시한 바와 같은 우측 둘레면(24) 상의 접합 패드(42)가 마련된다. 테스트 회로(44)가 스택(10)의 상부 칩(16)에 있는 패드(36)들 중 하나에 와이어 접합되어 있는 것으로 도시되어 있다. 추가로, 퓨즈(40)는 2개의 상이한 상태, 즉 일부는 파단 또는 개방 회로형이고, 나머지는 온전한 상태로 유지되어 있는 것으로 도시되어 있다.
칩(18)은 그 전방 둘레 에지에 접합 또는 프로브 접촉 패드(46)뿐만 아니라 변경 가능한 레이저 퓨즈(50)가 마련되며, 접촉 패드는 회로 테스트 디바이스(48)의 일부인 프로브(47)에 의해 접근되는 것으로 도시되어 있다. 도 1에서, 기초 칩(14)은 패드(46)가 정확히 어드레싱되도록, 이 경우에는 기능 수행기, 본 경우에는 회로 테스트 디바이스(48)에 의해 "접촉"되도록 지지부(15) 상에 적절히 고정되었다.
칩(20)은 그 최전방 둘레 에지면 상에 전도성 패드(54) 및 퓨즈(60)가 마련될 뿐만 아니라, 그 좌측 둘레 에지면 상에 패드(64, 66)가 마련된다. 전자는 스택(10)에 있는 칩들 사이뿐만 아니라 칩(20)과 기초 칩(14) 사이에 도전성 상호 접속부를 형성하기 위한 와이어 접합을 목적으로 사용되고, 기초 칩은 퓨즈(62)와 함께 최전방 둘레면과 연관된 접합 패드(58)를 갖는다. 패드(52, 64)들은 함께 와이어 접합되어 있는 것으로 도시되어 있고, 패드(66)는 기초 칩(14) 상의 패드(68)에 와이퍼 접합되어 있는 것으로 도시되어 있다. 이들 용도와 상호 접속부는 제한적이라기보다는 예시적인 것이다.
스택(12)을 참고하면, 칩(28)의 최전방 둘레 에지면(24)에는 도전성 패드(70)뿐만 아니라 레이저 변경 가능 퓨즈(72)가 마련된다. 칩(30)의 최전방 둘레 에지면(24)에는 도전성 패드(74)와, 트리밍 가능한 구조(76)가 마련된다. 칩(32)의 최전방 둘레 에지면(24)에는 패드(78)와 저항 필름(82)과 같은 트리밍 가능한 구조가 마련된다. 도시한 바와 같이, 주요 표면에 대한 접근의 결여에도 불구하고 스택형 칩의 패드들 사이의 와이어 접합이 달성 가능하다. 77, 79와 같은 와이어가 칩 스택(10, 12)들 사이뿐만 아니라 단일 스택(10 또는 12)에 있는 2개의 칩들 사이에 연결되며, 와이어(81)가 칩 스택(12)의 최하위 칩(32) 상의 패드(78)들 중 하나와 기초 칩(14)의 주요 표면 상의 패드(80) 사이에 연결될 수 있다.
이에 따라, 도 1에는 4개의 상이한 유형의 에지 피쳐, 즉 와이어 접합 또는 도전성 패드, 프로브 접촉 패드, 퓨즈, 및 저항 필름과 같은 트리밍 가능한 피쳐가 도시되어 있다. 추가로, 도 1은 에지 피쳐가 테스트 목적으로 활용될 수 있을 뿐만 아니라 스택에 있는 칩들 사이와 또한 2개의 인접한 스택들 사이의 칩들 사이에 상호 접속부를 형성할 수 있다는 사실을 보여준다.
이제 도 2를 참고하면, 이 경우에는 3개층 칩 스택(86)에 인접한 4개층 칩 스택(84)을 보여줌으로써 다른 설계 능력이 예시되어 있으며, 2개의 스택은 지지부(87)에 고정된 기초 칩(88)에 접합된다. 칩 스택(84)은 칩(90, 92, 94, 96)을 포함하며, 이들 칩 모두는 주요 표면과 관련하여 전술한 디바이스들 중 하나 이상과 같은 회로 디바이스를 포함하는 것으로 이해되고, 각 칩의 경우에 상기 회로 디바이스는 스택(84)으로의 칩의 조립 및 상기한 주요 표면에 대한 접합재(98)의 적용으로 인해 더 이상 접근 가능하지 않다. 상부 칩(90)은 도전성 패드(100)뿐만 아니라 주요 표면 피쳐(108)와 같은 에지 피쳐를 갖는데, 이는 칩(90)의 하부 주요 표면의 일부와 상부 주요 표면이 노출된 상태로 유지되기 때문에 가능하다. 칩(92)은 다른 한편으로는 에지 피쳐만을 갖는데, 이 경우에 상기 에지 피쳐는 도시한 바와 같이 테스팅 또는 와이어 접합을 위해 사용될 수 있는 패드(102, 111) 형태이다. 칩(92)은 또한 추가의 에지 피쳐로서 퓨즈(103)를 갖는다.
칩(94)은 에지 피쳐로서, 도 1에도 또한 도시한 회로 테스트 디바이스(48)의 프로브(47)와 연관되어 사용되는 패드와 같은 패드(104)를 갖는다. 이에 따라, 도 2의 조립체는 패드(104)를 어드레싱 가능하도록, 즉 본 경우에는 데이터가 수집되고 처리되는 적절한 시기에 프로브(47)와 접촉하도록 하는 방식으로 정렬하도록 지지부(87)에 적절하게 고정되었다. 데이터는 다양한 목적으로, 예컨대 미리 정해진 파라메터 목표를 달성하기 위한 변경을 위해 또는 품질 제어를 위해 수집 및 처리될 수 있다. 칩(94)은 또한 에지 피쳐로서 퓨즈를 갖는다.
칩(96)에는 퓨즈 및 패드(106) 형태의 에지 피쳐가 마련되는데, 이 에지 피쳐는 이 경우에는 와이어 접합을 위해 사용된다. 이 경우, 예컨대 도 2는 칩(96)의 둘레 에지 상의 패드(106)와 기초 칩(88)의 에지 상의 유사 패드(107) 사이에서 뻗는 와이어뿐만 아니라 동일한 칩(96) 상의 패드(106)들 사이에서 뻗는 적어도 하나의 와이어를 보여준다.
도 2의 스택(86)은 도 1의 스택(12)과 동일하므로, 여기에서는 그 설명을 반복하지 않는다.
도 2의 배열을 예시하는 한가지 목적은, 본 발명이 칩 모두가 형상 및 사이즈에 있어서 기하학적으로 유사하여, 서로 완전히 겹쳐지고 중첩되는 적층형 반도체 패키지뿐만 아니라 칩이 상이한 사이즈 및/또는 형상인 스택 구성에서도 유용하고, 이에 의해 주요 표면 피쳐 및 에지면 피쳐 모두가 보다 덜한 정도로 활용될지라도 적층 단계 효과를 제공하는 것을 보여주고자 하는 것이다.
도 3을 참고하면, 본 경우에는 서로 인접 배치되고 반도체 기초 칩(114)에 접합되는 반도체 칩 스택(110, 112)을 포함하는 적층형 반도체 칩의 다른 구성이 도시되어 있다. 칩 스택(11)은, 크기 및 형상이 실질적으로 동일하고 접합재(119)에 의해 함께 결합되는 반도체 칩(116, 118)을 포함한다. 도 1 및 도 2를 참고하여 논의하는 바와 같이, 칩(116, 118)은 둘레 에지면 피쳐를 갖는데, 이러한 피쳐 중 하나는 광 트랜스미터(124)이다. 프로브, 컨택트 또는 와이어 패드뿐만 아니라 퓨즈와 같은 다른 에지 피쳐가 예시를 목적으로 도시되어 있으며, 이에 따라 반도체 칩들은 그들 자체 사이에서 상호 접속될 수 있을 뿐만 아니라, 그들 자체와 기초 칩(114) 사이에서도 상호 접속될 수 있다.
칩 스택(112)은 에지 피쳐를 갖는 칩(120, 122)을 포함하며, 이 경우에 상기 에지 피쳐는 칩(120)의 좌측 둘레 에지면 상의 광 리시버(126)를 포함한다. 칩(116, 120)은 적층 방향으로 서로 정렬될 뿐만 아니라, 광 트랜스미터(124)가 실질적으로 광 리시버(126)와의 사이의 데이터 통신을 위해 광 리시버(126)를 겨냥하도록 인접한 위치에 배열된다. 이것은, 동일한 칩 또는 인접한 칩들 상의 에지 피쳐들 간의 작동 연관성이 비접촉식일 수 있다는 것을 예시한다.
도 4에는 본 발명의 양태의 또 다른 변형예가 도시되어 있다. 도 4에서, 참조 번호 128은 도 1 내지 도 3에 도시한 칩들 중 어느 하나에 있는 유전재를 나타내며, 상기 유전재는 노출된 둘레 에지면(129)을 갖는다. 이 경우에, 패드(130) 형태의 제1 에지 피쳐는 표면(129) 위로 돌출하는 것으로 도시되어 있고, 패드(132) 형태의 제2 에지 피쳐는 표면(129)과 동일한 높이인 것으로 도시되어 있다. 또한, 패드(134) 형태의 제3 에지 피쳐가 표면(129)에 대해 오목하지만, 접촉이나 와이어 접합 또는 다른 프로세싱 목적을 위해 노출된 것으로 도시되어 있다. 마지막으로, 패드(136)가 서브면 피쳐로서 도시되어 있는데, 즉 표면(129) 아래에 있지만, 패드(16)에 대한 접근에 의해 어떠한 기능이 수행되던지 간에 유전재(128)가 투명하다는 이유에 의해 프로세싱 목적으로 여전히 접근 가능한 것으로 도시되어 있다. 용량형 커플링, 유도형 커플링 및 광 커플링이 그 예이다.
도 4는 소정 물품 및 여기에 개시된 프로세싱 실시예에 대해 공통이고 에지 피쳐들, 이 경우에는 패드(130, 132, 134, 136)들과 유전재(128)를 포함하는 칩과 연관된 디바이스나 디바이스들 사이의 신호관(138)을 사용하는 또 다른 양태가 도시되어 있다. 즉, 에지면 피쳐의 목적은 칩과 연관된 디바이스와 외부 환경에 대한 접근을 제공하는 것이며, 이에 따라 신호관(138)이 사용된다. 에지면 피쳐는 트레이스 형태나 전기 도체, 열도체 또는 광 도체 등의 다른 형태를 취할 수 있다. 그러나, 상기한 신호관이 필요 없는 경우, 예컨대 에지 피쳐가 정렬 마크 또는 도량형 피쳐인 경우가 있다. 에지 피쳐를 분류하자면, 에지 피쳐는
a) 전기 테스팅을 위한 프로브와 접촉하도록 구성된 패드;
b) 와이어 접합을 위해 구성된 패드;
c) 물리적 접촉, 땜납 리플로우나 땜납 리플로잉을 통한 전기 접촉을 위한 땜납 범프나 터미네이션(termination);
d) 전기 접촉을 목적으로 하는 돌출 핀;
e) 하나의 다이에서 다른 다이로 정보를 전달할 수 있는 비아;
f) 리던던시 수정, 디지털 수정, 정보 엔코팅, 회로 재구성, 식별 파라메터 엔코딩, 구현 및 보안 엔코딩, 직렬화 등을 위한 퓨즈와 같은 구조;
g) 임피던스를 변경하거나 레지스터, 커패시터, 인덕터, 오실레이터와 같은 회로 요소 및/또는 다른 회로 요소의 값을 튜닝하기 위한 트림 패드;
h) 트랜스미터와 같은 광 디바이스 또는 광 계면 디바이스; 예컨대, 레이저나 LED; 및/또는 리시버;
i) 정렬 마크 및 도량형 피쳐; 및/또는
j) 열전도성 패드나 열 파이프와 같은 열 방출 피쳐
따라서, 예컨대 도 3에 도시한 바와 같은 배선을 필요로 하는 일 없이 하나의 적층형 다이가 정보를 인근의 다른 다이로 최적 전송할 수 있다.
도 4에 도시한 서브면 피쳐나 패드(136)는, 예컨대 유전재(128) 아래에 매설되지만 레이저 빔의 전달을 통해 변경 가능한 금속 또는 상 변화 퓨즈일 수 있다. 레이저로부터의 광의 파장은, 다이 재료가 이 파장에 대해 투명하도록 선택될 수 있다. 예컨대, 실리콘에 대해서는 1.3 ㎛의 파장이 사용될 수 있다. 내부 트림 패드도 또한 가능하다.
신호관(138)이 사용될 때, 이 신호관은 비아 또는 수직 알루미늄 구리 또는 텅스텐 구조로 형성될 수 있으며, 전통적인 리소그래피 기법, 재충전이 후속하거나 레이저 형성이 후속하고 이어서 재충전이 후속하는 딥 반응성 이온 에칭(deep-reactive ion etching)에 의해 형성될 수 있다.
도 5에는, 신호관이 금속 트레이스(154)이고, 에지 피쳐가 원통형 비아(156)로서 제시된 2개의 다이스(150, 152)의 레이아웃이 도시되어 있다. 이 경우에, 트레이스(154)는 에지 피쳐 비아(156)를 인접한 다이스(150, 152) 상의 각각의 회로(158, 160)에 상호 연결한다. 도 5에 도시한 다이스(150, 152)는 아직 싱귤레이션되지 않았는데, 다시 말해서 이들 다이스는 유사한 구성의 다이스 또는 많은 칩을 포함하는 재료 필드[여기에서는 웨이퍼(162)]로 제조된 보다 큰 어레이의 전체 부분이다. 실선은 싱귤레이션 후에 다이면의 에지면이 위치하는 부위를 보여준다.
여기서 방법론을 설명하는 데 있어서, 도 5와 함께 앞서 인용한 웨이퍼(162)는 싱귤레이션 동안에 노출되는 원통형 비아(156) 형태의 에지 피쳐를 갖도록 싱귤레이션되는 다이스(150, 152)와, 다른 다이스를 포함한다. 그 후, 웨이퍼(162)는 쏘잉 또는 레이저 절삭 및/또는 쏘잉, 커팅 및/또는 라우팅의 조합에 의해 처리되어 에지 피쳐, 이 경우에는 도 6 및 도 6a에서 다이(150)에 대해 도시한 바와 같은 비아(156)를 형성하고 노출시킨다. 에지 비아(156)는 이제 완전히 노출되어 설명하는 바와 같은 프로세싱을 위해 이용 가능하다.
당업자에게 명백한 바와 같이, 싱귤레이션은 통상의 쏘오를 사용한 직선 절단부에 의해 이루어지는 직선 절단에 의해 수행될 수 있다. 대안으로서, 레이저를 사용하여 절단면과 동일한 높이의 에지 피쳐를 노출시키도록 비직선 절단을 이룰 수 있다. 레이저를 사용한 비직선 싱귤레이션은 또한 돌출 에지 피쳐 또는 도 4의 패드(134)로 도시한 바와 같은 약간 오목한 에지 피쳐를 라우팅하는 데 사용될 수 있다. 레이저 절단이 후속하는 쏘오 절단도 또한 사용될 수 있다. 레이저는 또한 에지 피쳐를 노출시키도록 슬롯이나 슬라이스 또는 트림 라인을 형성하는 데에도 사용될 수 있다.
에지 피쳐를 노출시키는 다른 방식이, 피쳐를 에워싸는 유전재(128)를 제거할 수 있는 에칭이 후속하는 쏘잉 레이저 절단이나 스크라이빙(scribing)이나 브레이킹에 의해 싱귤레이션을 수행한다. 한가지 바람직한 에칭은, 금속 피쳐보다 훨씬 높은 속도로 실리콘을 제거하는 XeF2와 같은 화학물을 이용하여 수행되는 선택된 에칭이다.
선택적 에지 노출에 의한 싱귤레이션 이후에 피쳐를 에칭하기 위해 다른 구조가 추가될 수 있다. 예컨대, 에지 피쳐는 기계적 결합을 위해 도금되거나, 부동태화되거나, 납땜되거나, 재구성될 수 있다. 피쳐는 가열, 레이저, 화학적 또는 기계적 변경을 통해 재형성되고 리플로우될 수 있다. 에지 피쳐는 또한 접착제에 의해 추가될 수 있다. 이들 단계 모두는 다이스를 적층하기 전이나 적층한 후에 수행될 수 있다.
이제 도 7을 참고하면, 본 개시는 적층 기법에 관한 논의로 돌아간다. 전술한 바와 같은 에지 피쳐를 갖는 다이는, 이미 상면이나 하면 상의 다이 부착 필름을 지닌 다이를 픽업하여 이 다이를 전술한 바와 같은 정렬 단계 방식이나 계단 단계 방식으로 적층하는 것에 의해 다른 다이 또는 칩 상에 적층될 수 있다. 다음에, 다이 부착 필름은, 예컨대 지외선에 대한 노출에 의해 경화된다. 이와 유사하게, 다이 부착 필름 없이 접착제가 다이에 도포되어 적층 프로세스에서 경화될 수 있다. 에지 피쳐를 갖는 다이스 또는 칩에 관하여, 적층 프로세스 동안에 예컨대 접합재로 에지 피쳐를 가리거나 손상시키지 않도록 주의해야만 한다. 에지 피쳐를 오염시키는 것을 회피해야만 하며, 임의의 오염은 클리닝, 연마, 에칭 또는 용해와 같은 적절한 기법을 사용하여 제거되어야만 한다. 레이저 클리닝 및 부스러기 제거도 또한 사용될 수 있다. 에지 피쳐를 갖는 다이스 또는 칩은, 에지 피쳐들이 적절히 배향되도록 스택 및 접합 프로세스 동안에 정렬을 요구할 수 있다. 이것은 바람직하게는, 와이어 접합, 테스팅 또는 레이저 프로세싱과 같은 다른 프로세싱 단계를 위해 에지 피쳐에 접근하기 위해 다이스가 의도된 위치에 있도록 도 1 및 도 2에 도시한 바와 같은 기계적 위치 설정을 이용하여 실시된다. 에지 피쳐는 또한 도 1 내지 도 3에 관하여 전술한 바와 같은 전기 접속 또는 광 통신을 용이하게 하기 위해 정렬을 요구할 수 있다.
도 7에는, 다른 다이(172)의 상부에 하나의 다이(170)를 크림핑하는 것에 의한 에지 정렬에 있어서의 다른 가능성이 도시되어 있으며, 이 경우 에지 커넥터(176)가 이미 제위치에서 하부 다이(172) 상의 에지 패드(178)와 결합된다. 이러한 크림핑 프로세스는 또한 다이 부착 필름이나 접착제를 이용하는 접합에 의해 수행될 수 있다. 전기 접속부는 함께 크림핑될 수도 있고 납땜 또는 와이어 접합 기술을 이용하여 형성될 수 있는 도체일 수 있다.
에지 피쳐를 지닌 적층된 다이 및 미가공 다이는 종종 자동 취급 기술을 요구할 것이고, 이러한 기술은 에지 피쳐를 손상시키지 않도록 선택되어야만 한다. 취급 기술은 기계적 파지기, 진공 파지기와 같은 디바이스 또는 캐리어 플레이트에 대한 임시 접착을 포함할 수 있다. 파지기는 테스팅 접근을 허용하도록 또는 적절한 테스팅 인터페이스를 포함하도록 설계될 수 있다.
테스팅 또는 다른 에지 기능 퍼포먼스 단계들이 개별 칩뿐만 아니라 칩의 부분 또는 완전한 스택에 대해서 실시될 수 있다. 도 8에는, 주요 표면(182)과 4개의 에지면(184)을 갖는 단일 다이(180)가 도시되어 있다. 에지면(184) 모두가 에지 피쳐를 갖는다. 예로서, 테스트 회로(190)의 일부인 프로브(188)의 접근을 위해 좌측 둘레 에지면(183)에 패드(186)가 마련된다. 와이어 접합 목적을 위해 다른 에지면(184)에 패드(192)가 마련된다. 피쳐(194)가 다른 에지면(184) 상에 마련되고, 집속 레이저 빔(196)에 의해 수정 가능한 방식으로 구성된다. 마지막으로, 광 통신 디바이스(198, 200)가 측방 배열된 인접한 구조(206) 상의 상보적인 광 통신 디바이스(202, 204)와의 적절한 통신을 위해 다른 에지면 상에 마련된다. 따라서, 다수의 기능이 주어진 다이에 대해서 동시에 수행될 수 있다.
이제, 칩의 에지를 다른 칩의 에지와 정렬시키는 방법뿐만 아니라 부차적인 디바이스에 관하여 논의하겠다. 에지 피쳐를 레이저 빔과 정렬시키고, 와이어 접합을 수행하기 위해 에지 피쳐를 전기 프로브와 접촉시키며, 선택적으로 에지 피쳐와 통신하거나 다른 빙식으로 에지 피쳐와 상호 작용하기 위해 에제 피쳐를 정렬하는 것은 필수적이다. 정렬은, 다이의 물리적 에지에 대해 정렬시키는 것, 접합, 패드 또는 퓨즈, 다이의 에지에 위치하는 타겟 또는 기준과 같은 전용 정렬 피쳐와 같은 다이의 에지에 형성된 피쳐에 대해 정렬시키는 것, 다이의 저부 주요 표면에 위치하는 구조 또는 피쳐에 대해 정렬시키는 것, 혹은 다른 또는 인근의 부차적인 구조에 대해 정렬시키는 것에 의해 달성될 수 있다. 정렬은 정렬 절차 동안에 확인되고 수정될 수 있다. 예컨대, 전도성 또는 회로 임피던스가 테스트될 수 있고, 정렬을 정확히 하기 위해 위치 조정이 이루어질 수 있다. 정렬은 2개의 상이한 다이스의 상대 위치를 판별하는 것을 포함할 수 있고, 그 후에 다이 또는 다이 피쳐의 상대 위치를 사용하여 2개의 다이스 사이의 와이어 접합과 같은 적절한 인터페이싱을 용이하게 할 수 있다.
피쳐 위치를 판별하기 위해, 정렬은 카메라 또는 광 스캔이나 레이저 스캔을 이용하는 것을 포함할 수 있다. 머신비전 및 비전 분석 기법이 채용될 수 있다. 다수의 다이스의 위치는 단일 상으로부터 판별될 수 있다. 에지 피쳐를 포함하는 다이의 상이한 측부를 평가하고 이 다이의 상이한 측부 상에 상이하게 정렬을 수행하는 것이 필수적일 수 있다. 다이 정렬은 다이의 상이한 측부를 평가하는 것에 의해 최적화될 수 있고, 그러한 다이 상의 에지 피쳐가 배향되며, 도 8은 다양한 둘레 에지면 상의 상이한 에지 피쳐를 갖는 다이의 일례이다. 최적 배치는 다이 에지 또는 상이한 에지 상의 피쳐의 요건에 기초하여 결정될 수 있다.
도 9는 다이 피쳐들 사이에 에지 비아와 상호 접속부를 생성하는 방법에 관한 주제를 소개한다.
에지 피쳐를 포함하는 상호 접속부는 에지 상에 위치하거나, 주요 표면 상에 위치하거나, 다른 인근의 다이 회로 기판에 위치하는 다른 피쳐, 패키지 도체, 기초 칩 또는 테스트 프로브에 대한 에지 피쳐의 접합을 포함할 수 있다. 상호 접속부는 적층되거나 및/또는 측방 배열된 다이 상의 피쳐들 사이에서 일어날 수 있다.
도 9에 도시한 바와 같이, 2개의 상이한 다이(210, 212)의 에지 피쳐는 서로 직접 접촉하게 될 수 있다. 도 9에서, 대향 에지면(214, 216)을 따라 위치하는 다이(210, 212)의 에지 피쳐들은 접촉 영역(218)에서 서로 접촉하였다. 이러한 접촉 영역(218)은 상하로 위치하는 2개의 다이스뿐만 아니라 서로 나란히 위치하는 2개의 다이스 간의 통신을 제공할 수 있다. 도 10에 도시한 다이(220)와 같은 중앙 다이 상의 에지 피쳐는 중앙 다이(220) 주위로 신호를 전송하는 비아로서 기능할 수 있으며, 이에 따라 하부 다이(222)는 원한다면 중앙 다이(220)와 통신하는 일 없이 비아(226)에 의해 상부 다이(224)와 통신할 수 있다.
에지 구조의 테스팅은 적층 이전 또는 적층 이후에 실시될 수 있다. 다이스가 적절히 제조되었음을 입증하기 위해 파라메터 테스트 및 기능 테스트가 행해질 수 있다. 소자를 분류하고 빈(bin) 분배하기 위해 테스트가 사용될 수 있다. 에지 구조에 대해, 후속 테스트, 추가의 튜닝, 트리밍, 재구성, 수정, 직렬화 또는 식별이 수행될 수 있다.
에지 구조에 대한 테스팅, 튜닝 및 트리밍과 수정은 또한 패키징 프로세스 동안에 변화 및 결함을 검출 및/또는 보정하는 데 이용될 수 있다. 예컨대, 하나의 다이를 다른 다이에 적절히 결합시키도록 전기 임피던스를 튜닝하는 것이 요구될 수 있다. 패키징 효과는 에지 테스트 또는 변경을 이용하여 완화될 수 있다.
테스팅, 트리밍 및 튜닝 중 일부는, 다이가 적층되기 전에 측정되는 다이의 특성을 기초로 할 수 있다. 다이 적층 동안의 테스팅은, 다이에 균열이 발생하였는지 또는 다이가 취급 중에 보수 불가능한 손상을 입었는지를 밝힐 수 있다. 그러한 다이는 제거되고 손상되지 않은 대체물로 교체될 수 있다. 대안으로서, 이러한 다이스의 스택은 임의의 손상되지 않은 다이가 접합 또는 다른 방식으로 추가되기 전에 폐기될 수 있다. 에지 구조에 대한 테스팅은 또한 신뢰성 테스트, 번인(burn-in)의 부분으로서 및/또는 적층된 다이의 최종 테스팅 중에 이용될 수 있다.
도 1 및 도 2은 몇몇 유형의 테스팅을 수행하는 데 필요한 것을 개략적인 관점에서 보여준다. 소정 구성의 그리고 예정된 에지 피쳐 유형의 다이스를 수용하도록 된 픽스쳐가 마련된다. 상기 픽스쳐는 적절한 형상의 다이스와 에지 형상 구성을 테스트 프로브와 같은 기능 수행 디바이스와 자동 정렬시고, 이에 따라 기능 수행 디바이스는 에지 피쳐를 공간상 적절히 어드레싱한다. 그 후, 기능 수행 디바이스가 활성화될 수 있고, 즉 어드레싱되는 에지 피쳐와 기능적 관계를 형성하도록 접촉하거나 근접하도록 전진하거나 또는 필요하다면 간단히 선회된다. 필요하다면 데이터가 수집될 수 있고, 에지 피쳐에서 또는 에지 피쳐에 대해 이루어질 수 있는 실행 가능성, 작동성 및/또는 변경에 관하여 결정할 수 있다.
도면에 도시하고 전술한 실시예는 예시적인 것이며, 본 발명의 구현은 다양한 다른 구성으로 수행될 수 있다는 점이 인지될 것이다. 즉, 상술한 실시예는 본 발명을 용이하게 이해할 수 있도록 하기 위해 설명되었으며, 본 발명을 제한하는 것은 아니다. 이와 달리, 본 발명은 첨부된 청구범위의 사상 및 범주 내에 포함되는 다양한 수정 및 등가의 구성을 포괄하도록 의도되며, 첨부된 청구범위의 범주는 법규상 허용되는 한 모든 그러한 수정 및 등가의 구조를 포함하도록 가장 넓은 해석을 따라야 한다.

Claims (16)

  1. 반도체 칩의 스택의 부분인 반도체 칩에 대한 기능을 수행하는 방법으로서, 상기 반도체 칩은 주요 표면과 하나 이상의 둘레 에지면, 주요 표면과 연관된 디바이스 및 에지면과 연관된 에지 피쳐(feature)를 갖는 것인 방법에 있어서,
    상기 기능은 테스팅, 변경, 수정, 프로그래밍, 인테로게이팅(interrogating), 로딩, 튜닝 및 데이터 교환 중 하나 이상으로 구성되고,
    상기 디바이스는 회로, 회로 소자, 메모리 및 컨트롤러 중 하나 이상으로 구성되며,
    상기 에지 피쳐는 전도체, 열도체, 퓨즈, 레지스터, 커패시터, 광 에미터, 광 리시버, 테스트 패드, 접합 패드, 컨택트 핀, 방열기, 정렬 마크 및 도량형 피쳐(metrology feature) 중 하나 이상으로 이루어지고,
    상기 방법은
    (a) 에지 피쳐가 기능 수행기(function performer)에 의해 평가될 수 있도록 스택을 배치하는 단계; 및
    (b) 에지 피쳐를 통해 디바이스에 접근하도록 기능 수행기를 활성화하는 단계
    를 포함하는 것인 방법.
  2. 제1항에 있어서, 상기 기능 수행기는 테스트 프로브인 것인 방법.
  3. 제1항에 있어서, 상기 기능 수행기는 와이어 본더(wire bonder)인 것인 방법.
  4. 제1항에 있어서, 상기 기능 수행기는 레이저인 것인 방법.
  5. 제1항에 있어서, 상기 기능 수행기는 프로그래머 컨택트(programmer contact)인 것인 방법.
  6. 제1항에 있어서, 상기 기능 수행기는 트리머(trimmer)인 것인 방법.
  7. 제1항에 있어서, 상기 기능 수행기는 데이터 전송 컨택트인 것인 방법.
  8. 제1항에 있어서, 상기 기능 수행기는 광 트랜스미터인 것인 방법.
  9. 제1항에 있어서, 상기 반도체 칩에는 디바이스를 에지 피쳐에 접속시키는 신호관이 더 마련되는 것인 방법.
  10. 제9항에 있어서, 상기 신호관은 전도체, 열도체 및/또는 광 도체 중 하나 이상인 것인 방법.
  11. 적어도 하나의 회로 디바이스를 포함하는 유전체를 포함하는 유형의 집적 회로 칩을 테스팅하는 방법으로서, 상기 집적 회로 칩은 주요 표면과 적어도 하나의 둘레 에지면을 갖고, 적어도 하나의 프로브 패드가 상기 둘레 에지면과 연관되고, 회로 디바이스에 전기 접속되는 것인 방법에 있어서,
    테스트 프로브를 테스트 패드와 접촉시키는 단계; 및
    테스트 프로브와 테스트 패드의 접촉으로부터 얻어진 데이터를 생성하는 단계
    를 포함하는 방법.
  12. 주요 표면과 적어도 하나의 둘레 에지면을 갖는 유전체를 포함하는 유형의 집적 회로 칩 상의 전기 회로를 튜닝하거나 다른 방식으로 변경하는 방법으로서, 상기 전기 회로는 적어도 상기 주요 표면과 연관되고, 상기 집적 회로 칩은 에지면 상의 변경 가능한 회로 소자를 더 포함하며, 신호관에 의해 전기 회로에 접속되는 것인 방법에 있어서,
    외부 디바이스가 소자를 어드레싱할 수 있도록 집적 회로를 픽스쳐(fixture)에 장착하는 단계; 및
    둘레 에지면 상의 소자를 변경하기 위해 외부 디바이스를 작동시키는 단계
    를 포함하는 방법.
  13. 제1 및 제2 적층형 집적 회로 칩을 포함하는 3차원 반도체 디바이스로서, 각각의 상기 집적 회로 칩은 유전재 본체로 이루어지고 주요 표면과 적어도 하나의 둘레 에지면을 가지며, 상기 집적 회로 칩들 중 적어도 하나는 주요 표면 상에 배치되고 스택에 있는 다른 집적 회로 칩의 주요 표면과 중첩되는 전기 회로를 포함하며, 적어도 하나의 상기 집적 회로 칩은 집적 회로 칩의 둘레 에지면에 배치되고 칩의 주요 표면 상의 회로에 접속되는 도체를 포함하며,
    적어도 상기 하나의 집적 회로 칩 상의 전기 회로는 테스트 패드와 접촉하는 테스트 프로브에 의해 테스트 가능한 것인 3차원 반도체 디바이스.
  14. 3차원 어레이로 다른 유사한 집적 회로 칩과 적층되고, 적층된 어레이에 있는 상태에서 테스트되도록 된 집적 회로 칩의 제조 방법에 있어서,
    (a) 집적 회로 칩 상에 또는 집적 회로 칩 내에 회로를 형성하는 단계;
    (b) 칩의 둘레 에지면 상에 테스트 패드를 배치하는 단계; 및
    (c) 테스트 패드를 집적 회로 칩 상의 또는 집적 회로 칩 내의 전기 회로에 전기 접속시키는 단계
    를 포함하는 집적 회로 칩의 제조 방법.
  15. 복수 개의 개별 반도체 다이스(dice)를 포함하는 3차원 반도체 칩 스택의 제조 방법에 있어서,
    유전재로 반도체 다이스의 2차원 어레이를 구성하는 단계로서, 각각의 다이는 노출된 주요 표면, 이 주요 표면과 연관되는 디바이스, 적어도 하나의 매립된 에지 피쳐 및 상기 디바이스를 매립된 에지 피쳐와 상호 접속시키는 신호관을 구비하는 것인 단계;
    둘레 에지면을 형성하고 상기 매립된 에지 피쳐를 노출시키도록 다이스를 싱귤레이션하는 단계; 및
    적어도 일부 주요 표면을 노출시키지 않도록 스택을 다이스에 조합하는 단계
    를 포함하는 3차원 반도체 칩 스택의 제조 방법.
  16. 반도체 칩의 스택에 위치하는 집적 회로 칩 상의 디바이스를 테스팅하는 방법으로서, 각각의 칩은 하나 이상의 집적 회로 디바이스를 위한 주요 장착면, 주요 표면과 교차하는 적어도 하나의 둘레 에지면 및 에지면 상에 있고 디바이스를 주요 표면에 전기 접속시키는 테스트 프로브 접촉 패드를 포함하는 것인 방법에 있어서,
    패드와 테스트 프로브를 정렬시키도록 테스트 픽스쳐에 스택을 배치하는 단계; 및
    테스트 프로브가 패드와 접촉하게 되도록 하는 단계
    를 포함하는 방법.
KR1020137016916A 2010-11-30 2011-10-27 에지 피쳐를 지닌 적층형 반도체 칩과 그 제조 및 처리 방법 KR20140018854A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/956,030 US20120133381A1 (en) 2010-11-30 2010-11-30 Stackable semiconductor chip with edge features and methods of fabricating and processing same
US12/956,030 2010-11-30
PCT/US2011/058030 WO2012074636A1 (en) 2010-11-30 2011-10-27 Stackable semiconductor chip with edge features and methods of fabricating and processing same

Publications (1)

Publication Number Publication Date
KR20140018854A true KR20140018854A (ko) 2014-02-13

Family

ID=46126192

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137016916A KR20140018854A (ko) 2010-11-30 2011-10-27 에지 피쳐를 지닌 적층형 반도체 칩과 그 제조 및 처리 방법

Country Status (6)

Country Link
US (1) US20120133381A1 (ko)
JP (1) JP2013546190A (ko)
KR (1) KR20140018854A (ko)
CN (1) CN103229296A (ko)
TW (1) TW201246485A (ko)
WO (1) WO2012074636A1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120105828A (ko) * 2011-03-16 2012-09-26 삼성전자주식회사 반도체 발광다이오드 칩, 그 제조방법 및 품질관리방법
CN103650134B (zh) * 2011-10-20 2017-08-25 松下电器产业株式会社 半导体装置
US9748214B2 (en) 2011-10-21 2017-08-29 Santa Barbara Infrared, Inc. Techniques for tiling arrays of pixel elements and fabricating hybridized tiles
WO2013059757A1 (en) 2011-10-21 2013-04-25 Santa Barbara Infrared, Inc. Techniques for tiling arrays of pixel elements
TWI483378B (zh) * 2013-01-04 2015-05-01 Tsai Yu Huang 三維晶片堆疊結構
CN103246553B (zh) * 2013-04-09 2016-12-28 北京兆易创新科技股份有限公司 一种增强型Flash芯片和一种芯片封装方法
CN103247612B (zh) 2013-04-09 2015-09-23 北京兆易创新科技股份有限公司 一种增强型flash芯片和一种芯片封装方法
US9418974B2 (en) 2014-04-29 2016-08-16 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
US9613994B2 (en) * 2014-07-16 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitance device in a stacked scheme and methods of forming the same
TWI621229B (zh) * 2015-04-27 2018-04-11 精材科技股份有限公司 晶片封裝體及其製造方法
TWI600125B (zh) * 2015-05-01 2017-09-21 精材科技股份有限公司 晶片封裝體及其製造方法
US10332899B2 (en) * 2017-09-29 2019-06-25 Intel Corporation 3D package having edge-aligned die stack with direct inter-die wire connections
US20210069793A1 (en) * 2018-01-31 2021-03-11 Panasonic Intellectual Property Management Co., Ltd. Method for manufacturing three-dimensional shaped object
US10700028B2 (en) 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
CN108470728B (zh) * 2018-03-13 2020-03-31 西安交通大学 同时兼容电学测试和光学互联的焊盘结构及其测试方法
US10692841B2 (en) * 2018-06-27 2020-06-23 Micron Technology, Inc. Semiconductor devices having through-stack interconnects for facilitating connectivity testing
US10665581B1 (en) 2019-01-23 2020-05-26 Sandisk Technologies Llc Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US11031308B2 (en) * 2019-05-30 2021-06-08 Sandisk Technologies Llc Connectivity detection for wafer-to-wafer alignment and bonding
JP2021052029A (ja) * 2019-09-20 2021-04-01 キオクシア株式会社 半導体装置
JP2021135178A (ja) * 2020-02-27 2021-09-13 セイコーエプソン株式会社 半導体装置
US20220137120A1 (en) * 2020-10-29 2022-05-05 Mellanox Technologies, Ltd. System and method for testing optical receivers

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09191162A (ja) * 1995-12-29 1997-07-22 Hewlett Packard Co <Hp> 回路基板アセンブリの試験装置および試験方法
US6034438A (en) * 1996-10-18 2000-03-07 The Regents Of The University Of California L-connect routing of die surface pads to the die edge for stacking in a 3D array
JP2000057120A (ja) * 1998-08-05 2000-02-25 Nec Corp Ｅｅｐｒｏｍ内蔵ワンチップマイクロコンピュータ
US6323060B1 (en) * 1999-05-05 2001-11-27 Dense-Pac Microsystems, Inc. Stackable flex circuit IC package and method of making same
JP2001196529A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体装置及びその配線方法
KR20010073946A (ko) * 2000-01-24 2001-08-03 윤종용 딤플 방식의 측면 패드가 구비된 반도체 소자 및 그제조방법
US6564115B1 (en) * 2000-02-01 2003-05-13 Texas Instruments Incorporated Combined system, method and apparatus for wire bonding and testing
JP4063206B2 (ja) * 2003-12-03 2008-03-19 株式会社デンソー 半導体製造方法
DE102005030465B4 (de) * 2005-06-28 2007-12-20 Infineon Technologies Ag Halbleiterstapelblock mit Halbleiterchips und Verfahren zur Herstellung desselben
US8581380B2 (en) * 2006-07-10 2013-11-12 Stats Chippac Ltd. Integrated circuit packaging system with ultra-thin die
DE102007009878B4 (de) * 2007-02-28 2008-11-27 Qimonda Ag Vorrichtung und Verfahren zum Durchführen eines Tests von Halbleiter-Bauelementen mit optischer Schnittstelle
CN101626015B (zh) * 2008-07-11 2011-11-30 南茂科技股份有限公司 封装结构及其形成、量产方法与芯片堆叠结构
US7973310B2 (en) * 2008-07-11 2011-07-05 Chipmos Technologies Inc. Semiconductor package structure and method for manufacturing the same

Also Published As

Publication number Publication date
TW201246485A (en) 2012-11-16
WO2012074636A1 (en) 2012-06-07
JP2013546190A (ja) 2013-12-26
CN103229296A (zh) 2013-07-31
US20120133381A1 (en) 2012-05-31

Similar Documents

Publication Publication Date Title
KR20140018854A (ko) 에지 피쳐를 지닌 적층형 반도체 칩과 그 제조 및 처리 방법
US8461673B2 (en) Edge connect wafer level stacking
JP4602715B2 (ja) チップスタックパッケージとその製造方法
US8043895B2 (en) Method of fabricating stacked assembly including plurality of stacked microelectronic elements
TWI418001B (zh) 半導體封裝結構及其製造方法
US20130052760A1 (en) Method of inspecting and manufacturing a stack chip package
JP6061937B2 (ja) 積層された超小型電子装置を有する超小型電子パッケージ及びその製造方法
KR20100047880A (ko) 후처리 패드 연장부를 갖는 재구성 와이퍼 스택 패키징화
US3739232A (en) Interconnected electrical circuit board assembly and method of fabrication
US8203215B2 (en) Layered chip package and method of manufacturing same
US8421243B2 (en) Layered chip package and method of manufacturing same
KR20010022384A (ko) 칩 상의 도전성 에폭시 플립-칩
JP2002158312A (ja) ３次元実装用半導体パッケージ、その製造方法、および半導体装置
CN101859716A (zh) 半导体装置及其制造方法以及包括该半导体装置的系统
US8587125B2 (en) Method of manufacturing layered chip package
US8203216B2 (en) Layered chip package and method of manufacturing same
US10325881B2 (en) Vertical semiconductor device having a stacked die block
CN103021888B (zh) 用于制造包括高可靠性晶粒底填充的集成电路系统的方法
CN103579171B (zh) 半导体封装件及其制造方法
US8298862B2 (en) Method of manufacturing layered chip package
US8653639B2 (en) Layered chip package and method of manufacturing same
KR102033851B1 (ko) 각도를 이루는 다이 반도체 장치
TWI473189B (zh) 已單離晶粒堆疊封裝件之晶圓級測試方法
US7745234B2 (en) Method for reclaiming semiconductor package
JPH10303151A (ja) 電子部品の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid