KR20140005875A - 반도체 도너로부터 분리된 층을 사용하여 광전자 디바이스를 제조하는 방법 및 그것에 의해 제조된 디바이스 - Google Patents

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Abstract

자연적인 및/또는 제조된 박판형 반도체 도너로부터 유리된 층들로부터 제조된 기능적인 요소를 포함하는 광전자 디바이스를 제조하는 방법이 제공된다. 1 실시예에 있어서, 도너가 제공되며, 층은 상기 도너로부터 분리되며, 층은 그 기능적인 요소로서 광전자 디바이스에 합체된다. 분리된 층의 두께는 기능적인 요소의 기능성에 적합하도록 필요 시 조절된다. 분리된 층을 사용하여 제조될 수 있는 기능적인 요소의 예는 그 중에서도 p-n 접합, 쇼트키 접합, PIN 접합, 제한 층을 포함한다. 분리된 층을 합체할 수 있는 광전자 디바이스의 예는 그 중에서도 LED, 레이저 다이오드, MOSFET 트랜지스터, 및 MISFET 트랜지스터를 포함한다.

Description

반도체 도너로부터 분리된 층을 사용하여 광전자 디바이스를 제조하는 방법 및 그것에 의해 제조된 디바이스{METHODS OF FABRICATING OPTOELECTRONIC DEVICES USING LAYERS DETACHED FROM SEMICONDUCTOR DONORS AND DEVICES MADE THEREBY}
본 발명은 그 전체가 여기에 참조인용된 2010년 9월 10일자로 출원된 미국 가특허출원 제61/403,041호 및 11월 3일자로 출원된 제61/456,152호의 우선권의 이점을 청구한다.
본 발명은 일반적으로 광전자 디바이스의 필드(field)에 관한 것이다. 특히, 본 발명은 반도체 도너(donor)로부터 분리된 층을 사용하여 광전자(optoelectronic) 디바이스를 제조하는 방법 및 그것에 의해 제조된 디바이스에 관한 것이다.
광전자 디바이스, 예를 들어 p-n 접합 기반 디바이스는 광범위한 적용을 가지며, 전형적으로 종래의 반도체-층-성장/증착(deposition) 기술을 사용하여 제조된다. 발광 다이오드(LED) 및 레이저 다이오드와 같은 일부 p-n 접합 기반 디바이스는 광을 방출하도록 특수하게 설계된다. LED 로부터 방출된 광은 접합부(junction) 내로 주입(inject)된 포지티브 및 네거티브 전하(charge) 캐리어(carrier)의 재결합(recombination)에 의해 발성된다. LED 로부터 방출된 광의 색깔은 원하는 밴드 갭(band gap)을 갖는 접합 재료를 선택함으로써 미리 결정될 수 있다. 상기 밴드 갭은 에너지를 한정(define)하며, 따라서 방출된 광의 파장(즉, 색깔)을 한정한다. 다른 광전자 디바이스는 관련된 개념으로 작동하며, PIN 접합, MOSFET 트랜지스터, MISFET 트랜지스터를 포함하는 많은 타입들의 접합부 및 아키텍쳐(architecture)와 다른 많은 것들을 포함한다.
1 실시에 있어서, 본 발명은 전자 및/또는 광전자 디바이스를 제조하는 방법에 관한 것이다. 상기 방법은 분리 가능한 층을 갖는 반도체 도너를 제공하는 단계, 상기 도너로부터 상기 분리 가능한 층을 유리(liberate)시키는 단계, 및 광전자 디바이스의 전기적으로 기능적인 요소로서 상기 광전자 디바이스와 상기 분리 가능한 층을 합체(incorporate)하는 단계를 포함한다.
다른 실시에 있어서, 본 발명은 전기적으로 기능적인 요소를 갖는 광전자 디바이스를 제조하는 방법에 관한 것이다. 상기 방법은 결정질(crystalline) 반도체 층을 갖는 도너를 제공하는 단계, 상기 도너로부터 결정질 반도체 층을 유리시키는 단계, 광전기적으로 기능적인 요소로서 상기 광전자 디바이스에 상기 결정질 반도체 층을 합체하는 단계, 및 광전기적으로 기능적인 요소의 광전기적 기능에 기초하여 미리 결정된 두께를 상기 광전기적으로 기능적인 요소에 제공하는 단계를 포함하며, 상기 도너는 결정질 반도체 층이 거기로부터 유리되도록 형성된다.
또 다른 실시에 있어서, 본 발명은 광전자 디바이스에 관한 것이다. 상기 디바이스는 광전자 디바이스를 전기 회로에 연결하도록 설계 및 형성된 제1전기 접촉부, 광전자 디바이스를 전기 회로에 연결하도록 설계 및 형성된 제2전기 접촉부, 및 상기 분리된 반도체 층의 도너로부터 분리된 반도체 층을 포함하는 전기적으로 기능적인 요소를 포함한다.
본 발명을 도시하기 위해, 도면은 본 발명의 하나 이상의 실시예들의 면(aspect)을 도시한다. 그러나, 본 발명은 도면에 도시된 정확한 배치 및 수단(instrumentality)에 제한되지 않음을 인식해야 한다.
도1은 광전자적으로 기능적인 요소로서 결정질 반도체 층을 갖는 광전자 디바이스를 제조하는 예시적인 방법의 흐름도.
도2는 박판형(lamellar) 도너의 구조 및 제조된 박판형 도너를 개략적으로 도시한 도면.
도3은 박판형 도너를 형성하기 위해 기판(substrate)상의 재료의 증착을 개략적으로 도시한 도면.
도4는 재료의 밴드 갭과 두께 사이의 관계를 도시한 도면.
도5는 300 Å 이하, 특히 100 Å 이하의 적어도 하나의 치수를 갖는 재료를 위해 재료의 치수와 재료의 밴드 갭 사이의 관계를 추가로 도시한 도면.
도6은 디바이스의 전기적으로 기능적인 요소로서 그 내부에 합체된 분리된 층을 갖는 디바이스를 포함하는 회로의 예시적인 실시예를 도시한 도면.
도7은 본 발명에 따라 p-n 접합 기반 디바이스를 제조하는 예시적인 방법의 흐름도.
도8a-8g는 도7의 방법의 여러 단계들을 도시한 도면.
도9는 양자제한(quantum confinement) 층을 갖는 광전자 디바이스를 제조하는 예시적인 방법의 흐름도.
도10a-10k는 도9의 방법의 여러 단계들을 도시한 도면.
도11-17은 본 발명의 교시에 따라 제조된 디바이스의 예들을 도시한 도면.
본 발명은 부분적으로는 박판형 반도체 도너로부터 층을 분리시킴으로써 또한 디바이스의 전기적으로 기능적인 요소로서 상기 분리된 층을 디바이스에 합체시킴으로써 제조되는 기능적인 광전자 디바이스를 서술하고 있다. 여기에 사용되는 바와 같이, "기능적인 요소"라는 용어는 전기 및/또는 전자기 자극(stimulation)을 받을 때 기본적인 전기 또는 광전기 기능을 제공하는 전기 또는 광전기 회로 요소를 지칭한다. 또한, "박판형 재료", "박판형 반도체 도너" 등과 같은 용어들은 본질적으로 박판형 재료 뿐만 아니라 그 행위에 있어서 박판형이 되도록 제조되는 재료도 포함한다. 제조된 박판형 재료의 여러 예들이 하기에 서술된다. 또한, 본 발명의 교시는 실질적으로 임의의 전자, 광학, 광전자, 또는 전자발광(electro-luminescent) 디바이스에 적용할 수 있다. 박판형 반도체 도너로부터 제조된 기능적인 요소들을 사용하는 많은 예시적인 디바이스가 하기에 상세히 서술된다. 그러나, 본 기술분야의 숙련자라면 인식하는 바와 같이, 도시된 예시적인 디바이스는 여기에 서술된 교시를 사용할 수 있는 디바이스의 단지 작은 선택에 지나지 않는다. 다른 전기 및 광전기 기능적인 반도체 요소의 추가적인 예는 2010년 11월 3일자 출원되고 발명의 명칭이 "LED 및 다른 광전자 디바이스를 제조하는 방법 및 신규한 재료"인 미국 가특허출원 제61/456,152호(이하, '152 특허출원')의 78 페이지에 게재되어 있으며, 여기에 참조인용된다.
도면에 있어서, 도1은 디바이스의 전기적으로 기능적인 요소로서 분리된 박판형 반도체 층을 갖는 하나 이상의 광전자 디바이스를 제조하는 단계와 상기 제조된 디바이스(들)를 전기 회로에 합체하는 예시적인 방법(100)을 도시하고 있다. 하이 레벨(high level)에서, 그 광전자 특성을 위해 선택된 박판형 반도체 도너를 제공함으로써 단계(105)에서 방법(100)이 시작한다. "광전자"라는 용어는 본 발명의 전체(throughout)에서 사용되고 있지만, 이 용어의 의미는 도너 및/또는 상기 도너로부터 분리된 층의 광학, 전자, 및/또는 광전자 특성을 넓게 포함한다는 것을 인식해야 한다. 도너의 선택을 안내할 수 있는 광전자 특성의 예는 밴드 갭, 저항률(resistivity), 전도율(conductivity), 전자발광 효율, 흡수(absorption) 계수, 및 흡수 온셋(onset)을 포함한다. 이 선택을 추가로 안내할 수 있는 다른 인자(factor)는 격자 상수(lattice constant), 박판 두께와 같은 물리적 특성 및 화학 조성(composition)을 포함한다. 그러나, 상술한 이들 인자들은 엄격하게 적용될 필요는 없다. 도너의 선택에 영향을 끼칠 수 있는 다른 인자들은 양자제한 층 내에 도너를 제조하고, 상기 도너를 적층식으로(epitaxially) 증착하고, 제공된 전위(dislocation) 또는 입자(grain) 경계의 개수와 밀도를 감소시키는 능력과 또한 본 기술분야의 숙련자에게 잘 알려진 다른 인자들을 포함한다. 본 기술분야의 숙련자에게 알려된 이들 추가적인 기준(criteria)들 및 다른 것들은 박판형 반도체 도너를 선택하도록 사용될 수 있다.
이 전체 서술을 읽음으로써 명백한 바와 같이, 선택된 도너는 많은 형태(morphology)들 중 임의의 하나를 가질 수 있다. 예를 들어, 도너는 명확하게 서술되지 않은 다른 형태들 중에서 단결정(single crystal), 폴리결정질, 마이크로 결정질, 나노 결정질, 텍스처형(textured)일 수 있다. 일부 실시예에 있어서, 반도체 도너는 다수의 박판 및 그 각각이 "갤러리(gallery)"로 지칭되는 다수의 박판 사이 공간을 갖는 박판형 도너일 수 있다. 도2는 4개의 박판(204A-204D) 및 3개의 갤러리(208A-208C)를 갖는 도너(200)를 도시하고 있다. 그러나, 본 기술분야의 숙련자라면 선택된 도너는 4개의 박판 및 3개의 갤러리 보다 적거나(전형적으로는 많은) 또는 많을 수 있음을 이해할 것이다. 하기에 상세히 서술되는 바와 같이, 박판형 도너(200)는 박판형과 같은 층상(layered) 구조를 채택하기 위한 프로세싱을 요구하는 재료 뿐만 아니라 본질적으로 박판형인 재료를 포함하는 임의의 광범위한 재료일 수 있다. 예를 들어, 도3은 대용(surrogate) 기판(308)상에 분리 가능한 층(304)을 증착함으로써 형성된 제조된 도너(300)를 도시하고 있다. 도2 및 도3은 하기에 더욱 상세히 서술된다.
도1에 있어서, 예를 들어 상술한 기준들과 또한 특정하지는 않았지만 본 기술분야의 숙련자에 의해 예상되는 다른 기준들에 기초하여 단계(105)에서 박판형 반도체 도너를 선택한 후, 방법(100)은 하나 이상의 광전자 디바이스들이 제조되는 메타-단계(meta-step)(110)로 진행한다. 이 실시예에 있어서, 메타-단계(110)는 선택된 도너로부터 층을 분리하는 단계(115), 상기 분리 가능한 층을 광전자 디바이스(들)에 합체하는 단계(120), 및 분리된 층의 두께를 수정하는 단계(125)를 포함한다. 단계(115, 120, 125)는 임의의 특정한 순서로 도시되지 않았음을 인식해야 한다. 이 전체 설명을 읽은 후 명백해지는 바와 같이, 그것은 제조되는 광전자 디바이스(들)의 타입 뿐만 아니라 사용된 특정한 재료 및 기술에 따라 단계(115, 120, 125)가 상이한 순서로 수행되기 때문이다. 단계(115, 120, 125)는 일반적으로 바로 아래에 서술되었으며 그 후 여러개의 특정한 실시예로 예시되었다.
메타-단계(110) 내의 하나의 가능한 시작 지점은 단계(115)이다. 단계(115)에서, 박판형 반도체 도너로부터 적어도 하나의 층이 분리된다. 도너의 초기 치수, 그것으로부터 분리된 제1층의 치수, 및 제1층의 분리 후 남아있는 도너의 양에 따라, 단계(115)를 반복함으로써 적어도 하나의 층이 도너로부터 선택적으로 분리될 수 있다. 이 단계에서 도너로부터 층을 분리하는 것은 많은 기술들 중 임의의 하나를 사용하여 달성될 수 있다. 예를 들어, 층은 클리빙(cleaving)에 의해 도너로부터 분리될 수 있다. 클리빙은 갤러리와 일치할 수 있는 그 벽개면(cleavage plane)들 중 선택된 하나를 따라 층을 제거한다. 클리빙은, 예를 들어 스크라이빙(scribing) 또는 갤러리의 평면에 크랙(crack)을 도입함으로써 시작될 수 있다. 상기 크랙은 예를 들어 크랙의 평면과 수직한 적어도 하나의 인장(tensile) 성분 또는 전단 응력 성분을 갖는 응력을 상기 크랙의 평면 내에 적용함으로써 전파될 수 있다. 그 후, 크랙은 갤러리 내로 쉽게 전달되어, 약한 박판 사이 결합(bond)을 분열(splitter)시킨다. 본 발명에 의한 추가적인 서술을 필요로 하지 않는 다른 클리빙, 크랙 개시, 및 크랙 전파 기술들은 충분히 변할 수 있고 또한 본 기술분야의 숙련자에게 잘 알려져 있다.
단계(115)의 설명 이후로 진행하기 전에, 클리빙의 일부 이점이 소개된다. 예를 들어, 클리빙의 하나의 이점은 충분한 정밀도로 수행되었을 때 단지 몇개의 박판 두께인 분리된 층을 생산할 수 있다는 점이다. 충분히 적은 박판을 가지며 따라서 충분히 얇은 층은 기능적인 요소로서 광전자 디바이스에 합체되었을 때 양자제한 층으로서 작용할 수 있다. 양자제한 층의 예시적인 적용이 도9 및 도10a-10k 의 내용으로 하기에 서술된다. 또한, 클리빙이 자연적인 벽개면을 따라 층을 분리할 수 있기 때문에, 박판의 표면을 형성하는 원자면과 실질적으로 일치하는 벽개면들은 극도로 평활할 수 있다.
택일적으로, 단계(115)는 클리빙 이외의 방법에 의해 달성될 수 있다. 단계(115)의 예시적인 1 실시예에 있어서, 박판형 반도체 도너는 기판에 부착될 수 있다. 그 후, 이 기판은 도너로부터 원하는 두께의 층을 박피(peel)하는데 사용될 수 있다. 선택적으로, 대략적으로 미리 결정된 위치에서 크랙을 시작하고 대략적으로 미리 결정된 두께의 층을 생산하기 위해, 이 박피는 위에 서술한 바와 같이 도너에 크랙을 먼저 도입함으로써 촉진될 수 있다. 위에 서술한 클리빙 및 박피 기술과 함께, 단계(115)는 톱질(sawing), 레이저 스크라이빙, 압력 유체 절단(cutting), 열 유도 응력 파쇄(fracturing), 마이크로톰(microtome), 울트라마이크로톰(ultramicrotome), 울트라톰(ultratome), 진공 또는 층간 삽입(intercalatin)에 의한 박리(exfoliation)를 포함하는 다른 기술들(그러나, 이에 제한되지 않는다) 및 본 기술분야의 숙련자에게 알려진 다른 기술들에 의해 달성될 수 있다. 추가적인 클리빙 기술은 여기에 참조인용된 '152 특허출원의 23-28 페이지에 게재된 기술들의 리스트로부터 선택될 수 있다.
메타-단계(110) 내의 다른 단계인 단계(120)에 있어서, 분리된 층은 기능적인 요소로서 광전자 디바이스에 합체된다. 기본적으로, 층이 합체될 수 있는 디바이스의 타입에는 제한이 없다. 예를 들어, 분리된 층은 LED, 레이저 다이오드, FET, PIN 접합, 또는 임의의 많은 다른 광전자 디바이스에 합체될 수 있다. 또한, 층이 사용될 수 있는 기능적인 요소의 타입에도 제한이 없다. 예를 들어, 층은 기능적인 요소의 다른 타입들 중에서 p-n 접합부의 한쪽으로서 또는 그 일부분으로서, 양자제한 층, 또는 발광층으로서 사용될 수 있다. 본 기술분야의 숙련자라면 이들은 예들의 제한적인 선택에 불과하며 분리된 층은 임의의 디바이스 및 임의의 기능적인 층에 적용될 수 있음을 인식할 것이다. 명확하게 나타내지 않은 다른 디바이스에 여기에 서술된 교시가 적용될 수 있더라도, 이들 예시적인 디바이스의 일부의 작은 선택이 본 발명에 제공된다.
광전자 디바이스의 원하는 기능성에 필요하기 때문에, 단계(125)는 분리된 층에 미리 결정된 두께를 제공하는 단계를 포함한다. 단계(125)에 있어서, 재료를 추가 또는 제거함으로써, 하나 이상의 물리적 및/또는 광전기 설계 기준에 부합하도록 선택된 대략적인 미리 결정된 두께를 층에 제공함으로써, 층의 두께가 수정될 수 있다. 이 대략적인 미리 결정된 두께는 명확하게 언급하지는 않지만 본 기술분야의 숙련자에게 잘 알려진 다른 기술 뿐만 아니라 아래에 서술되는 기술을 사용하여 달성될 수 있다. 일부 예시적인 기술을 상세히 서술하기 전에, 이들 기술은 일반적으로 2개의 넓은 범주, 층의 두께를 증가시키는데 사용되는 기술 및 층의 두께를 감소시키는데 사용된 기술에 속하는 것임을 인식해야 한다.
만일 분리된 층이 너무 얇아서 설계 기준(들)에 부합할 수 없다면, 다수의 잘 알려진 기술을 사용하여 재료를 추가함으로써 그 두께가 증가될 수 있다. 이들 기술은 화학 기상 증착, 스퍼터링, 또는 결정질 또는 비결정질 재료 성장을 위해 사용되는 다른 기술을 포함하지만, 그러나 이에 제한되지 않는다. 층에 재료를 추가하는 다른 수단은 본 기술분야의 숙련자에게 잘 알려져 있으며 본 발명에서는 추가로 서술될 필요가 없다. 사용되는 기술을 결정할 수 있는 하나의 추가적인 인자는 추가 재료가 동질 적층적(homo-epitaxial)인지 또는 이질 적층적(hetero-epitaxial)인지에 따른다. 이 추가적인 인자는 선택적으로 사용될 수 있지만, 숙련자라면 본 발명의 교시로부터의 일탈 없이 증착 기술을 결정하는데 다른 많은 인자들이 사용될 수 있음을 인식할 것이다.
또한, 단계(125)에서 추가적인 재료를 증착한 후, 결정질 또는 비결정질,동질 적층적 또는 이질 적층적, 또는 임의의 다른 특징이 언급되지 않더라도, 입자 구조를 변화시킴으로써 층이 추가로 수정될 수 있다. 입자 구조의 변화는 층의 광전자 특성을 변화시킬 수 있다. 예를 들어, 입자 크기를 증가시키기 위해 층을 어닐링(annealing)하는 것은 전하(charge) 캐리어 유동성과 상기 전하 캐리어 유동성에 따른 디바이스 성능의 그 면들을 증가시킨다. 입자 구조를 수정하는데 사용된 예시적인 기술은 급속 열 어닐링, 로(furnace) 어닐링, 아르곤 이온 레이저 어닐링, 금속 유도된 결정화, 존 용융 재결정(zone melt recrystallization), 및 본 기술분야에 잘 알려진 다른 입자 수정 기술들을 포함한다. 층 두께를 증가시키기 위한 추가적인 기술은 여기에 참조인용된 '152 특허의 29페이지에 게재된 기술들의 리스트로부터 선택될 수 있다.
만일 단계(125)에서 분리된 층이 너무 두꺼워서 설계 기준(들)에 부합할 수 없다면, 재료 제거의 예시적인 기술은 단계(115)에서 프로세스에 이미 사용된 분리 방법의 반복, 본래의 벽개면 또는 다른 연약부(weakness)의 평면을 따른 클리빙, 습식 화학 에칭, 반응 이온 에칭, 또는 플라즈마 에칭을 포함하지만, 그러나 이에 제한되지 않는다. 본 발명의 교시로부터의 일탈 없이 기능적인 요소의 원하는 두께를 달성하도록 본 기술분야에 잘 알려진 이들 및 다른 재료 제거 기술들이 적용될 수 있다. 층 두께를 감소시키기 위한 추가적인 기술은 여기에 참조인용된 '152 특허의 28페이지에 게재된 기술들의 리스트로부터 선택될 수 있다.
밴드 갭이 증가하는 실제 두께가 층의 조성에 따라 100 nm 내지 10 nm 이하로 변할 수 있더라도, 분리된 층의 두께와 관련되고 또한 메타-단계(110)의 모든 단계들에 적용할 수 있는 하나의 특징은 층을 약 100 nm 이하로, 일부 경우에는 약 10 nm 이하로 얇게 함으로써 층을 형성하는 재료의 본래의 밴드 갭 위로 층의 밴드 갭을 증가시키는 능력이다. 예를 들어, 일부 재료를 위해, 분리된 층의 두께를 50 nm 이하로 조절하는 것은 원하는 밴드 갭 조절을 달성하기에 충분할 것이지만, 반면에 다른 재료는 약 30 nm 이하의 두께로의 조절을 요구할 수 있다. 따라서, 사용된 방법과 관계없이, 층의 밴드 갭을 조절하여 디바이스의 원하는 광전자 특성에 추가로 부합하기 위해, 단계들(115, 120, 125)이 단독으로 또는 조합하여 사용될 수 있다. 이 특징은 도4 및 5의 내용으로 하기에 더욱 상세히 서술된다.
단계(115, 120, 125)의 상술한 소개는 이들 단계에 특정한 순서를 부여하는 것을 의미하지는 않는다. 예를 들어, 단계(115)에서 도너로부터 층이 분리될 수 있으며, 단계(125)에서 그 두께가 수정될 수 있으며, 단계(120)에서 디바이스에 합체될 수 있다. 다른 예에 있어서, 미리 결정된 두께를 제공하는 단계(125)가 먼저 수행되고, 이어서 단계(120)가, 그 후 단계(115)가 수행된다. 또한, 단계들(115, 120, 125) 중 하나는 서로 동시에 수행될 수 있다. 예를 들어, 만일 도너로부터 층을 유리시키는 단계(115)가 그 원하는 값인 층의 두께로 나타나면, 그 후 미리 결정된 두께를 제공하는 단계(125)가 상기 유리 단계에 기본적으로 포함된다. 인식할 수 있는 바와 같이, 본 발명의 교시로부터의 일탈 없이 메타-단계(110)의 다른 순서도 가능하다.
메타-단계(110) 내의 또는 후의 임의의 지점에서 또한 단계(115, 120, 125)와 관련된 임의의 지점에서, 조절 전, 조절 중, 또는 조절 후 분리된 층의 두께를 측정하는 것이 바람직할 수 있다. 분리된 층의 두께는 눈금이 새겨진(graduated) 캘리퍼 또는 마이크로미터와 같은 기계적 수단 또는 다른 수단에 의해 측정될 수 있다. 이들 수단은 광학 편광해석법(ellipsometry), 다른 광학 기술, 음파(sonic) 기술, 및 본 기술분야의 숙련자에게 잘 알려진 다른 직접 및 간접 측정 방법을 포함한다. 이 광학 측정의 완료에 따라, 위에 서술한 임의의 기술을 사용하여 두께가 추가로 감소 또는 증가될 수 있다.
도1에 있어서, 메타-단계(110)의 완료 후, 결과적인 디바이스(들)는 단계(130)에서 전기 회로에 합체된다. 도6은 이를 개략적으로 도시하고 있으며, 메타-단계(110)에서 제조된 디바이스(600)는 이 예에서 배터리(608)를 포함하는 전기 회로(604)에 합체된다. 물론, 본 기술분야의 숙련자라면 도6은 과도하게(hyper) 단순화되었으며 또한 실제 회로들은 전형적으로 더욱 복잡하다는 것을 쉽게 인식할 것이다. 또한, 본 기술분야의 숙련자라면 배터리(608)는 임의의 적절한 전원(power source)로 대체될 수 있으며, 또는 만일 회로가 반대 방향으로 작동한다면, 임의의 전력 싱크(sink) 또는 저장 디바이스로 대체될 수 있음을 인식할 것이다.
도2에 있어서, 도너(200)가 본질적으로 박판형 반도체인 1 실시예에 있어서, 박판(204A-D)은 박판 사이 갤러리(208A-C)를 통해 신장하는, 반데르 발스 결합과 같은 약한 결합에 의해 서로 연관된다. 이 타입의 물리적 구조는 많은 이유에 의해 본 발명 및 광전자 디바이스의 제조와 관련이 있다. 하나의 이유는 약한 층간(inter-layer) 결합이 박판(204A-D)으로 하여금 작은 수로 도너(200)로부터 쉽게 제거되게 하는 점이다. 이것은 광전자 디바이스에서 박판(204A-D)의 사용을 촉진시킨다. 이미 서술한 바와 같이, 도너(200)의 이 특징은 도1의 내용에 도시 및 서술된 프로세스를 촉진시키는데 사용될 수 있다.
도2에 도시된 도너(200)와 같은, 어떤 본질적인 박판형 반도체 도너의 물리적 구조가 본 발명과 관련된 다른 이유는 박판(204A-D)이 얇기 때문에(자주 약 1 nm 내지 약 10 nm 의 크기이기 때문에) 박판들이 서브-미크론(sub-micron) 크기를 갖는 기능적인 요소로 사용될 수 있다는 것이다. 종래의 광전자 디바이스는 전형적으로 복수의 층 성장/증착 프로세스들을 사용하여 형성되는 반면에, 도너(200)는 위에 서술한 약한 결합 때문에 적절한 도너로부터 하나 또는 여러개의 박판을 구성하는 층의 단순 분리에 의해 디바이스의 기능적인 성분을 제공할 수 있다. 또한, 도너(200)가 거의 임의의 치수로 성장될 수 있기 때문에, 이것은 오로지 서브-미크론 적용에만 제한되지 않는다. 또한, 하기에 더욱 상세히 서술되는 바와 같이, 박판(204A-D)의 충분히 얇은 집단은 그 두께가 전하 캐리어의 드 브로이 파장(de Broglie wavelength)의 두께에 접근하기 때문에(층의 조성에 따라 약 1nm 내지 100 nm) 양자제한 층으로서 사용될 수 있다.
도너(200)와 같은 본질적인 박판형 도너의 물리적 구조가 본 발명과 관련된 추가적인 이유는 c 축을 따른 층(204A-D)의 나노미터 크기의 두께와는 달리 a-b 평면의 결정 치수는 밀리미터 또는 센티미터로 길거나 더 길다. 이 물리적인 이방성(anisotropy)은 기능적 요소가 c 축을 따라 나노미터의 두께가 될 것을 요구하고 또한 a-b 평면에서 더욱 클 것을 요구하는 적용에 박판형 반도체 도너가 사용될 수 있게 한다. 이들 3개의 이유는 명백하지만, 본 발명을 감안할 때 다른 이유도 본 기술분야의 숙련자에게 명백할 것이다.
본 발명의 광범위한 교시의 증진을 위해 도너(200)로서 사용될 수 있는 박판형 반도체 재료의 일부 예는
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를 포함하지만, 그러나 이에 제한되지 않는다. 실제로, 이들 예시적인 박판형 재료는 기재되지 않은 다른 박판형 재료와 마찬가지로 여기에 서술된 임의의 광범위한 교시에 적용할 수 있다.
도너(200)로서 사용될 수 있는 특정한 재료는 GaSe 이다. 이 본질적인 박판형 재료는 화학량론적(stoichiometric) 및 비 화학량론적 공식화(formulations)에 있어서 고유의 반도체이나 또는 n-타입 또는 p-타입 반도체이도록 도핑될 수 있다. 그 기본적인 밴드 갭은 약 1.98 eV-2.2 eV 의 범위이다. 이 재료 특성은 본 발명에서 하기에 서술되는 바와 같이 GaSe 의 충분히 얇은 층을 도너(200)로부터 분리시킴으로써 추가로 조절될 수 있다. 만일 충분히 얇다면, GaSe 층의 밴드 갭은 약 2.0 eV-2.7 eV 의 범위로 증가할 수 있다. 이 후자(latter)의 시프트(shift)는 광전자적으로 기능적인 요소로서 GaSe 를 갖는 LED 가 약 450 nm 내지 약 620 nm 의 파장을 갖는 광을 방출할 수 있게 하며, 이는 가시광선 스펙트럼의 녹색 부분을 유익하게 포함한다.
도너 밴드 갭이 약 2.0eV-2.7eV 인 경우에 GaSe 가 도너(200)로 사용될 수 있지만, 상이한 밴드 갭을 갖는 다른 박판형 재료가 도너를 위해 사용될 수도 있다. 예를 들어, 약 1.8eV 내지 약 2.5eV 의 밴드 갭을 갖는 박판형 재료가 도너(200)를 위해 사용될 수 있다. 이 범위에서 밴드 갭을 갖는 조성은 ZrS3, HfS2, 등을 포함하지만, 그러나 이에 제한되지 않는다. 다른 예에 있어서, 도너(200)는 약 2.5eV 내지 약 4.5eV 의 밴드 갭을 갖는 박판형 재료에 의해 형성될 수 있다. 이 범위에서 밴드 갭을 갖는 조성은 GaS, ZnIn2S4, GaSe1-xSx, GaS1-xSx, 등을 포함하지만, 그러나 이에 제한되지 않는다.
도2에 있어서, 본 발명의 교시는 도너(200)가 본질적으로 박판형인 것을 요구하지 않으며, 오히려 제조된 박판형 재료를 포함한다. 이 경우, 박판(204A-D)은 인공적인 또는 제조된 박판인 것으로 간주될 수 있다. 예를 들어, 일부 실시예에 있어서, 도너(200)는 "반도체-종이-성형(semiconductor-paper-forming)" 프로세스를 사용하여 미소 결정(crystallite)들을 정렬시키고 또한 그들을 제조된 박판형 구조로 성형함으로써 제조될 수 있다. 이 프로세스에 있어서, 이방성 입자들이 유체 매체에 현탁(suspend)된다. 그 후, 입자들이 그 이방성 형태 때문에 자체정렬되도록, 기판상에 입자들이 증착된다. 그 후, 이 자체정렬 프로세스는 기판상에 적어도 대략적으로 정렬된 입자들의 층을 형성한다. 그 후, 입자들은 바인더(binder), 압력, 온도 또는 다른 수단을 사용하여 통합된 시트(sheet)를 형성하도록 함께 접합된다. 이 프로세스는 반복될 수 있으며 따라서 기판상에 복수의 시트들을 축적(build up)함으로써, 정렬된 입자들의 복수의 제조된 시트에 대응하는 제조된 박판(204A-D)을 갖는 도2에 도시된 구조물을 형성한다. 이런 제조된 박판을 제조하기 위한 예시적인 기술은 여기에 참조인용된 '152 특허의 104-108 페이지에 게재되어 있다.
제조된 박판형 재료의 다른 예는 기판상에 결정들을 직접 증착함으로써 형성된다. 이 예에 있어서, 재료의 결정들은 층상의 제조된 박판형 구조를 형성하도록 기판상에 증착되고 압력 및/또는 온도로 처리된다. 결정들은 기판상에 증착될 때 텍스처형 막(film)으로 자체 배향(self-orient)되도록 치수적으로 이방성일 수 있다. 이런 제조된 박판을 제조하기 위한 예시적인 기술은 여기에 참조인용된 '152 특허의 98-104 페이지에 게재되어 있다.
도3에 있어서, 도너(300)는 제조된 도너의 다른 예시적인 실시예이다. 1 실시예에 있어서, 층/대용 기판 인터페이스(312)에서 증착된 층과 대용 기판 사이에 연약부의 평면이 존재하도록, 층(304)이 대용 기판(308)상에 증착된다. 1 예에 있어서, GaSe 는 층(304)을 위해 사용되며, 예를 들어 ZnS 로 제조된 대용 기판(308)상에 증착된다. 다른 예에 있어서, 몰리브덴 이황화물이 층(304)을 위해 사용될 수 있다. 또 다른 실시예에 있어서, 몰리브덴 금속 포일(foil)은 초기에 대용 기판(308)의 기능을 수행할 수 있으며, 그 후 MoSe2 의 상부층을 형성하도록 원위치(in-situ)에서 셀렌처리(selenize)되며, 따라서 층(304)을 형성한다. 상술한 예들에 있어서, 형성된 후의 층(304)은 기판(308)으로부터 분리되며 예를 들어 도1의 방법(100)의 메타-단계(110)에 따라 디바이스에 합체된다.
다른 실시예에 있어서, 층(304)은 박판형 층으로서 제조될 수 있으며, 그것으로부터 복수의 층이 도너(300)를 고갈(deplet)시키기 전에 분리될 수 있다. 예를 들어, 그라파이트 또는 그래핀(graphene)의 배향된 층상 코팅은 대용 기판(308)상에 층(304)으로서 증착될 수 있으며, 이는 니켈 금속 포일로부터 제조될 수 있다. 다른 예로서, 대용 기판(308)은 니켈-코팅된 실리콘이며, 그 위에 그라파이트 또는 그래핀의 층상 코팅이 층(304)을 형성하도록 증착된다. 적절한 열처리 및 냉각하에, 탄소는 층상 그라파이트/그래핀 코팅으로서 자신을 배향시킨다. 본 기술분야의 숙련자라면 본 발명의 교시는 그라파이트/그래핀 뿐만 아니라 본 발명의 전체를 통해 제공되는 것을 포함하는 다른 많은 상이한 화학적 조성물에 적용할 수 있음을 인식할 것이다.
층(304)을 형성하는데 사용될 수 있는 다른 무기(inorganic) 재료 패밀리(family)는 디칼코게나이드(diChalcogenide) 패밀리이다. 이들 재료는 요오드 증기 이송을 사용하여 대용 기판(308)상에 증착될 수 있으며, 따라서 층(304)을 형성한다. 본 기술분야의 숙련자라면 적절히 프로세싱되었을 때 다른 많은 재료가 적절한 대용 기판(308)상에 증착된 후 층(304)으로서 작용할 수 있으며 또한 층/대용 기판 인터페이스(312)와 평행한 벽개면을 형성할 수 있음을 인식할 것이다. 또한, 위에 제공된 교시를 사용하여 상이한 화학 조성, 격자 구조, 및 결정 형태를 갖는 층이 연속적으로 증착될 수 있으며, 따라서 복수의 서브층(sub-layer)을 갖는 층(304)을 형성할 수 있으며, 상기 각각의 서브층은 상이한 광전자 특성을 갖는다. 그 후, 이들 층은 전체로서 분리될 수 있어서, 복합(composite) 층(304)으로서 나타나거나 또는 별도로 분리되며, 또한 도1의 방법(100)에 대해 위에 서술한 바와 같이 디바이스의 기능적인 요소로서 사용될 수 있다.
도3에서 더욱 상세히 서술하면, 단결정 막이 대용 기판(308)상에 적층식으로 증착될 수 있으며, 따라서 본질적으로 박판형인 반도체 도너의 고배향(highly oriented) 구조를 모방하는 방식으로 층(304)을 형성한다. 증착 방법은 본 기술분야에 잘 알려져 있으며, 화학 기상 증착을 사용한 동질 적층적 또는 이질 적층적 증착, 분자형 비임 적층, 스퍼터링, 및 다른 기술을 포함하지만, 그러나 이에 제한되지 않는다. 이질 적층적 증착의 1 예에 있어서, 대용 기판(308)의 격자 상수는 층(304)의 격자 상수와 대략 동일할 수 있다. 다른 예에 있어서, 격자 상수들은 상당히 부조화(mismatch)될 수 있다. GaSe 처럼 일부 박판형 도너가 적층 부조화를 수용할 수 있는 그 결정 구조에 본질적인 순응성(compliance)를 가질 수 있기 때문에, 이 부조화는 허용될 수 있다.
도3의 내용에 있어서, 또한 실제로 본 발명의 전체 서술에 있어서, 대용 기판(308)은 1회용 또는 재사용 가능할 수 있으며, 층(304)은 영구 결합 또는 가역적(reversible) 결합을 통해 부착될 수 있다. 대용 기판(308)을 선택하는데 사용된 가능한 특징들은 격자 상수, 경직도(rigidity), 가요도(flexibility), 투명도, 및 전기 전도율을 포함하지만, 그러나 이에 제한되지 않는다.
도3에 도시된 예의 더욱 특정한 실시예에 있어서, 층(304)으로서 기능하는 박판형 반도체 GaSe 는 ZnS 단결정 기판상에서 성장될 수 있으며, 이는 대용 기판(308)으로서 기능한다. GaSe 결정이 충분히 두껍게 성장된 후, 여기에 서술되는 바와 같이 광전자 디바이스의 후속의 제조를 위해 층들은 쪼개질 수 있거나 또는 그것으로부터 분리될 수 있다. 본 발명에서 논의된 다른 타입들의 대용 기판(308) 재료 및 층(304)도 이 교시에 적용될 수 있다. 다른 층(304)의 예는 열분해(pyrolytic) 붕소 질화물, 열분해 그라파이트, 압력하에 프로세싱된 그 고배향 버전을 포함하지만, 그러나 이에 제한되지 않는다.
위에 서술한 바와 같이, 대용 기판(308)과 층(304) 사이의 결합은 영구적이거나 또는 가역적일 수 있다. 가역적 결합은 도너(304)의 편리한 제거 및 대용 기판(308)의 선택적인 재사용을 촉진시킨다. 예시적인 가역적 결합 방법은 진공 또는 정전(electro-static) 척(chuck), 액체의 모세관 작용 및/또는 표면장력 특성을 사용한 기술, 양극(anodic) 결합, 선택적 접촉 결합, 공정(eutectic) 결합, 납땜, 열압축(thermocompression) 결합, 프릿(Frit) 결합, 왁스(wax), 아교, 실리콘, 접착제, 폴리머, 및 다른 용해성 코팅을 포함하지만, 그러나 이에 제한되지 않는다. 가역적 결합의 다른 방법은 본 기술분야에 잘 알려져 있으며, 본 발명의 광범위한 교시로부터의 일탈 없이 사용될 수 있다.
대용 기판(308)을 위해 사용될 수 있는 예시적인 재료는 폴리머, 금속, 종이, 직물, 유리, 세라믹, 및 그 조합물을 포함하지만, 그러나 이에 제한되지 않는다. 금속 기판의 예는 알루미늄, 구리, 강, 탄소강, 마그네슘, 스텐레스 스틸, 티타늄, 초합금(super alloy), 납, 니켈, 황동, 금, 은, 백금, 로듐, 인콜로이(incoloy), 인코넬(inconel), 철(iron), 몰리브덴, 모넬, 니크롬, 크롬, 탄탈륨, 주석, 텅스텐, 아연, 땜납(Sb/Tn), 인바(invar), 코바(kovar) 등을 포함하지만, 그러나 이에 제한되지 않는다. 이들 금속의 각각의 합금도 사용될 수 있다. 또한, 금속은 템퍼링(tempering)되지 않거나 또는 템퍼링될 수 있다. 전도성 기판 재료의 추가적인 예는 그라파이트 시트, 및 전도성 탄소 나노튜브 시트, 막, 및 포일을 포함한다. 절연체(insulator) 기판 재료는 천연물이거나 합성물이며; 산화물, 황화물, 셀렌화물(selenide), 텔루르화물(telluride), 불화물, 염화물, 브롬화물, 요오드화물, 붕소화물, 질화물, 탄화물, 인화물, 비화물(arsenide), 규소화물, 유리, 폴리머 시트를 갖는 유리, 세라믹 매트(mat), 세라믹 종이, 또는 세라믹 파이버 또는 그 임의의 조합물을 가질 수 있다. 반도체 기판 재료는 실리콘, 게르마늄, AlGaAs, GaAs, GaP, InP, ZnO, ZnS, ZnSe, GaN 및 다른 유사한 재료일 수 있다. 유기 재료는 유기 폴리머, 무기 폴리머, 유기금속 폴리머, 하이브리드 유기/무기 폴리머 시스템을 포함할 수 있다. 폴리머의 예는 예를 들어 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 또는 폴리에테르 설폰(PES)과 같은 고온 폴리머, 폴리이미드, 또는 트랜스판(Transphan)™ 을 포함할 수 있다. 다른 예는 E-CTFE, E-TFE, PTFE, FEP, 및 HDPE 를 포함한다. 합성 수지는 열가소성 수지 및 열경화성 수지, 폴리올레핀과 같은, 예를 들어 폴리에틸렌, 폴리프로필렌, 에틸렌-프로필렌 코폴리머, 및 에틸렌-비닐 아세테이트 코폴리머(EVA)를 포함한다. 합성 수지는 사이클릭(cyclic) 폴리올레핀; 수정된(modified) 폴리올레핀; 폴리비닐 염화물; 폴리비닐리덴 염화물; 폴리스티렌; 폴리아미드; 폴리아미드-이미드; 폴리카보네이트;폴리-(4-메틸펜텐-1); 이오너머; 아크릴 수지; 폴리메틸 메타크릴레이트(PMMA); 아크릴로니트릴-부타디엔-스티렌 코폴리머(ABS 수지); 아크릴로니트릴-스티렌 코폴리머(AS 수지); 부타디엔-스티렌 코폴리머; 폴리옥시메틸렌; 폴리비닐 알콜(PVA); 에틸렌-비닐 알콜 코폴리머(EVOH); 폴리에스테르, 예를 들어 폴리에틸렌 테레프탈레이트(PET), 폴리부틸렌 테레프탈레이트(PBT), 및 폴리시클로헥산 테레프탈레이트(PCT); 폴리에테르; 폴리에테르-케톤(PEK); 폴리에테르-에테르-케톤(PEEK); 폴리에테르-이미드; 폴리아세탈(POMS); 폴리페닐렌 산화물; 수정된 폴리페닐렌 산화물; 폴리설폰; 폴리페닐렌 황화물(PPS); 폴리에테르 설폰(PES); 폴리아릴레이트; 방향족 폴리에스테르(액정 폴리머); 폴리테트라플루오로에틸렌; 폴리비닐리덴 플루오르화물; 다른 플루오린 수지; 열가소성 엘라스토머, 예를 들어, 스티렌-, 폴리올레핀-, 폴리비닐 염화물-, 폴리우레탄-, 폴리에스테르-, 폴리아미드-, 폴리부타디엔-, 트랜스-폴리이소프렌-, 플루오린 고무-, 및 염소처리한 폴리에틸렌-타입; 에폭시 수지; 페놀 수지; 요소 수지; 멜라민 수지; 불포화 폴리에스테르; 실리콘 수지; 및 폴리우레탄; 및 코폴리너, 블렌드, 및 기본적으로 이들 합성 수지를 구성하는 폴리머 합금을 추가로 포함한다. 이들 합성 수지들 중 하나 이상은 예를 들어 적어도 2개의 층을 구성하는 복합물로서 사용될 수 있다.
상기 재료들 중 많은 재료들은 특정한 적용에 적합하도록 요구될 때 대용 기판(308)이 가요성이도록 할 수 있다. 이 가요성은 예를 들어 추가적인 가요성 디바이스플레이 및 가요성 매크로-전자장치(macro-electronics) 또한 일반적인 전자장치 플랫포옴과 관련될 때 많은 실질적인 관련(implication)을 갖는다. 예를 들어, 본 발명의 방법에 따라 제조된 가요성 전자 부품은 등각(conformal)으로(즉, 곡선과 일치하고 그렇게 곡선으로 존재할 수 있게), 가요성으로(즉, 적용된 힘하에 굴곡되고 또한 적용된 힘이 제거되었을 때 그 본래의 형상으로 다시 복귀할 수 있게), 롤링 가능하게(즉, 적용된 힘하에서 전후로 물체의 둘레로, 예를 들어 실린더의 둘레로 롤링 가능하게), 및/또는 절첩 가능하게(즉, 적용된 힘하에서 축선을 따라 전후로 절첩 가능하게) 제조될 수 있다. 본 기술분야의 숙련자라면 주어진 적용을 위해 사용되는 가요성 기판과 함께 본 발명의 교시를 사용하여 등각인, 가요성인, 롤링 가능한 및 절첩 가능한 전자 부품이 제조될 수 있음을 용이하게 인식할 것이다. 또한, 가요성 기판은 적절한 롤-롤 또는 릴(reel)-릴 환경에서의 제조를 허용한다.
도너(304)가 대용 기판(308)상에 증착되는 상술한 프로세스의 실시예들에 있어서, 도너의 박판형 특성을 보존 또는 강화하는 증착 기술이 사용될 수 있다. 이들 기술은 PVD, 필라멘트 기화(evaportion), RF 가열, 전자 비임(beam), 이온 조력(ion assited) 전자 비임, 스퍼터링, 다이오드 스퍼터링, 마그네트론 스퍼터링, DC 스퍼터링, 바이어스(bias) 스퍼터링, RF 스퍼터링, 레이저 반응 증착, 펄스형(pulsed) 레이저 증착(PLD), 원자층 증착(ALD), IBAD, MBE, MVD, CVD/열 CVD/LPCVD/PECVD/APCVD/HDPCVD/ECR-PECVD/LTPECVD/MOCVD/PVD/핫와이어(hot-wire) CVD, 졸 겔(sol gel), 기화, 분자 비임(MB) 기화, 이온-도금, 전기도금, 딥(dip) 도금[딥핑(dipping)], 딥 코팅, 무전해 도금, 스핀-코팅 프로세스, 스프레이-코팅 프로세스, 플라즈마 열 스프레이 코팅, 및 롤-온(roll-on) 코팅 프로세스, 프린팅 프로세스, 전달 프로세스, 잉크젯 프로세스, 파우더(powder)-젯 프로세스, 랭뮤어-블로드젯(Langmuir-Blodgett) 프로세스 또는 슈나이더-피카드(Schneider-Picard: SP) 프로세스와 같은 그 변형예, 동적 표면 장력 프로세스(DST), 습식 정전 전달, 건식 정전 전달, 슬롯 다이(slot die) 압출, 전자 스프레이 또는 정전 코팅(에어 전해질), 전기 습윤(wetting), 플라즈마 열 스프레이, 전자 스프레이, 및 본 기술분야에 알려진 다른 기술들을 포함하지만, 그러나 이에 제한되지 않는다.
도3에 있어서, 층(304)은 필요하다면 급속 열 어닐링(RTA), 급속 열 프로세싱(RTP), 로(furnace) 어닐링, 램프 어닐링, 아르곤 이온 레이저 어닐링, ELA[익사이머(excimer) 레이저 어닐링)], 상(phase) 변조된 ELA, SA-ELC, 금속 유도된 결정화(MIC), 금속 유도된 횡방향 결정화(MILC), 존 용융 재결정화(re-crystallize)(ZMR)를 사용하여 재결정화될 수 있다. 본 기술분야의 숙련자라면 이들은 증착된 막의 입자 구조의 재결정화 또는 변화에 사용될 수 있는 기술들의 선택에 지나지 않음을 인식할 것이다.
도4 및 5에 있어서, 주로 고유한 재료 특성이지만, 요소 내에 양자제한 효과를 유도하기 위해 광전자 기능적인 요소의 두께를 100 nm 이하로, 또한 일부 경우에는 10 nm 이하로 제조함으로써, 밴드 갭이 제조될 수 있다. 두께와 밴드 갭 사이의 이 관계는 도4의 그래프(400)로 도시되어 있으며, 예를 들어 위에 서술한 바와 같이 클리빙에 의해 광전자적으로 기능적인 요소를 얇게 함으로써 신중히 사용될 수 있다. 또한, 도5의 그래프(500)로 도시된 바와 같이, 양자제한 효과 때문에, 500 Å 이하, 바람직하기로는 10 Å 이하의 적어도 하나의 치수를 갖는 구조를 위해 밴드 갭의 시프트가 강조된다. 본 기술분야의 숙련자라면 층의 화학적 조성에 따라, 1 nm 부터 100 nm 까지의 많은 임의의 층 두께에서도 양자제한 효과가 가능하다는 것을 인식할 것이다. 클리빙에 의해 분리된 층의 두께를 조정함으로써, 또는 위에 서술한 바와 같은 다른 적절한 수단에 의해 밴드 갭을 수정함과 함께, 위에 서술한 바와 같이 밴드 갭도 층간 삽입물(intercalant)을 사용하여 수정될 수 있다.
박판형 반도체 도너 및 P-N 접합
위에 서술한 바와 같이, 박판형 도너로부터의 분리된 층은 예를 들어 도1의 방법(100)을 사용하여 디바이스/회로에 합체될 수 있다. 특정한 예로서, 도7은 적절한 도너로부터 분리된 층(808)을 포함하는 p-n 접합(804)을 갖는 광전자 디바이스(800)(도8)의 형성 시 방법(100)의 단계(105) 및 메타-단계(110)를 사용하는 방법(700)을 도시하고 있다. 위에 서술한 바로부터 명백한 바와 같이, 방법(700)의 단계들은 동일한 결과를 달성하기 위해 제공된 순서대로 필수적으로 수행될 필요가 없다. 또한, 본 기술분야의 숙련자라면 PIN 접합 기반 디바이스, 및 헤테로접합 기반 디바이스 등을 포함하는 많은 유사한 디바이스가 제공된 단계를 사용하여 제조될 수 있음을 인식할 것이다.
도8a-g 및 도7에 있어서, 방법(700)의 단계(705)에서, 박판형 반도체 도너(812)(도8a)는 본 발명의 다른 곳에서 논의된 인자들 및 기준들에 기초하여 선택된다. p-n 접합을 제조하기 위하여, 도너(812)는 전형적으로 n 타입 또는 p 타입 반도체로 도핑될 것이다. 서술되는 바와 같이 p-n 접합(804)(도8g)의 다른 쪽(side)이 반대방향으로 도핑되는 한, 도펀트(dopant)의 형태는 도7의 방법을 위한 것과는 기본적으로 관련이 없다. 본 기술분야에 잘 알려진 바와 같이, 사용될 수 있는 도핑 기술은 이온 주입, 틈새(interstice) 공간 형성, 열 처리 등을 포함한다. 또한, 위에 시사한 바와 같이, 도핑은 박판형 갤러리에 들어가는 층간 삽입물을 사용하여 수행될 수도 있다.
도8a에 있어서, 도너(812)가 선택된 후, 선택적인 단계(710)에서 도너의 표면(816)이 준비될 수 있다. 이 선택적인 단계는 전형적으로 도너(812)의 세척(cleaning) 표면(816)을 포함한다. 세척 기술은 본 기술분야에 잘 알려져 있으며, 그중에서도 습식 또는 건식 화학 에칭, 플라즈마 세척, UHV 어닐링을 포함한다.
단계(715)에 있어서, 완성된 광전자 디바이스(800)(도8g)가 일부분이 될 회로(도시되지 않음)의 전기 전도체와 같은 하나 이상의 다른 요소들과의 전기 접촉을 촉진시키기 위하여, 접촉부(820)(도8b)가 도너(812)의 표면(816) 위에 증착된다. 디바이스(800)의 의도한(intended) 사용에 따라, 접촉부(820)는 투명하거나 불투명할 수 있다. 예를 들어, 만일 의도한 사용이 광 방출이라면, 방출된 광의 전달을 촉진시키기 위하여, 접촉부(820)가 투명할 수 있다. 접촉부(820)를 위해 사용할 수 있는 투명한 재료는 투명한 전도성 산화물, 투명한 전도성 질화물, 투명한 전도성 옥시-질화물, 유기 전도성 폴리머, 및 전도성 필러(filler) 또는 매트릭스로 분산된 나노 구조물을 포함하지만, 그러나 이에 제한되지 않는다. 다른 사용을 위해, 접촉부(820)는 불투명할 수 있다. 접촉부(820)를 위해 사용할 수 있는 불투명한 재료는 Al, Ag, Au, Cu 와 같은 금속, 및 다른 전도성 요소 및 그 합금을 포함하지만, 그러나 이에 제한되지 않는다. 각각의 이들 범주에서 재료의 특정한 예는 본 기술분야에 잘 알려져 있으며 여기에 다시 언급하지 않는다. 또한, 본 기술분야에 잘 알려진 바와 같이, 제한 층 또는 전자-차단 층을 포함하는(그러나, 이에 제한되지 않는다) 추가적인 층들이 접촉부(820)와 도너(812) 사이에 배치될 수 있다.
단계(720)에 있어서, 예를 들어 디바이스(800)의 제조를 촉진시키기 위하여, 기판(824)(도8c)이 접촉부(820)에 부착된다. 그 후, 접촉부(820)는 기판(824)에 결합되어, 접촉부/기판 결합(828)을 형성한다. 기판(824)은 일시적이거나 또는 영구적일 수 있으며, 대용 기판의 내용에서 서술한 것을 포함하여 이미 서술한 재료로부터 제조될 수도 있다. 유사하게, 도3의 내용에서 위에 서술한 가역적 및 영구적 결합의 방법도 기판(824)과 접촉부(820)의 결합에 적용할 수 있다. 제조된 디바이스의 특성 및 그 기능을 수행한 후 온전하게 남아있을 경우 기판이 갖는 충격을 포함하는 다수의 인자에 따라, 기판(824)은 일시적인, 중간의, 또는 영구적인 대용 기판이 될 수도 있다. 기판(824)의 특성 및 원하는 결합의 형태에 따라, 접촉부/기판 결합은 선택적인 단계(725)에서 경화(cure)될 수 있다. 또한, 만일 p-n 접합(804)(도8g)이 LED 에 사용하기 위한 것이라면, 기판(824)은 광 방출을 강화하기 위해 특징부들을 합체할 수 있다. 예를 들어, 기판(824)은 그 위에 증착되는 많은 추가적인 층들 또는 코팅들 중 임의의 하나를 가질 수 있다. 이들 층은 반사 방지, 지문 방지, 정전기 방지, 부식 방지, 화학적 탄력성(resiliency), UV 보호, 전기 전도성, 편광(polarizing), 및 스크래치 저항 코팅을 개별적으로 또는 서로 조합하여 포함하지만, 그러나 이에 제한되지 않는다. 또한, 기판(824)은 디바이스로부터의 광 방출을 증가시키기 위해 텍스처형이거나, 거칠어지거나(roughened), 또는 패턴화될 수 있다. 본 기술분야의 숙련자가 알 수 있는 바와 같이 다른 선택도 포함될 수 있다.
도8d에 도시된 단계(730)에 있어서, 다시 기판(824)에 부착된 상태로 존재하는 접촉부(820)에 부착되는 층을 남기기 위하여, 층(808)은 원하는 위치에서 도너(812)로부터 분리된다. 하기에 서술되는 추가적인 프로세싱에 따라, 층(808)은 p-n 접합(804)(도8g)의 한쪽을 형성할 것이다. 층(808)이 도너(812)로부터 분리된 후, 도1의 내용에서 이미 서술한 바와 같이 두께가 디바이스(800)의 설계에 부합하기에 충분한지의 여부를 결정하기 위해, 선택적인 단계(735)에서 그 두께가 측정된다. 유사하게, 선택적인 단계(740)(도8e)에서, 층(808)의 두께는 디바이스 설계 기준의 내용에서 원하는 바에 따라 또한 이미 서술한 방법을 사용하여 필요시 증가 또는 감소될 수 있으며, 상기 방법은 본 기술분야의 숙련자에게 잘 알려져 있다.
도8f에 도시된 단계(745)에서, 분리된 층(808)의 도핑 타입과는 반대인 도핑 타입을 갖는 반대방향으로 도핑된 층(832)이 성장, 증착되거나, 또는 층에 부착된다. 반대방향으로 도핑된 층(832)이 성장될 수 있지만, 택일적인 실시예는 분리된 층(808)의 도핑에 대해 반대방향의 도핑 타입을 갖는 다른 박판형 분리된 층을 부착하는 단계를 포함한다. 이 택일적인 실시예에 있어서, 반대방향으로 도핑된 분리된 층(832)은 용해(fusion) 결합 또는 본 기술분야의 숙련자에게 알려진 다른 기술을 사용하여 상기 분리된 층(808)에 부착될 수 있다. 반대방향으로 도핑된 층(832)은 클리빙, 스퍼터링, 분자 비임 적층, 화학 기상 증착을 포함하는 본 발명에 서술된 임의의 기술 또는 본 기술분야에 알려진 다른 기술을 사용하여 층(808)과 접촉하도록 배치될 수 있다. 또한 반대방향으로 도핑된 층(832)은 동일하지만 그러나 반대방향으로 도핑된 재료를 사용하여 층(808)상에 적층 성장 또는 증착될 수 있으며, 따라서 동질 적층적 층을 형성한다. 다른 예에 있어서, 반대방향으로 도핑된 층(832)은 적층 성장될 필요는 없으며, 무기 반도체 재료 뿐만 아니라 유기 반도체 재료로부터 제조될 수도 있다. 또한, 반대방향으로 도핑된 층(832)은 단결정일 수도 있으며 아닐 수도 있다. 본 기술분야의 숙련자라면 인식할 수 있는 바와 같이, 디바이스(800)(도8g)의 설계 기준은 p-n 접합(804)이 헤테로-접합, 호모-접합, 적층 성장, 도핑, 또는 그 임의의 조합일 것인지의 선택을 안내할 것이다. 증착된 후, 층(832)은 본 발명의 다른 곳에서 서술되는 바와 같이 입자 구조 및 전위 밀도를 변화시키도록 어널링될 수 있다.
도8g에 도시된 단계(750)에서, 제2접촉부(836)는 반대방향으로 도핑된 층(832)상에 증착된다. 제2접촉부(836)의 특징들은 단계(715)의 내용에서 위에 서술한 접촉부(820)의 특징들과 동일할 수 있으므로, 더 이상 서술하지 않는다. 본 기술분야의 숙련자라면 LED 또는 다른 광전자 디바이스로서 그 성능을 가능 및/또는 강화하기 위해 다른 층이 p-n 접합(804)에 추가될 수 있음을 인식할 것이다. 이런 층의 예는 위에 제공되었으며, 추가로 구멍 주입 층, 구멍 차단 층, 구멍 이송 층, 전자 주입 층, 전자 차단 층, 전자 이송 층, 클래딩(cladding) 층, 분배된 브래그 반사기(Bragg reflector) 층 등을 추가로 포함한다.
양자 제한 구조물로서의 박판형 도너
층의 적어도 하나의 치수가 전하 캐리어의 드 브로이 파장의 치수인 경우, 박판형 재료로부터의 것을 포함하는 층은 양자제한 구조물로서 기능할 수 있다. 드 브로이 파장 보다 적은 1 치수, 2 치수, 또는 3 치수를 갖는 구조물은 양자제한 층으로서 자주 지칭된다[또한, 양자 웰(well), 양자 와이어, 및 양자 도트(dot)로도 각각 알려져 있다]. 위에 서술한 바와 같이, 실제 치수값이 층의 화학적 조성의 함수이더라도, 적어도 하나의 칫수는 드 브로이 파장의 치수인 약 100 nm 보다 대략 적어야만 한다. 이에 대해, < 50 nm 의 치수의 박판 두께를 갖는 이들 박판형 도너를 위해, 단지 소수의 박판을 분리시키고, 분리된 층을 드 브로이 파장의 치수로 생산함으로써, 양자 웰이 형성될 수 있다. 그러나, 박판형 층은 양자 웰로서의 기능에 제한되지 않는다. 다른 실시예에 있어서, 박판형 초격자(superlattice)는 양자 와이어를 형성하기 위해 하나 이상의 데카르트(Decart) 축선(도2에 도시된)을 따라 추가로 분할될 수 있다.
도4 및 5에 대해 위에 서술한 바와 같이, 양자제한 구조는 구조물을 형성하는 재료에 고유한 밴드 갭의 시프트를 유발시킬 수 있다. 특히, 층의 하나 이상의 칫수가 100 nm 이하로, 바람직하기로는 약 10 nm 이하로 감소되기 때문에, 밴드 갭이 증가한다. 만일 기능성 층이 발광 디바이스에 사용된다면, 이 밴드 갭 시프트는 방출된 광의 파장을 감소시킨다. 층의 밴드 갭을 의도적으로 시프트시키기 위한 양자제한 구조의 적용은 도10a-k와 함께 도9의 방법(900)에 의해 도시된 교시를 포함하는(그러나 배타적이지는 않는) 본 발명의 교시에 적용될 수 있다.
도10a-k 및 도9에 있어서, 방법(900)은 여기에 서술된 도우네이팅(donated) 층 기술을 사용하여 제조된 양자제한 층(1004)(예를 들어, 약 100 nm 이하의 두께)을 갖는 디바이스(1000)(도10i)에 관한 것이다. 예를 들어 위에 서술한 인자들에 기초하여 양자제한 층(1011)을 제공하기 위해 단결정 도너(1008)(도10a)가 선택되는 단계(905)에서, 방법(900)이 시작된다. 도너(1008)는 고유한 반도체이거나, 또는 n-타입 또는 p-타입 반도체로 도핑될 수 있다. 표면(1010)과 같은 도너(1008)의 표면은 예를 들어 도7에 도시된 방법(700)의 단계(710)의 내용에서 위에 서술한 임의의 세척 기술을 사용하여 단계(910)에서 선택적으로 세척될 수 있다.
선택된 후, 또한 선택적으로 세척된 후, 도10b에 도시된 단계(915)에서 p-타입 또는 n-타입의 이질 적층적 층(1012)이 도너(1008)상에 증착된다. 일부 예에 있어서, 이질 적층적 층(1012)은 박판형 반도체[층(1004)]의 밴드 갭 보다 큰 밴드 갭을 갖는다. 이질 적층적 층(1012)을 제조하는데 사용된 이질 적층적 재료는 토아모르포스(toamorphous), 나노-결정질, 마이크로-결정질, 및 Si, Ge, Si(1-x)Ge(x), GaN, GaP, GaAs, InP, InAs, GaAsP, InAsP, GaInP, GaInAs, GaInAsP, ZnS, ZnSe, CdS, CdSe, CdTe, CdSSe, PbSe, PbTe, HgSe, HgTe, PbS, 수소화합된(hydrogenated) 비결정질 실리콘, AlGaAs, GaSb, InSb, HgCdTe, ZnCdS, ZnCdSe, ZnO, In2O3, SnO2, Ga2O3, CdO, PbO2, InGaZnO, ZnSnO(ZTO), ITO, NIO, ZnInO(ZIO), WO3, 카드뮴, 인듐 안티몬 산화물, 및 다른 다성분 비결정질 산화물들(MAOs)의 폴리-결정질 상을 포함할 수 있지만, 그러나 이에 제한되지 않는다.
도10c에 도시된 바와 같이, 단계(920)에서 접촉부(1016)는 예를 들어 위에 서술한 기술에 따라 이질 적층적 층(1012)상에 증착된다. 또한, 도7의 방법(700)의 단계(720, 725, 730)와 유사하게, 도9(또한 도10d 및 10e 참조)의 방법(900)의 단계(925, 930, 935)에서, 기판(1020)이 접촉부(1016)에 적용되며, 조립체는 기판과 접촉부 사이의 결합을 증가시키도록 선택적으로 경화되며, 제한 층(1004)은 도너(1008)로부터 각각 분리된다. 도10f에 도시된 바와 같이, 층(1004)의 두께는 단계(940)에서 선택적으로 측정될 수 있으며, 도7의 방법(700)의 단계(735, 740)와 관련하여 위에 서술한 기술을 사용하여 단계(945)에서 선택적으로 증가 또는 감소될 수 있다.
도10g에 도시된 단계(950)에서, 층(102)의 반대방향 도핑을 갖는 제2이질 적층적 반도체 층(1024)은 분리된 층(1004)의 나머지 자유표면상에 증착된다. 층(1012)에 있어서, 층(1024)의 밴드 갭은 제한 층(1004)의 밴드 갭 보다 클 수 있다. 도8a 및 8f에 있어서, 단계(955)(도10h에 도시된)에서 제2접촉부(1028)는 본 발명의 교시에 따라 층(1024)의 나머지 자유표면상에 증착된다. 반대방향으로 도핑된 층(1024)은 적층 성장될 필요가 전혀 없으며, 무기 뿐만 아니라 유기 단결정 또는 비 단결정 반도체 재료로부터 제조될 수도 있다. 방법(700)에 있어서, 방법(900)의 위에 서술한 단계는 동일한 결과를 달성하기 위해 제공된 순서대로 필수적으로 수행될 필요는 없다.
다른 예시적인 실시예는 분리된 층(1004)이 너무 커서 양자제한 층으로서 작용할 수 없는 두께를 갖는 것을 제외하고는, 바로 앞의 실시예와 유사한 디바이스이다. 즉, 디바이스(1000)는 분리된 층(1004)의 두께가 약 100 nm 보다 큰 것을 제외하고는, 방법(900)에 따라 또한 도9 및 10a-i에 도시된 바와 같이 준비될 수 있다. 이 실시예에 있어서, 이질 적층으로부터의 전자 및 구멍의 재결합으로 인해, 분리된 층(1004)은 양자제한 층의 전자발광 층으로서 작용한다.
상술한 구조를 사용하는 및/또는 위에 서술한 기술을 사용하여 제조되는 전자발광 실시예는 다른 전자발광 구조와 마찬가지로 임의의 많은 방법으로 수정될 수 있다. 예를 들어, 방출된 광의 색깔은 본 발명의 교시에 따른 박판형 반도체의 두께를 변화시킴으로써 변할 수 있다. 방출된 광의 색깔은 그 파장이 방출 층의 밴드 갭의 함수이기 때문에 변할 수 있다. 밴드 갭은 주로 재료에 고유한 특성이지만, 이것은 도4 및 5의 내용에서 또한 본 발명의 다른 곳에서 이미 서술한 바와 같이 부분적으로는 층의 두께의 함수이다. 따라서, 방출된 광의 색깔은 반도체 도너의 선택 및 그것으로부터 유도된 층의 두께를 통해 형성될 수 있다. 실제로, 분리된 반도체 층의 두께는 일정할 필요가 없다. 예를 들어, 반도체 층은 다수의 광 파장을 방출하는 디바이스를 제조하기 위해 위에 서술한 기술을 사용하여 경사지거나(sloped) 또는 계단식일 수 있다. 또한, 경사진 또는 계단식 표면은 곡선형(curvilinear) 또는 평탄형일 수 있다. 이들 2개의 예가 도10j 및 10k에 도시되어 있다. 도시된 바와 같이, 도10j는 그 불균일한 두께 때문에 다수의 광 파장을 방출할 수 있는 곡선형 층(1032)을 도시하고 있다. 유사하게, 도10k는 그 불균일한 경사진 두께 때문에 다수의 광 웨이브(wave)를 방출할 수 있는 경사진-평탄한 층(1036)을 도시하고 있다. 본 기술분야의 숙련자라면 다른 실시예는 다른 방식으로 변하는 또한 여기에 서술된 교시 내에 속하는 두께를 가질 수 있음을 인식할 것이다. 적절한 선택을 통해, 디바이스는 광이 관찰자에게 백색광으로서 나타나도록 필요한 광을 방출할 수도 있다.
상술한 방법의 추가적인 변형예 및 여기에 서술한 다른 디바이스는 동질 또는 이질 적층적 층과의 인터페이스에서 반도체 층의 표면상에 양자 도트를 증착하는 단계, 복수의 양자제한 층을 갖는 광전자 디바이스를 제조하기 위해 상술한 단계들의 일부를 반복하는 단계, 양자 도트 또는 다른 나노-구조를 포함하는 양자제한 층을 제조하는 단계, 양자제한 층에 인접한 하나 이상의 장벽(barrier) 층을 포함하는 단계, 및 양자 도트 내로의 캐리어 주입을 개선하기 위해 박판형 반도체 양자제한 층 내에 양자 도트를 매립(embed)하는 단계를 포함한다.
다른 디바이스들
위의 서술은 p-n 접합, LED, 및 양자 제한 디바이스의 내용에서 박판형 층, 또는 더욱 일반적으로는 적절한 도너로부터 분리된 층을 제공하였지만, 본 발명의 광범위한 교시는 다양한 디바이스들에 적용될 수 있다. 도11-15는 여기에 서술된 방법 및 교시에 따라 제조될 수 있는 많은 광전자 디바이스들의 작은 선택을 도시하고 있다. 본 기술분야의 숙련자라면 이들 디바이스는 일반적으로 도너로부터 분리된 적어도 하나의 층의 포함을 제외하고는 통상적으로 제조된 디바이스와 유사하다는 것을 인식할 것이다. 이들 유사성 때문에, 편의상 하기의 예는 각각의 디바이스에서 하나 이상의 분리된 층의 사용을 강조하지만, 그러나 단순히 다른 부품을 위해 요소 번호의 리스팅(listing)을 제공한다.
도11은 박판형 반도체 도너(도시되지 않음)로부터 얻고 또한 여기에 서술된 기술에 따라 다이오드에 합체되는 분리된 층(1104)을 포함하는 쇼트키(Schottky) 다이오드(1100)를 도시하고 있다. 이 예에 있어서, 분리된 층(1104)은 디바이스(1100) 내에서 반도체-금속 접합의 반도체 부분으로서 작용한다. 본 기술분야의 숙련자가 용이하게 인식하는 바와 같이, 분리된 층(1104) 이외의 다이오드(1100)의 부품들은 잘 알려진 제조 기술을 사용하여 제조될 수 있다. 완전함(completness)을 위해, 하기는 도시된 디바이스(1100)의 부품들의 리스트이다.
분리된 층 1104
쇼트키 금속 접촉부 1108
오옴(Ohmic) 접촉부 1112
기판 1116
도12는 박판형 반도체 도너(도시되지 않음)로부터 얻고 또한 여기에 서술된 기술에 따라 LED 에 합체되는 분리된 층(1204)을 포함하는 MISFET LED(1200)를 도시하고 있다. 이 예에 있어서, 분리된 층(1204)은 디바이스(1200) 내에서 광 방출층으로서 기능한다. 본 기술분야의 숙련자가 용이하게 인식하는 바와 같이, 분리된 층(1204) 이외의 MISFET LED(1200)의 부품들은 잘 알려진 제조 기술을 사용하여 제조될 수 있다. 완전함을 위해, 하기는 도시된 디바이스(1200)의 부품들의 리스트이다.
분리된 층 1204
소스 1208
게이트 유전체 1212
게이트 금속 1216
드레인(drain) 1220
도13은 박판형 반도체 도너(도시되지 않음)로부터 얻고 또한 여기에 서술된 기술에 따라 MESFET LED 에 합체되는 분리된 층(1304)을 포함하는 MESFET LED(1300)를 도시하고 있다. 이 예에 있어서, 분리된 층(1304)은 디바이스(1300) 내에서 광 방출층으로서 기능한다. 본 기술분야의 숙련자가 용이하게 인식하는 바와 같이, 분리된 층(1304) 이외의 MESFET LED(1300)의 부품들은 잘 알려진 제조 기술을 사용하여 제조될 수 있다. 완전함을 위해, 하기는 도시된 디바이스(1300)의 부품들의 리스트이다.
분리된 층 1304
소스 1308
쇼트키 게이트 금속 1312
드레인 1316
도14는 박판형 반도체 도너(도시되지 않음)로부터 얻고 또한 여기에 서술된 기술에 따라 MISFET LED 에 합체되는 분리된 층(1404)을 포함하는 이중 MISFET LED(1400)를 도시하고 있다. 이 예에 있어서, 분리된 층(1404)은 디바이스(1400) 내에서 광 방출층으로서 기능한다. 본 기술분야의 숙련자가 용이하게 인식하는 바와 같이, 분리된 층(1404) 이외의 MISFET LED(1400)의 부품들은 잘 알려진 제조 기술을 사용하여 제조될 수 있다. 완전함을 위해, 하기는 도시된 디바이스(1400)의 부품들의 리스트이다.
분리된 층 1404
소스 1 1408
게이트 유전체 1 1412
게이트 1 1416
드레인 1 1420
소스 2 1424
게이트 2 1428
게이트 유전체 2 1432
드레인 2 1436
도15는 박판형 반도체 도너(도시되지 않음)로부터 얻고 또한 여기에 서술된 기술에 따라 p-n 접합 LED 에 합체되는 분리된 층(1504)을 포함하는 p-n 접합 LED(1500)를 도시하고 있다. 이 예에 있어서, 분리된 층(1504)은 디바이스(1500) 내에서 광 방출층으로서 기능한다. 본 기술분야의 숙련자가 용이하게 인식하는 바와 같이, 분리된 층(1504) 이외의 p-n 접합 LED(1500)의 부품들은 잘 알려진 제조 기술을 사용하여 제조될 수 있다. 완전함을 위해, 하기는 도시된 디바이스(1500)의 부품들의 리스트이다.
분리된 층 1504
서브-게이트 유전체 층 1508
유전체 1512
컴온(Common) 게이트 1 1516
게이트(전압 1) 1520
게이트(전압 2) 1524
오옴 접촉부 1 1528
유전체 기판 1532
오옴 접촉부 2 1536
도16은 박판형 반도체 도너(도시되지 않음)로부터 얻고 또한 여기에 서술된 기술에 따라 LED 에 합체되는 분리된 층(1604)을 포함하는 p-n 접합 LED(1600)를 도시하고 있다. 이 예에 있어서, 분리된 층(1604)은 디바이스(1600) 내에서 광 방출 접합부를 형성하는 하나의 층으로서 기능한다. 또한, 이전의 예들과는 달리, 이 예는 전도성 접촉부가 디바이스의 동일측상에 있을 수 있는 아키텍쳐를 도시하고 있다. 본 기술분야의 숙련자가 용이하게 인식하는 바와 같이, 분리된 층(1604) 이외의 p-n 접합 LED(1600)의 부품들은 잘 알려진 제조 기술을 사용하여 제조될 수 있다. 완전함을 위해, 하기는 도시된 디바이스(1600)의 부품들의 리스트이다.
분리된 층 1604
반대방향으로 도핑된 층 1608
오옴 접촉부 1612
유전체 기판 1616
투명한 오옴 접촉부 1620
도17은 박판형 반도체 도너(도시되지 않음)로부터 얻고 또한 여기에 서술된 기술에 따라 LED 에 합체되는 분리된 층(1704)을 포함하는 p-n 접합 LED(1700)를 도시하고 있다. 이 예에 있어서, 분리된 층(1704)은 LED(1700) 내에서 명확하게 기능적인 요소이지만, 그러나 그 자체는 p-n 접합의 일부도 아니며 또한 양자제한 층도 아니다. 그러나, 이것은 LED(1700)의 기능 내에 전기적으로 포함된다. 본 기술분야의 숙련자가 용이하게 인식하는 바와 같이, 분리된 층(1704) 이외의 p-n 접합 LED(1700)의 부품들은 잘 알려진 제조 기술을 사용하여 제조될 수 있다. 완전함을 위해, 하기는 도시된 디바이스(1700)의 부품들의 리스트이다.
분리된 층 1704
도핑된 층 1708
반대방향으로 도핑된 층 1712
오옴 접촉부 1716
오옴 접촉부 1720
예시적인 실시예가 위에 서술되었으며 첨부의 도면에 도시되었다. 본 기술분야의 숙련자라면 본 발명의 정신 및 범위로부터의 일탈 없이 여기에 특정하게 서술된 것에 다양한 변화, 생략 및 추가가 이루어질 수 있음을 인식할 것이다.
200: 도너 204A-204D: 박판
208A-208C: 갤러리 300: 대용 도너
304: 분리 가능한 층 308: 대용 기판
312: 인터페이스

Claims (53)

  1. 전자 및/또는 광전자 디바이스를 제조하는 방법으로서:
    분리 가능한 층을 갖는 반도체 도너를 제공하는 단계;
    상기 도너로부터 상기 분리 가능한 층을 유리시키는 단계; 및
    상기 광전자 디바이스의 전기적으로 기능적인 요소로서 상기 분리 가능한 층을 광전자 디바이스에 합체하는 단계를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 도너를 제공하는 단계는 본질적으로 박판형인 재료를 제공하는 단계를 포함하며, 상기 유리 단계는 반도체 도너로부터 적어도 하나의 박판을 유리시키는 단계를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  3. 제2항에 있어서,
    상기 본질적으로 박판형인 재료를 제공하는 단계는 갈륨 및 셀레늄을 포함하는 재료를 제공하는 단계를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  4. 제2항에 있어서,
    상기 본질적으로 박판형인 재료는 1.8 eV 이상이고 2.5 eV 이하인 벌크 밴드 갭을 갖는 박판형 재료를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  5. 제2항에 있어서,
    상기 본질적으로 박판형인 재료는 2.5 eV 이상이고 4.5 eV 이하인 밴드 갭을 갖는 박판형 재료를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  6. 제1항에 있어서,
    상기 반도체 도너를 제공하는 단계는 적어도 하나의 제조된 박판을 갖는 반도체 도너를 제공하는 단계를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  7. 제6항에 있어서,
    적어도 하나의 제조된 박판을 갖는 반도체 도너를 제공하는 단계는 기판상에 증착되는 증착된 박판을 갖는 반도체 도너를 제공하는 단계를 포함하며, 상기 유리 단계는 증착된 박판을 기판으로부터 분리하는 단계를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  8. 제6항에 있어서,
    상기 적어도 하나의 제조된 박판을 갖는 반도체 도너를 제공하는 단계는 층간 삽입에 기인한 연약부의 평면에 의해 한정되는 다수의 제조된 박판을 갖는 반도체 도너를 제공하는 단계를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  9. 제6항에 있어서,
    상기 적어도 하나의 제조된 박판을 갖는 반도체 도너를 제공하는 단계는 다수의 반도체-종이 층을 갖는 반도체 도너를 제공하는 단계를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  10. 제1항에 있어서,
    상기 분리 가능한 층은 두께를 가지며, 상기 방법은 광전자 디바이스의 전기적으로 기능적인 요소의 원하는 특징들의 함수로서 상기 분리 가능한 층의 두께를 조절하는 단계를 부가로 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  11. 제10항에 있어서,
    상기 두께를 조절하는 단계는 상기 유리 단계와 함께 수행되는
    전자 및/또는 광전자 디바이스 제조 방법.
  12. 제1항에 있어서,
    상기 광전자 디바이스는 p-n 접합을 가지며, 상기 분리 가능한 층을 합체하는 단계는 p-n 접합의 한쪽에 상기 분리 가능한 층을 합체하는 단계를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  13. 제1항에 있어서,
    상기 광전자 디바이스는 p-n 접합을 가지며, 상기 분리 가능한 층을 합체하는 단계는 p-n 접합의 n-측에 상기 분리 가능한 층을 합체하는 단계를 포함하며 또한 p-n 접합의 p-측에 상기 분리 가능한 층을 합체하는 단계를 부가로 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  14. 제1항에 있어서,
    상기 광전지 디바이스는 양자제한 층을 가지며, 상기 분리 가능한 층을 합체하는 단계는 양자제한 층에 상기 분리 가능한 층을 합체하는 단계를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  15. 제1항에 있어서,
    상기 반도체 도너를 제공하는 단계는 다수의 박판을 갖는 결정질 반도체 도너를 제공하는 단계를 포함하며, 상기 분리 가능한 층을 도너로부터 유리시키는 단계는 결정질 반도체 도너로부터 다수의 박판의 서브세트를 유리시키는 단계를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  16. 제15항에 있어서,
    상기 다수의 박판의 서브세트를 유리시키는 단계는 결정질 반도체 도너로부터 복수의 박판을 유리시키는 단계를 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  17. 제1항에 있어서,
    상기 분리 가능한 층은 제1도핑 타입을 가지며, 상기 방법은 분리 가능한 층의 제1표면상에 제1반도체 층을 증착하는 단계를 부가로 포함하며, 상기 제1반도체 층은 제1도핑 타입과는 반대인 제2도핑 타입을 가짐으로써 p-n 접합을 형성하는
    전자 및/또는 광전자 디바이스 제조 방법.
  18. 제1항에 있어서,
    2개의 반도체 층들 사이에 상기 분리 가능한 층을 샌드위치시키는 단계를 부가로 포함하며, 상기 2개의 반도체 층은 반대방향인 도핑 타입들을 가지며, 그 각각은 분리 가능한 층의 밴드 갭 보다 큰 밴드 갭을 갖는
    전자 및/또는 광전자 디바이스 제조 방법.
  19. 제18항에 있어서,
    상기 분리 가능한 층이 광전자 디바이스 내에서 양자제한 층으로서 기능하도록, 상기 분리 가능한 층에 약 100 nm 이하의 두께를 제공하는 단계를 부가로 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  20. 제18항에 있어서,
    상기 분리 가능한 층이 광전자 디바이스 내에서 전자발광 층으로서 기능하도록, 상기 분리 가능한 층에 약 100 nm 이상의 두께를 제공하는 단계를 부가로 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  21. 제18항에 있어서,
    상기 분리 가능한 층에 불균일한 두께를 제공함으로써, 전압에 노출되었을 때 상기 광전자 디바이스가 다수의 광 파장을 방출하도록 유발시키는 단계를 부가로 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  22. 제21항에 있어서,
    상기 불균일한 두께는 곡선형인 것을
    전자 및/또는 광전자 디바이스 제조 방법.
  23. 제21항에 있어서,
    상기 불균일한 두께는 평탄형인
    전자 및/또는 광전자 디바이스 제조 방법.
  24. 제18항에 있어서,
    상기 증착 단계 전에, 상기 분리 가능한 층의 표면에 양자 도트를 추가하는 단계를 부가로 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  25. 제1항에 있어서,
    층간 삽입물을 사용하여 상기 분리 가능한 층의 밴드 갭을 수정하는 단계를 부가로 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  26. 제1항에 있어서,
    박리에 의해 상기 분리 가능한 층의 밴드 갭을 수정하는 단계를 부가로 포함하는
    전자 및/또는 광전자 디바이스 제조 방법.
  27. 제1항에 있어서,
    상기 유리 단계는 층간 삽입물 사용하여 달성되는
    전자 및/또는 광전자 디바이스 제조 방법.
  28. 전기적으로 기능적인 요소를 갖는 광전자 디바이스를 제조하는 방법으로서:
    결정질 반도체 층을 갖는 도너를 제공하는 단계;
    상기 도너로부터 결정질 반도체 층을 유리시키는 단계;
    광전기적으로 기능적인 요소로서 상기 광전자 디바이스에 결정질 반도체 층을 합체하는 단계; 및
    상기 광전기적으로 기능적인 요소의 광전기적 기능에 기초하여 상기 광전기적으로 기능적인 요소에 미리 결정된 두께를 제공하는 단계를 포함하며,
    상기 도너는 결정질 반도체 층이 그것으로부터 유리되도록 형성되는
    전기적으로 기능적인 요소를 갖는 광전자 디바이스 제조 방법.
  29. 제28항에 있어서,
    상기 도너를 제공하는 단계는 재사용 가능한 결정질 기판상에 결정질 반도체 층을 증착하는 단계를 포함하며,
    상기 유리 단계는 상기 결정질 기판으로부터 결정질 반도체 층을 분리하는 단계를 포함하는
    광전자 디바이스 제조 방법.
  30. 제28항에 있어서,
    상기 도너를 제공하는 단계는 다수의 결정질 반도체 박판을 포함하는 도너를 제공하는 단계를 포함하며,
    상기 유리 단계는 다수의 결정질 반도체 박판의 서브세트를 분리하는 단계를 포함하는
    광전자 디바이스 제조 방법.
  31. 제28항에 있어서,
    상기 도너를 제공하는 단계는 다수의 결정질 반도체 박판을 포함하도록 도너를 제조하는 단계를 포함하는
    광전자 디바이스 제조 방법.
  32. 제31항에 있어서,
    상기 제조 단계는 다수의 결정질 종이 층을 조립하는 단계를 포함하는
    광전자 디바이스 제조 방법.
  33. 제31항에 있어서,
    상기 제조 단계는 다수의 결정질 반도체 박판을 한정하는 연약부의 평면을 형성하기 위해 상기 도너에 전구체를 층간 삽입하는 단계를 포함하는
    광전자 디바이스 제조 방법.
  34. 제28항에 있어서,
    상기 적어도 하나의 광전기적으로 기능적인 요소에 미리 결정된 두께를 제공하는 단계는 상기 유리 단계의 일부로서 수행되는
    광전자 디바이스 제조 방법.
  35. 제28항에 있어서,
    상기 적어도 하나의 광전기적으로 기능적인 요소에 미리 결정된 두께를 제공하는 단계는 상기 유리 단계 후 상기 결정질 반도체 층의 두께를 조절하는 단계를 포함하는
    광전자 디바이스 제조 방법.
  36. 제35항에 있어서,
    상기 두께를 조절하는 단계는 결정질 반도체 층으로부터 재료를 제거하는 단계를 포함하는
    광전자 디바이스 제조 방법.
  37. 제35항에 있어서,
    상기 두께를 조절하는 단계는 결정질 반도체 층상에 재료를 추가하는 단계를 포함하는
    광전자 디바이스 제조 방법.
  38. 광전자 디바이스로서:
    전기 회로에 광전자 디바이스를 연결하도록 설계 및 형성되는 제1전기 접촉부;
    상기 전기 회로에 광전자 디바이스를 연결하도록 설계 및 형성되는 제2전기 접촉부; 및
    분리된 반도체 층의 도너로부터 분리되는 상기 분리된 반도체 층을 포함하는 전기적으로 기능적인 요소를 포함하는
    광전자 디바이스.
  39. 제38항에 있어서,
    p-n 접합을 부가로 포함하며, 상기 분리된 반도체 층은 상기 p-n 접합의 한쪽을 포함하는
    광전자 디바이스.
  40. 제38항에 있어서,
    상기 분리된 반도체 층을 포함하는 제한 층을 부가로 포함하는
    광전자 디바이스.
  41. 제40항에 있어서,
    상기 분리된 반도체 층은 광전자 디바이스가 작동할 때 양자제한 층으로서 기능하도록 약 100 nm 이하의 두께를 갖는
    광전자 디바이스.
  42. 제40항에 있어서,
    상기 분리된 반도체 층은 약 10 nm 이하의 두께를 갖는
    광전자 디바이스.
  43. 제38항에 있어서,
    상기 분리된 반도체 층은 광전자 디바이스가 작동할 때 전자발광 층으로서 기능하도록 약 100 nm 이상의 두께를 갖는
    광전자 디바이스.
  44. 제38항에 있어서,
    상기 분리된 반도체 층은 광전자 디바이스가 작동할 때 광전자 디바이스가 다수의 파장으로 광을 방출하도록 불균일한 두께를 갖는
    광전자 디바이스.
  45. 제44항에 있어서,
    상기 불균일한 두께는 곡선형인
    광전자 디바이스.
  46. 제44항에 있어서,
    상기 불균일한 두께는 평탄형인
    광전자 디바이스.
  47. 제38항에 있어서,
    상기 분리된 반도체 층은 반도체 종이로부터 제조되는
    광전자 디바이스.
  48. 제38항에 있어서,
    상기 분리된 반도체 층은 본질적으로 박판형인 반도체 도너의 적어도 하나의 박판을 포함하는
    광전자 디바이스.
  49. 제48항에 있어서,
    상기 본질적으로 박판형인 재료는 1.8 eV 이상이고 2.5 eV 이하인 벌크 밴드 갭을 갖는 박판형 재료를 포함하는
    광전자 디바이스.
  50. 제48항에 있어서,
    상기 본질적으로 박판형인 재료는 2.5 eV 이상이고 4.5 eV 이하인 밴드 갭을 갖는 박판형 재료를 포함하는
    광전자 디바이스.
  51. 제48항에 있어서,
    상기 적어도 하나의 박판은 갈륨 및 셀레늄을 포함하는
    광전자 디바이스.
  52. 제38항에 있어서,
    상기 분리된 반도체 층은 제조된 도너의 적어도 하나의 박판을 포함하는
    광전자 디바이스.
  53. 제38항에 있어서,
    상기 분리된 반도체 층은 광전자 디바이스의 기능적인 부분이지만, 그러나 양자제한 층도 아니고 또한 p-n 접합의 접합층도 아닌
    광전자 디바이스.
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Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0522968D0 (en) 2005-11-11 2005-12-21 Popovich Milan M Holographic illumination device
GB0718706D0 (en) 2007-09-25 2007-11-07 Creative Physics Ltd Method and apparatus for reducing laser speckle
US11726332B2 (en) 2009-04-27 2023-08-15 Digilens Inc. Diffractive projection apparatus
US9335604B2 (en) 2013-12-11 2016-05-10 Milan Momcilo Popovich Holographic waveguide display
EP2614518A4 (en) 2010-09-10 2016-02-10 VerLASE TECHNOLOGIES LLC METHODS OF MANUFACTURING OPTOELECTRONIC DEVICES USING SEMICONDUCTOR DONOR DETACHED LAYERS AND DEVICES MANUFACTURED THEREBY
JP5899220B2 (ja) * 2010-09-29 2016-04-06 ポスコ ロール状の母基板を利用したフレキシブル電子素子の製造方法、フレキシブル電子素子及びフレキシブル基板
US9274349B2 (en) 2011-04-07 2016-03-01 Digilens Inc. Laser despeckler based on angular diversity
EP2748670B1 (en) 2011-08-24 2015-11-18 Rockwell Collins, Inc. Wearable data display
US10670876B2 (en) 2011-08-24 2020-06-02 Digilens Inc. Waveguide laser illuminator incorporating a despeckler
WO2016020630A2 (en) 2014-08-08 2016-02-11 Milan Momcilo Popovich Waveguide laser illuminator incorporating a despeckler
US20150010265A1 (en) 2012-01-06 2015-01-08 Milan, Momcilo POPOVICH Contact image sensor using switchable bragg gratings
CN103562802B (zh) 2012-04-25 2016-08-17 罗克韦尔柯林斯公司 全息广角显示器
WO2013167864A1 (en) 2012-05-11 2013-11-14 Milan Momcilo Popovich Apparatus for eye tracking
JP2013247362A (ja) * 2012-05-29 2013-12-09 Samsung Corning Precision Materials Co Ltd 半導体素子用薄膜貼り合わせ基板の製造方法
US9933684B2 (en) 2012-11-16 2018-04-03 Rockwell Collins, Inc. Transparent waveguide display providing upper and lower fields of view having a specific light output aperture configuration
KR101922115B1 (ko) * 2012-12-27 2018-11-26 삼성전자주식회사 이중 전이금속 다이칼코지나이드 채널을 가진 전계효과 트랜지스터
WO2014188149A1 (en) 2013-05-20 2014-11-27 Milan Momcilo Popovich Holographic waveguide eye tracker
WO2015015138A1 (en) 2013-07-31 2015-02-05 Milan Momcilo Popovich Method and apparatus for contact image sensing
JP6162555B2 (ja) * 2013-09-18 2017-07-12 株式会社東芝 半導体装置、超伝導装置およびその製造方法
DE202013011466U1 (de) * 2013-12-23 2014-03-12 Christian Stroetmann Elektronische Anzeige, die auf der nanohalbleiterkristallbasierten beziehungsweise auantenpunktbasierten, lichtemittierenden Diode (kurz QLED) basiert
US9234633B2 (en) * 2014-01-21 2016-01-12 Shenzhen China Star Optoelectronics Technology Co., Ltd Method for manufacturing LED light bar and LED light bar thereof
US9337275B2 (en) * 2014-01-28 2016-05-10 Infineon Technologies Ag Electrical contact for graphene part
WO2016020632A1 (en) 2014-08-08 2016-02-11 Milan Momcilo Popovich Method for holographic mastering and replication
US10241330B2 (en) 2014-09-19 2019-03-26 Digilens, Inc. Method and apparatus for generating input images for holographic waveguide displays
WO2016046514A1 (en) 2014-09-26 2016-03-31 LOKOVIC, Kimberly, Sun Holographic waveguide opticaltracker
WO2016113533A2 (en) 2015-01-12 2016-07-21 Milan Momcilo Popovich Holographic waveguide light field displays
EP3245444B1 (en) 2015-01-12 2021-09-08 DigiLens Inc. Environmentally isolated waveguide display
WO2016116733A1 (en) 2015-01-20 2016-07-28 Milan Momcilo Popovich Holographic waveguide lidar
US10010224B2 (en) 2015-01-26 2018-07-03 Gojo Industries, Inc. Variable output pump for foam dispensing system
USRE49869E1 (en) 2015-02-10 2024-03-12 iBeam Materials, Inc. Group-III nitride devices and systems on IBAD-textured substrates
CN107534074B (zh) 2015-02-10 2020-08-14 艾宾姆材料公司 在ibad织构化衬底上的外延六方材料
US10243105B2 (en) 2015-02-10 2019-03-26 iBeam Materials, Inc. Group-III nitride devices and systems on IBAD-textured substrates
US9632226B2 (en) 2015-02-12 2017-04-25 Digilens Inc. Waveguide grating device
US10459145B2 (en) 2015-03-16 2019-10-29 Digilens Inc. Waveguide device incorporating a light pipe
WO2016156776A1 (en) 2015-03-31 2016-10-06 Milan Momcilo Popovich Method and apparatus for contact image sensing
US9601405B2 (en) * 2015-07-22 2017-03-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor package with an enhanced thermal pad
EP3359999A1 (en) 2015-10-05 2018-08-15 Popovich, Milan Momcilo Waveguide display
WO2017134412A1 (en) 2016-02-04 2017-08-10 Milan Momcilo Popovich Holographic waveguide optical tracker
EP3433659A1 (en) 2016-03-24 2019-01-30 DigiLens, Inc. Method and apparatus for providing a polarization selective holographic waveguide device
EP3433658B1 (en) 2016-04-11 2023-08-09 DigiLens, Inc. Holographic waveguide apparatus for structured light projection
US10109983B2 (en) 2016-04-28 2018-10-23 Hewlett Packard Enterprise Development Lp Devices with quantum dots
US10566765B2 (en) 2016-10-27 2020-02-18 Hewlett Packard Enterprise Development Lp Multi-wavelength semiconductor lasers
EP3548939A4 (en) 2016-12-02 2020-11-25 DigiLens Inc. UNIFORM OUTPUT LIGHTING WAVEGUIDE DEVICE
US10545346B2 (en) 2017-01-05 2020-01-28 Digilens Inc. Wearable heads up displays
US10663766B2 (en) * 2017-02-24 2020-05-26 The George Washington University Graphene-based plasmonic slot electro-optical modulator
US10680407B2 (en) 2017-04-10 2020-06-09 Hewlett Packard Enterprise Development Lp Multi-wavelength semiconductor comb lasers
DE102017209173A1 (de) * 2017-05-31 2018-12-06 Robert Bosch Gmbh Polykristallines Material mit geringer mechanischer Verspannung; Verfahren zum Erzeugen eines polykristallinen Materials
US10396521B2 (en) 2017-09-29 2019-08-27 Hewlett Packard Enterprise Development Lp Laser
US10942430B2 (en) 2017-10-16 2021-03-09 Digilens Inc. Systems and methods for multiplying the image resolution of a pixelated display
CN115356905A (zh) 2018-01-08 2022-11-18 迪吉伦斯公司 波导单元格中全息光栅高吞吐量记录的系统和方法
WO2019136476A1 (en) 2018-01-08 2019-07-11 Digilens, Inc. Waveguide architectures and related methods of manufacturing
EP3765897B1 (en) 2018-03-16 2024-01-17 Digilens Inc. Holographic waveguides incorporating birefringence control and methods for their fabrication
US11434583B1 (en) * 2018-06-06 2022-09-06 United States Of America As Represented By The Secretary Of The Air Force Optimized Heteropitaxial growth of semiconductors
US11402801B2 (en) 2018-07-25 2022-08-02 Digilens Inc. Systems and methods for fabricating a multilayer optical structure
CN112640577A (zh) * 2018-09-06 2021-04-09 夏普株式会社 显示装置
US11171055B2 (en) * 2019-01-31 2021-11-09 The Government Of The United States Of America, As Represented By The Secretary Of The Navy UV laser slicing of β-Ga2O3 by micro-crack generation and propagation
KR20210138609A (ko) 2019-02-15 2021-11-19 디지렌즈 인코포레이티드. 일체형 격자를 이용하여 홀로그래픽 도파관 디스플레이를 제공하기 위한 방법 및 장치
KR20210134763A (ko) 2019-03-12 2021-11-10 디지렌즈 인코포레이티드. 홀로그래픽 도파관 백라이트 및 관련된 제조 방법
CN110165063A (zh) * 2019-05-27 2019-08-23 深圳市华星光电技术有限公司 量子棒发光二极管器件
CN114207492A (zh) 2019-06-07 2022-03-18 迪吉伦斯公司 带透射光栅和反射光栅的波导及其生产方法
CN110344022B (zh) * 2019-07-19 2021-07-30 河南师范大学 p型戴维南星形MoS2单层二维材料、制备方法及电子器件
KR20220038452A (ko) 2019-07-29 2022-03-28 디지렌즈 인코포레이티드. 픽셀화된 디스플레이의 이미지 해상도와 시야를 증배하는 방법 및 장치
KR20220054386A (ko) 2019-08-29 2022-05-02 디지렌즈 인코포레이티드. 진공 브래그 격자 및 이의 제조 방법
CN111697421B (zh) * 2020-05-27 2021-08-31 陕西师范大学 可饱和吸收体的脉冲光纤激光器及系统
EP4256100A1 (en) * 2020-12-02 2023-10-11 Oerlikon Surface Solutions AG, Pfäffikon Improved plasma resistant coatings for electrostatic chucks
CN113130681B (zh) * 2021-04-14 2022-10-18 安徽大学 一种窄带隙二维磁性薄膜异质结非制冷红外探测器
CN114674891B (zh) * 2022-03-18 2023-09-05 济南大学 中空结构结合电子消耗策略传感器的构建
CN115015351B (zh) * 2022-05-31 2023-10-10 青岛科技大学 一种近红外光激发的光电化学传感器及其制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5513149B2 (ko) 1973-03-05 1980-04-07
JPS61182280A (ja) 1985-02-08 1986-08-14 Toshiba Corp 青色発光素子の製造方法
JPS6491126A (en) * 1987-10-02 1989-04-10 Hitachi Ltd Quantum thin wire structure
JPH1056200A (ja) 1996-08-08 1998-02-24 Oki Electric Ind Co Ltd 発光ダイオードおよびその製造方法
DE19640594B4 (de) * 1996-10-01 2016-08-04 Osram Gmbh Bauelement
JPH11204888A (ja) 1998-01-13 1999-07-30 Ricoh Co Ltd 半導体発光素子および半導体単結晶基板の作製方法
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
US6562648B1 (en) * 2000-08-23 2003-05-13 Xerox Corporation Structure and method for separation and transfer of semiconductor thin films onto dissimilar substrate materials
FR2894990B1 (fr) * 2005-12-21 2008-02-22 Soitec Silicon On Insulator Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6593212B1 (en) 2001-10-29 2003-07-15 The United States Of America As Represented By The Secretary Of The Navy Method for making electro-optical devices using a hydrogenion splitting technique
FR2835095B1 (fr) * 2002-01-22 2005-03-18 Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
JP2004327719A (ja) 2003-04-24 2004-11-18 Shin Etsu Handotai Co Ltd 発光素子
KR20050013398A (ko) * 2003-07-28 2005-02-04 주식회사 실트론 실리콘 단결정 웨이퍼 및 ｓｏｉ 웨이퍼의 제조방법
FR2859312B1 (fr) * 2003-09-02 2006-02-17 Soitec Silicon On Insulator Scellement metallique multifonction
JP2006185985A (ja) * 2004-12-27 2006-07-13 Sony Corp 発光デバイス及びその製造方法
US7687372B2 (en) 2005-04-08 2010-03-30 Versatilis Llc System and method for manufacturing thick and thin film devices using a donee layer cleaved from a crystalline donor
EP1835533B1 (en) * 2006-03-14 2020-06-03 Soitec Method for manufacturing compound material wafers and method for recycling a used donor substrate
JP4827698B2 (ja) * 2006-10-27 2011-11-30 キヤノン株式会社 発光素子の形成方法
EP1986229A1 (en) * 2007-04-27 2008-10-29 S.O.I.T.E.C. Silicon on Insulator Technologies Method for manufacturing compound material wafer and corresponding compound material wafer
FR2920589B1 (fr) 2007-09-04 2010-12-03 Soitec Silicon On Insulator "procede d'obtention d'un substrat hybride comprenant au moins une couche d'un materiau nitrure"
JP2009094144A (ja) 2007-10-04 2009-04-30 Canon Inc 発光素子の製造方法
GB0802912D0 (en) * 2008-02-15 2008-03-26 Carben Semicon Ltd Thin-film transistor, carbon-based layer and method of production thereof
JP2010067903A (ja) 2008-09-12 2010-03-25 Toshiba Corp 発光素子
KR101064068B1 (ko) 2009-02-25 2011-09-08 엘지이노텍 주식회사 발광소자의 제조방법
EP2614518A4 (en) 2010-09-10 2016-02-10 VerLASE TECHNOLOGIES LLC METHODS OF MANUFACTURING OPTOELECTRONIC DEVICES USING SEMICONDUCTOR DONOR DETACHED LAYERS AND DEVICES MANUFACTURED THEREBY
WO2013039897A2 (en) * 2011-09-14 2013-03-21 VerLASE TECHNOLOGIES LLC Phosphors for use with leds and other optoelectronic devices

Also Published As

Publication number Publication date
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