KR20130143061A - 와이어 본드 프리 다이를 사용한 가요성 led 디바이스 - Google Patents

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라비 팔라니스와미
아로키아라즈 제수도스
알레잔드로 알드린 2세 아그카오일리 나라그
시앙 신 푸
퐁 리앙 탄
앤드류 제이 아우더컬크
저스틴 에이 무니
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쓰리엠 이노베이티브 프로퍼티즈 컴파니
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Abstract

물품은 제1 및 제2 주 표면을 갖는 가요성 중합성 유전체 층을 포함한다. 제1 주 표면은 그 위에 전도성 층을 그리고 그 내부에 적어도 하나의 캐비티를 갖는다. 적어도 하나의 캐비티는 발광 반도체 디바이스를 지지하고 제1 주 표면 위의 전도성 층에 전기적으로 연결하는 전기적으로 분리된 제1 및 제2 부분을 포함한다.

Description

와이어 본드 프리 다이를 사용한 가요성 LED 디바이스{FLEXIBLE LED DEVICE WITH WIRE BOND FREE DIE}
본 발명은 가요성 고 전력 발광 반도체 디바이스에 관한 것이다.
발광 다이오드(LED) 및 레이저 다이오드를 포함하는 종래의 발광 반도체(LES) 디바이스들(LESD들), 및 LESD들을 포함하는 패키지들은 몇 가지 결점을 갖는다. 고 전력 LESD들은 관리되어야만 하는 상당한 양의 열을 발생시킨다. 열 관리(thermal management)는 열 방산(heat dissipation) 및 열 응력(thermal stress)으로 인해 발생하는 문제들을 처리하며, 이는 현재 발광 다이오드의 성능을 제한하는 주요 요인이다.
일반적으로, LES 디바이스는 외부 조명 응용의 경우의 태양 광(sunlight)으로부터의 열뿐만 아니라, 디바이스 내부로부터 발생되는 열의 축적으로 인해 야기되는 손상에 대개 취약하다. 과도한 열 축적은 LESD들을 위한 봉지재와 같은 LES 디바이스들에서 사용되는 재료의 열화(deterioration)를 야기할 수 있다. LESD들이 다른 전기 구성요소들을 포함할 수도 있는 가요성-회로 라미네이트에 부착될 때, 열 방산 문제가 크게 증가한다.
추가적으로, 종래의 LES 디바이스 및 패키지는 두꺼운 경향이 있고, 이는 저 폼 팩터(low form factor) 응용에서 이들의 사용을 제한한다. 결과적으로, 가요성 LES 디바이스 및 패키지의 열 방산(thermal dissipation) 특성을 개선하기 위하여, 그리고 저 폼 팩터에서 이들의 사용을 가능하게 하기 위하여, 가요성 LES 디바이스 및 패키지의 설계를 개선하고자 하는 지속적인 요구가 존재한다.
본 발명의 적어도 일 태양은 강건한 가요성 LESD 구조를 통해 현재의 그리고 미래의 고 전력 LESD 구조에 대한 비용 효율적 열 관리 해법을 제공한다. 고 전력 LESD 어레이의 동작을 위해서는 많은 양의 열을 방산시키는 능력이 필요하다. 본 발명의 적어도 일 실시 형태에 따르면, LESD들을 가요성 중합성 유전체 기판(즉, 유전체 층)을 갖는 시스템에 통합시킴으로써 열 방산이 관리될 수 있다. 보다 나은 열 관리를 달성하기 위하여, LESD들은, LESD와 열 전도성 층 사이의 절연체(유전체) 재료의 두께를 제어함으로써 또는 LESD와 열 전도성 층 사이에서 절연체 재료를 완전히 제거함으로써 이들이 열 전도성 층과 근접해 있거나 또는 직접 열 접촉(thermal contact)하도록 배치된다. 본 발명의 적어도 일 실시 형태에서, LESD의 요구되는 배치(positioning)를 달성하기 위하여, 예컨대, 캐비티(cavity)를 형성하도록 원하는 두께로 유전체 기판을 식각함으로써, 또는 비아를 형성하도록 유전체 기판을 완전히 관통하는 개구를 생성함으로써, 제어된 제거가 수행된다. 유전체 기판의 식각은 향상된 광 효율(light efficiency)을 제공하기 위하여 반사 재료로 코팅될 수 있는 비스듬한(slanted) 측벽을 생성함으로써 추가의 이점을 제공할 수 있다. 추가적으로, 적어도 일부 실시 형태들에서, LESD가 유전체 기판의 표면 아래에 놓이기 때문에, LESD가 표준 LES 디바이스들보다 낮은 프로파일을 가지고, 이는 LESD를 저 폼 팩터 응용에 적합하게 만든다.
본 발명의 적어도 일 태양은, 제1 및 제2 주 표면을 갖는 가요성 중합성 유전체 층을 포함하는 물품을 특징으로 한다. 제1 주 표면은 그 위에 전도성 층 및 그 내부에 적어도 하나의 캐비티를 가진다. 적어도 하나의 캐비티는 발광 반도체 디바이스를 지지하고 제1 주 표면 상의 전도성 층에 전기적으로 연결하도록 구성된 전기적으로 분리된 제1 및 제2 부분을 포함하는 전도성 재료를 포함한다.
본 발명의 적어도 일 태양은, 제1 및 제2 주 표면을 갖는 가요성 중합성 유전체 층을 포함하는 물품을 특징으로 한다. 제1 및 제2 주 표면 각각은 그 위에 전도성 층을 가진다. 유전체 층은 제1 주 표면으로부터 제2 주 표면으로 연장되는 적어도 하나의 비아를 가진다. 적어도 하나의 비아는 전도성 재료 - 전도성 재료는 제2 주 표면 위의 전도성 층에 전기적으로 연결되며, 그리고 발광 반도체 디바이스를 지지하고 제1 주 표면 상의 전도성 층에 전기적으로 연결하도록 구성된 전기적으로 분리된 제1 및 제2 부분을 포함함 - 를 포함한다.
본 발명의 적어도 일 태양은 그 위에 제1 전도성 층이 있는 제1 주 표면 및 그 위에 제2 전도성 층이 있는 제2 주 표면을 갖는 가요성 중합성 유전체 층을 포함하는 물품을 특징으로 한다. 유전체 층은 제1 주 표면으로부터 제2 주 표면을 향해, 또는 제2 주 표면으로 연장되는 적어도 하나의 캐비티 또는 비아를 가진다. 제1 전도성 층은 적어도 하나의 캐비티 또는 비아 내부로 연장된다. 적어도 하나의 캐비티, 또는 비아는 전도성 특징부 및 두 개의 전도성 패드를 포함한다. 전도성 패드는 서로로부터 그리고 전도성 특징부로부터 전기적으로 절연된다.
본 출원에서 사용되는 바와 같이,
"LES"는 발광 다이오드(들) 및 레이저 다이오드(들)을 포함하는 발광 반도체(들)을 의미하고,
"LESD"는 발광 다이오드 디바이스(들) 및 레이저 다이오드 디바이스(들)을 포함하는 발광 반도체 디바이스(들)을 의미한다. LESD는 베어(bare) LES 다이 구조, 완전 패키지된 LES 구조, 또는 베어 다이보다는 많으나 완전 LES 패키지를 위한 모든 구성요소들보다는 적은 구성요소들을 포함하는 중간(intermediate) LES 구조일 수 있으며, 따라서 용어 LES와 LESD는 상호 교환적으로 사용될 수 있고 상이한 LES 구조들 중 하나 또는 전부를 나타낼 수 있다. 용어 "가요성 LES 디바이스" 또는 "가요성 LESD"는 전형적으로 베어 다이 발광 반도체, 패키지된 LES 구조, 또는 중간 LES 구조를 포함하는 가요성 물품을 지칭한다.
본 발명의 적어도 일 실시 형태의 이점은, LESD의 주 발광 표면이 캐비티 또는 비아 내에 잘 한정될 수 있고, 이것이 디바이스의 광 출력을 향상시킬 수 있다는 것이다. 본 발명의 적어도 일 실시 형태의 다른 이점은 캐비티 또는 비아 측벽들 위의 반사성 코팅에 의해 광 반사가 개선될 수 있다는 것이다. 본 발명의 적어도 일 실시형태의 다른 이점은 캐비티 또는 비아가 한정된 영역을 충전하는 봉지재를 포함한다는 것이다. 본 발명의 적어도 일 실시 형태의 다른 이점은, 큰 표면 면적을 갖는 캐비티 또는 비아를 제공함으로써 x-y 방향(즉, 가요성 기판의 길이 및 폭 방향)에서, 그리고 두 개의 열 전도성 층들 사이에 박막화된(thinned) 중합 유전체 층을 제공함으로써 z-방향(즉, 두께 방향)에서, 열 방산이 추가로 향상될 수 있다는 것이다. 본 발명의 적어도 일 실시 형태의 다른 이점은 원하는 응용에 따라 가요성 유전체 기판 상의 LESD들이 직렬로, 병렬로, 또는 개별적으로 전기적으로 연결될 수 있다는 것이다. 본 발명의 적어도 일 실시 형태의 다른 이점은 LESD들이 전도성 재료 위에 본딩될 수 있어서, 와이어 본딩할 필요 없이 LESD들을 전기적으로 바이어스되게 할 수 있다는 것이다. 본 발명의 적어도 일 실시 형태의 다른 이점은 최종 패키징에서의 최소화된 수율 손실이며, 이는 와이어 본딩 문제들을 극복해준다. 본 발명의 적어도 일 실시 형태의 다른 이점은 유전체 박층이 습식 화학, 엑시머 레이저 융삭(ablation), 기계적 펀칭, 및 플라즈마 식각을 사용하여 달성될 수 있다는 것이다. 본 발명의 적어도 일 실시 형태의 다른 이점은 가요성 유전체 기판이 기판의 양 면들 상에 회로 패턴을 제작하는 것을 용이하게 해준다는 것이다. 본 발명의 적어도 일 실시형태의 다른 이점은 가요성 기판이 LESD 물품들을 위한 큰 가요성 및 굽힘성(bendability)을 제공한다는 것이다. 본 발명의 적어도 일 실시 형태의 다른 이점은 열 계면 재료(TIM)가 디바이스의 열 성능을 향상시키기 위한 언더필(underfill)로서 사용될 수 있다는 것이다. 본 발명의 적어도 일 실시 형태의 다른 이점은 와이어 본드 프리 다이를 전도성 재료에 본딩하기 위한 직접 다이 부착 방법(direct die attach method)이, 상대적으로 큰 접촉 면적으로 인하여 향상된 열 방산을 제공한다는 것이다. 본 발명의 적어도 일 실시 형태의 다른 이점은 레이저 리프트-오프 공정 동안, 가요성 LESD의 가요성 유전체 층이 응력 수용 층으로서 작동할 수 있고, 이 응력 수용 층이 다이의 반도체 층을 온전하게 유지시킬 것이라는 것이다.
본 발명의 상기의 개요는 본 발명의 각각의 개시된 실시 형태 또는 모든 구현 형태를 설명하고자 하는 것은 아니다. 이어지는 도면 및 상세한 설명은 예시적인 실시 형태를 보다 상세하게 예시한다.
<도 1>
도 1은 본 발명의 일 태양에 따른 가요성 LESD의 예시적인 실시 형태에 대한 개략적인 단면도이다.
<도 2>
도 2는 본 발명의 일 태양에 따른 가요성 LESD의 다른 예시적인 실시 형태에 대한 개략적인 단면도이다.
<도 3>
도 3은 본 발명의 일 태양에 따른 가요성 LESD의 다른 예시적인 실시 형태에 대한 개략적인 단면도이다.
<도 4>
도 4는 본 발명의 일 태양에 따른 가요성 LESD의 다른 예시적인 실시 형태에 대한 개략적인 단면도이다.
<도 5>
도 5는 본 발명의 일 태양에 따른 가요성 LESD의 다른 예시적인 실시 형태에 대한 개략적인 단면도이다.
<도 6>
도 6은 본 발명의 일 태양에 따른 가요성 LESD의 다른 예시적인 실시 형태에 대한 개략적인 단면도이다.
<도 7>
도 7은 본 발명의 일 태양에 따른 가요성 LESD의 다른 예시적인 실시 형태에 대한 개략적인 단면도이다.
<도 8>
도 8은 본 발명의 일 태양에 따른 가요성 LESD의 다른 예시적인 실시 형태에 대한 개략적인 단면도이다.
<도 9>
도 9는 본 발명의 일 태양에 따른 가요성 LESD의 다른 예시적인 실시 형태에 대한 개략적인 단면도이다.
<도 10>
도 10은 본 발명의 일 태양에 따른 가요성 LESD의 다른 예시적인 실시 형태에 대한 개략적인 단면도이다.
하기의 설명에서는, 본 명세서의 일부를 형성하며 몇몇 특정 실시 형태가 예로서 도시되어 있는 첨부 도면을 참조한다. 일반적으로 다양한 실시 형태에서의 유사한 특징부들에 대해 유사한 참조 번호들이 사용된다. 달리 표시되지 않는한, 이 유사한 특징부들은 동일한 재료를 포함하고, 동일한 속성을 가지고, 그리고 동일하거나 유사한 기능들을 하게 할 수 있다. 일 실시 형태에 대해 기술된 추가적인 또는 선택적인 특징들은 명시적으로 언급되지 않더라도 적절한 경우에 다른 실시 형태에 대해서도 추가적인 또는 선택적인 특징들일 수 있다. 본 발명의 범주 또는 사상으로부터 벗어남이 없이 다른 실시 형태가 고려되고 이루어질 수 있음을 이해하여야 한다. 따라서, 하기의 상세한 설명은 제한적인 의미로 취해져서는 안 된다.
달리 나타내지 않는 한, 본 명세서 및 특허청구범위에서 사용된 특징부의 크기, 양 및 물리적 특성을 표현하는 모든 수는 모든 경우 용어 "약"에 의해 수식되는 것으로 이해되어야 한다. 따라서, 반대로 나타내지 않는 한, 전술한 명세서 및 첨부된 특허청구범위에 개시된 수치 파라미터는 본 명세서에 개시된 교시 내용을 이용하여 당업자가 얻고자 하는 원하는 특성에 따라 달라질 수 있는 근사치이다. 종점(end point)에 의한 수치 범위의 사용은 그 범위 내의 모든 수 (예를 들어, 1 내지 5는 1, 1.5, 2, 2.75, 3, 3.80, 4 및 5를 포함함) 및 그 범위 내의 임의의 범위를 포함한다.
달리 나타내지 않는 한, 용어 "코트(coat)", "코팅(coating)", "코팅된(coated)", 등은 스프레이 코팅, 딥 코팅, 충만(flood) 코팅과 같은 특정 타입의 응용 방법들로 제한되지 않으며, 증기 침착(vapor deposition) 방법, 도금 방법, 코팅 방법 등과 같은 침착 방법들을 포함하여, 기술된 재료에 대해 적합한 임의의 방법에 의해 침착되는 재료를 지칭할 수 있다. 추가적으로, "상부", "바닥", "전면", "후면", "위", "아래" 등과 같은 방향성 용어가 기술되는 도면(들)의 배향에 관련하여 사용된다. 실시 형태들의 구성요소들이 다수의 상이한 배향으로 위치될 수 있기 때문에, 방향 용어는 예시의 목적으로 사용되며 결코 제한하는 것이 아니다.
본 발명의 적어도 일 실시 형태가 도1 에 도시되며, 도 1은 LESD(122)가 위치되어 있는 적어도 하나의 오목부 또는 캐비티(110)를 갖는 가요성 중합성 유전체 기판(112)을 보여준다. 캐비티(110)는 초기에 벽들 및 플로어(floor)(117)에 의해 정의되나, 그것의 벽들 및 플로어(117)에 적용되는 층들 및 코팅들에 의해 추가로 정의될 수 있다. (본 명세서에서 복수형 용어 "캐비티 벽들"이 사용되나, 이 용어는 또한 원뿔 또는 절단된 원뿔 형상을 갖는 벽들과 같은 단일의 연속적인 만곡된 벽을 지칭한다.) LESD(122)는 플립 칩 다이이다(즉, 다이는 그것이 부착될 때 위아래가 뒤바뀌어 "플립(flip)"된다). 플립 칩 다이는 칩 패드들을 외부 회로에 상호연결하기 위하여 와이어를 사용하지 않는 와이어 본드 프리 다이의 일종으로 칭해질 수 있다. 플립 칩은 칩 패드 상에 침착된 솔더 범프들을 이용하여 IC 칩들 및 마이크로 전자기계 시스템(MEMS)과 같은 반도체 디바이스들을 외부 회로에 상호연결하기 위한 방법이다. 최종 공정 단계 동안 솔더 범프들이 칩의 상부 면 위의 칩 캐소드 및 애노드 패드들 위에 침착된다. 칩을 외부 회로(예컨대, 회로 보드 또는 다른 칩 또는 웨이퍼)에 실장하기 위하여, 칩은 그것의 전기적 접촉부를 갖는 면이 아래로 향하도록 플립 오버(flip over)되고, 그리고 그것의 패드들이 외부 회로 위의 정합하는 패드들과 정렬하도록 정렬되고, 그리고 그후 상호연결을 완성하기 위하여 솔더가 플로우(flow)된다. 이는 칩이 똑바로(upright) 실장되며 칩 패드들을 외부 회로에 상호연결하기 위하여 와이어들이 사용되는 와이어 본딩과 대조된다. 일부 실시 형태들에서, 플립 칩 다이는 동일 평면 위에 있지 않은 애노드 및 캐소드를 포함한다. 추가로, 두 개의 LESD 접촉부들을 위해 캐비티(110) 내에 위치된 본드 사이트(bond site)들이 서로 전기적으로 격리될 필요가 있다. 이는, 예를 들어 도 1에 도시된 것과 같이, 캐비티 내에 침착된 전도성 재료 내에 갭(124)을 생성함으로써 행해질 수 있다. 갭(124)은 예컨대, 위에 갭(124)이 요구되는 캐비티 플로어(117)의 부분을 마스킹함으로써 전도성 재료가 비아(110) 내에 침착되는 때에 생성될 수 있거나, 또는 식각 또는 다른 적합한 제거 공정들에 의해서와 같이 전도성 재료(118)의 부분을 제거함으로써 추후에 생성될 수 있다. 캐비티(110)의 플로어(117)를 형성하는 유전체 기판(112)의 부분은 또한 도 1에 도시된 것과 같이 갭(126)을 갖거나, 또는 연속적일 수 있다. 도 1에서, 플로어(117)는 유전체 기판(112)의 부분에 의해 형성된다. 캐비티(110)의 벽들 및 플로어는 전도성 재료(118)를 지지한다. 일부 실시 형태들에서, 전도성 재료(118)는 반사성 코팅과 같은 추가의 층들을 지지할 수 있다. 반사성 코팅은 향상된 반사율을 갖는 금, 은, 알루미늄일 수 있고, 본질적으로 반사성인(inherently reflective) 유전체 재료, 또는 유색(pigmented) 재료일 수 있다. 전도성 층(119)이 유전체 기판(112)의 상부 표면(top surface) 위에 위치되고 전도성 층(120)이 유전체 기판(112)의 바닥 표면(bottom surface) 위에 위치된다. 일부 실시 형태들에서, 전도성 층(119)은 전기 전도성 회로를 포함한다. 전도성 재료(118)는 캐비티(110) 내의 LESD(122)를 지지한다. 전도성 층(120)은 바람직하게는 열 전도성이고 선택적으로 전기 전도성이다. 일부 실시 형태들에서, 전도성 층(120)은 전기 전도성 회로를 포함한다. 전도성 재료(118)는 캐비티(110) 내에 위치되는 전도성 층(119)의 부분을 포함할 수 있거나, 캐비티(110) 내에 침착되는 전도성 층(119)의 부분이 아닌 전도성 재료를 포함할 수 있거나, 또는 둘 모두의 조합을 포함할 수 있다. 전도성 층(119) 및 전도성 층(119)이 아닌 전도성 재료는 동일한 또는 다른 물질을 포함할 수 있다. 예를 들어, 둘 모두가 구리일 수 있거나, 또는 이들이 상이할 수 있는데, 예컨대 전도성 층(119)이 구리일 수 있는 반면 전도성 재료는 솔더일 수 있다. 전도성 층(119) 및 전도성 재료가 동일한 물질을 포함한다면, 이 둘 사이의 계면(interface)이 불분명해진다. 적어도 일 태양에서, 전도성 층(119)이 전기 전도성 층으로서 기능하는 반면, 전도성 층(120)은 열 싱크(heat sink)로서 기능하여, LESD(122)로부터의 효율적인 열 방산을 용이하게 해준다. 적어도 일 태양에서, 캐비티(110)는 실질적으로 균일하고 평평한 표면을 갖는 언더필을 제공하기 위하여 유익하게 사용될 수 있으며 그리고 LESD(122)를 위한 봉지재를 유지하기 위하여 유익하게 사용될 수 있다. 적어도 일 태양에서, 예컨대 플립 칩 다이의 애노드 및 캐소드가 동일 평면 상에 있지 않을 때, 전도성 층(119)의 두께가 플립 칩 다이 본딩을 수용하도록 조정될 수 있다. 플립 칩 다이는 임의의 적합한 공지된 방법에 의해 본딩될 수 있다. 이 높이 조정은 캐비티(110) 내의 하나의 본드 사이트로부터 전도성 재료를 제거함으로써, 또는 캐비티(110) 내의 하나의 본드 사이트에 전도성 재료를 부가함으로써 달성될 수 있다. 전도성 재료는 화학적 식각, 플라즈마 식각, 집속 이온-빔 식각, 및 레이저 융삭과 같은 공지된 방법들에 의해 제거될 수 있다. 필요한 경우, 동일한 높이로 유지되는 본드 패드가 포토마스크로 덮일 수 있다. 전도성 재료는 전기 도금과 같은 방법들에 의해 본드 사이트들 중 하나에 부가될 수 있다. 다시, 필요한 경우, 동일한 높이를 유지하는 본드 패드 (및 다른 전도성 표면들)가 포토마스크로 덮일 수 있다. 본 발명의 적어도 하나의 실시 형태가 도 2에 도시되며, 도 2의 실시 형태는 이것이 전도성 층(219)을 그의 상부 표면 위에 그리고 LESD(222)가 위치되어 있는 적어도 하나의 오목부(indentation) 또는 캐비티(210)를 그의 내부에 갖는 가요성 중합성 유전체 기판(212)을 포함한다는 점에서 도 1의 실시 형태와 실질적으로 유사하다. 캐비티(210) 내에 위치된 본드 사이트들은 캐비티 내에 침착된 전도성 재료(218) 내의 갭(224)에 의해 서로 전기적으로 격리된다. 캐비티(210)의 캐비티 플로어(217)를 형성하는 유전체 기판(212)의 부분이 또한 갭(226)을 가진다. 이 실시 형태에서, 유전체 기판(212)의 바닥 표면 위에 위치된 전도성 층(220)이 또한 갭(228)을 가진다. 추가적인 차이는 LESD(222)가 측방 다이(lateral die)인 것, 즉, 전기 접촉부들이 다이의 바닥부 위에 있고, 그리고 실질적으로 동일 평면 위에 있다는 것이다. 플립 칩 다이와 유사하게, 측방 다이는 칩 패드들을 외부 회로에 상호연결하기 위하여 와이어를 사용하지 않은 와이어 본드 프리 다이의 일종으로서 칭해질 수 있다. 일 태양에서, 플립 칩 다이에서 주 방출 표면이 아래를 향해있는 반면, 측방 다이에서 주 방출 표면은 위를 향해 있다. 결과적으로, 반사성 코팅의 사용이 덜 필수적일 수 있다. 본딩과 관련하여, 플립 칩 다이와 비교하여 측방 다이의 이점은 다양한 본딩 방법들이 사용될 수 있다는 것, 본딩 패드들이 실질적으로 동일 평면 위에 있다는 것, 본딩 패드들이 LED 기판의 뒷면(back side) 위에 있어서 그 결과 방출된 광에 대한 방해물(obstruction)이 없게 된다는 것, 및 효과적인 열 방산을 위한 상대적으로 큰 본드 패드들의 존재를 포함할 수 있다. 본 발명의 태양들에서 사용될 수 있는 측방 다이 구조들의 예들이 미국 특허 공개 제2010/0252840 A1호, 제2010/0155746 A1호, 및 제2011/0084294 A1호에 보여지고 기술된다. 예컨대 플립 칩 본딩 또는 직접 다이 부착 방법과 같은 다양한 방법들이 측방 다이를 본딩하기 위하여 사용될 수 있다. 직접 다이 부착은 다이를 기판에 직접 본딩 및 전기적으로 연결하기 위하여 예컨대, 공융물(eutectic), 전도성 페이스트, 또는 솔더를 사용하여 IC 칩들 및 미세 전자기계 시스템들(MEMS)과 같은 반도체 디바이스들을 외부 회로에 상호연결하기 위한 방법이다. 이 방법은 칩 패드들을 외부 회로에 상호연결하기 위하여 와이어가 사용되는 와이어 본딩에 대조된다. 직접 다이 부착의 예는 금-주석 공융 다이 부착을 포함한다. 금-주석 공융 다이 부착에 대해, 현재 두 개의 가능한 기법들, 즉 플럭스 공융 다이 부착 및 직접 공융 다이 부착이 존재한다. 플럭스 공융 다이 부착 동안, 소량의 플럭스가 패키지 기판 위에 배치되고, LESD가 플럭스 위에 배치된다. 그 후, 본딩을 완료하기 위하여, 그 위에 LESD가 실장된 기판이 리플로우 오븐(reflow oven) 내에 넣어질 것이다. 공정 전체에 걸쳐 외부적인 힘은 가해지지 않는다. 직접 공융 다이 부착은 기판을 보호 가스(shielding gas)를 갖는 대기 챔버(ambient chamber) 내에서 300-320℃로 사전가열(preheating) 하는 것을 수반하며, 이후 LESD가 본드 헤드 콜릿(collet)에 의해 픽업되고 압축력(compression force)을 갖고 가열된 기판 위에 배치된다. 일정 시간(약 100 내지 200 ms) 후에, 접촉력(contact force)이 완화된다. 초기에 이 공정에서, 금-주석 공융 층은 기판 위에서 용융 상태로 있을 것이다. 기판 본드 패드 재료들(금, 은, 팔라듐, 등)이 용융 금-주석 층으로 용해되고, 그리고 이 온도에서 포화 한계(saturation limit)에 도달한 후, 비-공융(off-eutectic) 조성물의 높은 용융점으로 인하여 응고가 발생할 것이다. 결과적으로, LESD가 금-주석 공융 재료에 의해 기판 위에 본딩된다. 상기 LESD 다이 부착 동안 외력(external force)이 사용되고, 그리고 이 공정 동안에 플럭스가 필요하지 않으므로, 플럭스 공융 다이 부착에 비해 본딩 성능이 더 고무적인 것을 알게 되었다. 일부 실시 형태들에서, 측방 다이는 상이한 크기를 갖는 애노드 및 캐소드를 포함한다. 두 개의 LESD 접촉부들을 위해 캐비티(210) 내에 위치된 본드 사이트들은, 예컨대, 애노드 본드 사이트가 애노드의 크기에 대응하고 캐소드 본드 사이트가 캐소드의 크기에 대응하도록 전도성 재료 내에 갭(224)을 위치시킴으로써, 이를 수용하도록 구성될 수 있다. 측방 다이는 임의의 적합한 공지된 방법에 의해 본딩될 수 있다.
적어도 일 태양에서, 전도성 층(220) 내의 갭(228) 및 유전체 기판(212) 내의 갭(226)의 존재는, 구조체의 바닥 면으로부터 전도성 재료(218)의 부분을 제거함으로써 갭(224)이 형성될 수 있게 한다.
갭들(224, 226, 228)의 존재에 의해 생성되는 것과 같은 층들(220, 212, 218)을 통하는 정렬된 개구를 갖는 것은 TIM 또는 임의의 적합한 열 방산 재료를 갭들(224, 226, 228) 내에 그리고 캐비티(210) 내에 적용할 수 있게 하여, 그것이 LESD(222)로부터의 효과적인 열 방산을 용이하게 할 수 있게 하도록 그것이 전도성 층(220) 위 뿐만 아니라 LESD(222)에 인접하게 또는 LESD(222)의 기저부(base) 주변에 있도록 한다. 그러한 구성의 예가 도 4에 도시된다.
본 발명의 적어도 일 실시 형태가 도 3에 도시되며, 도 3은 LESD(322)가 위치되어 있는 적어도 하나의 비아(310)를 갖는 가요성 중합성 유전체 기판(312)를 보여준다. 비아(310)는 일 표면으로부터 다른 표면으로 유전체 기판을 통해 연장되는 개구이다. 비아는 초기에 유전체 기판(312)을 포함하는 벽들에 의해 정의된다. 비아는 일 단부에서 유전체 기판(312)의 바닥 표면 위에 위치된 전도성 층(320)에 의해 차단된다. 비아(310)는 그것의 벽들에 적용된 층들 및 코팅들에 의해 추가로 정의될 수 있는바, 이 층들 및 코팅들은 또한 비아(310)의 바닥 개구 아래의 전도성 층(320)의 부분에도 적용될 수 있다. 도 3의 실시 형태에서, 벽들 및 전도성 층(320)의 노출된 부분이 전도성 재료(318)를 지지한다. 전도성 재료(318)는 비아(310) 내의 LESD(322)를 지지한다. LESD(322)는 도시된 것과 같이 플립 칩 다이일 수 있거나, 또는 측방 다이(즉, 전기 접촉부들이 다이의 바닥부 위에 있음)일 수 있다. 전도성 재료(318) 내의 갭(324) 및 전도성 층(320) 내의 갭(328)이 두 개의 LESD 컨택들을 위해 비아(310) 내에 위치된 본드 사이트들을 전기적으로 격리한다. 전도성 층(319)은 유전체 기판(312)의 상부 표면 위에 위치된다. 일부 실시 형태들에서, 전도성 층(319)은 전기 전도성 회로를 포함한다. 전도성 층(320)은 바람직하게는 열 전도성이고 선택적으로 전기 전도성이다. 일부 실시 형태들에서, 전도성 층(320)은 전기 전도성 회로를 포함한다. 적어도 일 태양에서, 전도성 층(320) 내의 갭(328)의 존재는, 구조체의 바닥 면으로부터 전도성 재료(318) 내에 갭(324)이 형성될 수 있게 한다.
갭들(324, 328)의 존재에 의해 생성된 것과 같이, 층들(320, 318)을 통하는 정렬된 개구를 갖는 것은, TIM 또는 임의의 적합한 열 방산 재료가 갭들(324, 328) 내에 그리고 비아(310) 내에 적용될 수 있게 하여, 이것이 LESD(322)로부터의 효과적인 열 방산을 용이하게 해 줄 수 있도록, 그것이 전도성 층(320) 위에 뿐만 아니라 LESD(322)에 인접해 있거나 또는 LESD(322)의 기저부(base) 주변에 있게 한다. 그러한 구성의 예가 도 6에 도시된다. 적어도 일 태양에서, 두 전도성 층들(319, 320)은 전기 전도성이면서 열 방산성(heat dissipative)일 수 있고, 그리고 따라서 효과적인 열 특성 및 전기 특성을 제공할 수 있다.
도 9 및 10은 본 발명의 태양에 따른 가요성 LESD의 예시적인 실시예들을 도시하며, 여기서 본 명세서에서 정의된 것과 같은 플립 칩 다이 또는 측방 다이일 수 있는 대 면적(large area) LED가 가요성 중합성 유전체 기판 내의 캐비티 내에 위치된다. 대 면적 LED는 본 명세서에서 세 개 이상의 전기 접촉부들을 갖는 LED로서 정의된다. 일부 실시 형태들에서, 대 면적 LED는 최대화된 그리고 균일한 LED 광 출력을 보장하기 위한 균일한 전류 스프레딩(current spreading)을 제공하기 위하여 하나의 캐소드 및 복수의 애노드들을 가진다. 가요성 LESD의 복수의 대응하는 전도성 패드들에의 복수의 애노드들의 연결은 LED의 수명을 연장시킬 수 있는 효과적인 열 방산을 제공할 수 있다. 복수의 연결들의 존재는 또한 대형 LED 다이들을 위한 기계적 안정성을 제공한다.
도 9를 참조하면, 가요성 중합성 유전체 기판(912)은 LESD(922)가 위치되어 있는 적어도 하나의 오목부 또는 캐비티(910)를 갖는다. LESD(922)는 LED의 중앙에 배치된 캐소드 및 LED의 대향 단부들(opposite ends)에 배치된 두 개의 애노드들을 갖는 대 면적 LED이다. 다른 실시 형태들에서, 캐소드 및 애노드들은 LED의 임의의 적합한 위치에 배치될 수 있고, 임의의 적합한 수의 캐소드들 및 애노드들이 LED 위에 존재할 수 있다. LESD(922)를 수용하기 위하여, 두 개의 애노드들을 위해 캐비티(910) 내에 위치된 본드 사이트들이 캐소드를 위한 본드 사이트로부터 전기적으로 격리될 필요가 있다. 이는, 예를 들어 도 9에 도시된 것과 같이, 캐비티 내에 침착된 전도성 재료(918) 내에 갭(924)을, 그리고 캐비티(910)의 플로어(917)를 포함하는 유전체 기판(912)의 부분 내에 갭(926)을 생성함으로써 이루어질 수 있다. 갭들(924, 926)은 캐소드의, 전도성 층(920) 상의 그의 본드 사이트들로의 전기적 연결을 용이하게 해주며, 이 전기적 연결은 예를 들어, 도 9에 도시된 것과 같이 솔더 플러그(932)에 의해 확립될 수 있다. LESD(922)는 임의의 적합한 공지된 방법에 의해 본딩될 수 있다.
도 10은 대형 LED의 캐소드 및 애노드들을 또한 수용할 수 있는 본 발명의 실시 형태를 도시한다. 이 실시 형태에서, 두 개의 애노드들을 위해 캐비티(1010) 내에 위치된 본드 사이트들은 캐소드를 위한 본드 사이트로부터 전기적으로 격리되고, 그리고 캐소드와 전도성 층(1020) 사이에 전기적 연결이 확립된다. 두 개의 갭들(1024)이 캐비티 내에 침착된 전도성 재료(1018) 내에 생성되어, 플로어(1017) 위에 중앙 전도성 특징부(1034)를 생성한다. 유전체 기판(1012)의 바닥부로부터 캐비티(1010)로 연장되는 갭(1026)이 생성되고 전기 전도성 재료로 충전되어 전도성 특징부(1034)와 전도성 층(1020) 사이에 전기적 연결을 확립한다. 전도성 특징부(1034)는 캐소드를 위한 본드 사이트로서 기능한다. 대안적인 실시 형태에서, 전도성 특징부(1034)가 열 전도성이며 전기 절연성일 수 있고 전도성 층(1020) 및 갭(1026) 내의 전도성 재료가 (이들이 전기 전도성인지 여부에 관계 없이) 열 전도성이다. 그러한 경우에, 플립 칩 또는 측방 다이가 캐비티 내의 사용에 적합할 것이다. 갭(1026) 내의 전도성 재료에 의한 전도성 특징부(1034)와 전도성 층(1120)의 열적 연결(thermal connection)이 캐비티(1010) 내의 LESD로부터의 효과적인 열 방산을 제공할 것이다.
도 8은 도 10의 실시 형태와 유사한 본 발명의 실시 형태를 도시한다. 도 8의 실시 형태에서, 캐비티(10')가 중합 유전체 기판(12)의 제1 표면으로부터 제2 표면을 향해 연장되고, 전도성 특징부(22)가 캐비티(10') 내에 위치되고, 전도성 패드들(26, 28)이 전도성 특징부(22)의 양 측에 위치되며 전도성 층(19)에 전기적으로 연결된다. 전도성 특징부(22)는 열적 그리고 전기적 둘 모두에 있어서 전도성 이거나 둘 중 하나에 있어서 전도성일 수 있다. 전도성 층(20)은 선택적으로 유전체 기판(12)의 제2 표면 상에 있을 수 있고 TIM의 층이 전도성 층(20) 및/또는 유전체 기판(12)의 제2 표면에 선택적으로 적용될 수 있다. 전도성 패드들(26, 28)은 서로로부터, 그리고 전도성 특징부(22)가 전기 전도성인 경우에 전도성 특징부(22)로부터, 전기적으로 절연된다. 바람직하게는, 전도성 패드들(26, 28)뿐만 아니라 전도성 특징부(22)가, (이들이 전기 전도성인지 여부와 관계 없이) 열 전도성이고 그리고 캐비티 플로어(17)를 통해 캐비티(10') 내의 LESD로부터 (열) 전도성 층(20)으로 열을 쉽게 방산할 수 있다.
본 발명의 적어도 하나의 실시 형태가 도 7에 도시되며, 도 7은 LESD(1122)가 위치되어 있는 적어도 하나의 비아(1110)를 갖는 가요성 중합성 유전체 기판(1112)을 보여준다. LESD(1122)는 플립 칩 다이이나, 다른 실시 형태들에서 측방 다이일 수 있다. 또한, 두 개의 LESD 컨택들을 위해 비아(1110) 내에 위치된 본드 사이트들이 서로로부터 전기적으로 격리될 필요가 있다. 이는 예를 들어, 도 7에 도시된 것과 같이, 비아(1110)를 두 개의 분리된 더 작은 비아들로 효과적으로 분리하는 리지(ridge)(1125)를 비아 내에 가짐으로써 이루어질 수 있다. 리지(1125)는 비아(1110) 내에 유전체 재료를 침착함으로써 형성될 수 있으며, 이 경우에 전도성 층(1120)이 초기에, 비아(1110)가 위치될 유전체 기판(1112)의 바닥 표면의 부분을 덮을 필요가 있을 것이다. 대안적으로, 리지(1125)가 비아(1110)를 생성하기 위한 공정의 부분으로서 형성될 수 있다. 예를 들어, 비아(1110)를 생성하기 위하여 화학적 식각 공정이 사용되면, 유전체 층의 대향 표면까지 죽 식각될 두 영역들이 매우 밀접하게 배치(closely spaced)되어 이 영역들 사이의 유전체 재료가 부분적으로 식각되도록 포토 마스크가 패턴될 수 있다. 그러한 구조를 달성하기 위해 사용될 수 있는 방법은 PCT 공개 제WO2007/001995 A1호(이하에서는 WO '995로 약칭함)의 페이지 11에서 도 7a 내지 도 7c를 참조로 개괄적으로 기술되어 있다. WO '995에서 유전체 기판들은 단지 부분적으로 식각되나, 본 실시 형태의 요구되는 특징들을 달성하기 위하여, 식각될 영역들의 피치가 적절하게 위치될 수 있다. 이 방법을 사용하면, 부분적으로 식각된 부분이 전형적으로 예리한 피크(sharp peak)를 가질 것이다. 이 피크는 레이저 융삭되거나 그렇지 않다면 리지(1125)로부터 제거될 수 있다. 대안적인 방법에서, 본질적으로 캐비티를 형성하기 위하여 비아(1110)가 깊이 D로 부분적으로 식각될 수 있고, 이후 포토마스크가 캐비티 플로어의 중앙에 배치될 수 있고 그리고 식각은 마스킹된 유전체 재료(이 마스킹된 유전체 재료가 리지(1125)가 됨)의 양 측에 작은 비아가 형성될 때까지 계속될 수 있다. 비아 벽들, 리지 벽들, 및 전도성 층(1120)의 노출된 부분은, 전도성 층(1119)과 동시에 침착될 수 있는 전도성 재료(1118), 및 비아(1110) 내에서 별개의 더 작은 비아들 내에 후속적으로 침착될 수 있는 추가의 전도성 재료(1118')를 지지한다. 전도성 재료(1118, 1118')는 동일하거나 상이할 수 있다. 전도성 재료(1118')는 전기 전도성이고 바람직하게는 또한 열 전도성이며 비아(1110) 내의 LESD(1122)를 지지한다. 전도성 층(1120)이 전기 전도성이면, LESD의 본드 패드들을 전기적으로 분리하기 위하여 갭(1128)이 생성될 수 있다.
본 명세서에 기술된 가요성 LESD들의 예시적인 실시 형태들이 당업자가 알 수 있는 약간의 수정을 갖는 와이어 본드 프리 LESD들의 사용과 관련되나, 본 명세서에 기술된 구조들은 또한 와이어 본딩을 요구하는 하나 또는 두 개의 전극을 갖는 LESD들과 함께 사용될 수 있다.
TIM의 응용은 본 발명의 태양에 따른 가요성 LESD들의 열 성능(thermal performance)을 더 향상시켜줄 수 있다. 정합형(conformanble) TIM이 가요성 기판의 바닥 면 위에 라미네이트될 수 있고 그리고, 예컨대, 캐비티 또는 비아를 충전하도록 정합할 수 있다. TIM의 점성(viscosity)을 조정하는 것은 TIM이 플립 칩 다이를 위한 적합한 언더필로서 기능할 수 있도록 해줄 수 있다. TIM의 열팽창 계수(CTE)를 조정하는 것은 디바이스의 구조적 무결성을 개선하는 것을 도울 수 있다.
임의의 적합한 TIM이 본 발명의 실시 형태들에서 이용될 수 있다. 실시 형태에 따라, TIM은 가요성 LES 디바이스에 액체, 페이스트, 젤, 고체, 등으로 적용될 수 있다. TIM을 적용하기 위한 적합한 방법은 특정 TIM의 특성들에 의존하나, 정밀 코팅(precision coating), 디스펜싱, 스크린 인쇄, 라미네이션 등을 포함한다.
경화가능 TIM을 경화시키기 위한 적합한 방법은 UV 경화, 열 경화 등을 포함한다.
TIM은, 예컨대 액체, 또는 젤 또는 페이스트와 같은 반-고체(semi-solid)로서 코팅될 수 있거나, 또는 시트 형태로 라미네이트될 수 있다. TIM들의 조합이 사용될 수 있다. 예를 들어, 제1 타입의 TIM이 비아들 또는 캐비티들 내에 적용될 수 있고 제2 타입의 TIM이 유전체 층의 제2 주 표면에 적용될 수 있는바, 이는 그것을 제1 타입의 TIM과 접촉하게 할 것이다. 비아들 또는 캐비티들을 미리 TIM으로 충전함이 없이 TIM의 시트가 유전체 층의 제2 주 표면에 적용된다면, 시트는 바람직하게는 비아들 또는 캐비티들을 충전하도록 충분히 정합형이거나 재구성가능하다. 예를 들어, 적합한 타입의 시트 재료는, 열을 가함에 따라 경화 전에 비아들 또는 캐비티들을 충전하기에 충분하게 연화될 미경화(uncured) 열경화성(thermoset) 재료일 것이다. 일부 실시 형태들에서, TIM은 또한 접착제-기반(adhesive-based)일 수 있다. 그러한 실시 형태에서, TIM은 일 면에서 유전체 층의 제2 주 표면에 그리고 다른 면에서 전도성 기판에 직접 부착될 수 있다. 접착 특성을 갖지 않는 TIM이 열 전도성 접착제를 사용하여 유전체 층의 제2 주 표면 및 전도성 기판 중 하나 또는 이 둘 모두에 적용될 수 있다. 앞에서 언급된 바와 같이, TIM이 유전체 층의 제2 주 표면에 먼저 적용되고 그리고 전도성 기판이 그후 TIM에 적용될 수 있거나, 또는 TIM이 전도성 기판에 먼저 적용되고 그후 TIM-코팅된 전도성 기판이 유전체 층의 제2 주 표면에 적용될 수 있다.
일부 실시 형태들에서, 적합한 TIM은 실리콘 그리스와 같은 페이스트형 열 전도성 재료일 수 있고, 다른 실시 형태들에서, 실리콘 고무(silicone rubber)와 같은 시트형 열 전도성 재료일 수 있다. 또 다른 실시 형태들에서, 이 둘의 조합이 사용될 수 있다.
TIM에 사용하기에 적합한 재료 유형은, 경화가능한 열경화성 물질, 전도성 충전재를 갖는 열가소성 물질을 포함하는 열가소성 물질, 압력 감응 접착제, 및 탄성중합체를 포함하나, 이들로 제한되는 것은 아니다. TIM에 사용하기에 적합한 구체적인 재료들은 실리콘, 폴리이미드, 에폭시, B-스테이지 UV 경화가능 접착제, 및 고온 규소계 접착제를 포함한다.
적합한 TIM은 전기 전도성이거나 전기 전도성이 아닐 수도 있는 열 전도성 재료로 충전될 수 있다. 적합한 재료는 은, 금, 니켈, 구리, 금속 산화물, 붕소 질화물, 알루미나, 마그네슘 산화물, 아연 산화물, 알루미늄, 알루미늄 산화물, 알루미늄 질화물, 은-코팅된 유기 입자, 은 도금 니켈, 은 도금 구리, 은 도금 질화물, 은 도금 유리, 은 플레이크, 탄소 입자, 카본 블랙, 탄소 동소체(carbon allotropes), 예컨대, 그래파이트, 그래핀, 탄소 나노튜브, 보론-질화물 코팅 입자, 및 이들의 혼합물을 포함한다. 열 전도성 재료는 입자, 구, 플레이크의 형태 또는 임의의 다른 적합한 형태일 수 있다. 적어도 일부 실시 형태들에서, 열 전도성 재료는 약 5 중량% 내지 약 60 중량%, 바람직하게는 약 10 중량% 내지 약 50 중량%의 TIM을 포함할 수 있다.
본 발명에서 사용하기에 적합한 TIM은, 예를 들어, 알루미나, 알루미늄 질화물, 보론 질화물, 탄소 나노튜브, 탄소 입자, 및 그래핀 중 하나 이상으로 충전된 접착제를 포함할 수 있다.
바람직하게는, TIM은 낮은 열 저항을 가지며; 금속과 같은 높은 표면 에너지, 및 플라스틱과 같은 낮은 표면 에너지를 갖는 기판을 적실 수 있고; 그것이 부착되어 있는 표면에 접착된 채 유지될 것이고 그리고 그것이 적용되어 있는 디바이스의 어떠한 원치 않는 영역들로도 흐르지 않을 것이다.
본 발명의 적어도 일 실시 형태가 도 5에 도시되며, 도 5는 TIM(130)이 전도성 층(120) 위에 배치되어 있는, 도 1에 도시된 가요성 LESD와 유사한 가요성 LESD를 보여준다.
본 명세서에 기술된 예시적인 실시 형태들 각각에서, 비아들 및 캐비티들은 임의의 적합한 형상, 예컨대, 원형, 타원형, 직사각형, 사형(serpentine), 채널형, 격자형(grid)(예컨대, 오버랩하는 채널들의 연속적인 패턴에 의해 분리되는 유전체 기판의 아일랜드(island)들을 형성함), 등일 수 있고, 단일 LESD를 포함할 수 있거나 복수의 LESD들을 포함할 수 있다. 예를 들어, 비아 또는 캐비티는 채널-형상 또는 그리드-형상이거나 대형일 수 있고, 복수의 LESD들이 단일 비아 또는 캐비티 내에 위치될 수 있다.
본 명세서에 기술된 예시적인 실시 형태들 각각에서, 플립 칩 다이는 플립 칩 본딩 공정에 의해 가요성 기판의 격리된 도체들에 본딩될 수 있다. 이를 용이하게 하기 위하여, 격리된 도체들에 각자의 전도성 범프들이 제공될 수 있다. 측방 다이는 직접 다이 부착 방법을 이용하여 가요성 기판의 격리된 도체들에 본딩될 수 있다. (예컨대, 플립 칩 다이 및 측방 다이를 포함하는) 와이어 본드 프리 다이를 본딩하기 위하여 본 발명의 태양에서 이용될 수 있는 예시적인 본딩 방법은 이방성 전도성 필름(ACF)을 이용하는 것이다. 먼저, ACF가, 픽 앤드 플레이스(pick and place) 방법을 이용하여, 격리된 도체들 위에 적용된다. 이후, 다이가 온도 및 힘을 이용하여 (플립 칩 다이의 경우에) 플립 칩 구성으로 부착되거나 (측방 다이의 경우에) 측방 구성으로 부착된다. ACF가 활성화되고 요구되는 두께로 조정되어, 전기적 접촉부들에 이방성으로 와이어 본드 프리 다이의 각자의 접촉 패드들을 제공하는 입자들의 정렬에 의해 와이어 본드 프리 다이와 격리된 도체들과의 사이에 전기적 연결을 형성한다. 본 발명의 태양에서 이용될 수 있는 또 다른 예시적인 본딩 방법은 전도성 접착제를 사용하는 것을 포함하며 여기서 전도성 접착제는 격리된 도체들 위에 배치된다. 압력 하에서 (플립 칩 다이의 경우에) 플립 칩 구성으로 또는 (측방 다이의 경우에) 측방 구성으로 다이를 배치할 때, 와이어 본드 프리 다이와 격리된 도체들 사이에 전기적 연결을 형성하기 위하여 전도성 접착제가 요구되는 두께로 정합 및 조정된다. 본 발명의 태양에서 이용될 수 있는 또 다른 예시적인 본딩 방법은 격리된 도체들 위에 금속 솔더 범프들을 생성하는 것을 포함한다. 솔더 플럭스가 솔더 범프들 위에 적용되고 와이어 본드 프리 다이가 솔더 범프들 위에 배치된다. 솔더 리플로우 공정을 이용하여, 솔더 범프들이 본딩을 개시하고 와이어 본드 프리 다이와 격리된 도체들 사이의 전기적 연결을 형성하기 위하여 요구되는 두께로 조정된다.
본 발명의 태양에 따른 가요성 LESD들의 이점은 레이저 리프트-오프 공정에 관련된다. 예컨대 고 전력 블루 LED들과 같은 특정 와이어 본드 프리 LESD들에서, 일부 경우에 수 마이크론의 두께를 갖고, 일부 경우에는 120-150 마이크론의 두께를 갖는 갈륨 질화물(GaN) 또는 인듐 갈륨 질화물 (InGaN) 반도체 층이 사파이어(Al2O3) 기판 위에서 성장된다. 주로 고 전력 동작들을 달성하기 위하여, 레이저 리프트-오프 공정을 이용하여 사파이어가 반도체 층으로부터 제거될 수 있다. 전형적인 레이저 리프트-오프 공정에서, 고 강도 레이저 빔이 사파이어를 통하여 지향되어 반도체 층을 조준한다. 이는 반도체 층으로부터 사파이어를 분리하는 계면에 충격파(shockwave)를 생성한다. 이 공정 동안, 상대적으로 얇은 반도체 층으로 응력이 전달된다. 예컨대, 규소(Si) 또는 세라믹과 같은 강성(rigid) 기판들 위의 와이어 본드프리 다이들에 대해, 이 응력은 반도체 층에 추후의 크랙을 야기할 수 있다. 그러나, 본 발명의 태양에 따른 가요성 LESD들 위의 와이어 본드 프리 다이들에서는, 가요성 유전체 층이 반도체 층을 온전하게 유지하는 것을 도울 응력 수용 층으로서 작동할 수 있다.
본 발명의 적어도 일 실시 형태는 부분적으로 식각된 유전체 기판을 사용하여 가요성 LESD 어레이 구조를 제공한다. 캐비티가 유전체 기판 내로 원하는 깊이까지 식각된다. 캐비티는 그 내부에, 코팅, 증기 침착, 도금 등과 같은 임의의 적합한 방식으로 침착된 전도성 재료를 가질 수 있으나, 전도성 재료는 전형적으로 전해 도금 또는 무전해 도금 중 하나를 이용하여 도금된다. 캐비티 내의 전도성 재료는 바람직하게는 전기 전도성이고 선택적으로 열 전도성이다. LESD들은 전형적으로 공융물, (플립 칩 실장을 위한 솔더 범프들을 포함하는) 솔더, 접착제, 및 퓨전 본딩(fusion bonding)과 같은 공지된 다이 본딩 방법을 이용하여 전도성 재료에 직접 또는 간접적으로 부착된다. 본 발명의 적어도 일 실시 형태에서, 열 전도 층은 유전체 기판의 바닥 표면 위에 위치되며 종래의 가요성 회로 제조 공정을 이용하여 형성된 전기 회로의 부분일 수 있다. 캐비티의 플로어를 형성하는 유전체 층의 부분은 캐비티 내의 전도성 재료 그리고 유전체 재료의 바닥 표면 위의 전도성 층을 아주 가까이에 배치하여, LESD에 의해 생성되는 열을, 캐비티 또는 비아 내의 전기적으로 그리고 열적으로 전도성인 재료를 통해, 그리고 그 후에는 캐비티의 플로어를 통해 유전체 기판의 바닥 표면 위의 열 전도성 층으로 효과적으로 방산할 수 있게 한다.
본 발명의 적어도 일 실시 형태는 완전히 식각된 유전체 기판을 사용하여 가요성 LESD 어레이 구성을 제공한다. 비아가 유전체 기판을 통해, 즉, 하나의 주 표면으로부터 대향 주 표면까지 식각된다. 비아의 바닥 개구는 전형적으로 유전체 기판의 바닥 표면 위의 전도성 층으로 덮인다. 본 발명의 적어도 일 실시 형태에서, 이 전도성 층은 열 전도 층이고 종래의 가요성 회로 제조 공정들을 이용하여 형성된 전기 회로의 부분일 수 있다. 비아들은 그 내부에 코팅, 증기 침착, 도금 등과 같은 임의의 적합한 방식으로 침착된 전도성 재료를 가질 수 있으나, 전도성 재료는 전형적으로 전해 도금 또는 무전해 도금 중 하나를 이용하여 도금된다. 비아가 유전체 기판을 통해 개구를 형성하기 때문에, 비아 내의 전도성 재료와 유전체 기판의 바닥 표면 위의 전도성 층이 직접 접촉해 있다. 둘 모두가 열 전도성이면, 이는 LESD에 의해 발생되는 열을 비아 내의 전도성 재료를 통해 유전체 기판의 바닥 표면 위의 전도성 층으로 효과적으로 방산시킬 수 있게 한다.
캐비티들 또는 비아들 내의 전도성 재료는, 비아 개구를 덮는 캐비티 플로어 또는 전도성 층 위에서, 이 전도성 재료가 캐비티 또는 비아 벽들 위에 있는 것 같이 얇거나, 또는 더 얇거나 더 두꺼울 수 있다. 만약 이 전도성 재료가 더 두껍다면, 이것이 캐비티 또는 비아를 부분적으로 또는 완전히 충전할 수 있다. 전도성 재료의 층이 적어도 캐비티 또는 비아의 벽들에 적용된 후 추가의 전도성 재료가 캐비티 또는 비아의 중앙에 부가되는 실시 형태들에서, 부가된 전도성 재료는 결과적으로 (위쪽의) 캐비티 또는 비아 벽들에서보다 캐비티의 바닥에 더 두꺼운 양의 전도성 물질이 있게 하고, 따라서, 부가된 전도성 재료가 캐비티 또는 비아를 부분적으로 또는 완전히 충전할 수 있다. 부가된 전도성 재료는 캐비티 또는 비아를 임의의 적합한 레벨(예컨대, 10%, 15%, 25%, 또는 그 이상)로 충전할 수 있다. 일부 실시 형태들에서, 전도성 재료가 캐비티 또는 비아의 더 많은 퍼센티지, 예컨대 약 50%, 약 75%, 또는 약 100%를 충전한다.
일부 실시 형태들에서, 유전체 기판의 상부 표면 위의 전도성 층이 캐비티 또는 비아 내로 연장되어 캐비티 또는 비아 내의 전도성 재료의 전부 또는 일부를 형성한다. 선택적으로, 전도성 재료의 두께를 증가시키기 위하여 추가의 전도성 물질이 캐비티 또는 비아 내에 침착될 수 있다. 일부 실시 형태들에서, 캐비티 또는 비아 내에 전도성 재료를 포함하는 부분을 포함하는 전체 상부 전도성 층이 상대적으로 두껍게 만들어지고 캐비티 또는 비아 내에 추가의 전도성 재료가 부가되지 않는다. 본 발명의 적어도 일부 실시 형태들에서, 유전체 층 표면 위의, 그리고 캐비티 또는 비아 내의, 약 50 um 내지 약 100 um, 바람직하게는 약 75 um 내지 약 100 um의 두께를 갖는 상부 전도성(예컨대, 구리) 층은 LESD로부터의 열 방산을 상당히 향상시킬 수 있다.
유전체 기판의 바닥 표면 위의 전도성 층은 임의의 적합한 두께일 수 있다. 이 전도성 층을 두껍게, 예컨대 약 35 마이크로미터(um), 바람직하게는 약 50 um, 75 um, 약 100 um 또는 그 보다 두껍게 만드는 것은, LESD들로부터의 열 제거(heal removal)를 향상시킬 수 있다.
또한, 캐비티 플로어 또는 바닥 비아의 면적 치수를 제어하는 것이 LESD로부터 캐비티 비아 내의 전도성 재료로, 그리고 추가로 유전체 기판의 바닥 표면 위의 전도성 층으로의 열 방산에 상당히 영향을 미칠 수 있다. 일반적으로, 캐비티 플로어 면적 또는 비아 개구 대 LESD 풋프린트 면적의 비율을 증가시키는 것이 보다 나은 열 방산을 제공한다. 1:2 (LESD 풋프린트:캐비티 플로어 면적/비아 개구) 이상의 비율은 1:1의 비율에 비해 열 방산을 향상시킬 수 있으며, 1:3의 비율이 열 방산에 있어서 가장 현저한 증가를 제공하는 것으로 여겨진다. 이 비율은, 예컨대, 인접한 열 전달 층을 사용하여, 열이 더 큰 표면 면적 상에 퍼져 나가기 전에, z 방향에서 열을 방산시키는 것을 돕는 것으로 여겨진다. 1:2의 비율이 열 방산을 도울 수 있고 1:4와 같은 더 높은 비율이 사용될 수 있으나, 1:4의 비율은 1:3의 비율에 비해 단지 점진적 개선(incremental improvement)을 제공할 수 있는 반면 1:3의 비율은 예컨대 1:1의 비율에 비해 현저한 개선을 제공할 것으로 여겨진다.
본 발명의 전기 및/또는 열 전도성 층들에서 사용하기에 적합한 전도성 물질은 응용에 따라 달라질 것이나, 예를 들어, 구리, 은, 금, 니켈, 알루미늄, 주석, 및 그 합금과 같은 전도성 금속; 결과적인 접착제가 전도성이도록 전도성 재료(예컨대, 전도성 입자)로 충전되는 비-전도성 접착제를 포함하는 열 및 전기 전도성 접착제를 포함할 수 있다.
본 발명의 전도성 재료에 사용하기 위한 적합한 전도성 물질이 또한 응용에 따라 달라질 것이나, 구리, 금, 은, 니켈, 알루미늄, 주석 및 그 합금과 같은 금속들 및 솔더, 전도성 중합체, 및, 결과적인 물질이 전도성이도록 전도성 재료, 예컨대 전도성 입자로 충전된 비전도성 중합체 및 접착제를 포함하는 전도성 접착제를 포함할 수 있다.
적합한 전기 및/또는 열 전도성 입자들은 알루미늄, 금, 은, 크롬, 구리, 팔라듐, 니켈 및 그 합금, 알루미늄 질화물(AlN), 알루미늄 산화물(Al2O3), 바륨 질화물(BN), 나노미터-크기의 은 입자, 카본 블랙, 카본 나노튜브(CNT), 풀러린, 그라핀, 탄소 충전재, 바륨 티타네이트, 바륨 스트론튬 티타네이트, 티타늄 산화물, 리드 지르코늄 티타네이트, 칼슘 구리 티타네이트, 리드 마그네슘 티타네이트, 리드 란타넘 지르코네이트 티타네이트, 실리콘 이산화물, 및 그 혼합물을 포함한다.
본 발명의 가요성 중합성 유전체 층에 사용하기에 적합한 중합 재료는 폴리에스테르, 폴리카보네이트, 액정 폴리머, 및 폴리이미드를 포함한다. 폴리이미드가 선호된다. 적합한 폴리이미드는 KAPTON(DuPont사로부터 입수가능); APICAL(Kaneka Texas corporation으로부터 입수가능); SKC Kolin PI(SKC Kolon PI Inc로부터 입수가능), 및 UPILEX S, SPILEX SN, 및 UPISEL VT(모두 Ube Industries, Japan으로부터 입수가능)의 상표명으로 입수가능한 것들을 포함한다. 이들 UPILEX 및 UPISEL 폴리이미드는 바이페닐 테트라카르복실릭 디안하이드라이드(BPDA) 및 페닐 다이아민(PDA)과 같은 모노머로부터 제작된다.
캐비티들 또는 비아들은, 화학 식각, 플라즈마 식각, 집속 이온-빔 식각, 및 레이저 융삭, 엠보싱, 미세복제, 사출 성형, 및 펀칭과 같은 임의의 적합한 방법을 사용하여 유전체 기판 내에 형성될 수 있다. 화학 식각이 일부 실시 형태들에서 선호될 수 있다. 임의의 적합한 식각제가 사용될 수 있고 유전체 기판 재료에 따라 달라질 수 있다. 적합한 식각제는 알칼리 금속 염(예를 들어, 수산화 칼륨); 가용화제, 예컨대 아민, 및 에틸렌 글리콜과 같은 알코올 중 하나 또는 이 둘 모두를 갖는 알칼리 금속 염을 포함할 수 있다. 본 발명의 일부 실시 형태들에 적합한 화학 식각제는 본 명세서에 참조로서 포함된 미국 특허 공개번호 제2007-0120089-A1에 더 자세히 기술된 것과 같은 KOH/에탄올 아민/에틸렌 글리콜 식각제를 포함한다. 본 발명의 일부 실시 형태들에 적합한 다른 화학 식각제는 본 명세서에 참조로서 포함되는 동시 계류중인 미국 가출원 제61/409791호에 더 상세히 기술되는 것들과 같은 KOH/글리신 식각제를 포함한다. 식각 후에, 유전체 기판이 알칼리성 KOH/포타슘 과망간산염(PPM) 용액, 예컨대 약 0.7 내지 약 1.0 중량%의 KOH 및 약 3 중량%의 KMnO4의 용액으로 처리될 수 있다.
화학 식각으로부터 생성된 측벽 각도는 다양하며, 식각 속도(etch rate)에 가장 의존하는바, 더 느린 식각 속도가 결과적으로 더 얕은 측벽 각도(즉, 0°에 가까움)가 되게 한다. 화학 식각으로부터의 결과인 전형적인 측벽 각도는 유전체 층의 주 평면으로부터 약 5° 내지 60°이고, 적어도 일 실시 형태에서, 약 25° 내지 약 28°이다. 화학 식각에 대한 대안으로서 앞서서 언급된 바와 같이, 유전체 기판 내의 캐비티들 또는 비아들이 펀칭, 플라즈마 식각, 집속 이온-빔 식각, 및 레이저 융삭에 의해 형성될 수 있다. 캐비티 또는 비아를 형성하는 이들 방법으로, 측벽들은 전형적으로 유전체 층의 주 평면으로부터 최대 90°의 더욱 가파른 각도를 가진다. 본 출원의 목적을 위하여, 경사진 측벽은 유전체 층의 수평 평면에 수직이 아닌 측벽을 의미한다. 경사진 측벽들을 갖는 캐비티들 또는 비아들은 또한 엠보싱, 마이크로복제, 및 사출 성형과 같은 방법들을 사용하여 제작될 수 있다. 비아가 초기에 형성되나 캐비티가 요구되면, 유전체 기판의 바닥 면 위의 전도성 층으로부터 캐비티를 전기적으로 절연시키기 위해 폴리이미드 코팅과 같은 유전체 코팅이 부가될 수 있고, 따라서 캐비티를 형성한다. 유전체 재료는 임의의 적합한 재료, 예컨대, 중합성 재료(polymeric material), 세라믹 재료, 입자-부하(particle loaded) 중합성 재료 등일 수 있고, 임의의 적합한 방식으로 적용될 수 있다. 유전체 코팅은 전기 절연성이고, 바람직하게는, LESD로부터 멀리로 열의 전달을 가능하게 해주도록 열 전도성이다. 하나의 그러한 적합한 코팅은 먼저 개구 내의 폴리아믹 산 수지의 얇은 층을 적용함으로써 형성된 폴리이미드 수지이다. 폴리아믹 산은 캐비티의 바닥에 형성된 유전체 코팅이 캐비티 플로어를 위해 요구되는 두께를 제공하도록 바람직하게는 정밀-코팅(precision-coating)된다. 캐비티 플로어의 두께는 바람직하게는 유전체 기판 층의 두께의 약 5% 내지 약 75%, 약 5% 내지 약 60%, 또는 약 5% 내지 약 25%이다. 후속적으로, 캐비티 내에 균일한 폴리이미드 코팅을 형성하기 위하여 이미드화 공정이 수행된다. 폴리이미드/폴리아믹 산 수지는 정밀 코팅, 나이프 코팅, 또는 본 당업계에 공지된 다른 방법들을 사용하여 적용될 수 있다.
일부 실시 형태들에서, 유전체 코팅은 그의 전기 절연성 및 열 전도성 특성들을 향상시키기 위해 입자들로 충전될 수 있다. 적합한 입자들은 알루미늄 질화물(AlN), 알루미늄 산화물(Al2O3), 바륨 질화물(BN), 나노미터-크기 은 입자들, 탄소 나노튜브(CNT), 풀러린, 그라핀, 탄소 충전제, 바륨 티타네이트, 바륨 스트론튬 티타네이트, 티타늄 산화물, 리드 지르코늄 티타네이트, 칼슘 구리 티타네이트, 리드 마그네슘 티타네이트, 리드 란타늄 지르코네이트 티타네이트, 실리콘 이산화물, 및 그 혼합물을 포함한다.
예컨대, 플라즈마 식각을 사용한 것과 같이, 식각 깊이가 제어될 수 있기 때문에 그리고/또는 캐비티- 또는 비아-형성 방법이 전도성 층을 식각 또는 열화시키지 않을 것이기 때문에, 캐비티- 또는 비아-형성 방법이 전도성 층을 파괴하지 않을 것이라면 캐비티 또는 비아가 형성되기 전에 전도성 층이 유전체 기판의 바닥 면에 적용될 수 있고, 또는 펀칭을 사용한 것과 같이 캐비티- 또는 비아-형성 방법이 전도성 층을 파괴할 것이라면 캐비티가 형성된 후에 전도성 층이 부가될 수 있다.
유전체 기판은 일 면 또는 양 면이 전도성 층으로 피복될 수 있다. 전도성 층(들)이 회로 내에 형성될 것이라면, 이들은 사전-패턴되거나, 또는 가요성 LES 디바이스들을 제작하는 공정 동안에 패턴될 수 있다. (유전성 및 전도성 재료의 복수의 층들을 갖는) 다층 가요성 기판이 또한 기판으로서 사용될 수 있다. 전도성 층들은 임의의 적합한 재료일 수 있으나, 전형적으로는 구리이다.
본 발명의 가요성 LES 디바이스들의 적어도 일부 실시 형태들은 우수한 열 관리 특성을 제공한다. 적어도 부분적으로 캐비티들 또는 비아들 내의 전도성 재료 및 LESD들을 지지하는 캐비티들 또는 비아들의 얇은 혹은 부재한 유전체 플로어들로 인하여, LESD들에 의해 생성되는 열이 유전체 기판의 바닥 면 상의 열 전도성 층으로 쉽게 전달될 수 있다. 이러한 방식으로, 열이 LESD로부터 멀리로 쉽게 전도될 수 있다.
본 발명의 적어도 일 실시 형태에서, 유전체 기판의 바닥 면 위의 전도성 층은 열 전도성 접착제일 수 있다. 접착제 층은 비아가 형성되는 경우 식각 정지부로서 사용되거나 또는 캐비티 또는 비아가 형성된 후에 유전체 기판에 적용될 수 있다. 열 전도성 접착제가 식각 정지부로서 사용되면, 적합한 접착제는 화학약품에 내성이 있는 것들, 특히 알칼리 용액에 내성이 있는 것들일 수 있다. (접착제가 유전체 기판에 적용되기 전에 또는 후에) 다른 층들이 열 전도성 접착제 층의 대향 면에 적용될 수 있다. 예를 들어, 열 계면 재료들, 금속 포일, 강성 금속 플레이트, 열 싱크 등이 접착제 층에 부착될 수 있다. 캐비티 또는 비아에 인접한 열 전도성 접착제 층을 갖는 것은 캐비티 또는 비아 내에 놓인 LESD로부터 멀리로 열의 방산을 향상시킬 수 있다. 접착제의 열 전도성은 요구되는 양의 적합한 열 전도성 입자를 부가함으로써 그리고 접착제의 두께를 조정함으로써 조정될 수 있다. 열 전도성 접착제에서 사용되는 전형적인 열 전도성 입자는 알루미늄 질화물(AlN), 알루미늄 산화물(Al2O3), 바륨 질화물(BN), 나노미터-크기 은 입자들, 탄소 나노튜브(CNT), 풀러린, 그라핀, 탄소 충전제 등이다. 입자들의 크기는 전형적으로 서브-마이크론 내지 마이크론 범위에 있다. 그러한 충전된 접착제의 전형적인 열 전도성은 약 0.2 내지 약 6 W/mK이다.
열 전도성 접착제에 사용하기에 적합한 접착제 유형은, 에폭시, 폴리우레탄, 폴라아미드이미드, 및 페놀 수지를 포함하나, 이들로 제한되지 않는다.
열 전도성 접착제에 적합한 경화 공정은, 열, UV, E-빔, UV-베타 스테이지(접착제가 라이너 위에 코팅되고, 초기에 초기 UV 경화를 겪고, 그후 기판위에 라미네이트 되고 열적으로 경화되는, UV와 열 경화의 조합), 및 이들의 조합을 포함하나, 이들로 제한되지 않는다.
접착제가 유전체 기판에 적용되기 전에 전도성, 예컨대 구리 층에 부착되면, 접착제는, 전형적으로 라이너 상에서 코팅되고 구리 포일로 라미네이트되거나 또는 구리 포일 상에 직접 코팅된다. 전기침착된(electodeposited) 또는 롤된(rolled) 어닐링된 구리가 선호된다. 구리가 거친 면과 평탄한(smooth) 면을 가지면, 접착제를 거친 면에 부착하는 것이 일반적으로 바람직하다.
LESD들은 예컨대, 개별 LESD들 및 이들이 위치되어 있는 캐비티들 또는 비아들 위에 봉지 재료를 적용함으로써, 또는 LESD들의 어레이 및 그러한 LESD들 주위의 전도성 층 위에 봉지재를 적용함으로써, 가요성 기판 위에 직접 패키지될 수 있다. 봉지재는 바람직하게는 투명한(즉, 99%를 초과하는 투과율을 가짐) 성형 화합물(molding compound)이다. 이는 선택적으로, 경화될 때 렌즈로서 동작하기에 적합할 수 있다. 실리콘 및 에폭시가 적합한 봉지 화합물이다. 이는 그 내부에 분포된 광학 확산 입자들을 추가로 포함할 수 있다. 적합한 성형 복합재는, 예컨대 일본 소재의 Shin-Etsu Chemical Co., Ltd. 및 미국 캘리포니아주 산타 바바라 소재의 NuSil Silicone으로부터 구매될 수 있다. 원한다면, 봉지 전에, 인광체 코팅과 같은 파장 변환 재료가 LESD 상부에 침착될 수 있다. 언더필 재료가 LESD의 봉지 전에 선택적으로 적용될 수 있다. 가요성 LESD 디바이스들은 또한 임의의 적합한 중합성 투명 재료로부터 제작될 수 있는 내수성(waterproof)/내후성(weatherproof), 투명 케이싱 내에 밀봉(enclosing)될 수 있다.
본 발명의 적어도 일 실시 형태에서, 봉지재는 LESD의 LES로부터 방출되는 광을 흡수하여 상이한, 일반적으로 더 높은 파장에서 광을 재-방출할 수 있는 투명한 색 변환 재료이다. 예를 들어, 황색 인광체(yellow phosphor)를 포함하는 색 변환 재료가 청색 LED를 봉지하는데 사용될 수 있으며, 이는 백색 광을 생성할 수 있다. 본 발명의 일부 실시 형태들에서, 균일한 광 변환, 및 바람직하게는 우수한 열 관리를 제공하기 위하여 LESD를 둘러싸는 균일한 두께의 색 변환 층을 생성하도록 캐비티 또는 비아 측벽들의 경사가 조정될 수 있다. 본 발명의 적어도 일 실시 형태에서, 캐비티 또는 비아 측벽의 경사는 약 5° 내지 약 90°이다. 본 발명의 적어도 일 실시예의 이점은 캐비티 또는 비아 내에 LESD를 배치하는 것이, 봉지재가 캐비티 또는 비아 내에 포함될 수 있기 때문에 봉지재의 정밀한 배치를 가능하게 해준다는 것이다. 본 발명의 적어도 일 실시 형태의 이점은 캐비티 또는 비아의 중앙에 LESD를 배치하고 캐비티 또는 비아를 봉지재로 충전하는 것이 LESD 주위에 생성될 수 있는 균일한 봉지재 층으로 인하여 균일한 광 변환을 생성한다는 것이다. 본 발명의 대안적인 실시 형태에서, LESD를 색 변환 재료로 봉지하는 대신, 캐비티 또는 비아 내에 LESD를 배치하기 전에 색 변환 재료층이 캐비티 또는 비아 내에 코팅된다. 이러한 방식으로, 색 변환 재료는 LES로부터 방출되는 광의 적어도 일부를 흡수하여 상이한, 전형적으로 더 높은 파장에서 광을 재방출할 수 있다. 적합한 색 변환 재료의 예는 인광체-충전된 봉지재이다. 그러한 봉지재는, Merck 사의 상표명 ISIPHOR SSA612100 하에서 입수가능한 것과 같은 황색 인광체를 적합한 접착 특성을 갖는 적합한 실리콘 봉지재와 혼합함으로써 제작될 수 있다. 일부 실시 형태들에서 75% 인광체 대 실리콘 접착제의 중량비가 적합할 수 있다. 봉지재가 캐비티 또는 비아 내에 배분된 후, 일부 실시예들에서, 봉지재는 한 시간 동안 80℃에서 UV광에 노출함으로써 경화될 수 있다.
본 발명의 적어도 일부 실시예들에서, 유전체 기판, 및 유전체 기판의 주 표면들 중 하나 또는 둘 모두 위의 전도성 층들이 LESD들을 지지하고 둘러싸고, 그럼으로써 가요성의 강건한 LESD 패키지를 제공한다.
가요성 LES 디바이스들은 배치(batch) 공정, 또는 가요성 회로를 제작할 때 종종 사용되는 롤-투-롤(roll-to-roll) 공정과 같은 연속적인 공정에서 제작될 수 있다. LESD들은 예컨대 기판을 스탬핑함으로써 또는 슬리팅(slitting)함으로써 원하는 대로, 예컨대, 개별 LESD들로 단일화되거나, LESD들의 스트립들, 또는 LESD들의 어레이들로 분할 될 수 있다. 따라서, 개별 LESD들이 전형적으로 캐리어 테이프의 개별 포켓들에서 수송되는 전통적인 테이프 및 릴(reel) 공정에 대한 필요없이, 가요성 기판 위의 LESD들의 전체 릴이 이송될 수 있다.
LESD들 개개, LESD들의 스트립, 또는 LESD들의 어레이를 형성하기 전 또는 후에, 예를 들어, 열 전도성 접착제를 사용하여 유전체 기판의 제2 주 표면 위의 전도성 층을 추가의 기판에 부착함으로써 가요성 LESD들이 추가의 기판에 부착될 수 있다. 열 전도성 접착제는 또한 LESD로부터 멀리로 열의 전달을 용이하게 해준다. 대안적으로, 유전체 기판의 제2 주 표면 위의 전도성 층은 기판에 대한 그의 접착을 용이하게 해줄 금속 또는 다른 재료들로 처리될 수 있다. 기판은 또한, 열 전도성일 수 있거나(예컨대, 강성 금속 스트립), 또는 전기 전도성이거나 전기 전도성이 아닐 수 있는 반도체 또는 세라믹 기판일 수 있다.
가요성 LES 디바이스들은 이들의 의도된 사용에 따라 임의의 요구되는 기판에 부착될 수 있다. 예를 들어, 이들은 구리 또는 알루미늄, 히트 싱크, 유전체 기판, 회로 보드 등과 같은 가요성 또는 강성 금속 기판들에 부착될 수 있다. LESD들이 회로 보드에서 사용하기 위한 것이라면, 가요성 LES 디바이스들은, 단일화된 형태, 스트립 형태, 또는 어레이 형태로 되어 있든 간에 최종 사용자의 회로 보드에 직접 부착될 수 있고, 그럼으로써 종래의 리드 프레임 재료에 대한 필요를 없애준다. LESD들이 조명 스트립(lighting strip)으로서 사용하기 위한 것이라면, 이들은 위에서 언급된 것과 같이 내수성/내후성 투명 케이싱 내에 밀봉될 수 있다. LESD들이 스트립 또는 어레이 형태로 되어있다면, 이들은 스트립 또는 어레이 내의 다른 LESD들 중 하나 이상에 전기적으로 연결될 수 있다. 가요성 LES 디바이스들의 분할 전에 제너 다이오드 및 쇼키 다이오드와 같은 추가의 소자들이 또한 가요성 기판에 부가될 수 있다. 이들 소자들은 또한 LESD들에 전기적으로 연결될 수 있다.
본 발명의 적어도 일 실시 형태에서, 가요성 LES 디바이스들은 LESD가 유전체 기판의 표면 아래에 놓이므로 종래의 단일 또는 복수의 LESD 패키지들보다 더 얇다. 이는 본 발명의 가요성 LES 디바이스들이 휴대폰 및 카메라 플래시와 같은 타이트한 볼륨 제한을 갖는 응용에서 사용될 수 있게 한다. 예를 들어, 종래의 LESD 패키지 프로파일이 전형적으로 4 ㎜ 보다 크고 대략 4.8 ㎜ 내지 6.00 ㎜ 인데 반해, 본 발명의 가요성 LES 디바이스들은 대략 0.7 ㎜ 내지 4 ㎜, 일부 경우에는 0.7 ㎜ 내지 2 ㎜의 패키지 프로파일을 제공할 수 있다. 더우기, 본 발명의 가요성 LES 디바이스들은 원한다면 비-선형 또는 비-평면 어셈블리에 쉽게 피팅되도록 휘어지거나 구부러질 수 있다.
적어도 일 실시 형태에서, 유전체 기판 및 그 위의 구리 층들은 LESD들을 위한 얇고 순응적인 지지(thin and compliant support)를 제공한다. 적어도 일 실시 형태에서, 전도성 층들의 전체 두께는 200 마이크로미터 미만, 바람직하게는 100 마이크로미터 미만, 그리고 가장 바람직하게는 50 마이크로미터 미만이다. 적어도 일 실시 형태에서, 유전체 기판의 두께는 바람직하게는 50 마이크로미터 또는 그 미만이다.
본 발명의 적어도 일 실시 형태에서 전도성 피쳐로에 대한 또는 반사층과 같은 중간 재료에 대한 LESD의 다이 본딩을 용이하게 하기 위하여 패시베이션 층이 LESD의 바닥에 적용될 수 있다. 적합한 패시베이션 재료는 Au와 금속간 합금(들), 예컨대 AuSn, AuGe, AuSi와 같은 금속들을 포함한다.
다음은 본 발명의 태양에 따른 물품의 예시적인 실시 형태들이다.
실시 형태 1은 제1 및 제2 주 표면을 갖는 가요성 중합성 유전체 층을 포함하는 물품으로서, 제1 주 표면은 그 위에 전도성 층을 가지고 그 내부에 적어도 하나의 캐비티를 가지며, 적어도 하나의 캐비티는 발광 반도체 디바이스를 지지하고 제1 주 표면 위의 전도성 층에 전기적으로 연결하도록 구성된 전기적으로 분리된 제1 및 제2 부분을 포함하는 전도성 재료를 포함하는 물품이다.
실시 형태 2는 실시 형태 1의 물품으로서, 캐비티 내의 전도성 재료가 제2 주 표면으로부터 전기적으로 절연되는 물품이다.
실시 형태 3은 실시 형태 1의 물품으로서, 제1 주 표면 위의 전도성 층이 회로를 포함하는 물품이다.
실시 형태 4는 실시 형태 1의 물품으로서, 제2 주 표면이 그 위에 전도성 층을 갖는 물품이다.
실시 형태 5는 실시 형태 4의 물품으로서, 캐비티 내의 전도성 재료가 제2 주 표면 위의 전도성 층에 전기적으로 연결되는 물품이다.
실시 형태 6은 실시 형태 4의 물품으로서, 제2 주 표면 위의 전도성 층이 회로를 포함하는 물품이다.
실시 형태 7은 실시 형태 4의 물품으로서, 제2 주 표면 위의 전도성 층에 인접하여 배치된 열 계면 재료를 추가로 포함하는 물품이다.
실시 형태 8은 실시 형태 4의 물품으로서, 제2 주 표면 위의 전도성 층이 전기적으로 분리된 제1 및 제2 부분을 포함하는 물품이다.
실시 형태 9는 실시 형태 8의 물품으로서, 제2 주 표면 위의 전도성 층의 제1 및 제2 부분이 갭에 의해 전기적으로 분리되는 물품이다.
실시 형태 10은 실시 형태 9의 물품으로서, 갭 내에 배치된 열 계면 재료를 추가로 포함하는 물품이다.
실시 형태 11은 실시 형태 1의 물품으로서, 전도성 재료의 제1 및 제2 부분이 갭 또는 리지에 의해 전기적으로 분리되는 물품이다.
실시 형태 12은 실시 형태 11의 물품으로서, 갭 내에 배치된 열 계면 재료를 추가로 포함하는 물품이다.
실시 형태 13은 실시 형태 1의 물품으로서, 제1 및 제2 부분에 의해 지지되고 제1 주 표면 위의 전도성 층에 전기적으로 연결되는 발광 반도체 디바이스를 추가로 포함하는 물품이다.
실시 형태 14는 실시 형태 13의 물품으로서, 발광 반도체 디바이스가 플립 칩 다이인 물품이다.
실시 형태 15는 실시 형태 13의 물품으로서, 발광 반도체 디바이스가 측방 다이인 물품이다.
실시 형태 16은 실시 형태 13의 물품으로서, 발광 반도체 디바이스가 전도성 재료에 플립 칩 본딩된 물품이다.
실시 형태 17은 실시 형태 13의 물품으로서, 발광 반도체 디바이스가 직접 다이 부착 방법을 사용하여 전도성 재료에 본딩된 물품이다.
실시 형태 18은 실시 형태 13의 물품으로서, 전도성 재료와 발광 반도체 디바이스 사이에 배치된 열 계면 재료를 추가로 포함하는 물품이다.
실시 형태 19는 실시 형태 1의 물품으로서, 발광 반도체 디바이스가 적어도 부분적으로 적어도 하나의 캐비티 내에 배치되는 물품이다.
실시 형태 20은 실시 형태 1의 물품으로서, 유전체 층이 폴리이미드 코어 및 코어의 일 면 또는 양 면 위의 열가소성 폴리이미드 층들을 포함하는 물품이다.
실시 형태 21은 실시 형태 1의 물품으로서, 적어도 하나의 캐비티가 적어도 25% 전도성 재료로 충전된 물품이다.
실시 형태 22는 실시 형태 1의 물품으로서, 적어도 하나의 캐비티의 상부 표면이 반사성인 물품이다.
실시 형태 23은 실시 형태 1의 물품으로서, 적어도 하나의 캐비티의 상부 표면이 적어도 하나의 캐비티 내의 전도성 재료의 적어도 일부 위에 적용되는 반사성 재료를 포함하는 물품이다.
실시 형태 24는 실시 형태 23의 물품으로서, 반사성 재료가 금, 은, 향상된 반사성을 갖는 알루미늄, 본질적으로 반사성인 유전체 재료, 및 유색 재료(pigmented material)로 구성된 그룹으로부터 선택되는 물품이다.
실시 형태 25는 실시 형태 1의 물품으로서, 적어도 하나의 캐비티의 바닥과 제2 주 표면 사이의 거리가 유전체 층의 두께의 약 5% 내지 약 75%인 물품이다.
실시 형태 26은 실시 형태 1의 물품으로서, 캐비티의 플로어가, 적어도 하나의 캐비티를 유전체 층의 제2 주 표면으로부터 전기적으로 절연시키기 위하여 적어도 하나의 캐비티의 바닥에 배치된 유전체 코팅을 포함하는 물품이다.
실시 형태 27은 실시 형태 26의 물품으로서, 유전체 코팅이 유전체 층의 두께의 약 5% 내지 약 75%인 물품이다.
실시 형태 28은 실시 형태 1의 물품으로서, 적어도 하나의 캐비티가 유전체 층의 주 평면으로부터 약 5° 내지 약 60°의 각도로 제1 주 표면으로부터 적어도 하나의 캐비티의 바닥으로 경사진 벽들을 갖는 물품이다.
실시 형태 29는 실시 형태 1의 물품으로서, 적어도 하나의 캐비티가 유전체 층의 주 표면으로부터 약 90°의 각도로 제1 주 표면으로부터 적어도 하나의 캐비티의 바닥으로 경사진 벽들을 갖는 물품이다.
실시 형태 30은 제1 및 제2 주 표면을 갖는 가요성 중합성 유전체 층을 포함하는 물품으로서, 제1 및 제2 주 표면 각각은 그 위에 전도성 층을 갖고, 유전체 층은 제1 주 표면으로부터 제2 주 표면으로 연장되는 적어도 하나의 비아를 갖고, 적어도 하나의 비아는 제2 주 표면 위의 전도성 층에 전기적으로 연결되며 발광 반도체 디바이스를 지지하고 제1 주 표면 위의 전도성 층에 전기적으로 연결하도록 구성된 전기적으로 분리된 제1 및 제2 부분을 포함하는 전도성 재료를 포함하는 물품이다.
실시 형태 31은 실시 형태 30의 물품으로서, 제1 주 표면 위의 전도성 층이 회로를 포함하는 물품이다.
실시 형태 32은 실시 형태 30의 물품으로서, 제2 주 표면 위의 전도성 층이 회로를 포함하는 물품이다.
실시 형태 33은 실시 형태 30의 물품으로서, 제2 주 표면 위의 전도성 층에 인접하여 배치된 열 계면 재료를 추가로 포함하는 물품이다.
실시 형태 34은 실시 형태 30의 물품으로서, 제2 주 표면 위의 전도성 층이 전기적으로 분리된 제1 및 제2 부분을 포함하는 물품이다.
실시 형태 35는 실시 형태 34의 물품으로서, 제2 주 표면 위의 전도성 층의 제1 및 제2 부분이 갭에 의해 전기적으로 분리되는 물품이다.
실시 형태 36은 실시 형태 35의 물품으로서, 갭 내에 배치된 열 계면 재료를 추가로 포함하는 물품이다.
실시 형태 37은 실시 형태 30의 물품으로서, 전도성 재료의 제1 및 제2 부분이 갭 또는 리지에 의해 전기적으로 분리되는 물품이다.
실시 형태 38은 실시 형태 37의 물품으로서, 갭 내에 배치된 열 계면 재료를 추가로 포함하는 물품이다.
실시 형태 39은 실시 형태 30의 물품으로서, 제1 및 제2 부분에 의해 지지되고 제1 주 표면 위의 전도성 층에 전기적으로 연결되는 발광 반도체 디바이스를 추가로 포함하는 물품이다.
실시 형태 40는 실시 형태 39의 물품으로서, 발광 반도체 디바이스가 플립 칩 다이인 물품이다.
실시 형태 41는 실시 형태 39의 물품으로서, 발광 반도체 디바이스가 측방 다이인 물품이다.
실시 형태 42은 실시 형태 39의 물품으로서, 발광 반도체 디바이스가 전도성 재료에 플립 칩 본딩된 물품이다.
실시 형태 43은 실시 형태 39의 물품으로서, 발광 반도체 디바이스가 직접 다이 부착 방법을 사용하여 전도성 재료에 본딩된 물품이다.
실시 형태 44은 실시 형태 39의 물품으로서, 전도성 재료와 발광 반도체 디바이스 사이에 배치된 열 계면 재료를 추가로 포함하는 물품이다.
실시 형태 45는 실시 형태 39의 물품으로서, 발광 반도체 디바이스가 적어도 부분적으로 적어도 하나의 캐비티 내에 배치되는 물품이다.
실시 형태 46은 그 위에 제1 전도성 층이 있는 제1 주 표면 및 그 위에 제2 전도성 층이 있는 제2 주 표면을 갖는 가요성 중합성 유전체 층을 포함하는 물품으로서, 유전체 층은 제1 주 표면으로부터 제2 주 표면을 향해, 또는 제2 주 표면으로 연장되는 적어도 하나의 캐비티 또는 비아를 갖고; 제1 전도성 층은 적어도 하나의 캐비티 또는 비아 내부로 연장되고; 그리고 적어도 하나의 캐비티 또는 비아는 전도성 특징부 및 두 개의 전도성 패드들을 포함하고, 전도성 패드들은 서로로부터 그리고 전도성 특징부로부터 전기적으로 절연되는 물품이다.
다음은 본 발명의 태양에 따른 방법의 예시적인 실시 형태들이다.
실시 형태 47은, 제1 주 표면 및 제2 주 표면을 갖는 가요성 중합성 유전체 층을 제공하는 단계; 제1 주 표면 위에 전도성 층을 생성하는 단계; 제1 주 표면 내에 적어도 하나의 캐비티를 생성하는 단계; 적어도 하나의 캐비티 내에 전도성 재료 - 전도성 재료는 전도성 층과 전기적으로 접촉하는 전기적으로 분리된 제1 및 제2 부분을 포함함 - 를 적용하는 단계; 그리고 적어도 하나의 캐비티 내에 발광 반도체 디바이스를 배치하고 그것을 제1 및 제2 부분에 본딩하는 단계를 포함하는 방법이다.
실시 형태 48은, 제1 주 표면 및 제2 주 표면을 갖는 가요성 중합성 유전체 층을 제공하는 단계; 제1 및 제2 주 표면 위에 전도성 층을 생성하는 단계; 제1 주 표면으로부터 제2 주 표면으로 연장되는 적어도 하나의 비아를 생성하는 단계; 전도성 재료가 제2 주 표면 위의 전도성 층과 전기적으로 접촉하도록 적어도 하나의 비아 내에 전도성 재료 - 전도성 재료는 제1 주 표면 위의 전도성 층과 전기적으로 접촉하는 전기적으로 분리된 제1 및 제2 부분을 포함함 - 를 적용하는 단계; 그리고 적어도 하나의 비아 내에 발광 반도체 디바이스를 배치하고 그것을 제1 및 제2 부분에 본딩하는 단계를 포함하는 방법이다.
실시 형태 49는 실시형태 47 내지 48 중 임의의 한 방법으로서, 발광 반도체 디바이스를 본딩하는 단계가 플립 칩 본딩을 포함하는 방법이다.
실시 형태 50은 실시 형태 47 내지 48 중 임의의 한 방법으로서, 발광 반도체 디바이스를 본딩하는 단계가 직접 다이 부착 방법을 사용하여 본딩하는 것을 포함하는 방법이다.
실시 형태 51은 실시 형태 47 내지 48 중 임의의 한 방법으로서, 열 계면 재료를 적용하는 단계를 더 포함하는 방법이다.
특정 실시 형태가 바람직한 실시 형태의 설명을 목적으로 본 명세서에서 도시되고 설명되었지만, 매우 다양한 대안의 및/또는 등가의 구현 형태가 본 발명의 범주로부터 벗어남이 없이 도시되고 설명된 특정 실시 형태를 대신할 수 있다는 것이 당업자에 의해 이해될 것이다. 본 출원은 본 명세서에서 논의된 양호한 실시예의 임의의 적응 또는 변경을 포함하도록 의도된다. 따라서, 본 발명은 오직 청구의 범위 및 그의 등가물에 의해서만 한정되는 것으로 명시적으로 의도된다.

Claims (15)

  1. 제1 및 제2 주 표면을 갖는 가요성 중합체 유전체 층을 포함하는 물품으로서, 제1 주 표면은 그 위에 전도성 층을 가지고 그 내부에 적어도 하나의 캐비티를 가지며, 적어도 하나의 캐비티는 발광 반도체 디바이스를 지지하고 제1 주 표면 위의 전도성 층에 전기적으로 연결하도록 구성된 전기적으로 분리된 제1 및 제2 부분을 포함하는 전도성 재료를 포함하는 물품.
  2. 제1 항에 있어서, 캐비티 내의 전도성 재료가 제2 주 표면으로부터 전기적으로 절연되는 물품.
  3. 제1 항에 있어서, 제2 주 표면이 그 위에 전도성 층을 가지는 물품.
  4. 제3 항에 있어서, 캐비티 내의 전도성 재료가 제2 주 표면 위의 전도성 층에 전기적으로 연결되는 물품.
  5. 제1 항에 있어서, 적어도 하나의 캐비티가 전도성 재료로 적어도 25% 충전되는 물품.
  6. 제1 항에 있어서, 적어도 하나의 캐비티의 상부 표면이 반사성(reflective)인 물품.
  7. 제1 항에 있어서, 적어도 하나의 캐비티의 상부 표면이 적어도 하나의 캐비티 내의 전도성 재료의 적어도 일부 위에 적용된 반사성 재료를 포함하는 물품.
  8. 제1 항에 있어서, 적어도 하나의 캐비티의 바닥과 제2 주 표면 사이의 거리가 유전체 층의 두께의 약 5% 내지 약 75%인 물품.
  9. 제1 항에 있어서, 캐비티의 플로어(floor)는 유전체 층의 제2 주 표면으로부터 적어도 하나의 캐비티를 전기적으로 절연시키기 위해 적어도 하나의 캐비티의 바닥에 배치된 유전체 코팅을 포함하는 물품.
  10. 제1 항에 있어서, 적어도 하나의 캐비티가 유전체 층의 주 평면으로부터 약 5° 내지 약 60°의 각도로 제1 주 표면으로부터 적어도 하나의 캐비티의 바닥까지 경사진 벽들을 갖는 물품.
  11. 제1 및 제2 주 표면을 갖는 가요성 중합체 유전체 층을 포함하는 물품으로서, 제1 및 제2 주 표면 각각이 그 위에 전도성 층을 갖고, 유전체 층이 제1 주 표면으로부터 제2 주 표면으로 연장되는 적어도 하나의 비아를 갖고, 적어도 하나의 비아는 제2 주 표면 위의 전도성 층에 전기적으로 연결되는 전도성 재료를 포함하며 발광 반도체 디바이스를 지지하고 제1 주 표면 위의 전도성 층에 전기적으로 연결하도록 구성된 전기적으로 분리된 제1 및 제2 부분을 포함하는 물품.
  12. 제1 항 또는 제11 항에 있어서, 전도성 재료의 제1 및 제2 부분이 갭 또는 리지에 의해 전기적으로 분리되는 물품.
  13. 제1 항 또는 제11 항에 있어서, 제1 및 제2 부분에 의해 지지되고 제1 주 표면 위의 전도성 층에 전기적으로 연결되는 발광 반도체 디바이스를 더 포함하는 물품.
  14. 제13 항에 있어서, 발광 반도체 디바이스가 플립 칩 다이 또는 측방 다이인 물품.
  15. 그 위에 제1 전도성 층이 있는 제1 주 표면 및 그 위에 제2 전도성 층이 있는 제2 주 표면을 갖는 가요성 중합체 유전체 층을 포함하는 물품으로서, 유전체 층은 제1 주 표면으로부터 제2 주 표면을 향해, 또는 제2 주 표면으로 연장되는 적어도 하나의 캐비티 또는 비아를 갖고; 제1 전도성 층은 적어도 하나의 캐비티 또는 비아 내부로 연장되고; 그리고 적어도 하나의 캐비티 또는 비아는 전도성 특징부 및 두 개의 전도성 패드들을 포함하고, 전도성 패드들은 서로로부터 그리고 전도성 특징부로부터 전기적으로 절연되는 물품.
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