KR20130121985A - 인쇄 회로용 동박 - Google Patents

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KR20130121985A
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KR1020137024410A
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히데타 아라이
아츠시 미키
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제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤
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Abstract

동박 또는 구리 합금박 상에 조화 (트리트) 처리를 실시함으로써 형성된 조화 처리층, 이 조화 처리층 상에 형성된 Ni-Co 층으로 이루어지는 내열층, 및 이 내열층 상에 형성된 Zn, Ni, Cr 을 함유하는 내후층 및 방청층으로 이루어지는 복수의 표면 처리층을 갖고, 상기 표면 처리층 중의 전체 Zn/(전체 Zn + 전체 Ni) 이 0.13 이상 0.23 이하인 것을 특징으로 하는 표면 처리층이 형성된 동박. 동박의 표면에 조화 처리를 형성한 후, 그 위에 내열층·방청층을 형성 후, 실란 커플링 처리가 실시된 인쇄 회로용 동박을 사용한 구리 피복 적층판에 있어서, 파인 패턴 인쇄 회로 형성 후에 기판을 산 처리나 화학 에칭을 실시하였을 때, 동박 회로와 기판 수지의 계면으로의 산의 스며듦에 의한 밀착성 저하의 억제를 향상시킬 수 있어 내산성 밀착 강도가 우수하고, 또한 알칼리 에칭성이 우수한 인쇄 회로용 동박을 제공한다.

Description

인쇄 회로용 동박{COPPER FOIL FOR PRINTED CIRCUIT}
본 발명은, 인쇄 회로용 동박 및 구리 피복 적층판에 관한 것으로, 특히 동박의 표면에 조화 처리를 형성한 후, 그 위에 내열층·내후층·방청층을 형성 후, 실란 커플링 처리가 실시된 인쇄 회로용 동박을 사용한 구리 피복 적층판에 있어서, 파인 패턴 인쇄 회로 형성 후에 기판을 산 처리나 화학 에칭을 실시하였을 때, 동박 회로와 기판 수지의 계면으로의 산의 스며듦에 의한 밀착성 저하의 억제를 향상시킬 수 있어 내산성 밀착 강도가 우수하고, 또한 알칼리 에칭성이 우수한 인쇄 회로용 동박에 관한 것이다.
본 발명의 인쇄 회로용 동박은, 예를 들어 플렉시블 프린트 배선판 (Flexible Printed Circuit, 이하 FPC) 및 파인 패턴 인쇄 회로에 적합하다.
구리 및 구리 합금박 (이하 동박으로 칭한다) 은, 전기·전자 관련 산업의 발전에 크게 기여하였으며, 특히 인쇄 회로재로서 불가결한 존재가 되었다. 인쇄 회로용 동박은 일반적으로 합성 수지 보드, 폴리이미드 필름 등의 기재에 접착제를 통하여 또는 접착제를 사용하지 않고 고온 고압하에서 적층 접착시키거나, 또는 폴리이미드 전구체를 도포·건조·경화시키거나 하여 구리 피복 적층판을 제조하고, 그 후 목적으로 하는 회로를 형성하기 위해, 레지스트 도포 및 노광 공정을 거쳐 필요한 회로를 인쇄한 후, 불요부를 제거하는 에칭 처리가 실시된다.
최종적으로, 필요한 소자가 납땜되어, 일렉트로닉스 디바이스용의 다양한 인쇄 회로판을 형성한다. 인쇄 회로판용 동박은, 수지 기재와 접착되는 면 (조화면) 과 비접착면 (광택면) 에서 상이한데, 각각 많은 방법이 제창되어 있다.
예를 들어, 동박에 형성되는 조화면에 대한 요구로는, 주로, 1) 보존시에 있어서의 산화 변색이 없을 것, 2) 기재와의 박리 강도가 고온 가열, 습식 처리, 납땜, 약품 처리 등의 후에도 충분할 것, 3) 기재와의 적층, 에칭 후에 발생하는, 이른바 적층 오점이 없을 것 등을 들 수 있다.
동박의 조화 처리는, 동박과 기재의 접착성을 결정하는 것으로서 큰 역할을 담당하고 있다. 이 조화 처리로는, 당초 구리를 전착하는 구리 조화 처리가 채용되고 있었지만, 그 후, 다양한 기술이 제창되어, 내열 박리 강도, 내염산성 및 내산화성의 개선을 목적으로 하여 구리-니켈 조화 처리가 하나의 대표적 처리 방법으로서 정착하게 되었다.
본건 출원인은, 구리-니켈 조화 처리를 제창하여 (특허문헌 1 참조), 성과를 올려 왔다. 구리-니켈 처리 표면은 흑색을 나타내어, 특히 플렉시블 기판용 압연 처리박에서는, 이 구리-니켈 처리의 흑색이 상품으로서의 심볼로서 인정되기에 이르렀다.
그러나, 구리-니켈 조화 처리는, 내열 박리 강도 및 내산화성 그리고 내염산성이 우수한 반면, 최근 파인 패턴용 처리로서 중요해진 알칼리 에칭액에 의한 에칭이 곤란하고, 150 ㎛ 피치 회로 폭 이하의 파인 패턴 형성시에 처리층이 잔류 동박이 된다.
그래서, 파인 패턴용 처리로서, 본건 출원인은, 먼저 Cu-Co 처리 (특허문헌 2 및 특허문헌 3 참조) 및 Cu-Co-Ni 처리 (특허문헌 4 참조) 를 개발하였다.
이들 조화 처리는, 에칭성, 알칼리 에칭성 및 내염산성에 대해서는 양호하였지만, 아크릴계 접착제를 사용하였을 때의 내열 박리 강도가 저하되는 것이 새로 판명되었고, 또 내산화성도 기대하는 정도로 충분하지 않았으며 그리고 색조도 흑색까지는 이르지 않고 갈색 내지 짙은 갈색이었다.
이러한 요망에 대응하여, 본 출원인은, 동박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리 후, 코발트 도금층 혹은 코발트-니켈 합금 도금층을 형성함으로써, 인쇄 회로용 동박으로서 상기 서술한 많은 일반적 특성을 구비하는 것은 물론이거니와, 특히 Cu-Ni 처리와 필적하는 상기 서술한 여러 특성을 구비하고, 게다가 아크릴계 접착제를 사용하였을 때의 내열 박리 강도를 저하시키지 않고, 내산화성이 우수하며 그리고 표면 색조도 흑색인 동박 처리 방법을 개발하는 것에 성공하였다 (특허문헌 5 참조).
또한, 전자 기기의 발전이 진행되는 가운데 동박 회로 기판의 내열 박리성 향상의 요구가 강해졌기 때문에, 본 출원인은, 동박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리 후, 코발트-니켈 합금 도금층을 형성하고, 추가로 아연-니켈 합금 도금층을 형성하는 내열성이 우수한 인쇄용 동박 처리 방법을 개발하는 것에 성공하였다 (특허문헌 6 참조). 이것은 매우 유효한 발명으로, 오늘날의 동박 회로 재료의 주요 제품 중 하나가 되었다.
그 후, 전자 기기의 발전에 의해 반도체 디바이스의 소형화, 고집적화가 더욱 진행되었고, FPC 의 다층 기판 기술이 급속히 진전되었다. 이 FPC 다층 기판의 제조 공정에 있어서는, 구리 피복 적층판으로 파인 패턴 회로 형성 후, 레지스트 필름 압착 공정이나 금속 도금 공정에 있어서의 동박 회로 기판을 청정화하기 위한 전처리로서, 황산과 과산화수소를 함유하는 에칭액이나, 황산 수용액을 사용한 용액 등에 의한 복수 회의 표면 에칭 처리가 사용되게 되었다.
그런데 상기 FPC 다층판 제조 공정에 있어서의 표면 에칭 처리에 있어서, 특허문헌 6 에 참조되는 동박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리 후, 코발트-니켈 합금 도금층을 형성하고, 추가로 아연-니켈 합금 도금층을 형성하는 인쇄용 동박을 사용한 구리 피복 적층판의 파인 패턴 회로에 있어서, 동박 회로와 기판 수지의 계면을 표면 에칭액이 침식시켜, 동박 회로와 기판 수지의 밀착성이 저하되고, FPC 특성으로서 전기 회로 불량을 발생시킨다는 문제가 발생하였기 때문에, 이것을 해결할 것이 요구되고 있다.
본 출원인은, 하기 특허문헌 7 에, 동박의 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리층, 이 조화 처리층 상에 형성한 코발트-니켈 합금 도금층 및 이 코발트-니켈 합금 도금층 상에 아연-니켈 합금 도금층을 형성한 인쇄 회로용 동박에 있어서, 아연-니켈 합금 도금층의 총량, 니켈량, 니켈의 비율을 기정한 기술을 제안하였다.
이 기술은 유효하지만, Ni 는 아연-니켈 합금층뿐만 아니라, 조화 처리층, 내열층, 내후층 전부에 함유시킬 수 있기 때문에, 표면 에칭에 있어서의 회로 침식 방지, 및 일반적인 FPC 특성이 매우 우수한 효과를 발휘할 수 있는 인쇄 회로용 동박을 얻기 위해서는, 조화 처리층, 내열층 및 내후층 전부의 전체 Ni 량을 더욱 검토할 필요가 있음을 알 수 있었다.
또한 Zn 은 아연-니켈 합금층뿐만 아니라, 내후층, 방청층 전부에 함유시킬 수 있기 때문에, 내후층, 방청층 전부의 전체 Zn 량에 대해, 나아가서는 상기 전체 Ni 량과의 비율에 대해 검토할 필요가 있음을 알 수 있었다.
일본 공개특허공보 소52-145769호 일본 특허공보 소63-2158호 일본 공개특허공보 평2-292895호 일본 공개특허공보 평2-292894호 일본 특허공보 평6-54831호 일본 특허공보 평9-87889호 WO2009/041292호 공보
본 발명은, 인쇄 회로용 동박 및 구리 피복 적층판에 관한 것으로, 특히 동박의 표면에 조화 처리를 형성한 후, 그 위에 내열층·내후층·방청층을 형성 후, 실란 커플링 처리가 실시된 인쇄 회로용 동박을 사용한 구리 피복 적층판에 있어서, 파인 패턴 인쇄 회로 형성 후에 기판을 산 처리나 화학 에칭을 실시하였을 때, 동박 회로와 기판 수지의 계면으로의 산의「스며듦」에 의한 밀착성 저하의 억제를 향상시킬 수 있어 내산성 밀착 강도가 우수하고, 또한 알칼리 에칭성이 우수한 인쇄 회로용 동박에 관한 것이다.
전자 기기의 발전이 진행되는 가운데, 반도체 디바이스의 소형화, 고집적화가 더욱 진행되어, 이들의 인쇄 회로의 제조 공정에서 실시되는 처리가 더욱 엄격한 요구가 이루어지고 있다. 본원 발명은 이들 요구에 대응하는 기술을 제공하는 것을 과제로 한다.
이상으로부터, 본원은 다음의 발명을 제공한다.
1) 동박 또는 구리 합금박 상에 조화 (트리트) 처리를 실시함으로써 형성된 조화 처리층, 이 조화 처리층 상에 형성된 Ni-Co 층으로 이루어지는 내열층, 및 이 내열층 상에 형성된 Zn, Ni, Cr 을 함유하는 내후층 및 방청층으로 이루어지는 복수의 표면 처리층을 갖고, 상기 표면 처리층 중의 전체 Zn 량/(전체 Zn 량 + 전체 Ni 량) 이 0.13 이상 0.23 이하인 것을 특징으로 하는 표면 처리층이 형성된 동박
2) 상기 표면 처리층 중의 전체 Ni 량이, 450 ∼ 1100 ㎍/d㎡ 인 것을 특징으로 하는 상기 1) 에 기재된 표면 처리층이 형성된 동박
3) 상기 표면 처리층 중의 전체 Co 량이 770 ∼ 2500 ㎍/d㎡ 이고, 전체 Co/(전체 Zn + 전체 Ni) 가 3.0 이하인 것을 특징으로 하는 상기 1) 또는 2) 에 기재된 표면 처리층이 형성된 동박
4) 상기 표면 처리층 중의 전체 Cr 량이 50 ∼ 120 ㎍/d㎡ 인 것을 특징으로 하는 상기 1) ∼ 3) 중 어느 한 항에 기재된 표면 처리층이 형성된 동박
또, 본원은 다음의 발명을 제공한다.
5) 상기 조화 처리층의 Ni 가 50 ∼ 550 ㎍/d㎡ 인 것을 특징으로 하는 상기 1) ∼ 4) 중 어느 한 항에 기재된 표면 처리층이 형성된 동박
6) 상기 조화 처리층이 Co, Cu, Ni 의 원소로 이루어지는 조화 처리층인 것을 특징으로 하는 상기 1) ∼ 5) 중 어느 하나에 기재된 표면 처리층이 형성된 동박
7) 상기 조화 처리층이 평균 입자 직경 0.05 ∼ 0.60 ㎛ 의 Cu, Co, Ni 로 이루어지는 3 원계 합금의 미세 입자로 이루어지는 것을 특징으로 하는 상기 1) ∼ 5) 중 어느 한 항에 기재된 표면 처리층이 형성된 동박
8) 상기 조화 처리층이, 평균 입자 직경 0.25 ∼ 0.45 ㎛ 의 Cu 의 1 차 입자층과, 그 위에 형성된 평균 입자 직경이 0.05 ∼ 0.25 ㎛ 인 Cu, Co, Ni 로 이루어지는 3 원계 합금으로 이루어지는 2 차 입자층으로 이루어지는 것을 특징으로 하는 상기 1) ∼ 5) 중 어느 한 항에 기재된 표면 처리층이 형성된 동박.
9) 상기 1) ∼ 8) 중 어느 한 항에 기재된 표면 처리층이 형성된 동박으로 이루어지는 인쇄 회로용 동박.
10) 상기 9) 에 기재된 인쇄 회로용 동박을 수지 기판에 적층 접착시킨 구리 피복 적층판.
본 발명은, 인쇄 회로용 동박 및 구리 피복 적층판용의 표면 처리층이 형성된 동박에 관한 것으로, 특히 동박의 표면에 조화 처리를 형성한 후, 그 위에 내열층·내후층·방청층을 형성 후, 실란 커플링 처리가 실시된 인쇄 회로용 동박을 사용한 구리 피복 적층판에 있어서, 파인 패턴 인쇄 회로 형성 후에 기판을 산 처리나 화학 에칭을 실시하였을 때, 동박 회로와 기판 수지의 계면으로의 산의「스며듦」에 의한 밀착성 저하의 억제를 향상시킬 수 있어 내산성 밀착 강도가 우수하고, 또한 알칼리 에칭성이 우수한 인쇄 회로용 동박에 관한 것이다.
전자 기기의 발전이 진행되는 가운데, 반도체 디바이스의 소형화, 고집적화가 더욱 진행되어, 이들의 인쇄 회로의 제조 공정에서 실시되는 처리가 더욱 엄격한 요구가 이루어지고 있다. 본원 발명은 이들 요구에 대응하는 우수한 기술이다.
도 1 은 과산화수소와 황산의 용액을 사용하여 표면 에칭한 경우의 동박 회로 주변으로부터 에칭액이 침식된 경우의 모습을 나타내는 설명도이다.
도 2 는 파인 패턴 인쇄 회로 형성 후에 기판을 표면 에칭 (과산화수소와 황산의 용액에 의한) 한 경우의 동박 회로와 기판 수지의 계면으로의 에칭액의「스며듦」을 관찰한 결과를 나타내는 도면 (사진) 이다. 상측의 도면 (사진) 이「스며듦」이 없는 경우, 하측의 도면 (사진) 이「스며듦」이 있는 경우이다.
본원 발명은, FPC 다층 기판의 제조 공정에 있어서의 전처리 공정에 있어서의 표면 에칭시에 발생하는 회로 침식을 방지하는 것이 주된 목적이다.
본원 발명의 표면 처리층이 형성된 동박은, 동박 또는 구리 합금박 상에 조화 (트리트) 처리를 실시함으로써 형성된 조화 처리층, 이 조화 처리층 상에 형성된 Ni-Co 층으로 이루어지는 내열층, 및 이 내열층 상에 형성된 Zn, Ni, Cr 을 함유하는 내후층 및 방청층으로 이루어지는 복수의 표면 처리층을 갖는다. 그리고, 상기 표면 처리층 중의 전체 Zn 량/(전체 Zn 량 + 전체 Ni 량) 을 0.13 이상 0.23 이하로 한다.
이것이, 표면 에칭시에 발생하는「스며듦」을 효과적으로 방지할 수 있는 주된 조건이다.
Zn 은 동박의 표면 처리층 중에서 내후층, 방청층의 구성 성분이고, Ni 는 조화 처리층, 내열층, 내후층의 구성 성분으로, Zn 과 Ni 는 동박의 표면 처리층의 구성 성분으로는 중요한 성분이다.
그러나, Zn 은 내후성에 효과가 있는 성분이지만, 파인 패턴 회로 형성 공정에서의 내약품 특성에는 바람직하지 않은 성분으로, 회로 형성의 에칭에 있어서「스며듦」이 일어나기 쉬워진다.
한편, Ni 은「스며듦」에는 효과가 있는 성분이지만, 지나치게 많으면 알칼리 에칭성을 저하시켜, 인쇄 회로용으로는 부적당해진다.
그래서, Zn 과 Ni 의 밸런스가 중요해지는 것을 알아낸 것이 본 발명이다. 즉, 표면 처리층 중의 전체 Zn 량/(전체 Zn 량 + 전체 Ni 량) 이 0.13 이상 0.23 이하이다.
0.13 미만인 경우에는, Zn 이 지나치게 적은 케이스와 Ni 가 지나치게 많은 케이스가 있으며, Zn 이 지나치게 적은 케이스에서는 내후성이 나빠지고, Ni 가 지나치게 많은 케이스에서는 에칭성이 문제가 되어, 어느 케이스도 바람직하지 않다. 한편, 0.23 을 초과하는 경우에는 내산성이 악화되기 쉬워지므로, 에칭시에「스며듦」이 일어나기 쉬워져 바람직하지 않다.
또한, 상기 전체 Zn 량의 정의로는,「동박 상의 조화 처리층, 내열층, 내후층, 방청층 중에 함유되는 Zn 의 총량」인데, 통상적으로 조화 처리층, 내열층에는 Zn 은 함유되어 있지 않으므로, 내후층, 방청층의 2 층에 함유되는 Zn 량의 합계가 된다. 동일하게, 전체 Ni 량의 정의로는,「동박 상의 조화 처리층, 내열층, 내후층, 방청층 중에 함유되는 Ni 량」인데, 통상적으로 방청층에는 Ni 가 함유되어 있지 않으므로, 조화 처리층, 내열층, 내후층의 Ni 량의 합계가 된다.
상기「스며듦」이란, 도 1 에 나타내는데, 과산화수소와 황산의 용액을 사용하여 표면 에칭한 경우, 혹은 염화 제2구리 용액, 염화 제2철 용액 등으로 이루어지는 에칭액을 사용하여 회로 형성의 에칭한 경우, 동박과 수지의 계면에 에칭액이 스며드는 현상을 말한다. 도 1 의 좌측은 수지층과 표면 처리층이 형성된 동박의 회로면이 밀착되어 있는 모습 (▼ 부) 을 나타내는 개념도이다. 도 1 의 우측은 회로의 양 가장자리에 스며듦이 발생하여, 다소 밀착이 적어진 모습 (▼ 부) 을 나타내는 개념도이다.
또, 도 2 에 파인 패턴 인쇄 회로 형성 후에 기판을 소프트 에칭 (과산화수소와 황산의 용액에 의한) 한 경우의 동박 회로와 기판 수지의 계면으로의 산의「스며듦」을 관찰한 결과를 나타내는 도면 (사진) 을 나타낸다. 상측의 도면 (사진) 이 직선상의 회로의 가장자리부에 스며듦이 없는 경우, 하측의 도면 (사진) 이「스며듦」이 있는 경우이다. 직선상의 회로의 가장자리부에 흐트러짐이 발생한 것을 관찰할 수 있다.
Ni 는 상기 서술한 바와 같이 표면 처리층의 조화 처리층, 내열층, 내후층, 방청층 중에 함유되는 성분으로, 동박의 표면 처리층에 있어서 매우 중요한 성분이다. 그리고 본 발명이 해결하고자 하는 과제인「스며듦」에 효과가 있는 성분이다.
따라서, 본원 발명의 표면 처리층이 형성된 동박은, 상기 표면 처리층 중의 전체 Ni 량은 450 ∼ 1100 ㎍/d㎡ 로 하는 것이 바람직하다.
또, 조화 처리층에 함유되는 Ni 는, 표면 처리한 동박의 표면이 검게 보일 필요가 있기 때문에, Ni 를 50 ㎍/d㎡ 이상 함유시킬 필요가 있다.
또한 Ni 는 내열층, 내후층에도 함유되기 때문에, 전체 Ni 량으로서 450 ㎍/d㎡ 이상이 필요하다. 단, 전체 Ni 량이 1100 ㎍/d㎡ 를 초과하면, 알칼리 에칭성의 저하나, 회로 에칭시에 조화 입자가 기판 수지 표면에 잔존하는 문제가 발생하므로, Ni 량은 1100 ㎍/d㎡ 이하가 바람직하다고 할 수 있다.
또한, Co 는 동박의 표면 처리층에 사용되는 성분으로서, 내열성에 기여함으로써 중요한 성분이며, 사용되는 양도 다른 성분보다 많다. 그러나,「스며듦」에 대해서는 바람직하지 않은 성분이다. 그래서, 본원 발명의 표면 처리층이 형성된 동박은, 상기 표면 처리층 중의 전체 Co 량을 770 ∼ 2500 ㎍/d㎡ 로 하는 것이 바람직하다.
한편, 770 ㎍/d㎡ 미만에서는 충분한 내열성이 얻어지지 않고, 2500 ㎍/d㎡ 를 초과하면 현저하게「스며듦」이 발생하므로, 상기 수치 범위로 한다. 또, 전체 Co 량/(전체 Zn 량 + 전체 Ni 량) 이 3.0 이하인 것이 바람직하다. 전체 Co 량이 상기 범위여도, 다른 주성분인 전체 Zn 량과 전체 Ni 량의 합계에 대하여 전체 Co 량이 많은 경우에는「스며듦」이 악화되는 경향이 되기 때문이다.
또, 본원 발명의 표면 처리층이 형성된 동박은, 상기 표면 처리층 중의 전체 Cr 량을 50 ∼ 120 ㎍/d㎡ 로 하는 것이 바람직하다. 이 범위의 Cr 량은, 동일하게 스며듦량을 억제하는 효과가 있다.
또, 본원 발명의 표면 처리층이 형성된 동박의 조화 처리층의 Ni 는, 50 ∼ 550 ㎍/d㎡ 가 유효하다.
또, 상기 조화 처리층에 대해서는, Co, Cu, Ni 의 원소로 이루어지는 조화 처리층이 유효하다. 상기 조화 처리층을, 평균 입자 직경 0.05 ∼ 0.60 ㎛ 의 Cu, Co, Ni 로 이루어지는 3 원계 합금의 미세 입자의 집합체로 할 수도 있다.
상기 조화 처리층에 대해서는, 평균 입자 직경 0.25 ∼ 0.45 ㎛ 의 Cu 의 1 차 입자층과, 그 위에 형성된 평균 입자 직경이 0.05 ∼ 0.25 ㎛ 인 Cu, Co, Ni 로 이루어지는 3 원계 합금으로 이루어지는 2 차 입자층으로 할 수 있다.
조화 처리층, Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층을 형성하는 조건으로는, 다음의 전해 도금의 조건을 사용하여 형성할 수 있다.
(조화 처리의 조건)
평균 입자 직경 0.05 ∼ 0.60 ㎛ 의 Cu, Co, Ni 로 이루어지는 3 원계 합금의 미세 조화 입자 집합체의 조화 처리를 실시하는 경우
액 조성 : Cu 10 ∼ 20 g/리터, Co 1 ∼ 10 g/리터, Ni 1 ∼ 15 g/리터
pH : 1 ∼ 4
온도 : 30 ∼ 50 ℃
전류 밀도 (Dk) : 20 ∼ 50 A/d㎡
시간 : 1 ∼ 5 초
평균 입자 직경 0.25 ∼ 0.45 ㎛ 의 Cu 의 1 차 입자층과, 그 위에 형성된 평균 입자 직경이 0.05 ∼ 0.25 ㎛ 인 Cu, Co, Ni 로 이루어지는 3 원계 합금으로 이루어지는 2 차 입자층으로 이루어지는 조화 처리를 실시하는 경우
(A) Cu 의 1 차 입자층 형성
액 조성 : Cu 10 ∼ 20 g/리터, 황산 50 ∼ 100 g/리터
pH : 1 ∼ 3
온도 : 25 ∼ 50 ℃
전류 밀도 (Dk) : 1 ∼ 60 A/d㎡
시간 : 1 ∼ 5 초
(B) Cu, Co, Ni 로 이루어지는 3 원계 합금으로 이루어지는 2 차 입자층의 형성
액 조성 : Cu 10 ∼ 20 g/리터, Co 1 ∼ 15 g/리터, Ni 1 ∼ 15 g/리터
pH : 1 ∼ 3
온도 : 30 ∼ 50 ℃
전류 밀도 (Dk) : 10 ∼ 50 A/d㎡
시간 : 1 ∼ 5 초
또, 상기 1 차 입자 형성 전에 동박과 1 차 입자 사이에 금속층 도금을 실시해도 된다. 금속 도금층으로는 구리 도금층, 구리 합금 도금층을 대표적으로 생각할 수 있다. 구리 도금층을 실시하는 경우에는, 황산구리와 황산을 주성분으로 하는 황산구리 수용액만을 사용하는 경우나, 황산, 메르캅토기를 갖는 유기 황 화합물, 폴리에틸렌글리콜 등의 계면 활성제, 추가로 염화물 이온을 조합한 황산구리 수용액을 사용하고, 전기 도금에 의해 구리 도금층을 형성하는 방법을 들 수 있다.
(내열층을 형성하는 조건)
액 조성 : Co 1 ∼ 20 g/리터, Ni 1 ∼ 20 g/리터
pH : 1 ∼ 4
온도 : 30 ∼ 60 ℃
전류 밀도 (Dk) : 1 ∼ 20 A/d㎡
시간 : 1 ∼ 5 초
(내후층 및 방청층을 형성하는 조건 1)
액 조성 : Ni 1 ∼ 30 g/리터, Zn 1 ∼ 30 g/리터
pH : 2 ∼ 5
온도 : 30 ∼ 50 ℃
전류 밀도 (Dk) : 1 ∼ 3 A/d㎡
시간 : 1 ∼ 5 초
(내후층 및 방청층을 형성하는 조건 2)
액 조성 : K2Cr2O7 : 1 ∼ 10 g/리터, Zn : 0 ∼ 10 g/리터
pH : 2 ∼ 5
온도 : 30 ∼ 50 ℃
전류 밀도 (Dk) : 0.01 ∼ 5 A/d㎡
시간 : 1 ∼ 5 초
도금 전류 밀도를 0 A/d㎡ 로 하여 침지 크로메이트 처리를 실시할 수 있다.
(실란 커플링 처리)
방청층 상의 적어도 조화면에 실란 커플링제를 도포하는 실란 커플링 처리가 실시된다.
이 실란 커플링제로는, 올레핀계 실란, 에폭시계 실란, 아크릴계 실란, 아미노계 실란, 메르캅토계 실란을 들 수 있는데, 이들을 적절히 선택하여 사용할 수 있다.
도포 방법은 실란 커플링제 용액의 스프레이 분사, 코터 도포, 침지, 뿌려 흐르게 하는 것 등 어느 것이어도 된다. 이들에 대해서는, 이미 공지된 기술이므로 (예를 들어, 일본 특허공보 소60-15654호 참조), 상세한 내용은 생략한다.
실시예
다음으로, 실시예 (및 비교예) 에 대해 설명한다. 또한, 이 실시예에 대해서는, 본원 발명의 이해를 용이하게 하기 위해 작성하는 것으로, 본원 발명은 이하의 실시예에 제한되는 것이 아니며, 본원 명세서에 기재되는 전체로부터 기술 사상이 파악되어야 하는 것임은 용이하게 이해할 수 있을 것이다.
실시예 (및 비교예) 에 대해서는 18 ㎛ 의 압연 동박을 사용하였지만, 본원 발명에 관해서는 동박의 두께는 공지된 동박의 두께 전부에 적용할 수 있음은 용이하게 이해할 수 있을 것이다.
(실시예 1 ∼ 실시예 5 의 공통 사항)
18 ㎛ 의 압연 동박에 하기에 나타내는 조건으로 조화 처리를 실시하였다.
(A) Cu 의 1 차 입자층 형성
액 조성 : Cu 15 g/리터, 황산 75 g/리터
pH : 1 ∼ 3
온도 : 35 ℃
전류 밀도 (Dk) : 40 ∼ 60 A/d㎡
시간 : 0.05 ∼ 3 초
(B) Cu, Co, Ni 로 이루어지는 3 원계 합금으로 이루어지는 2 차 입자층의 형성
액 조성 : Cu 15 g/리터, Co 8 g/리터, Ni 8 g/리터
pH : 1 ∼ 3
온도 : 40 ℃
전류 밀도 (Dk) : 20 ∼ 40 A/d㎡
시간 : 0.05 ∼ 3 초
상기 조화 처리에 있어서, 평균 입자 직경 0.25 ∼ 0.45 ㎛ 의 Cu 의 1 차 입자층과, 그 위에 형성된 평균 입자 직경이 0.05 ∼ 0.25 ㎛ 인 Cu, Co, Ni 로 이루어지는 3 원계 합금으로 이루어지는 2 차 입자층을 형성하였다.
조화 입자 사이즈는 표면 처리가 형성된 동박의 조화 입자를 전자 현미경 (SEM) 의 30000 배의 배율로 관찰을 실시하여, 조화 입자 사이즈를 평가하였다.
조화 처리 단계의 Ni 부착량은 50 ∼ 250 ㎍/d㎡ 였다. 이 결과를 하기 표 1 에 나타낸다.
(실시예 1 의 조건)
Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 5 ∼ 15 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 0.5 ∼ 1.5 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 1 ∼ 3 A/d㎡
시간 : 0.05 ∼ 3.0 초
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 1094 ㎍/d㎡ 가 되도록 도금 처리를 실시하였다. 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.13 이었다.
조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 1.6 이었다.
이상에 의해 제조한 표면 처리가 형성된 동박 상에 폴리아믹산 (우베 흥산 제조의 U 바니시 A) 을 도포하고, 100 ℃ 에서 건조, 315 ℃ 에서 경화시켜 폴리이미드 수지 기판으로 이루어지는 구리 피복 적층판을 형성하였다.
다음으로, 이 구리 피복 적층판을 일반적인 염화구리-염산 에칭 용액에 의해 파인 패턴 회로를 형성하였다. 이 파인 패턴 회로 기판을 황산 10 wt%, 과산화수소 2 wt% 로 이루어지는 수용액에 5 분간 침지시킨 후, 수지 기판과 동박 회로의 계면을 광학 현미경으로 관찰하여, 스며듦 평가를 실시하였다.
스며듦 평가의 결과, 스며듦 폭 : ≤ 5 ㎛ 로 양호하였다.
상기 표면 처리가 형성된 동박을 유리 클로스 기재 에폭시 수지판에 적층 접착시켜, 상태 (常態) (실온) 박리 강도 (㎏/㎝) 를 측정한 후, 내염산 열화율은 18 % 염산 수용액에 1 시간 침지시킨 후의 박리 강도를 0.2 ㎜ 폭 회로에서 측정하였다.
상태 필 강도는 0.90 ㎏/㎝, 내염산 열화성은 10 (Loss%) 이하로, 모두 양호하였다.
알칼리 에칭성을 조사하기 위해, 상기 표면 처리가 형성된 동박의 조화 처리면을 비닐 테이프로 덮은 시료를 준비한 후, NH4OH : 6 몰/리터, NH4Cl : 5 몰/리터, CuCl2·2H2O : 2 몰/리터, 온도 50 ℃ 로 이루어지는 알칼리 에칭 용액에 7 분간 침지시킨 후, 비닐 테이프 상의 조화 입자의 잔존 상황을 확인하였다.
알칼리 에칭 평가의 결과, 조화 입자의 잔존은 관찰되지 않아, 알칼리 에칭성도 양호 (○) 하였다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 89 ㎍/d㎡, Co 부착량은 전체로 2034 ㎍/d㎡, Zn 부착량은 전체로 165 ㎍/d㎡ 였다.
또한, 상기 각 금속 부착량의 측정은, 표면 처리가 형성된 동박의 표면 처리면을 산 용액에 용해시켜, 원자 흡광 분석 (VARIAN 제조, AA240FS) 으로 평가를 실시한 것이다.
Figure pct00001
(실시예 2)
조화 단계의 Ni 부착량은, 상기와 같이 50 ∼ 250 ㎍/d㎡ 였다. Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는, 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 5 ∼ 9 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 0.05 ∼ 0.7 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 1 ∼ 3 A/d㎡
시간 : 0.05 ∼ 3.0 초
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 453 ㎍/d㎡ 이고, 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.18, 조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 2.7 이었다. 스며듦 평가의 결과, 스며듦 폭 : ≤ 5 ㎛ 로 양호하였다.
밀착 강도 평가의 결과, 상태 필 강도는 0.91 ㎏/㎝, 내염산 열화성은 11 (Loss%) 로, 양호하였다. 알칼리 에칭 평가에서도 잔존 입자는 관찰되지 않아, 양호 (○) 하였다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 84 ㎍/d㎡, Co 부착량은 전체로 1494 ㎍/d㎡, Zn 부착량은 전체로 100 ㎍/d㎡ 였다.
(실시예 3)
조화 단계의 Ni 부착량은, 상기와 같이 50 ∼ 250 ㎍/d㎡ 였다. Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는, 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 6 ∼ 11 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 0.05 ∼ 0.7 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 2 ∼ 4 A/d㎡
시간 : 0.05 ∼ 3.0 초
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 683 ㎍/d㎡ 이고, 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.19, 조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 2.1 이었다. 스며듦 평가의 결과, 스며듦 폭 : ≤ 5 ㎛ 로 양호하였다.
밀착 강도 평가의 결과, 상태 필 강도는 0.90 ㎏/㎝, 내염산 열화성은 25 (Loss%) 로, 문제가 없는 강도였다. 알칼리 에칭성도 잔존 입자가 관찰되지 않아 양호 (○) 하였다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 89 ㎍/d㎡, Co 부착량은 전체로 1771 ㎍/d㎡, Zn 부착량은 전체로 158 ㎍/d㎡ 였다.
(실시예 4)
조화 단계의 Ni 부착량은, 상기와 같이 50 ∼ 250 ㎍/d㎡ 였다. Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는, 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 6 ∼ 11 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 1 ∼ 3 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 0.05 ∼ 1.0 A/d㎡
시간 : 0.05 ∼ 3.0 초
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 758 ㎍/d㎡ 이고, 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.23, 조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 1.8 이었다. 스며듦 평가의 결과, 스며듦 폭 : 0 ㎛ 로 매우 양호하였다.
밀착 강도 평가의 결과, 상태 필 강도는 0.90 ㎏/㎝, 내염산 열화성은 22 (Loss%) 로, 문제가 없는 강도였다. 알칼리 에칭성도 양호 (○) 하였다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 90 ㎍/d㎡, Co 부착량은 전체로 1772 ㎍/d㎡, Zn 부착량은 전체로 223 ㎍/d㎡ 였다.
(실시예 5)
조화 단계의 Ni 부착량은, 상기와 같이 50 ∼ 250 ㎍/d㎡ 였다. Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는, 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 7 ∼ 12 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 0.6 ∼ 1.5 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 1.0 ∼ 3.0 A/d㎡
시간 : 0.05 ∼ 3.0 초
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 815 ㎍/d㎡ 이고, 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.22, 조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 1.8 이었다. 스며듦 평가의 결과, 스며듦 폭 : 0 ㎛ 로 매우 양호하였다.
밀착 강도 평가의 결과, 상태 필 강도는 0.90 ㎏/㎝, 내염산 열화성은 12 (Loss%) 로, 양호하였다. 알칼리 에칭성도 양호 (○) 하였다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 115 ㎍/d㎡, Co 부착량은 전체로 1855 ㎍/d㎡, Zn 부착량은 전체로 234 ㎍/d㎡ 였다.
(실시예 6)
18 ㎛ 의 압연 동박에 하기에 나타내는 조건으로 조화 처리를 실시하였다.
액 조성 : Cu 10 ∼ 20 g/리터, Co 5 ∼ 10 g/리터, Ni 5 ∼ 15 g/리터
pH : 2 ∼ 4
온도 : 30 ∼ 50 ℃
전류 밀도 (Dk) : 20 ∼ 60 A/d㎡
시간 : 0.5 ∼ 5 초
상기 조건으로 조화 처리를 실시함으로써, 평균 입자 직경 0.10 ∼ 0.60 ㎛ 로 이루어지는 Cu, Co, Ni 로 이루어지는 3 원계 합금의 미세 조화 입자의 집합체를 형성하였다. 조화 입자 사이즈는 표면 처리가 형성된 동박의 조화 입자를 전자 현미경 (SEM) 의 30000 배의 배율로 관찰을 실시하여, 조화 입자 사이즈를 평가하였다.
조화 단계의 Ni 부착량은 200 ∼ 400 ㎍/d㎡ 였다.
Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는, 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 8 ∼ 16 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 2.0 ∼ 4.0 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 0 A/d㎡
시간 : 0 초 (침지 크로메이트 처리)
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 1093 ㎍/d㎡ 이고, 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.18, 조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 1.9 였다. 스며듦 평가의 결과, 스며듦 폭 : 0 ㎛ 로 매우 양호하였다.
밀착 강도 평가의 결과, 상태 필 강도는 0.88 ㎏/㎝, 내염산 열화성 : ≤ 10 (Loss%) 이하로, 매우 양호하였다. 알칼리 에칭성도 양호 (○) 하였다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 110 ㎍/d㎡, Co 부착량은 전체로 2480 ㎍/d㎡, Zn 부착량은 전체로 240 ㎍/d㎡ 였다.
(실시예 7)
18 ㎛ 의 압연 동박에 하기에 나타내는 조건으로 조화 처리를 실시하였다.
액 조성 : Cu 10 ∼ 20 g/리터, Co 5 ∼ 10 g/리터, Ni 8 ∼ 20 g/리터
pH : 2 ∼ 4
온도 : 30 ∼ 50 ℃
전류 밀도 (Dk) : 20 ∼ 60 A/d㎡
시간 : 0.5 ∼ 5 초
상기 조건으로 조화 처리를 실시함으로써, 평균 입자 직경 0.05 ∼ 0.35 ㎛ 로 이루어지는 Cu, Co, Ni 로 이루어지는 3 원계 합금의 미세 조화 입자의 집합체를 형성하였다. 조화 입자 사이즈는 표면 처리가 형성된 동박의 조화 입자를 전자 현미경 (SEM) 의 30000 배의 배율로 관찰을 실시하여, 조화 입자 사이즈를 평가하였다.
조화 단계의 Ni 부착량은 300 ∼ 550 ㎍/d㎡ 였다.
Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는, 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 8 ∼ 16 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 1.5 ∼ 3.5 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 0 A/d㎡
시간 : 0 초 (침지 크로메이트 처리)
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 790 ㎍/d㎡ 이고, 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.22, 조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 2.2 였다. 스며듦 평가의 결과, 스며듦 폭 : 0 ㎛ 로 매우 양호하였다.
밀착 강도 평가의 결과, 상태 필 강도는 0.85 ㎏/㎝, 내염산 열화성 : ≤ 10 (Loss%) 이하로, 매우 양호하였다. 알칼리 에칭성도 양호 (○) 하였다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 55 ㎍/d㎡, Co 부착량은 전체로 2170 ㎍/d㎡, Zn 부착량은 전체로 217 ㎍/d㎡ 였다.
(비교예 1)
18 ㎛ 의 압연 동박에 실시예 1-5 와 동일한 조건으로 조화 처리층을 형성하였다. 조화 단계의 Ni 부착량은 50 ∼ 250 ㎍/d㎡ 였다.
Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는, 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 5 ∼ 15 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 0.05 ∼ 0.7 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 0.5 ∼ 1.5 A/d㎡
시간 : 0.05 ∼ 3.0 초
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 1197 ㎍/d㎡ 이고, 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.06, 조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 1.7 이었다. 스며듦 평가의 결과, 스며듦 폭 : > 5 ㎛ 로 불량하였다.
밀착 강도 평가의 결과, 상태 필 강도는 0.89 ㎏/㎝, 내염산 열화성은 ≤ 10 (Loss%) 이하로, 양호하였다. 알칼리 에칭성도 잔존 입자가 관찰되어 불량 (×) 하였다. 또, 종합 평가는 불량하였다. 이것은, 전체 Ni 부착량이 지나치게 많고 또한 Zn 비가 작은 것이 원인으로 생각된다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 81 ㎍/d㎡, Co 부착량은 전체로 2188 ㎍/d㎡, Zn 부착량은 전체로 82 ㎍/d㎡ 였다.
(비교예 2)
18 ㎛ 의 압연 동박에 실시예 1-5 와 동일한 조건으로 조화 처리층을 형성하였다. 조화 단계의 Ni 부착량은 50 ∼ 250 ㎍/d㎡ 였다.
Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는, 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 5 ∼ 15 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 0.1 ∼ 1.0 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 0.5 ∼ 1.5 A/d㎡
시간 : 0.05 ∼ 3.0 초
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 1237 ㎍/d㎡ 이고, 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.10, 조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 1.5 였다. 스며듦 평가의 결과, 스며듦 폭 : ≤ 5 ㎛ 로 양호하였다.
밀착 강도 평가의 결과, 상태 필 강도는 0.90 ㎏/㎝, 내염산 열화성은 ≤ 10 (Loss%) 이하로, 양호하였다. 그러나, 알칼리 에칭성은 잔존 입자가 관찰되어 불량 (×) 하였다. 또, 종합 평가는 불량하였다. 이것은, 전체 Ni 부착량이 지나치게 많은 것이 원인으로 생각된다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 84 ㎍/d㎡, Co 부착량은 전체로 2113 ㎍/d㎡, Zn 부착량은 전체로 134 ㎍/d㎡ 였다.
(비교예 3)
18 ㎛ 의 압연 동박에 실시예 1-5 와 동일한 조건으로 조화 처리층을 형성하였다. 조화 단계의 Ni 부착량은 50 ∼ 250 ㎍/d㎡ 였다.
Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는, 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 3.0 ∼ 7.0 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 0.05 ∼ 0.7 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 0.5 ∼ 1.5 A/d㎡
시간 : 0.05 ∼ 3.0 초
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 311 ㎍/d㎡ 이고, 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.25, 조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 2.9 였다. 스며듦 평가의 결과, 스며듦 폭 : ≤ 5 ㎛ 로 양호하였다.
밀착 강도 평가의 결과, 상태 필 강도는 0.88 ㎏/㎝ 로 양호하였지만, 내염산 열화성은 35 (Loss%) 로 불량하였다. 알칼리 에칭성도 잔존 입자가 관찰되어 불량 (×) 하였다. 종합 평가는 불량하였다. 이것은, 전체 Ni 부착량이 적은 것 또한 Zn 비가 큰 것이 원인으로 생각된다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 82 ㎍/d㎡, Co 부착량은 전체로 1204 ㎍/d㎡, Zn 부착량은 전체로 101 ㎍/d㎡ 였다.
(비교예 4)
18 ㎛ 의 압연 동박에 실시예 1-5 와 동일한 조건으로 조화 처리층을 형성하였다. 조화 단계의 Ni 부착량은 50 ∼ 250 ㎍/d㎡ 였다.
Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는, 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 5.0 ∼ 10 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 0.7 ∼ 2.0 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 0.8 ∼ 2.5 A/d㎡
시간 : 0.05 ∼ 3.0 초
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 599 ㎍/d㎡ 이고, 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.38, 조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 1.6 이었다. 스며듦 평가의 결과, 스며듦 폭 : 0 ㎛ 로 양호하였다.
밀착 강도 평가의 결과, 상태 필 강도는 0.90 ㎏/㎝ 로 양호하였지만, 내염산 열화성 : 40 (Loss%) 으로 불량하였다. 알칼리 에칭성은 양호 (○) 하였다. 그러나, 종합 평가는 불량하였다. 이것은, Zn 비가 큰 것이 원인으로 생각된다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 122 ㎍/d㎡, Co 부착량은 전체로 1543 ㎍/d㎡, Zn 부착량은 전체로 361 ㎍/d㎡ 였다.
(비교예 5)
18 ㎛ 의 압연 동박에 실시예 6 과 동일한 조건으로 조화 처리층을 형성하였다. 상기 조건으로 조화 처리를 실시함으로써, 평균 입자 직경 0.10 ∼ 0.60 ㎛ 로 이루어지는 Cu, Co, Ni 로 이루어지는 3 원계 합금의 미세 조화 입자의 집합체를 형성하였다.
조화 단계의 Ni 부착량은 200 ∼ 400 ㎍/d㎡ 였다.
Ni-Co 층으로 이루어지는 내열층, Zn, Ni, Cr 을 함유하는 내후층 및 방청층 및 실란 커플링 처리는, 상기에 나타내는 조건의 범위에서 실시하였다. 내열층, 내후층 및 방청층을 형성하는 조건을 하기에 나타낸다.
1) 내열층 (Ni-Co 층)
전류 밀도 (Dk) : 10 ∼ 30 A/d㎡
시간 : 0.05 ∼ 3.0 초
2) 내후층 (Zn-Ni 층)
전류 밀도 (Dk) : 1.0 ∼ 3.0 A/d㎡
시간 : 0.05 ∼ 3.0 초
3) 방청층 (Cr-Zn 층)
전류 밀도 (Dk) : 0 A/d㎡
시간 : 0 초 (침지 크로메이트 처리)
조화 처리층, 내열층, 내후층 전부에 있어서의 Ni 부착량은 전체로 816 ㎍/d㎡ 이고, 내후층, 방청층 전부에 있어서의 Zn 부착량으로부터, Zn/(Ni + Zn) = 0.13, 조화 처리층, 내열층 전부에 있어서의 Co 부착량으로부터, Co/(Ni + Zn) = 3.2 였다. 스며듦 평가의 결과, 스며듦 폭 : > 5 ㎛ 로 불량하였다.
밀착 강도 평가의 결과, 상태 필 강도는 0.90 ㎏/㎝, 내염산 열화성 : ≤ 10 (Loss%) 으로 양호하였다. 알칼리 에칭성은 양호 (○) 하였다. 그러나, 종합 평가는 불량하였다. 전체 Co 부착량이 지나치게 많은 것이 원인으로 생각된다.
이상의 결과를 표 1 에 나타낸다. 그 밖에, Cr 부착량은 전체로 90 ㎍/d㎡, Co 부착량은 전체로 2987 ㎍/d㎡, Zn 부착량은 전체로 119 ㎍/d㎡ 였다.
산업상 이용가능성
동박의 표면에 조화 처리를 형성한 후, 그 위에 내열층·방청층을 형성 후, 실란 커플링 처리가 실시된 인쇄 회로용 동박을 사용한 구리 피복 적층판에 있어서, 파인 패턴 인쇄 회로 형성 후에 기판을 산 처리나 화학 에칭을 실시하였을 때, 동박 회로와 기판 수지의 계면으로의 산의 스며듦에 의한 밀착성 저하의 억제를 향상시킬 수 있어 내산성 밀착 강도가 우수하고, 또한 알칼리 에칭성이 우수하다. 이로써, 전자 기기의 발전이 진행되는 가운데, 반도체 디바이스의 소형화, 고집적화가 더욱 진행되어, 이들의 인쇄 회로의 제조 공정에서 실시되는 처리가 더욱 엄격한 요구가 이루어지고 있는데, 이들 요구에 대응할 수 있는 유용한 기술을 제공한다.

Claims (10)

  1. 동박 또는 구리 합금박 상에 조화 (트리트) 처리를 실시함으로써 형성된 조화 처리층, 상기 조화 처리층 상에 형성된 Ni-Co 층으로 이루어지는 내열층, 및 상기 내열층 상에 형성된 Zn, Ni, Cr 을 함유하는 내후층 및 방청층으로 이루어지는 복수의 표면 처리층을 갖고, 상기 표면 처리층 중의 전체 Zn/(전체 Zn + 전체 Ni) 이 0.13 이상 0.23 이하인 것을 특징으로 하는 표면 처리층이 형성된 동박.
  2. 제 1 항에 있어서,
    상기 표면 처리층 중의 전체 Ni 량이, 450 ∼ 1100 ㎍/d㎡ 인 것을 특징으로 하는 표면 처리층이 형성된 동박.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 표면 처리층 중의 전체 Co 량이 770 ∼ 2500 ㎍/d㎡ 이고, 전체 Co/(전체 Zn + 전체 Ni) 가 3.0 이하인 것을 특징으로 하는 표면 처리층이 형성된 동박.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 표면 처리층 중의 전체 Cr 량이 50 ∼ 130 ㎍/d㎡ 인 것을 특징으로 하는 표면 처리층이 형성된 동박.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 조화 처리층의 Ni 가 50 ∼ 550 ㎍/d㎡ 인 것을 특징으로 하는 표면 처리층이 형성된 동박.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 조화 처리층이 Co, Cu, Ni 의 원소로 이루어지는 조화 처리층인 것을 특징으로 하는 표면 처리층이 형성된 동박.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 조화 처리층이 평균 입자 직경 0.05 ∼ 0.60 ㎛ 의 Cu, Co, Ni 로 이루어지는 3 원계 합금의 미세 입자로 이루어지는 것을 특징으로 하는 표면 처리층이 형성된 동박.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 조화 처리층이, 평균 입자 직경 0.25 ∼ 0.45 ㎛ 의 Cu 의 1 차 입자층과, 그 위에 형성된 평균 입자 직경이 0.05 ∼ 0.25 ㎛ 인 Cu, Co, Ni 로 이루어지는 3 원계 합금으로 이루어지는 2 차 입자층으로 이루어지는 것을 특징으로 하는 표면 처리층이 형성된 동박.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 표면 처리층이 형성된 동박으로 이루어지는, 인쇄 회로용 동박.
  10. 제 9 항에 기재된 인쇄 회로용 동박을 수지 기판에 적층 접착시킨, 구리 피복 적층판.


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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011138876A1 (ja) 2010-05-07 2011-11-10 Jx日鉱日石金属株式会社 印刷回路用銅箔
WO2012043182A1 (ja) 2010-09-27 2012-04-05 Jx日鉱日石金属株式会社 プリント配線板用銅箔、その製造方法、プリント配線板用樹脂基板及びプリント配線板
WO2014051123A1 (ja) * 2012-09-28 2014-04-03 Jx日鉱日石金属株式会社 キャリア付銅箔及びキャリア付き銅箔を用いた銅張積層板
CN103009713A (zh) * 2012-11-28 2013-04-03 梅州市志浩电子科技有限公司 一种采用聚甲基丙烯酸甲酯为介质的热压合覆铜板、印刷电路板及其制作方法
JP5885790B2 (ja) * 2013-08-20 2016-03-15 Jx金属株式会社 表面処理銅箔及びそれを用いた積層板、キャリア付銅箔、プリント配線板、電子機器、電子機器の製造方法、並びに、プリント配線板の製造方法
CN103501580B (zh) * 2013-10-09 2016-04-27 北京科技大学 一种表面处理铜箔及其制备方法
CN104779367A (zh) * 2014-01-15 2015-07-15 金居开发铜箔股份有限公司 耐热性锂电池用铜箔及其制造方法
JP2015134953A (ja) * 2014-01-17 2015-07-27 Jx日鉱日石金属株式会社 表面処理銅箔、キャリア付銅箔、プリント配線板、プリント回路板、銅張積層板及びプリント配線板の製造方法
TWI593548B (zh) * 2015-01-09 2017-08-01 Jx Nippon Mining & Metals Corp Attached to the metal substrate
CN108419363A (zh) * 2017-02-07 2018-08-17 Jx金属株式会社 表面处理铜箔、带载体的铜箔、层压体、印刷配线板的制造方法及电子机器的制造方法
JP6413039B1 (ja) * 2018-03-29 2018-10-24 Jx金属株式会社 表面処理銅箔及び銅張積層板
EP3786315A4 (en) * 2018-04-27 2022-04-20 JX Nippon Mining & Metals Corporation SURFACE TREATED COPPER FOIL, COPPER COATED LAMINATE AND CIRCUIT BOARD
CN114752977B (zh) * 2022-05-16 2023-06-27 东强(连州)铜箔有限公司 一种微观表面颗粒均匀的高抗剥电解铜箔及其制备方法
JP7434656B1 (ja) 2023-08-31 2024-02-20 Jx金属株式会社 表面処理銅箔、銅張積層板、及びプリント配線板の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52145769A (en) 1976-05-31 1977-12-05 Nippon Mining Co Method of surface treating printed circuit copper foil
JPH0682486B2 (ja) 1986-06-20 1994-10-19 松下電器産業株式会社 回転磁気シ−ト装置
JPH0650795B2 (ja) 1989-05-02 1994-06-29 日鉱グールド・フォイル株式会社 印刷回路用銅箔の処理方法
JPH0650794B2 (ja) 1989-05-02 1994-06-29 日鉱グールド・フォイル株式会社 印刷回路用銅箔の処理方法
JPH0654831A (ja) 1992-08-10 1994-03-01 Hitachi Ltd 磁気共鳴機能イメージング装置
JP2849059B2 (ja) * 1995-09-28 1999-01-20 日鉱グールド・フォイル株式会社 印刷回路用銅箔の処理方法
JP3394990B2 (ja) * 2000-11-27 2003-04-07 古河サーキットフォイル株式会社 金属複合体シート、それを用いた回路基板用の積層板
JP4115293B2 (ja) * 2003-02-17 2008-07-09 古河サーキットフォイル株式会社 チップオンフィルム用銅箔
KR101228168B1 (ko) * 2007-09-28 2013-01-30 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 인쇄 회로용 동박 및 동장 적층판
MY150825A (en) * 2008-11-25 2014-02-28 Jx Nippon Mining & Metals Corp Copper foil for printed circuit
KR20130054447A (ko) * 2009-03-27 2013-05-24 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 프린트 배선판용 동박 및 그 제조 방법
WO2011138876A1 (ja) * 2010-05-07 2011-11-10 Jx日鉱日石金属株式会社 印刷回路用銅箔

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