KR20130121650A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR20130121650A
KR20130121650A KR1020120095713A KR20120095713A KR20130121650A KR 20130121650 A KR20130121650 A KR 20130121650A KR 1020120095713 A KR1020120095713 A KR 1020120095713A KR 20120095713 A KR20120095713 A KR 20120095713A KR 20130121650 A KR20130121650 A KR 20130121650A
Authority
KR
South Korea
Prior art keywords
layer
conductive layer
film
oxygen
silicon
Prior art date
Application number
KR1020120095713A
Other languages
English (en)
Other versions
KR101384265B1 (ko
Inventor
나오무 키타노
타카시 미나미
노부오 야마구치
타쿠야 세이노
타카시 나카가와
헤이지 와타나베
타카요시 시무라
타쿠지 호소이
Original Assignee
캐논 아네르바 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캐논 아네르바 가부시키가이샤 filed Critical 캐논 아네르바 가부시키가이샤
Publication of KR20130121650A publication Critical patent/KR20130121650A/ko
Application granted granted Critical
Publication of KR101384265B1 publication Critical patent/KR101384265B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

MIPS 소자의 제조 방법에서 Si의 확산 감소 및 EOT 증가의 억제를 가능하게 하는 반도체 소자 및 이의 제조 방법이 제공된다. 본 발명의 한 실시태양은 실리콘 기판상에 제공된 게이트 절연막(insulating film) 및 게이트 절연막 상에 제공된 게이트 전극을 가진 전계효과 트랜지스터를 포함하는 반도체 소자이다. 게이트 전극은 적어도 Ti, N 및 O(산소)를 함유하는 도전층 및 도전층 상에 제공된 실리콘층을 포함하는 스택형 게이트 전극이며, 도전층에서 산소의 농도는 실리콘층의 면에서 최고이다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 구체적으로, 고 유전율 게이트 유전막(dieletric film) 및 금속 게이트 전극(특히 금속 산화물 반도체 전계 트랜지스터(MOSFET))를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
트랜지스터가 크게 소형화됨과 함께 진보된 상보성 금속 산화물 반도체(CMOS) 소자가 발전하는 동안에, 폴리실리콘(poly-si) 전극의 공핍에 의한 구동 전류의 저하 및 게이트 유전막(dielectric film)의 얇아짐에 따른 게이트 전류의 증가의 문제가 발생한다. 따라서, 금속 게이트를 사용함으로써 전극의 공핍을 피하고 물리적 두께를 증가시키기 위해서 고 유전 재료의 게이트 유전막(dielectric film)을 제조함으로써 게이트 누설 전류를 감소시키는 복합적 기술들에 대한 고려가 이루어졌다. 금속 게이트 전극의 재료로서, 순수 금속, 금속성 질화물, 실리사이드 재료 등이 고려된다. 그러나, 이런 재료들의 임의의 것의 경우에, N-형 및 P-형 MOSFET의 임계 전압(Vth)은 적절한 값으로 조절될 것을 필요로 한다. 다결정 실리콘막 상에 제공된 통상적인 게이트 전극을 사용하는 경우에, 트랜지스터의 임계 전압은 채널 영역의 불순물 농도 및 다결정 실리콘막의 불순물 농도에 의해 결정된다. 한편, 금속 게이트 전극을 사용하는 경우에, 트랜지스터의 임계 전압은 채널 영역의 불순물 농도 및 게이트 전극의 일 함수에 의해 측정된다. +/- 0.5V 내의 Vth를 갖는 CMOS 트랜지스터를 제조하기 위해서, n-형 MOSFET의 게이트 전극은 Si의 중간갭(4.6eV) 이하 및 바람직하게는 4.4eV 이하의 일 함수를 갖는 재료로 제조될 필요가 있다. p-형 MOSFET의 게이트 전극은 Si의 중간갭(4.6eV) 이상 및 바람직하게는 4.8eV 이상의 일 함수를 갖는 재료로 제조될 필요가 있다.
상기 조건들을 충족하기 위한 수단으로서, 현존하는 CMOS 제조 공정과 매우 적절한 금속-삽입 폴리-실리콘 스택(metal-inserted poly-silicon stack)(MIPS)에 대해 현재 연구들이 이루어지고 있다. 이 방법에서, 폴리-Si 및 게이트 절연막(insulating film) 사이에 금속막을 포함하는 게이트 전극이 형성되며, 임계 전압은 게이트 전극의 일 함수에 의해 조절된다. 이와 관련하여, 금속막의 일 함수는 열 처리 공정 동안 금속막 및 게이트 절연막 또는 폴리-Si 사이의 상호작용에 따라 변한다.
일본 특개평 공개공보 No. 2008-16538은 폴리다결정 실리콘, PVD-TiN(제 2 금속층) 및 CVD-TiN(제 1 금속층)의 스택을 포함하는 게이트 전극을 사용하는 방법을 개시한다. 통상적인 스퍼터링에 의해 형성된 TiN 막은 단지 약 4.6eV의 일 함수를 가진다. 그러나, 일본 특개평 공개공보 No. 2008-16538의 설명에서, 게이트 절연막(insulating film) 상에 직접 형성된 제 1 금속층으로서 TiN의 일 함수는 p-형 MOSFET의 금속 게이트에 적합한 4.8eV 이상일 수 있으며, 이런 방식으로 TiN은 450℃ 이하의 저온에서 TiCl4 및 NH3를 사용하는 열 CVD에 의해 형성된다. 또한, 제 2 금속층으로서 TiN은 (제 1 금속층으로서 TiN이 형성되는 온도보다 높은) 500℃에서 PVD에 의해 형성된다. 형성된 TiN은 (100) 배향된다. 일본 특개평 공개공보 No. 2008-16538에 따라, 이 (100) 배향된 TiN은 게이트 전극이 형성된 후 열 처리(예를 들어, 활성화 어닐링)에서 폴리-Si로부터 TiN 속으로 Si의 확산에 의한 일 함수의 감소를 억제하는데 효과가 있다.
일본 특개평 공개공보 No. 2007-173796은 스퍼터링에 의해 고 유전상수 막 상에 금속 옥시질화물(예를 들어, TiON)을 형성하는 방법을 개시한다. 먼저, 금속(M) 표적 및 Ar, N2 및 산소를 함유하는 분위기가 바람직하다. 이런 분위기에서 금속 표적은 금속 옥시질화물(예를 들어, TiON)을 형성하기 위해 스퍼터링된다. 일본 특개평 공개공보 No. 2007-173796에서, 이렇게 형성된 고 유전상수 막의 스택 및 금속 옥시질화물은 금속 게이트 전극으로 사용된다. 일본 특개평 공개공보 No. 2007-173796에 따라, 이런 방법은 p-형 MOSFET의 금속 게이트에 적합한 4.8eV 이상의 일 함수를 가진 TiN을 생산할 수 있다.
그러나, 상기한 기술들은 다음 문제들을 포함한다.
일본 특개평 공개공보 No. 2008-16538에 기술된 방법은 높은 일 함수를 가진 TiN을 생산하고 게이트 전극이 형성된 후 열 처리에서 폴리-Si로부터 TiN 속으로 Si의 확산에 의한 일 함수의 감소를 억제하는데 효과적인 기술이다. 그러나, Si의 확산을 감소시킬 수 있는 제 1 금속층과 다른 제 2 금속층으로서 TiN은 높은 일 함수를 갖는 제 1 금속층이 CVD에 의해 형성되기 때문에 TiN 이후에 PVD에 의해 개별적으로 형성된다. 따라서, 게이트 전극을 제조하는 공정들의 수는 증가한다.
일본 특개평 공개공보 No. 2007-173796에서 기술한 방법에서, 금속 표적은 고 유전상수 막 상에 금속 옥시질화물(예를 들어, TiON)을 형성하기 위해 Ar, N2 및 산소를 함유하는 분위기에서 스퍼터링된다. 따라서, 산소는 금속질화물층에 균일하게 존재한다. 고 유전상수 막 및 금속 옥시질화물의 스택을 위한 고온 열 처리 후, 산소는 금속 옥시질화물로부터 금속 옥시질화물에 대한 하부 기부인 고 유전상수 막으로 확산하여, EOT를 증가시킨다.
본 발명은 상기한 문제들의 관점에서 만들어졌으며, 본 발명의 목적은 MIPS 소자의 제조 공정에서 Si의 확산이 감소될 수 있고 EOT의 증가가 억제될 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 것이다.
상기 목적을 성취하기 위해서, 본 발명의 제 1 양태는 실리콘 기판상에 제공된 게이트 절연막(insulating film); 및 게이트 절연막 상에 제공된 게이트 전극을 가진 전계효과 트랜지스터를 포함하는 반도체 소자이며, 게이트 전극은 적어도 Ti, N 및 O를 함유하는 도전층; 및 도전층 상에 제공된 실리콘층을 포함하는 스택형 게이트 전극이다. 또한, 도전층에서 산소의 농도는 실리콘층의 면에서 최고이다.
본 발명의 제 2 양태는 실리콘 기판상에 제공된 게이트 유전막(dielectric film); 및 게이트 유전막 상에 제공된 게이트 전극을 포함하는 반도체 소자 제조 방법이며, 진공 용기에서 그 위에 게이트 유전막이 제공된 실리콘 기판을 제조하는 제 1 단계; 게이트 유전막 상에 Ti 및 N을 함유하는 제 1 금속 질화물층을 형성하는 제 2 단계; Ti, N 및 O(산소)를 함유하는 도전층을 형성하기 위해 산소 기체를 주입하고 열 처리를 실행함으로써 제 1 금속 질화물층의 표면을 산화시키는 제 3 단계; 및 도전층 상에 실리콘층을 형성하는 제 4 단계를 포함한다. 제 3 단계에서, 도전층은 실리콘층의 면에서 산소의 최고 농도를 갖도록 형성된다.
본 발명에 따라, MIPS 소자의 제조 공정에서 확산된 Si를 감소시키고 EOT의 증가를 감소시킬 수 있다.
본 발명의 내용 중에 포함되어 있다.
도 1은 본 발명의 제 1 실시태양의 반도체 소자의 단면도이다.
도 2는 본 발명의 제 1 실시태양의 반도체 소자의 제조 방법을 도시하는 도면이다.
도 3은 본 발명의 제 1 실시태양에서 질화물 티타늄 막을 형성하는 방법에서 사용된 처리 장치의 개략도이다.
도 4는 실리콘 기판 표면으로부터, 본 발명의 제 1 실시태양의 제조 방법에 의해 제조된 소자들에 대해 수행된 SIMS(2차 이온 질량분석기) 분석의 결과를 도시하는 그래프이다.
도 5는 본 발명의 제 1 실시태양의 제조 방법에 의해 제조된 소자들의 eWF 및 이의 게이트 전극이 형성된 후 열 처리 온도 사이의 관계를 나타내는 그래프이다.
도 6은 본 발명의 제 1 실시태양의 제조 방법에 의해 제조된 소자들의 EOT 및 이의 게이트 전극이 형성된 후 열 처리 온도 사이의 관계를 나타내는 그래프이다.
도 7은 본 발명의 제 1 실시태양의 제조 방법에 의해 제조된 소자들의 단면들의 TEM 이미지들을 나타내는 도면이다.
도 8은 본 발명의 제 1 실시태양의 제조 방법에 의해 제조된 소자들의 TiN 막의 산소 함량 및 TiN 막 속으로 확산된 Si의 양 사이의 관계를 나타내는 그래프이다.
도 9는 본 발명의 제 2 실시태양의 반도체 소자의 제조 방법을 나타내는 도면이다.
도 10은 본 발명의 제 2 실시태양의 제조 방법에 의해 제조된 소자들의 eWF 및 이의 게이트 전극이 형성된 후 열 처리 온도 사이의 관계를 나타내는 그래프이다.
도 11은 본 발명의 제 2 실시태양의 제조 방법에 의해 제조된 소자들의 EOT 및 이의 게이트 전극이 형성된 후 열 처리 온도 사이의 관계를 나타내는 그래프이다.
이하에서, 도면들을 기초로 더욱 상세하게 본 발명의 실시태양의 설명을 제공하나,본 발명은 이 실시태양에 한정되지 않는다. 아래 설명한 도면들에서, 동일한 기능을 가진 부품들은 동일한 참조번호가 부여된다. 이의 중복된 설명들의 일부는 생략된다.
(제 1 실시태양)
본 발명의 한 실시태양은 실리콘 기판상에 제공된 게이트 유전막(dielectric film); 및 게이트 유전막 상에 제공된 게이트 전극을 가진 전계효과 트랜지스터를 포함하는 반도체 소자이다. 게이트 전극은 적어도 티타늄(Ti), 질소(N) 및 산소(O)를 함유하는 도전층; 및 도전층 상에 제공된 실리콘층을 포함하는 스택형 게이트 전극이다. 도전층에서 산소의 농도는 실리콘층의 면(예를 들어, 실리콘층과 도전층 사이의 계면 또는 이의 근처)에서 최고이다. 본 발명자는 제 1 실시태양을 특징으로 하는 상기 구성이 실리콘층으로부터 도전층 속으로 Si(실리콘)의 확산에 의한 일 함수의 감소를 줄일 수 있고 EOT의 증가를 줄이기 위해 도전층으로부터 도전층 아래에 놓인 기부인 게이트 유전막(예를 들어, 고 유전율 유전막) 속으로 확산된 산소를 줄일 수 있다는 것을 새롭게 발견하였다.
본 발명의 다른 실시태양은 실리콘 기판상에 제공된 게이트 유전막(dielectric film); 및 게이트 절연막(insulating film) 상에 제공된 게이트 전극을 포함하는 반도체 소자 제조 방법이다. 이 방법은 진공 용기에서 그 위에 게이트 절연막이 제공된 실리콘 기판을 제조하는 제 1 단계(예를 들어, 그 위에 게이트 유전막이 제공된 실리콘 기판을 진공 용기 속으로 공급하는 단계); 게이트 절연막 상에 Ti 및 N을 함유하는 금속 질화물층을 형성하는 제 2 단계; 적어도 Ti, N 및 O(산소)를 함유하는 도전층을 형성하기 위해 산소 기체를 주입하고 열 처리를 실행함으로써 금속 질화물층의 표면(노출된 표면)을 산화시키는 제 3 단계; 및 도전층 상에 실리콘층을 형성하는 제 4 단계를 포함한다. 본 발명자는 이 실시태양을 특징으로 하는 방법으로 게이트 전극을 형성함으로써, 게이트 전극은 도전층에서 산소 농도가 실리콘층의 면에서 최고인 구조를 가질 수 있다는 것을 새롭게 발견하였다. 이런 구조는 실리콘층으로부터 도전층 속으로 Si의 확산에 의한 일 함수의 감소를 줄일 수 있고 EOT의 증가를 줄이기 위해 도전층으로부터 도전층 아래에 놓인 기부인 게이트 절연막(insulating film)(예를 들어, 고 유전율 유전막((dielectric film))) 속으로 확산된 산소를 줄일 수 있다.
본 발명의 또 다른 실시태양은 실리콘 기판상에 제공된 게이트 절연막(insulating film); 및 게이트 유전막(dielectric film) 상에 제공된 게이트 전극을 포함하는 반도체 소자 제조 방법이다. 이 방법은 진공 용기에서 그 위에 게이트 절연막이 제공된 실리콘 기판을 제조하는 제 1 단계(예를 들어, 그 위에 게이트 유전막이 제공된 실리콘 기판을 진공 용기 속으로 공급하는 단계); 게이트 절연막 상에 Ti 및 N을 함유하는 금속 질화물층을 형성하는 제 2 단계; 적어도 Ti, N 및 O(산소)를 함유하는 도전층을 형성하기 위해 산소 기체를 주입하고 열 처리를 실행함으로써 0.01 내지 1 Pa의 산소 부분압의 분위기에서 금속 질화물층의 표면을 산화시키는 제 3 단계; 및 도전층 상에 실리콘층을 형성하는 제 4 단계를 포함한다. 본 발명자는 이 실시태양을 특징으로 하는 방법으로 게이트 전극을 형성함으로써, 게이트 전극은 도전층에서 산소 농도가 실리콘층의 면에서 최고인 구조를 가질 수 있다는 것을 새롭게 발견하였다. 이런 구조는 도전층으로부터 게이트 절연막 속으로 환산된 산소를 줄일 수 있고 실리콘층으로부터 도전층 속으로 확산된 Si를 줄일 수 있어서, 일 함수의 감소를 줄이고 EOT의 증가를 줄일 수 있다.
도 1은 본 발명의 제 1 실시태양의 반도체 소자의 단면도이다.
도 1에서, 반도체 소자(1000)는 실리콘 기판(1001); 실리콘 기판(1001) 상에 제공된 게이트 유전막(dielectric film)(1002); 및 게이트 유전막(1002) 상에 제공된 게이트 전극(1003)을 포함한다. 게이트 전극(1003)은 적어도 Ti, N 및 O를 함유하는 도전층(1004) 및 실리콘층(1005)의 스택이다. 이런 실시태양에서, 도전층(1004)은 실리콘층(1005)이 형성되기 전에 Ti 및 N을 함유하는 금속 질화물층이다. 도전층(1004)은 실리콘층(1005)이 형성되기 전에 노출된 표면(게이트 유전막(1002)과 대면하는 표면에 반대인 금속 질화물층의 표면)을 산화시킴으로써 형성된다. 도전층(1004)은 금속 질화물 영역(1004a) 및 금속 옥시질화물 영역(1004b)을 포함한다. 금속 옥시질화물 영역(1004b)은 금속 질화물 영역(1004a)보다 산소가 더 풍부하며 도전층(1004)에서 최고 산소 농도의 영역을 포함한다. 이런 방식으로, 금속 옥시질화물 영역(1004b)은 금속 질화물 영역(1004a)보다 산소가 더 풍부하며 도전층(1004)과 실리콘층(1005)의 계면을 구성하는 평면을 포함한다. 따라서, 도전층(1004)의 산소 농도는 실리콘층(1005) 면에서 최고이다(즉, 최고 산소 농도의 영역이 실리콘층 면 상에 위치한다).
최초 금속 질화물층으로 형성되는 도전층(1004)은 옥시질화물층의 산소 농도가 실리콘층(1005) 면에서 최고인 구성을 갖거나 금속 옥시질화물층의 산소 농도가 실리콘층(1005) 면에서 최고인 구성을 가진다고 말할 수 있다. 선택적으로, 도전층(1004)은 구체적 조성의 관점에서 상기 구성들의 어떠한 것도 갖지 않는다고 말할 수 있다. 그러나, 본 발명의 중요한 부분은 도전층(1004)의 구체적 조성을 명시하지 않는 것이다. 본 발명의 본질은 실리콘층(1005)과 게이트 절연막(insulating film)(1002) 사이에 제공된 도전층(1004)이 적어도 Ti, N 및 O를 함유하며 실리콘층(1005) 면에서 최고 산소 농도를 갖는다는 것이다. 따라서, 본 발명을 특징으로 하는 구조를 얻는 것만이 필수적이며 본 발명에서 기술된 대로 도전층(1004)의 구체적 조성을 명시하는 것은 중요하지 않다.
"금속 질화물 영역(1004a)" 및 "금속 옥시질화물 영역(1004b)"은 단지 편의상의 명칭이다. "금속 질화물 영역(1004a)" 및 "금속 옥시질화물 영역(1004b)"은 각각 불필요하게 금속 질화물 및 금속 옥시질화물이다. 본 명세서에서, "금속 옥시질화물 영역"은 적어도 Ti, N 및 O를 함유하며 도전층에서 최고 산소 농도의 영역을 포함하는 영역이다. 또한, "금속 옥시질화물 영역"은 실리콘층과 접촉하고 있다. 금속 옥시질화물 영역에 관해서, 이의 조성은 일부 경우에 금속 옥시질화물이나 다른 경우에는 아니다. 또한, "금속 질화물 영역"은 적어도 Ti 및 N을 함유하며 금속 옥시질화물 영역 이외의 도전층의 일부이다. 금속 질화물 영역에 관해서, 이의 조성은 일부 경우에 금속 질화물이나 다른 경우, 예를 들어, 산소가 미리 정해진 양보다 많이 함유되는 경우에는 아니다.
또한, 본 발명에서, 도전층(1004)에 있는 금속 질화물 영역(1004a) 및 금속 옥시질화물 영역(1004b)을 정의하는 것, 다시 말하면, 어느 영역이 금속 질화물 영역이고 어느 영역이 금속 옥시질화물 영역인지를 명확히 하는 것은 중요하지 않다. 중요한 것은 도전층(1004)에서 최고 산소 농도의 영역이 실리콘층(1005) 면에 존재한다는 것이다. 이런 영역은 이 영역이 금속 질화물 영역보다 산소가 더 풍부하기 때문에 편의상 금속 옥시질화물 영역으로 불린다.
도 2는 제 1 실시태양에 따른 반도체 소자의 제조 방법을 도시하는 도면이다. 도 2에 도시된 대로, 질화물 티타늄 막(3)은 고 유전막(dielectric film)으로서 이산화 실리콘 막 및 HfSiO 막을 포함하는 게이트 절연막(insulating film)(2)을 포함하는 P-형 실리콘 기판(1)상에 형성된다. 뒤이어, 질화물 티타늄 막(3)의 표면을 산화함으로써 금속 질화물 영역으로서 TiN 영역(4a)을 포함하며 금속 옥시질화물 영역으로서 TiON 영역(4b)을 포함하는 도전층(4)이 형성된다. 도전층(4) 상에, 실리콘층(5)이 형성된다. 제 1 실시태양의 제조 방법은 도 2를 사용하여 기술된다. 실리콘 기판(1)은, 예를 들어, RTO에 의해 증착된 얇은 SiO2(2a)(예를 들어, 1.8nm 두께)을 처음에 포함한다. 도 2의 단계 1에서, 도 3에 기술된 처리 장치(100)와 동일한 구성을 가진 장치를 사용하여(Hf 표적을 사용하여), 고 유전율 게이트 유전막(dielectric film)(HfSiO)을 형성하기 위한 Hf 막(2b)(예를 들어, 0.5nm)은 마그네트론 스퍼터링을 통해 SiO2(2a) 상에 증착된다.
다음으로, 도 2의 단계 2에서, 상기한 대로 Hf 막(2b)이 증착된 후, 실리콘 기판(1)은 도시되지 않은 열 어닐링 모듈 속에 운반된다. 열 어닐링 모듈에서, SiO2(2a) 및 그 위에 형성된 Hf 막(2b)을 가진 실리콘 기판(1)은 SPIR에 의해 산소 기체 분위기하에서 400℃ 초과의 고온으로 가열된다. 따라서 Hf 막(2b)은 산화되어 고 유전율 게이트 유전막(dielectric film)(2)을 형성한다. 이 게이트 유전막(2)이 실리콘 기판(1) 상에 형성된 SiO2 및 SiO2 상에 형성된 HfSiO(HfSiO/SiO2)의 스택이다. 바람직하게는, 산소 기체는 0.01 내지 1 Pa의 산소 부분압을 가진다. 산소 부분압이 0.01 Pa 이하인 경우, 누설 전류가 감소한다. 산소 부분압이 1 Pa 이상인 경우, EOT는 증가한다. 스택을 형성하는 가열 공정은 한 단계 또는 복수의 단계에 의해 실행될 수 있다. 어닐링 처리 동안 화학 반응을 제어하기 위해서, 일반적으로, 둘 이상의 단계에 의해 가열 처리를 실행하는 것이 적절하다. 예를 들어, 먼저, Hf 막 내의 금속 원소를 산화시키기 위해 막을 400℃로 가열한다. Hf 막이 즉시 800℃의 매우 고온으로 가열되는 경우, 막 내의 금속 원소는 실리콘 화합물을 형성할 수 있고, 일부 경우에 안정하고 금속성 특징들을 가진다. 막이 400℃의 비교적 저온에서 적절하게 산화되는 경우, 예를 들어, 온도는 바람직하게는 불활성 기체 분위기에서 900℃의 고온으로 증가한다. 출발 재료가 다른 금속들을 포함하는 금속 스택인 경우에, 고온 어닐링은 재료들 사이의 확산 및 균일한 막의 형성에 중요하다.
다음으로, 도 2의 단계 3에서, 그 위에 형성된 고 유전율 게이트 유전막(dielectric film)(2)을 가진 실리콘 기판(1)이 Ti 표적(106)을 포함하는 처리 장치(100) 속으로 공급된다. 단계 3에서, 그 위에 형성된 게이트 유전막(2)을 가진 실리콘 기판(1)이 이런 방식으로 처리 장치(100)에 준비된다. 단계 3에서, 아르곤 기체가 아르곤 기체 원료(201)로부터 처리 장치(100) 속으로 주입되고 질소 기체가 질소 기체 원료(205)로부터 처리 장치(100) 속으로 주입된다. 아르곤 기체 대 질소 기체의 부분압 비를 조절함으로써, 티타늄 질화물 막(TiN)(3)(예를 들어, 10nm 두께)이 마그네트론 스퍼터링을 통해 제공된 고 유전율 게이트 유전막(2)의 HfSiO 상에 형성된다. 제 1 실시태양에서, 티타늄 질화물(TiN)(3)이 상기한 대로 아르곤 기체와 질소 기체에 의해 형성되기 때문에, 티타늄 질화물 막(TiN)(3)은 NH3와 같은 환원 작용을 유발하는 원소를 사용하지 않고 형성될 수 있다. 따라서 게이트 유전막에서 환원제에 의한 산소 결핍들의 형성을 예방할 수 있다. 일본 특개평 공개공보 No. 2008-16538에 개시된 발명에서, TiN 막은 원료 재료 기체로서 NH3를 사용하는 CVD에 의해 형성된다. 이 방법은 임계 전압에 변화를 일으키는 NH3의 환원 작용에 의해 산소 결핍들이 게이트 절연막에 형성되는 문제를 포함한다. 반면에, 제 1 실시태양에 따라, 게이트 유전막에서 환원제에 의한 산소 결핍들의 형성을 예방할 수 있어서, 임계 전압의 변화를 예방한다.
다음으로, 도 2의 단계 4에서, 산소 기체가 산소 기체 원료(209)로부터 처리 장치(100) 속으로 주입되며 처리 장치에는 그 위에 형성된 티타늄 질화물 막(TiN)(3)을 가진 실리콘 기판(1)이 놓이고 열 처리(600 내지 900℃)가 히터(105)에 의해 실리콘 기판(1)에 대해 실행된다. 따라서 티타늄 질화물 막(TiN)(3)의 표면(게이트 절연막(insulating film)(2)이 위에 형성된 표면에 반대인 표면을 포함하는 티타늄 질화물 막(3)의 노출된 표면)은 산화되어 상기한 표면을 가진 TiON 영역(4b) 및 TiN 영역(4a)을 포함하는 도전층(4)을 형성한다. 이런 실시태양에서, 단계 4의 산화 공정은 처리 장치(100) 내에서 실행되어 티타늄 질화물 막(3)을 형성한다. 그러나, 산화 공정은 처리 장치(100)와 다른 산화 공정 장치(산소 기체를 공급할 수 있고 기판을 가열할 수 있는 장치)에서 실행될 수 있다.
다음으로, 도 2의 단계 5에서, 실리콘 표적은 TiON(4b) 상에 실리콘층(5)을 형성하기 위해 진공 용기 내에서 불활성 기체 조건하에서 마그네트론 스퍼터링된다. 단계 5에서 진공 용기는 상기한 처리 장치(100) 또는 처리 장치(100)와 다른 PVD 스퍼터링 장치일 수 있다. 단계 5가 처리 장치(100) 내에서 실행되는 경우에, Si 표적(도시되지 않음)이 처리 장치(100) 내에 추가로 제공될 필요가 있다. 이런 실시태양에서, 실리콘층(5)은 다결정 실리콘층일 수 있다.
제 1 실시태양에서, 도 2의 단계 3 내지 5는 실리콘 기판(1)이 공기에 노출되지 않고 실행되는 것이 바람직하다.
다음으로, 도 2의 단계 6에서, 이렇게 얻은 생성물은 전계 트랜지스터로서 MOSFET(금속 산화물 반도체 전계 트랜지스터)을 형성하도록 처리된다. 구체적으로, 단계 5에서 얻은 구조는 PDA 처리(600 내지 800℃, 30s)를 거치며 그런 후에 게이트 패터닝을 위해 건식 식각을 거친다. 그런 후에 구조는 상기한 MOSFET를 형성하기 위해 FGA 처리(450℃, 30분, 3%-H2/N2)를 거친다. 이런 실시태양에서, 상기한 전계 트랜지스터는 P-형 MOSFET이다.
이런 실시태양에서, 예를 들어, 게이트 절연막(insulating film)에 사용된 고 유전상수 재료는 SiO2의 유전율(3.9)보다 높은 상대 유전율을 가진 재료이며 금속 산화물, 금속 규산염, 질소가 주입된 금속 산화물, 질소가 주입된 금속 규산염 등일 수 있다. 결정형성의 억제 및 소자들의 신뢰성 증가의 측면에서, 고 유전상수 재료는 바람직하게는 질소가 주입된 고 유전상수 재료이다. 고 유전상수 재료에 함유된 금속은 바람직하게는 막의 열 저항 및 막에 고정된 전하들의 감소의 면에서 Hf 또는 Zr이다. 또한, 고 유전상수 재료는 바람직하게는 Hf 또는 Zr 및 Si을 함유하는 금속 산화물 및 금속 산화물 및 질소를 포함하는 금속 옥시질화물이며 바람직하게는 HfSiO 또는 HfSiON이다. 이런 실시태양에서, 게이트 절연막(2)은 실리콘 산화물 막 및 실리콘 산화물 막 상에 적층된 고 유전상수 막의 스택이나, 이에 제한되지 않는다. 게이트 절연막(2)은 단일 고 유전상수 막일 수 있거나 실리콘 옥시질화물 및 이 위에 적층된 고 유전상수 막의 스택일 수 있다.
도 3은 제 1 실시태양에서 티타늄 질화물 막(3)을 형성하는 단계 및 티타늄 질화물 막(3)을 위한 표면 산화 공정에 사용된 처리 장치(100)의 개략도이다.
막 형성 챔버(100a)를 포함하는 처리 장치(100)는 히터(101)에 의해 미리 정해진 온도로 가열되도록 구성된다. 처리 장치(100)는 기판 지지 테이블(103)에 병합된 서셉터(susceptor)(104)를 통해서 히터(105)에 의해 미리 정해진 온도로 물체 기판(102)을 가열하도록 구성된다. 필름 두께의 불균일함의 면에서, 기판 지지 테이블(103)은 바람직하게는 미리 정해진 회전수로 회전된다. 막 형성 챔버(100a) 내에서, 표적(106)은 표적 기판(102)을 향하는 위치에 놓인다. 표적(106)은 그 사이에 삽입된 백판(107)에 의해 표적 홀더(108)에 설치된다. 백판(107)은 Cu와 같은 금속으로 제조된다. 표적으로서, 표적(106)과 백판(107)은 외형이 표적 재료로 형성된 단일 부품으로서 표적 어셈블리로 결합된다. 다시 말하면, 표적이 표적 홀더에 고정되도록 구성될 수 있다. Cu와 같은 금속으로 제조된 표적 홀더(108)는 스퍼터링 방전을 위해 전력을 인가하는 DC 전력 공급기(110)에 연결되며 접지 전위를 가진 막 형성 챔버(100a)의 벽으로부터 절연체(109)에 의해 분리된다. 스퍼터 표면으로부터 표적(106)의 반대쪽에, 마그네트론 스퍼터링을 위한 자석(111)이 제공된다. 자석(111)은 자석 홀더(112)에 의해 고정되며 도시되지 않은 자석 홀더 회전 장치에 의해 회전될 수 있다. 표적(106)의 침식을 고르게 하기 위해 방전하는 동안 자석(111)이 회전된다. 표적(106)은 기판(102) 위 대각선으로 중심을 벗어난 위치에 놓인다. 다시 말하면, 표적(106)의 스퍼터 표면의 중심점은 기판(102)의 중심의 수직선으로부터 미리 정해진 거리만큼 벗어난다. 표적(106)과 표적 기판(102) 사이에, 차폐판(116)이 놓인다. 차폐판(116)은 전력이 공급되는 표적(106)으로부터 방출된 스퍼터링 입자들에 의해 표적 기판(102) 상의 막 형성을 제어하도록 구성된다.
이런 실시태양에서, 표적(106)은 Ti의 금속 표적이다. 티타늄 질화물 막의 증착은 DC 전력 공급기(100)로부터 표적 홀더(108)와 백판(107)을 통해 금속 표적(106)에 전력을 공급함으로써 실행된다. 이때에, 불활성 기체로서 아르곤 기체는 불활성 기체 공급기(201)로부터 밸브(202), 질량 흐름 제어기(203) 및 밸브(204)를 통해 표적 근처의 막 형성 챔버(100a) 속으로 주입된다. 질소를 함유하는 반응 기체가 질소 기체 공급기(205)로부터 밸브(206), 질량 흐름 제어기(207) 및 밸브(208)를 통해 막 형성 챔버(100a)에 있는 기판 근처로 주입된다. 주입된 불활성 기체와 반응성 기체는 배출 펌프(118)에 의해 컨덕턴스 밸브(117)를 통해 배출된다. 티타늄 질화물 막에 대한 표면 산화 동안, 산소 기체가 산소 기체 공급기(209)로부터 밸브(210), 질량 흐름 제어기(211) 및 밸브(212)를 통해 막 형성 챔버(100a) 속으로 주입된다.
이하에서, 제 1 실시태양에 따른 반도체 소자 및 이의 제조 방법이 실시예들을 기초로 상세하게 기술된다. 그러나, 본 발명은 다음 실시예들에 제한되지 않고 본 발명의 범위로부터 벗어나지 않고 다양하게 변할 수 있다.
(실시예)
이 실시예에서 티타늄 질화물 막(3)의 증착은 스퍼터링 기체로서 아르곤 및 반응성 기체로서 질소를 사용하여 처리 장치(100)에서 실행하였다. 기판 온도는 27 내지 600℃; 표적 전력, 50W 내지 1000W; 스퍼터링 기체 압력, 0.01 Pa 내지 1.0 Pa; 아르곤의 유속, 0 내지 200 sccm; 및 질소의 유속, 0 내지 100 sccm의 범위에서 적절하게 결정하였다. 이 실시태양에서, 티타늄 질화물 막(3)은 기판 온도를 30℃로, Ti 표적(106)의 표적 전력을 750W로 설정하여 증착하였다. 이때에, 아르곤 기체의 유속을 0 내지 20 sccm의 범위에서 변화시켰고, 질소 기체의 유속을 2 내지 50 sccm의 범위에서 변화시켰다(도 2의 단계 3).
다음으로, 처리 장치(100)에서, 증착된 티타늄 질화물 막(3)을 도전층(4)의 표면(최초 재료에서 티타늄 질화물 막(3)의 표면)을 포함하는 영역에 TiON 영역(4b)을 형성하기 위해 산소 기체에서 열 처리되었다(도 2의 단계 4). TiON 막(4b)을 형성할 때, 산소 기체를 막 형성 챔버(100a) 속에 주입하면서 금속 질화물 층으로서 티타늄 질화물 막(3)을 위한 열 처리를 실행함으로써 금속 옥시질화물 영역(TiON 영역)이 형성되어 산소의 함량이 TiON 영역(4b) 및 실리콘 층(5) 사이의 계면을 구성하는 TiON 영역(4b)의 표면에서 2x1015 내지 7x1015 atmos/cm2인 것이 바람직하다. 산소의 함량이 2x1015 atmos/cm2 이하인 경우에, 유효 일 함수(eWF)는 감소하며, 산소 함량이 7x1015 atmos/cm2 이상인 경우에, EOT는 증가한다.
다음으로, 실리콘 층(5)을 형성된 TiON 영역(4b) 상에 스퍼터링에 의해 20nm로 증착하였다. 다음으로, 제조된 샘플을 질소 기체 분위기에서 600 내지 900℃에서 30초 동안 어닐링(고온 열 처리) 하였다. 다음으로, 리소그래피 및 RIE(반응 이온 식각) 기술들을 사용하여, 도전층(4)과 실리콘 층(5)의 스택을 원하는 크기로 처리하여, MIPS 형 게이트 전극을 각각 포함하는 소자들을 형성하였다(도 2의 단계 6).
제 1 실시태양에 따라 제조된 소자들을 유효 일 함수(eWF), EOT, C-V 및 I-V 측정을 기초로 한 누설 전류 특징을 포함하는 전기 특징들의 면에서 평가하였다. 본 명세서에서, eWF는 게이트 유전막(dielectric film)과 게이트 전극의 CV 측정에 의해 얻은 플랫 밴드 전압으로부터 일반적으로 계산할 수 있다. eWF는 게이트 전극의 실제 일 함수 이외에 유전막에서 고정된 전하들, 계면에 형성된 전자 쌍극자, 페르미 준위 고정 등에 의해 영향을 받는다. eWF는 게이트 전극을 구성하는 재료의 실제 일 함수와 구별된다.
이하에서, 도전층(4)의 실리콘 층(5)과 접촉된 영역에, 산소를 함유하는 금속 옥시질화물 영역으로서 TiON 영역(4b) 및 최초 금속 질화물로서 티타늄 질화물 막(3)을 구성하는 소자를 형성함에 의한 효과의 설명이 제공된다.
도 4는 실리콘 기판 표면으로부터 실시태양에 따른 제조 방법에 의해 제조된 소자들에 대해 실행된 SIMS(2차 이온 질량 분석기)의 결과를 나타낸다. 도 4에 도시된 깊이는 아르곤에 의해 TiN 막을 식각하는데 걸린 시간으로부터 계산한다. 도 4는, 산소를 함유하는 금속 옥시질화물 영역으로서 TiON 영역을 형성하는 단계 때문에, 도전층(4)의 산소의 농도가 두께 방향(게이트 절연막(insulating film)(2)으로부터 실리콘층(5)을 향한 방향)으로 변화된 것을 보여준다. 또한, 두께 방향에서 최고 산소 농도의 위치는 도전층(4)의 실리콘층(5) 면 상에 존재하였다는 것이 알려졌다. 또한, 도 4는 실리콘층(5)과 도전층(4) 사이의 계면 근처에 있는 도전층(4)에서 실리콘 농도는 금속 옥시질화물 영역을 형성하는 단계가 실행되지 않을 때보다 실행될 때 더 낮았다. 따라서, 금속 옥시질화물 영역으로서 TiON 영역(4b)을 형성함으로써, 하부 실리콘층(5)으로부터 실리콘층(5) 아래의 도전층(4) 속으로 확산된 실리콘을 감소시키는 것이 가능하다. 본 발명에서, 따라서, 금속 옥시질화물 영역은 금속 옥시질화물 영역과 접촉하여 형성된 실리콘층으로부터의 실리콘에 대항하는 장벽층으로서 작용한다.
도 4에서, 기호 ▲는 금속 질화물(예를 들어, TiN)이 본 발명을 특징으로 하는 산화 처리 없이 고 유전율 게이트 유전막(dielectric film)(예를 들어, HfSiO) 상에 형성된 비교예의 산소 농도를 나타낸다. 기호 ●는 티타늄 질화물막(TiN)(3)(예를 들어, 10nm)이 마그네트론 스퍼터링으로 고 유전율 게이트 유전막(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 (제 1 실시태양에 따른 도전층(4)을 형성하는 경우) TiON 영역(4b)을 형성하기 위해 산소 기체(0.01 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우에 산소 농도를 나타낸다. 기호 ■는 티타늄 질화물막(TiN)(3)(예를 들어, 10nm)이 마그네트론 스퍼터링으로 고 유전율 게이트 유전막(dielectric film)(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 (실시태양에 따른 도전층(4)을 형성하는 경우) TiON 영역(4b)을 형성하기 위해 산소 기체(1 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우에 산소 농도를 나타낸다.
도 4에서, 기호 △는 금속 질화물(예를 들어, TiN)이 본 발명을 특징으로 하는 산화 처리 없이 고 유전율 게이트 절연막(insulating film)(예를 들어, HfSiO) 상에 형성된 비교예의 Si 농도를 나타낸다. 기호 ○는 티타늄 질화물막(TiN)(3)(예를 들어, 10nm)이 마그네트론 스퍼터링으로 고 유전율 게이트 유전막(dielectric film)(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 (제 1 실시태양에 따른 도전층(4)을 형성하는 경우) TiON 영역(4b)을 형성하기 위해 산소 기체(0.01 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우에 Si 농도를 나타낸다. 기호 □는 티타늄 질화물막(TiN)(3)(예를 들어, 10nm)이 마그네트론 스퍼터링으로 고 유전율 게이트 유전막(dielectric film)(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 (실시태양에 따른 도전층(4)을 형성하는 경우) TiON 영역(4b)을 형성하기 위해 산소 기체(1 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우에 Si 농도를 나타낸다.
실리콘층(5)과 도전층(4)(TiON 영역(4b)) 사이의 계면의 근처는 계면으로부터 도전층(4)의 막 두께의 15% 내의 영역으로서 정의된다. 예를 들어, 도전층(4)의 막 두께가 10nm인 경우, 계면의 근처는 도전층(4)의 내부를 향하는 실리콘층(4) 사이의 계면으로부터 1.5nm 내의 영역이다. 또한 비교예에서, 실리콘층과 티타늄 질화물층 사이의 계면의 근처는 계면으로부터 티타늄 질화물층의 막 두께의 15% 내의 영역으로서 정의된다.
도 4에 도시된 대로, 기호 ●및 ■에 의해 나타낸 실시예들의 산소 농도의 경우, 도전층(4)의 막 두께(10nm)의 12%인 1.2nm의 범위에서, 실리콘층(5)으로부터, 산소 농도는 실리콘층(5)으로부터 도전층(4)의 내부를 향해 8.0x1021 내지 5.0x1022 atoms/cm3로 연속적으로 감소하였다. 이 실시태양에서, 이것은 산소 농도가 실리콘층(5)과 도전층(4) 사이의 계면의 근처에서 최고였다는 것을 나타낸다. 다시 말하면, 산소 농도가 두께 방향에서 최고인 도전층(4)에서 위치(영역)는 실리콘층(5) 면 상에 존재하였다. 반대로, 도 4에 도시된 대로, 비교예의 기호 ▲의 경우에, 산소 농도는 실리콘층으로부터의 티타늄 질화물층의 두께(10nm)의 35%인 3.5nm의 범위에서 고르게 약 7.0x1019 atoms/cm3이었다. 이것은 실리콘층과 티타늄 질화물층 사이의 계면의 근처에서 최고가 아니었다는 것을 나타낸다.
한편, 기호 ○및 □에 의해 나타낸 실시예들의 Si 농도의 경우, Si 농도가 2.0x1018 atoms/cm3 이하로 감소하는 위치는 실리콘층(5)으로부터 1.2nm 이상(도전층(4)의 막 두께(10nm)의 12%)의 깊이에 존재하였다. 반대로, 도 4에 도시된 대로, 비교예의 기호 △의 경우에, Si 농도는 실리콘층으로부터 3.5nm의 깊이에서 2.0x1018 atoms/cm3 이하(티타늄 질화물층의 두께(10nm)의 35%)로 감소하였다. 이것은, 본 실시태양에서, 도전층(4)과 실리콘층(5) 사이의 계면에서 최고 산소 농도의 영역의 존재는 실리콘층(5)으로부터 도전층(4) 속으로 실리콘의 확산의 감소와 관련이 있고 실리콘층으로부터 확산된 실리콘은 감소한다는 것을 나타낸다. 다시 말하면, 도전층(4)과 실리콘층(5) 사이의 계면 또는 이의 근처에서 도전층(4)에 최고 산소 농도의 영역을 위치시킴으로써, 최고 산소 농도의 영역을 포함하는 TiON(금속 옥시질화물 영역)(4b)은 실리콘층으로부터 도전층(4) 속으로 실리콘의 확산에 대한 장벽층으로 작용하여, 실리콘층으로부터 확산된 실리콘은 감소할 수 있다. 이것이 또한 실리콘의 확산에 의한 일 함수의 감소를 줄일 수 있다.
도 5는 제 1 실시태양의 제조 방법에 의해 제조된 소자들의 유효 일 함수 eWF 및 게이트 전극이 형성된 후 열 처리 온도 사이의 관계를 도시하는 그래프이다. 도 5는 또한, 비교예로서, 티타늄 질화물층과 실리콘층이 접촉하고 있는 영역에서 금속 옥시질화물 영역을 형성하는 단계를 실행하지 않고 얻은 소자의 특징을 도시한다. 도 5에 도시된 대로, 금속 옥시질화물 영역을 형성하는 단계를 실행함으로써, 열 처리에 의한 eWF의 감소는 줄일 수 있다. 도 5에서, 기호 ■는, 비교예로서, 금속 질화물(예를 들어, TiN)이 본 발명을 특징으로 하는 산화 처리 없이 고 유전상수 게이트 절연막(insulating film)(예를 들어, HfSiO) 상에 형성되는 경우를 나타낸다. 기호 ▼는 티타늄 질화물막(TiN)(3)(예를 들어, 10nm)이 마그네트론 스퍼터링으로 고 유전상수 게이트 절연막(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 TiON 영역(4b)을 형성하기 위해 산소 기체(0.01 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우를 나타낸다. 기호 ●는 티타늄 질화물막(TiN)(3)(예를 들어, 10nm)이 마그네트론 스퍼터링으로 고 유전율 게이트 절연막(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 TiON 영역(4b)을 형성하기 위해 산소 기체(0.1 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우를 나타낸다. 기호 ▲는 티타늄 질화물막(TiN)(3)(예를 들어, 10nm)이 마그네트론 스퍼터링으로 고 유전율 게이트 절연막(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 TiON 영역(4)을 형성하기 위해 산소 기체(1 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우를 나타낸다. 기호 ▼, ●, 및 ▲의 경우들에서, 유효 일 함수 eWF는 게이트 전극이 형성된 후 열 처리 온도와 무관하게 4.75 eV 이상이라는 것이 발견되었다. 반대로, 도 5의 기호 ■의 경우들에서, 유효 일 함수 eWF는 게이트 전극의 형성 후 열 처리 온도가 증가함에 따라 감소하며 4.65 eV 이하에 도달한다는 것이 발견되었다.
도 6은 제 1 실시태양의 제조 방법에 의해 제조된 소자들의 EOT 및 게이트 전극의 형성 후 열 처리 온도 사이의 관계를 도시하는 그래프이다. 도 6은 또한, 비교예로서, 티타늄 질화물층과 실리콘층이 접촉하고 있는 영역에서 금속 옥시질화물 영역을 형성하는 단계 없이 얻은 소자의 특징을 도시한다. 도 6에 도시된 대로, 본 발명을 특징으로 하는 금속 옥시질화물 영역을 형성하는 단계의 처리 조건들을 제어함으로써, 열 처리에 의한 EOT의 증가는 줄일 수 있다. 다시 말하면, 도전층(4)으로부터 도전층(4) 아래에 놓인 기부인 게이트 절연막(insulating film)(2) 속으로 산소의 확산을 감소시키는 것이 가능하다.
도 6에서, 기호 ■는, 비교예로서, 금속 질화물(예를 들어, TiN)이 본 발명을 특징으로 하는 산화 처리 없이 고 유전상수 게이트 절연막(insulating film)(예를 들어, HfSiO) 상에 형성되는 경우를 나타낸다. 기호 ▼는 티타늄 질화물막(TiN)(3)(예를 들어, 10nm)이 마그네트론 스퍼터링으로 고 유전상수 게이트 절연막(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 TiON 영역(4b)을 형성하기 위해 산소 기체(0.01 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우를 나타낸다. 기호 ●는 티타늄 질화물막(TiN)(3)(예를 들어, 10nm)이 마그네트론 스퍼터링으로 고 유전율 게이트 절연막(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 TiON 영역(4b)을 형성하기 위해 산소 기체(0.1 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우를 나타낸다. 기호 ▲는 티타늄 질화물막(TiN)(3)(예를 들어, 10nm)이 마그네트론 스퍼터링으로 고 유전율 게이트 절연막(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 TiON 영역(4)을 형성하기 위해 산소 기체(1.0 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우를 나타낸다. 기호 ■ 및 ▲의 경우들에서, EOT는 게이트 전극의 형성 후 열 처리 온도가 증가함에 따라 증가한다는 것이 발견되었다.
도 7은 제 1 실시태양의 제조 방법에 의해 제조된 소자들의 단면의 도면이며, 30초 동안 900℃에서 열 처리 후 TEM으로 관찰하였다. 이것은 상부 Si로부터 TiN 속으로 실리콘의 확산에 대한 장벽층으로서 산화층(금속 옥시질화물 영역에 해당)이 본 발명의 특징들의 하나로서 TiN에 대한 산화 처리를 실행함으로써 TiN과 위에 놓인 Si 사이에 형성되는 것을 나타낸다. 또한, 산소 부분압을 증가시킴으로써, 상기 산화층의 두께는 증가하는 반면 아래 놓인 SiO2의 두께는 증가하였다. 구체적으로, 금속 질화물층의 표면은 적어도 Ti, N 및 O(산소)를 함유하는 금속 옥시질화물 영역을 형성하기 위해 위에 놓인 실리콘층의 형성 전에 0.01 내지 1 Pa의 산소 부분압의 분위기에서 산소 기체를 주입하고 열 처리를 함으로써 산화되며, 이에 의해 도전층의 산소 농도가 실리콘층 면 상에서 최고인 구조를 얻을 수 있다. 이렇게 얻은 구조는 고온 열 처리 후 금속 질화물 영역과 금속 옥시질화물 영역을 포함하는 도전층으로부터 아래 놓인 계면층(게이트 절연막(insulating film)) 속으로 산소의 확산을 감소시킬 수 있고 위에 놓인 실리콘층으로부터 실리콘층 아래 놓인 도전층 속으로 확산된 Si를 감소시킬 수 있으며, 따라서, 일 함수를 감소시키고 EOT를 증가시키는 것이 가능하다는 것이 밝혀졌다.
도 8은 제 1 실시태양의 제조 방법에 의해 제조된 소자들에서 도전층(4)의 산소 함량 및 도전층(4) 속으로 확산된 Si의 양 사이의 관계를 도시하는 그래프이다. 도 8은 또한, 티타늄 질화물층과 실리콘층이 접촉하고 있는 영역에서 금속 옥시질화물 영역을 형성하는 단계 없이 얻은 소자의 특징을 도시한다. 도 8에 도시된 대로, 열 처리에 의한 Si의 확산은 금속 옥시질화물 영역을 형성하는 단계를 실행함으로써 감소되었다. 도 8에 도시된 대로, 실시태양에 따른 기호 ■, ●, 및 ▲의 경우들에서, 0.01 내지 1 Pa의 산소 부분압을 가진 분위기에서 열 처리를 실행함으로써, 유효 일 함수 eWF는 향상될 수 있다는 것이 발견되었다. 또한, 도 8에 도시된 대로, 기호 ◆의 경우에, 유효 일 함수 eWF는 증가하지 않은 것이 발견되었다. 도 3 내지 7의 결과들의 면에서, EOT의 증가는 줄이면서 eWF의 감소는 줄이기 위해서, 실리콘층(5)과 도전층(4) 사이의 계면에서 산소 함량(산소 농도)은 2x1015 내지 7x1015 atoms/cm2인 것이 바람직하다.
(제 2 실시태양)
제 2 실시태양에서, Ti과 N을 함유하는 금속 질화물층 및 Al을 함유하는 층이 제 1 실시태양의 구조에 게이트 절연막(insulating film)과 금속 질화물 영역 및 금속 옥시질화물 영역을 포함하는 도전층 사이에 제공된다. 구체적으로, 제 2 실시태양에 따른 반도체 소자는 실리콘 기판; 실리콘 기판상에 형성된 게이트 절연막; 게이트 절연막 상에 형성된 금속 질화물층; 금속 질화물층 상에 형성되고 Al을 함유하는 층; Al을 함유하는 층 상에 형성된 금속 질화물 영역; 금속 질화물 영역 상에 형성된 금속 옥시질화물 영역; 및 금속 옥시질화물 영역 상에 형성된 실리콘층을 포함한다. 제 2 실시태양에 따른 반도체 소자는 도 9에 도시된 제조 방법에 따라 제조된다. 도 9에 도시된 대로, 표면상에 게이트 절연막(12)이 제공된 p-형 실리콘 기판(11) 상에, 실리콘 산화물막(12a) 및 고 유전상수 막으로 HfSiO 막(12c)을 포함하는 게이트 절연막(12), 제 2 금속 질화물층으로서 티타늄 질화물막(13), 알루미늄(Al)을 함유하는 층으로서 Al 금속막(14) 및 제 1 금속 질화물층으로서 티타늄 질화물막(15)이 순서대로 형성된다. 뒤이어, 티타늄 질화물막(15)의 표면은 금속 질화물 영역으로서 TiN 영역(16a) 및 금속 옥시질화물 영역으로서 TiON 영역(16b)을 포함하는 도전층(16)을 형성하기 위해 산화되며, 그런 후에 도전층 위에 실리콘층(17)이 형성된다. 이 실시태양의 제조 방법은 도 9를 사용하여 기술된다. 실리콘 기판(11)은 먼저 증착에 의해 형성된 얇은 SiO2(12a)(예를 들어, 1.8nm)을 포함한다. 도 9의 단계 11에서, 도 3에 도시된 처리 장치(100)와 동일한 구성을 갖는 장치(본 발명에서 Hf 표적을 사용)는 고 유전상수 게이트 절연막(HfSiO)을 형성하기 위해 SiO2(12a)상에, Hf막(12b)(예를 들어, 0.5nm)을 증착하기 위해 사용된다.
도 9의 단계 12에서, 상기한 대로 Hf 막(12b)이 증착된 후, 실리콘 기판(11)은 도시되지 않은 열 어닐링 모듈 속에 운반된다. 열 어닐링 모듈에서, SiO2(12a) 및 그 위에 형성된 Hf 막(12b)을 가진 실리콘 기판(11)은 SPIR에 의해 산소 기체 분위기하에서 400℃ 초과의 고온으로 가열된다. 따라서 Hf 막(12b)은 산화되어 SiO2 (12a)및 SiO2(12a) 상에 형성된 HfSiO(12c)를 포함하는 고 유전율 게이트 유전막(dielectric film)(12)을 형성한다. 바람직하게는, 산소 기체 분위기의 산소 부분압은 0.01 내지 1 Pa 이다. 산소 부분압이 0.01 Pa 이하인 경우, 누설 전류가 감소한다. 산소 부분압이 1 Pa 이상인 경우, EOT는 증가한다. 가열 공정은 한 단계 또는 복수의 단계에 의해 실행될 수 있다. 어닐링 처리 동안 화학 반응을 제어하기 위해서, 일반적으로, 둘 이상의 단계에 의해 가열 처리를 실행하는 것이 적절하다. 예를 들어, 먼저, Hf 막 내의 금속 원소를 산화시키기 위해 막을 400℃로 가열한다. Hf 막이 즉시 800℃의 매우 고온으로 가열되는 경우, 막 내의 금속 원소는 실리콘 화합물을 형성하며 일부 경우에 안정하고 금속성 특징들을 가진다. 막이 400℃의 비교적 저온에서 적절하게 산화되는 경우, 예를 들어, 온도는 바람직하게는 불활성 기체 분위기에서 900℃의 고온으로 증가한다. 출발 재료가 다른 금속들을 포함하는 금속 스택인 경우에, 고온 어닐링은 재료들 사이의 확산 및 균일한 막의 형성에 중요하다.
다음으로, 도 9의 단계 13에서, 그 위에 형성된 고 유전율 게이트 절연막(insulating film)(12)을 가진 실리콘 기판(11)이 Ti 표적(106)을 포함하는 처리 장치(100) 속으로 공급된다. 단계 13에서, 아르곤 기체가 아르곤 기체 원료(201)로부터 처리 장치(100) 속으로 주입되고 질소 기체가 질소 기체 원료(205)로부터 처리 장치(100) 속으로 주입된다. 아르곤 기체 대 질소 기체의 부분압 비는 마그네트론 스퍼터링에 의해 제공된 고 유전율 게이트 절연막(2) 상에 제 1 티타늄 질화물 막(TiN)(13)을 형성하도록 제어된다.
다음으로, 도 9의 단계 14에서, 제 1 티타늄 질화물 막(TiN)(13) 상에, Al 막(14)이 진공 용기에서 마그네트론 스퍼터링에 의해 형성된다. 단계 14에서 사용된 진공 용기는 처리 장치 또는 처리 장치(100)와 다른 막 형성 장치일 수 있다. 처리 장치(100) 내에서 단계 14를 실행하는 경우에, Al 표적(도시되지 않음)은 처리 장치에 추가로 제공될 필요가 없다.
다음으로, 도 9의 단계 S15에서, 아르곤 기체가 불활성 기체 원료(201)로부터 처리 장치(100) 속으로 주입되면서 질소 기체가 질소 기체 원료(205)로부터 처리 장치(100) 속으로 주입되며, 제 2 티타늄 질화물막(TiN)(15)이 마그네트론 스퍼터링에 의해 Al 막(14) 상에 형성된다. 뒤이어, 도 9의 단계 16 내지 18은 도 2의 단계 4 내지 6과 유사한 방식으로 실행된다. 구체적으로, 도 9의 단계 16에서, 제 2 티타늄 질화물막(TiN)(15)의 표면은 산소 기체의 주입과 제 2 티타늄 질화물막(TiN)(15)에 대해 실행된 열 처리(예를 들어, 600 내지 900℃)에 의해 산화되어 TiON 영역(16b)을 형성한다. 다음으로, 도 9의 단계 17에서, 진공 용기에서, Si 표적은 불활성 기체의 분위기하에서 마그네트론 스퍼터링되어 TiON 영역(16b) 상에 실리콘층(17)을 형성한다. 다음으로, 도 9의 단계 18에서, 이렇게 얻은 생성물은 MOSFET(금속 산화물 반도체 전계 트랜지스터)로 처리된다.
도 10은 제 2 실시태양의 제조 방법에 의해 제조된 소자들의 eWF 및 게이트 전극의 형성 후 열 처리 온도 사이의 관계를 도시하는 그래프이다. 도 10은 또한, 비교예로서, 티타늄 질화물층과 실리콘층이 접촉하고 있는 영역에서 금속 옥시질화물 영역을 형성하는 단계를 실행하지 않고 얻은 소자의 특징을 도시한다. 도 10에 도시된 대로, 제 1 실시태양과 유사하게, 티타늄 질화물층과 실리콘층이 접촉하고 있는 영역에서 금속 옥시질화물 영역을 형성하는 단계를 실행함으로써, 열 처리에 의한 eWF의 감소는 줄일 수 있다. 도 10에서, 기호 ▲는, 비교예로서, 금속 질화물(예를 들어, TiN)이 본 발명을 특징으로 하는 산화 처리 없이 고 유전상수 게이트 유전막(dielectric film)(예를 들어, HfSiO) 상에 형성되는 경우를 나타낸다. 기호 ●는 티타늄 질화물막(TiN)(3)이 마그네트론 스퍼터링으로 고 유전상수 게이트 유전막(dielectric film)(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 TiON 영역(4b)을 형성하기 위해(제 1 실시태양) 산소 기체(0.1 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우를 나타낸다. 기호 ◆는 제 1 티타늄 질화물막(TiN)(13), Al 금속막(14) 및 제 2 티타늄 질화물막(TiN)(15)이 이 순서대로 마그네트론 스퍼터링으로 고 유전율 게이트 절연막(insulating film)(12)(예를 들어, HfSiO) 상에 형성되고 제 2 티타늄 질화물막(TiN)(15)의 표면이 TiON 영역(16b)을 형성하기 위해(제 2 실시태양) 산소 기체(0.1 Pa)를 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우를 나타낸다. 제 1 및 제 2 실시태양에 따른 기호 ● 및 ◆의 경우들에서, 유효 일 함수 eWF는 게이트 전극이 형성된 후 열 처리 온도와 무관하게 4.75 eV 이상이라는 것이 발견되었다. 반대로, 비교예의 기호 ▲에서, 유효 일 함수 eWF는 게이트 전극의 형성 후 열 처리 온도가 증가함에 따라 감소하며 4.65 eV 이하에 도달한다는 것이 발견되었다.
도 11은 제 2 실시태양의 제조 방법에 의해 제조된 소자들의 EOT 및 게이트 전극의 형성 후 열 처리 온도 사이의 관계를 도시하는 그래프이다. 도 11은 또한, 비교예로서, 티타늄 질화물층과 실리콘층이 접촉하고 있는 영역에서 금속 옥시질화물 영역을 형성하는 단계 없이 얻은 소자의 특징을 도시한다. 도 11에 도시된 대로, 제 1 실시태양 및 제 2 실시태양에 따라, 열 처리에 의한 EOT의 증가는 티타늄 질화물층과 실리콘층이 접촉하고 있는 영역에서 금속 옥시질화물 영역을 형성하는 단계를 사용하는 경우에도 줄일 수 있다. 도 11에서, 기호 ▲는 금속 질화물(예를 들어, TiN)이 본 발명을 특징으로 하는 산화 처리 없이 고 유전상수 게이트 유전막(dielectric film)(예를 들어, HfSiO) 상에 형성되는 비교예를 나타낸다. 기호 ●는 티타늄 질화물막(TiN)(3)이 마그네트론 스퍼터링으로 고 유전상수 게이트 유전막(2)(예를 들어, HfSiO) 상에 형성되고 티타늄 질화물막(TiN)(3)의 표면이 TiON 영역(4b)을 형성하기 위해(제 1 실시태양) 산소 기체(0.1 Pa)를 티타늄 질화물막(TiN)(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우를 나타낸다. 기호 ◆는 제 1 티타늄 질화물막(TiN)(13), Al 금속막(14) 및 제 2 티타늄 질화물막(TiN)(15)이 이 순서대로 마그네트론 스퍼터링으로 고 유전율 게이트 유전막(12)(예를 들어, HfSiO) 상에 형성되고 제 2 티타늄 질화물막(TiN)(15)의 표면이 TiON 영역(16b)을 형성하기 위해(제 2 실시태양) 산소 기체(0.1 Pa)를 티타늄 질화물(TiN)막(3)에 공급하고 열 처리(예를 들어, 650℃)를 실행함으로써 산화되는 경우를 나타낸다. 기호 ▲ 및 ◆의 경우들에서, EOT는 게이트 전극이 형성된 후 열 처리 온도가 증가함에 따라 변하지 않는다는 것이 발견되었다.
제 2 실시태양에서, 제 1 티타늄 질화물막(TiN), Al 금속막 및 제 2 티타늄 질화물막이 이 순서대로 마그네트론 스퍼터링에 의해 게이트 절연막 상에 형성되며 제 2 티타늄 질화물막의 표면(노출된 표면)은 상부 실리콘층이 이후에 형성될 면 위에 금속 옥시질화물 영역을 형성하기 위해 산화된다. 금속 옥시질화물 영역 상에, 상부 실리콘층이 형성된다. 따라서, 제 2 실시태양은 제 1 실시태양의 효과와 유사한 효과를 제공할 수 있다.

Claims (14)

  1. 실리콘 기판상에 제공된 게이트 유전막(dielectric film); 및
    게이트 절연막(insulating film) 상에 제공된 게이트 전극을 포함하는 전계효과 트랜지스터를 포함하는 반도체 소자로서, 게이트 전극은 적어도 Ti, N 및 O(산소)를 함유하는 도전층; 및 도전층 상에 제공된 실리콘층을 포함하는 스택형 전극이며, 도전층에서 산소의 농도는 실리콘층의 면에서 최고인 반도체 소자.
  2. 제 1 항에 있어서,
    도전층에서 산소의 최고 농도의 영역은 실리콘층과 도전층 사이의 계면에 위치하는 반도체 소자.
  3. 제 1 항에 있어서,
    도전층에서 산소의 농도는 실리콘층과 접촉하고 있는 도전층의 표면에서 최고이며 도전층의 두께 방향에서 변하며,
    실리콘층과 접촉하고 있는 표면에서 산소의 농도는 2x1015 내지 7x1015 atoms/cm2인 반도체 소자.
  4. 제 1 항에 있어서,
    실리콘층은 다결정 실리콘층인 반도체 소자.
  5. 제 1 항에 있어서,
    도전층과 게이트 절연층 사이의 게이트 절연막 상에 제공되며 Ti 및 N을 함유하는 금속 질화물층; 및
    도전층과 게이트 절연막 사이의 금속 질화물층 상에 제공되며 Al을 함유하는 층을 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    전계효과 트랜지스터는 p-형 MOSFET인 반도체 소자.
  7. 진공 용기에서 그 위에 게이트 절연막이 제공된 실리콘 기판을 제조하는 제 1 단계;
    게이트 절연막 상에 Ti 및 N을 함유하는 제 1 금속 질화물층을 형성하는 제 2 단계;
    Ti, N 및 O(산소)를 함유하는 도전층을 형성하기 위해 산소 기체를 주입하고 열 처리를 실행함으로써 제 1 금속 질화물층의 표면을 산화시키는 제 3 단계; 및
    도전층 상에 실리콘층을 형성하는 제 4 단계를 포함하며,
    제 3 단계에서, 도전층은 실리콘층의 면에서 산소의 최고 농도를 갖도록 형성되는 실리콘 기판상에 제공된 게이트 절연막 및 게이트 절연막 상에 제공된 게이트 전극을 포함하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    제 2 단계는
    게이트 절연막 상에 Ti 및 N을 함유하는 제 2 금속 질화물층을 형성하는 단계;
    제 2 금속 질화물층 상에 Al을 함유하는 층을 형성하는 단계; 및
    Al을 함유하는 층 상에 제 1 금속 질화물층을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  9. 제 7 항에 있어서,
    제 2 단계에서, 제 1 금속 질화물층은 질소 기체를 함유하는 반응성 기체와 불활성 기체를 진공 용기 속으로 주입하고 반응성 기체 대 불활성 기체의 부분압 비를 조절함으로써 Ti를 함유하는 표적을 사용하는 마그네트론 스퍼터링을 통해 형성되는 반도체 소자 제조 방법.
  10. 제 8 항에 있어서,
    제 2 단계 및 제 2 금속 질화물층을 형성하는 단계의 모두에서, 질화물층은 질소 기체를 함유하는 반응성 기체와 불활성 기체를 진공 용기 속으로 주입하고 반응성 기체 대 불활성 기체의 부분압 비를 조절함으로써 Ti를 함유하는 표적을 사용하는 마그네트론 스퍼터링을 통해 형성되는 반도체 소자 제조 방법.
  11. 제 7 항에 있어서,
    제 3 단계에서, 제 1 금속 질화물층은 실리콘층과 도전층 사이의 계면을 구성하는 도전층의 표면에 2x1015 내지 7x1015 atoms/cm2로 산소를 함유하는 도전층을 형성하기 위해 산소를 공급하면서 열 처리되는 반도체 소자 제조 방법.
  12. 제 7 항에 있어서,
    제 3 단계에서, 제 1 금속 질화물층은 0.01 내지 1 Pa의 산소 부분압을 가진 분위기에서 열 처리되는 반도체 소자 제조 방법.
  13. 제 7 항에 있어서,
    제 1 내지 제 4 단계는 반도체 소자를 공기에 노출하지 않고 실행되는 반도체 소자 제조 방법.
  14. 제 7 항에 있어서,
    제 4 단계에서, 실리콘층은 불활성 기체의 분위기에서 실리콘 표적의 마그네트론 스퍼터링을 통해 도전층 상에 형성되는 반도체 소자 제조 방법.
KR1020120095713A 2012-04-27 2012-08-30 반도체 소자 및 이의 제조 방법 KR101384265B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-102887 2012-04-27
JP2012102887A JP5960491B2 (ja) 2012-04-27 2012-04-27 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20130121650A true KR20130121650A (ko) 2013-11-06
KR101384265B1 KR101384265B1 (ko) 2014-04-11

Family

ID=49476545

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120095713A KR101384265B1 (ko) 2012-04-27 2012-08-30 반도체 소자 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US8669624B2 (ko)
JP (1) JP5960491B2 (ko)
KR (1) KR101384265B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6030589B2 (ja) * 2014-02-13 2016-11-24 株式会社アルバック ハードマスク形成方法及びハードマスク形成装置
TWI632617B (zh) * 2014-11-03 2018-08-11 聯華電子股份有限公司 半導體元件及其製作方法
JP2021048239A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体装置およびその製造方法
US11411079B1 (en) 2021-01-21 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH056865A (ja) * 1991-06-27 1993-01-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3586899B2 (ja) * 1994-09-22 2004-11-10 ソニー株式会社 半導体装置およびその製造方法
JPH09260600A (ja) * 1996-03-19 1997-10-03 Sharp Corp 半導体メモリ素子の製造方法
CA2191260A1 (en) * 1996-11-26 1998-05-26 Luc Ouellet Stabilization of the interface between tin and a1 alloys
JP2001060553A (ja) * 1999-06-18 2001-03-06 Seiko Epson Corp シリコン薄膜の製造方法
US7045406B2 (en) * 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function
US20060267113A1 (en) * 2005-05-27 2006-11-30 Tobin Philip J Semiconductor device structure and method therefor
US7436034B2 (en) 2005-12-19 2008-10-14 International Business Machines Corporation Metal oxynitride as a pFET material
US7425497B2 (en) * 2006-01-20 2008-09-16 International Business Machines Corporation Introduction of metal impurity to change workfunction of conductive electrodes
JP2008016538A (ja) 2006-07-04 2008-01-24 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
KR100868768B1 (ko) 2007-02-28 2008-11-13 삼성전자주식회사 Ｃｍｏｓ 반도체 소자 및 그 제조방법
JP2009200213A (ja) * 2008-02-21 2009-09-03 Renesas Technology Corp 半導体装置及びその製造方法
US9024299B2 (en) * 2008-10-14 2015-05-05 Imec Method for fabricating a dual work function semiconductor device and the device made thereof
US8643113B2 (en) * 2008-11-21 2014-02-04 Texas Instruments Incorporated Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer
US7960802B2 (en) * 2008-11-21 2011-06-14 Texas Instruments Incorporated Methods to enhance effective work function of mid-gap metal by incorporating oxygen and hydrogen at a low thermal budget
US8120117B2 (en) * 2009-05-01 2012-02-21 Kabushiki Kaisha Toshiba Semiconductor device with metal gate
US7989902B2 (en) * 2009-06-18 2011-08-02 International Business Machines Corporation Scavenging metal stack for a high-k gate dielectric
JP5285519B2 (ja) * 2009-07-01 2013-09-11 パナソニック株式会社 半導体装置及びその製造方法
KR101178826B1 (ko) * 2009-07-29 2012-09-03 캐논 아네르바 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2011054878A (ja) * 2009-09-04 2011-03-17 Panasonic Corp 半導体装置及びその製造方法
KR101656443B1 (ko) 2009-11-20 2016-09-22 삼성전자주식회사 금속 게이트 스택 구조물을 갖는 씨모스 소자
CN102104042B (zh) * 2009-12-21 2013-01-09 中国科学院微电子研究所 一种半导体器件
US8802522B2 (en) * 2010-09-10 2014-08-12 Applied Materials, Inc. Methods to adjust threshold voltage in semiconductor devices
JP5717661B2 (ja) 2011-03-10 2015-05-13 株式会社東芝 半導体装置とその製造方法
US8664103B2 (en) * 2011-06-07 2014-03-04 Globalfoundries Inc. Metal gate stack formation for replacement gate technology

Also Published As

Publication number Publication date
KR101384265B1 (ko) 2014-04-11
US8669624B2 (en) 2014-03-11
JP2013232470A (ja) 2013-11-14
JP5960491B2 (ja) 2016-08-02
US20130285158A1 (en) 2013-10-31

Similar Documents

Publication Publication Date Title
US6787451B2 (en) Semiconductor device and manufacturing method thereof
KR101142405B1 (ko) 유전체막, 유전체막을 이용한 반도체 디바이스 제조방법, 및 반도체 제조기기
JP4914573B2 (ja) 高誘電体ゲート絶縁膜及び金属ゲート電極を有する電界効果トランジスタの製造方法
JP2014078734A (ja) ゲート電極構造及び製造方法
JP2009059882A (ja) 半導体装置
US9224594B2 (en) Surface preparation with remote plasma
JP5937297B2 (ja) 金属窒化膜、該金属窒化膜を用いた半導体装置、および半導体装置の製造方法
JP5127694B2 (ja) 半導体装置及びその製造方法
KR101384265B1 (ko) 반도체 소자 및 이의 제조 방법
KR101178826B1 (ko) 반도체 장치 및 그 제조 방법
JPWO2007142010A1 (ja) 半導体装置およびその製造方法
WO2004107451A1 (ja) Ｍｉｓ型電界効果トランジスタを備える半導体装置及びその製造方法並びに金属酸化膜の形成方法
KR100928023B1 (ko) 반도체 소자 및 그 제조방법
JP4523994B2 (ja) 電界効果トランジスタの製造方法
JP2005079563A (ja) 電子デバイスの製造方法
Yamamoto et al. Electrical and physical characterization of remote plasma oxidized HfO/sub 2/gate dielectrics
JP4523995B2 (ja) 電界効果トランジスタの製造方法
JP2009124177A (ja) ｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着する方法及び、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面を向上させる方法、並びに、基板処理システム
Wajda et al. Control of Material Interactions in Advanced High-k Metal Gate Stacks

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 4