KR20130109926A - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

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노리까즈 나까무라
겐지 이마니시
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Abstract

양호한 결정성을 확보하면서 리크 전류를 억제할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공한다.
화합물 반도체 장치의 제조 방법의 일 양태에서는, 초기층(12)을 형성할 때에, Ⅲ족 원소의 원료 가스의 유량에 대한 Ⅴ족 원소의 원료 가스의 유량의 유량비를 제1 값으로 해서 제1 화합물 반도체막(12a)을 형성하고, 유량비를 제1 값과는 다른 제2 값으로 해서 제2 화합물 반도체막(12b)을 제1 화합물 반도체막(12a)의 상방에 형성한다. 또한, 버퍼층(13)과 전자 주행층(15) 사이에 Fe이 도핑된 Fe 도프 영역(14)을 형성한다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 기판 상방에 GaN층 및 AlGaN층을 순차적으로 형성하고, GaN층을 전자 주행층으로서 이용하는 전자 디바이스(화합물 반도체 장치)의 개발이 활발하다. 이러한 화합물 반도체 장치의 하나로서, GaN계의 고전자 이동도 트랜지스터(HEMT; high electron mobility transistor)를 들 수 있다.
GaN은 우수한 전기적 특성을 갖고 있다. 예를 들면, 포화 전자 속도가 높고 밴드갭이 넓기 때문에, GaN은 높은 내압 특성을 갖는다. 또한, GaN의 결정 구조는 울츠광형이며, GaN은 c축에 평행한 <0001> 방향으로 극성을 갖는다. 또한, 상기한 바와 같은 GaN층 및 AlGaN층의 헤테로 구조에서는, AlGaN층에 양자의 격자 왜곡에 기초하는 피에조 분극이 유기되기 때문에, 계면에 고농도의 2차원 전자 가스(2DEG; two-dimensional electron gas)가 생긴다. 이들의 이유로부터, GaN은 고주파 디바이스 재료 및 전력용 디바이스 재료로서 주목을 모으고 있다.
단, 결정성이 양호한 GaN 기판을 제조하는 것은 매우 곤란하다. 이 때문에, 종래, 주로, Si 기판, 사파이어 기판 및 SiC 기판 상방에, GaN층 및 AlGaN층 등을 헤테로 에피택셜 성장에 의해 형성하고 있다. 특히 Si 기판은, 대구경으로 고품질의 것을 저비용으로 입수하기 쉽다. 이 때문에, Si 기판 상방에 GaN층 및 AlGaN층을 성장시킨 구조에 대한 연구가 활발히 행해지고 있다.
그러나, Si 기판을 이용한 종래의 GaN계 HEMT에서는, 리크 전류의 억제가 곤란하다. 전자 주행층의 하부에 Fe를 도핑함으로써, 리크 전류를 억제하는 것에 대해서 검토가 행해지고 있지만, Fe의 도핑을 행하면, 전자 주행층의 결정성이 저하해서 다른 특성에 영향이 미치게 된다.
일본 특허 출원 공개 제2011-23642호 공보 일본 특허 출원 공개 제2010-225710호 공보 일본 특허 출원 공개 제2011-187654호 공보 일본 특허 출원 공개 제2011-228442호 공보
본 발명의 목적은, 양호한 결정성을 확보하면서 리크 전류를 억제할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
화합물 반도체 장치의 제조 방법의 일 양태에서는, 기판 상방에 초기층을 형성하고, 상기 초기층 상방에 버퍼층을 형성하고, 상기 버퍼층 상방에 전자 주행층 및 전자 공급층을 형성하고, 상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성한다. 상기 초기층을 형성할 때에, Ⅲ족 원소의 원료 가스의 유량에 대한 Ⅴ족 원소의 원료 가스의 유량의 유량비를 제1 값으로 해서 제1 화합물 반도체막을 형성하고, 상기 유량비를 상기 제1 값과는 다른 제2 값으로 해서 제2 화합물 반도체막을 상기 제1 화합물 반도체막의 상방에 형성한다. 또한, 상기 버퍼층과 상기 전자 주행층 사이에 Fe이 도핑된 Fe 도프 영역을 형성한다.
화합물 반도체 장치의 일 양태에는, 기판과, 상기 기판 상방에 형성된 초기층과, 상기 기판 상방에 형성된 버퍼층과, 상기 버퍼층 상방에 형성된 전자 주행층 및 전자 공급층과, 상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극이 설치되어 있다. 상기 초기층에는, 제1 화합물 반도체막과, 상기 제1 화합물 반도체막의 상방에 형성되고, 전위 밀도가 상기 제1 화합물 반도체막보다도 낮은 제2 화합물 반도체막이 설치되어 있다. 또한, 상기 버퍼층과 상기 전자 주행층 사이에 Fe이 도핑된 Fe 도프 영역이 형성되어 있다.
상기의 화합물 반도체 장치 등에 따르면, 적절한 초기층을 형성하고 있기 때문에, Fe 도프 영역이 설치되어도, 전자 주행층의 결정성을 양호한 것으로 할 수 있다.
도 1은 제1 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 2a는 제2 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 2b는 도 2a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 3은 제2 실시 형태의 변형예를 도시하는 단면도.
도 4는 Fe 농도의 SIMS 분석의 결과를 나타내는 그래프.
도 5는 비대칭 반사 X선 로킹 커브 회절법에 의한 분석 결과를 나타내는 그래프.
도 6은 발광 강도의 측정 결과를 나타내는 그래프.
도 7은 제3 실시 형태에 따른 디스크리트 패키지를 도시하는 도면.
도 8은 제4 실시 형태에 따른 PFC 회로를 도시하는 결선도.
도 9는 제5 실시 형태에 따른 전원 장치를 도시하는 결선도.
도 10은 제6 실시 형태에 따른 고주파 증폭기를 도시하는 결선도.
본 발명자들은, Fe의 도핑을 행한 경우에도 양호한 전자 주행층의 결정성을 얻기 위해 예의 검토를 행한 결과, 초기층을 적절한 조건으로 형성하는 것에 의해, 결정 성장 시의 기판의 휘어짐을 제어하는 것이 중요한 것을 발견하였다.
이하, 실시 형태에 대해서 첨부의 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
우선, 제1 실시 형태에 대해서 설명한다. 도 1은 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다.
제1 실시 형태에서는, 우선 도 1의 (a)에 도시한 바와 같이, 기판(11) 위에 초기층(12)을 형성한다. 기판(11)으로서는, 예를 들면 Si 기판, SiC 기판, 사파이어 기판, GaN 기판 등을 이용할 수 있다. 단, 비용면에서 Si 기판이 바람직하다. 초기층(12)으로서는, 예를 들면 계단형상으로 Ⅴ/Ⅲ비를 변조한 AlN층을 형성한다. 초기층(12)은, 예를 들면 Ⅲ족 원소의 원료 가스(트리메틸 알루미늄(TMA) 가스) 및 Ⅴ족 원소의 원료 가스(암모니아(NH3) 가스)의 혼합 가스를 이용한 유기 금속 기상 성장(MOVPE; metal organic vapor phase epitaxy)법 등의 결정 성장법에 의해 형성할 수 있다. 그리고, TMA 가스의 유량 및 NH3 가스의 유량을 조정하면서, 고 Ⅴ/Ⅲ비층(12a)을 형성하고, 그 위에 저 Ⅴ/Ⅲ비층(12b)을 형성한다. 저 Ⅴ/Ⅲ비층(12b)을 형성할 때는, 고 Ⅴ/Ⅲ비층(12a)을 형성할 때보다도, TMA 가스의 유량에 대한 NH3 가스의 유량의 비(Ⅴ/Ⅲ비)를 내린다. 이러한 유량의 조정을 행함으로써, 핵이 생성하기 쉬운 조건 하에서 고 Ⅴ/Ⅲ비층(12a)이 형성되고, 전위가 적고, 표면이 평탄해지기 쉬운 조건 하에서 저 Ⅴ/Ⅲ비층(12b)이 형성된다.
초기층(12)의 형성 후, 도 1의 (b)에 도시한 바와 같이, 초기층(12) 위에 버퍼층(13)을 형성하고, 그 위에 Fe 도프층(14)을 형성한다. 버퍼층(13)으로서는, 예를 들면 AlxGa1 - xN(0≤x≤1)층을 형성하고, Fe 도프층(14)으로서는, 예를 들면 Fe이 도핑된 AlyGa1 - yN(0≤y≤1)층을 형성한다. Fe 도프층(14)의 Al 조성(y의 값)은, 버퍼층(13)의 Al 조성(x의 값) 이하인 것이 바람직하다. 버퍼층(13) 및 Fe 도프층(14)은, 예를 들면 Ⅲ족 원소의 원료 가스(TMA 가스 및 트리메틸갈륨(TMG) 가스) 및 Ⅴ족 원소의 원료 가스(NH3 가스)의 혼합 가스를 이용한 MOVPE법 등의 결정 성장법에 의해 형성할 수 있다. Fe의 원료로서는, 예를 들면 Cp2Fe(시클로펜타디에닐철, 페로센)을 이용할 수 있다. 본 실시 형태에서는, Fe 도프층(14)은, Fe 도프 영역의 일례이다.
다음으로, 도 1의 (c)에 도시한 바와 같이, Fe 도프층(14) 위에 전자 주행층(채널층)(15)을 형성하고, 그 위에 전자 공급층(16)을 형성한다. 전자 주행층(15)으로서는, 예를 들면 GaN층을 형성하고, 전자 공급층(16)으로서는, 예를 들면 AlzGa1 -zN(0<z<1)층을 형성한다. 전자 주행층(15) 및 전자 공급층(16)은, 예를 들면 Ⅲ족 원소의 원료 가스(TMA 가스 및 TMG 가스) 및 Ⅴ족 원소의 원료 가스(NH3 가스)의 혼합 가스를 이용한 MOVPE법 등의 결정 성장법에 의해 형성할 수 있다.
그 후, 도 1의 (d)에 도시한 바와 같이, 전자 공급층(16) 위에 소스 전극(17s), 게이트 전극(17g) 및 드레인 전극(17d)을, 게이트 전극(17g)이 소스 전극(17s) 및 드레인 전극(17d) 사이에 위치하도록 형성한다.
이와 같이 하여 제1 실시 형태에 따른 GaN계 HEMT를 제조할 수 있다.
제1 실시 형태에서는, Fe 도프층(14)이 버퍼층(13)과 전자 주행층(15) 사이에 설치되어 있기 때문에, 이 영역이 고저항의 영역이 된다. 따라서, 리크 전류를 억제할 수 있어, 높은 내압을 얻을 수 있다. 또한, 초기층(12)을 적절한 조건으로 형성하고 있기 때문에, 그 후에 Fe 도프층(14)을 형성해도, 전자 주행층(15)의 결정성을 양호한 것으로 할 수 있다. 초기층(12)이 적절한 것으로 되어 있지 않은 경우에는, 전자 주행층(15) 등의 형성 시에 가열에 의해 기판(11)에 휘어짐이 생기고, 이 휘어짐에 따라서 결정의 성장면의 온도에 변동이 생길 수 있다. 온도에 변동이 생기면, 양호한 결정성을 얻는 것이 곤란해지기 쉽다. 이에 반해, 본 실시 형태에서는, 초기층(12)을 적절한 조건으로 형성하고 있기 때문에, 기판(11)의 휘어짐이 제어되고, 양호한 결정성을 얻을 수 있는 것이다. 그리고, 양호한 결정성이 얻어지기 때문에, 리크 전류를 억제하면서, 양호한 특성(예를 들면, 보다 높은 전자의 이동도, 보다 저감된 전류 콜랩스 등)을 얻을 수 있다.
(제2 실시 형태)
다음으로, 제2 실시 형태에 대해서 설명한다. 도 2a 내지 도 2b는, 제2 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다.
제2 실시 형태에서는, 우선 도 2a의 (a)에 도시한 바와 같이, 기판(11) 위에 계단형상으로 Ⅴ/Ⅲ비를 변조한 초기층(12)을 형성한다. 초기층(12)의 형성 시에는, 제1 실시 형태와 마찬가지로, TMA 가스의 유량 및 NH3 가스의 유량을 조정하면서, 고 Ⅴ/Ⅲ비층(12a)을 형성하고, 그 위에 저 Ⅴ/Ⅲ비층(12b)을 형성한다. 저 Ⅴ/Ⅲ비층(12b)을 형성할 때는, 고 Ⅴ/Ⅲ비층(12a)을 형성할 때보다도, Ⅴ/Ⅲ를 내린다. 예를 들면, 고 Ⅴ/Ⅲ비층(12a)을 형성할 때의 Ⅴ/Ⅲ비를 100 이상 1000 이하로 하고, 저 Ⅴ/Ⅲ비층(12b)을 형성할 때의 Ⅴ/Ⅲ비를 10 이하로 한다. 고 Ⅴ/Ⅲ비층(12a)의 두께는, 예를 들면 수㎚∼수 10㎚로 하고, 저 Ⅴ/Ⅲ비층(12b)의 두께는, 예를 들면 수 10㎚∼수 100㎚로 한다. 이러한 조건 하에서 초기층(12)을 형성하면, 고 Ⅴ/Ⅲ비층(12a)의 전위 밀도는 1×1010㎝- 3정도가 되고, 그 표면의 평균 거칠기 Ra는 1.5㎚(기준 길이: 1㎚) 정도가 되고, 저 Ⅴ/Ⅲ비층(12b)의 전위 밀도는 1×108㎝-3 정도가 되고, 그 표면의 평균 거칠기 Ra는 0.1㎚(기준 길이: 1㎚) 정도가 된다. 즉, 저 Ⅴ/Ⅲ비층(12b)에 있어서, 고 Ⅴ/Ⅲ비층(12a)보다도 낮은 전위 밀도, 평탄한 표면이 얻어진다.
초기층(12)의 형성 후, 도 2a의 (b)에 도시한 바와 같이, 초기층(12) 위에 버퍼층(13), 전자 주행층(15), 전자 공급층(16) 및 캡층(21)을 형성한다.
버퍼층(13)의 형성 시에는, TMA 가스의 유량 및 TMG 가스의 유량을 조정하면서, 고 Al층(13a)을 형성하고, 그 위에 중 Al층(13b)을 형성하고, 그 위에 저 Al층(13c)을 형성한다. 예를 들면, 고 Al층(13a)으로서 Al0 .8Ga0 .2N을 형성하고, 중 Al층(13b)으로서 Al0 .5Ga0 .5N을 형성하고, 저 Al층(13c)으로서 Al0 .2Ga0 .8N을 형성한다. 이와 같이, 버퍼층(13)에는, 예를 들면 초기층(12)으로부터 이격할수록 Al 조성이 낮아지는 3층의 AlGaN층을 이용한다. 단, AlGaN층의 층수는 3에 한정되지 않고, 2여도 되고, 4 이상이어도 된다. 또한, 초기층(12)으로부터 이격할수록 Al 조성이 낮아질 필요는 없으며, 예를 들면 초격자 구조를 채용하고 있어도 된다. 즉, 각 막의 두께가 수㎚의 GaN막 및 AlN막이 주기적으로 적층된 구조를 채용해도 된다. 버퍼층(13)의 총 두께는 500㎚ ∼ 1000㎚ 정도로 하는 것이 바람직하다. 전위의 전파를 저감함과 함께, 휘어짐 및 크랙의 발생을 억제하기 위함이다.
전자 주행층(15)의 형성 시에는, TMG 가스 및 NH3 가스의 혼합 가스를 이용해서 GaN층을 형성한다. 전위의 전파에 수반하는 결정성의 저하를 억제하기 위해서, 전자 주행층(15)의 두께는 500㎚ ∼ 1000㎚ 정도로 하는 것이 바람직하다. 전자 주행층(15)의 형성 조건은 특별히 한정되지 않지만, 성장 압력은 60㎪ 이상의 고압으로 하는 것이 바람직하고, 혼합 가스의 Ⅴ/Ⅲ비는 10000 이상으로 하는 것이 바람직하다. 보다 양호한 결정성을 얻기 위함이다.
본 실시 형태에서는, 저 Al층(13c)의 형성 도중으로부터 전자 주행층(15)의 형성 도중에 걸쳐서, 혼합 가스에 Cp2Fe을 첨가해서 Fe 도프 영역(14a)을 저 Al층(13c) 및 전자 주행층(15)에 형성한다. Fe 도프 영역(14a)의 두께는, 예를 들면 100㎚∼300㎚ 정도로 한다. 또한, Fe의 도핑 농도는, 충분한 고저항화 및 2DEG가 존재하는 채널 근방으로의 확산의 억제의 관점으로부터, 1×1016㎝-3 ∼ 1×1018㎝-3, 예를 들면 5×1017㎝-3 정도로 하는 것이 바람직하다. 본 실시 형태에서는, Fe 도프 영역(14a)을 Fe 도프 영역의 일례, 버퍼층(13)의 Fe의 도핑의 개시까지 형성된 영역을 버퍼층의 일례, 전자 주행층(15)의 Fe의 도핑의 종료 후에 형성된 영역을 전자 주행층의 일례로 간주할 수 있다.
전자 공급층(16)의 형성 시에는, TMA 가스, TMG 가스 및 NH3 가스의 혼합 가스를 이용해서 AlGaN층을 형성한다. 예를 들면, 논도프의 i-AlGaN층을 형성하고, 그 위에 n형의 n-AlGaN층을 형성한다. i-AlGaN층의 두께는 1㎚∼30㎚ 정도(예를 들면 5㎚)로 하고, n-AlGaN층의 두께는 3㎚∼30㎚ 정도(예를 들면 15㎚) 정도로 한다. i-AlGaN층 및 n-AlGaN층의 Al 조성은 0.3 이하로 하는 것이 바람직하다. 격자부정합에 수반하는 결정성의 저하를 회피하기 위함이다. n-AlGaN층에는, Si를 1×1018㎝-3 ∼ 1×1020㎝-3 정도(예를 들면 5×1018㎝-3) 도핑한다.
캡층(21)의 형성 시에는, TMG 가스 및 NH3 가스의 혼합 가스를 이용해서 GaN층을 형성한다. 예를 들면, n형의 n-GaN층을 형성한다. 캡층(21)의 두께는 2㎚∼20㎚ 정도(예를 들면 10㎚)로 한다. n-GaN층에는 Si가 1×1018㎝-3 ∼ 1×1020㎝-3 정도(예를 들면 5×1018㎝-3) 도핑한다.
이와 같이 하여, 초기층(12), 버퍼층(13), 전자 주행층(15), 전자 공급층(16) 및 캡층(21)을 포함하는 화합물 반도체 적층 구조(10)가 얻어진다. 또한, 화합물 반도체 적층 구조(10)에 있어서는, Fe 도프 영역(14a)이 버퍼층(13)의 저 Al층(13c)의 일부로부터 전자 주행층(15)의 일부에 걸쳐서 형성되어 있다.
캡층(21)의 형성 후, 도 2a의 (c)에 도시한 바와 같이, 화합물 반도체 적층 구조(10)에, 소자 영역을 획정하는 소자 분리 영역(22)을 형성한다. 소자 분리 영역(22)의 형성에서는, 예를 들면 소자 분리 영역(22)을 형성할 예정인 영역을 노출하는 포토레지스트의 패턴을 화합물 반도체 적층 구조(10) 위에 형성하고, 이 패턴을 마스크로 하여 Ar 등의 이온 주입을 행한다. 이 패턴을 에칭 마스크로 하여 염소계 가스를 이용한 드라이 에칭을 행해도 된다.
그 후, 도 2b의 (d)에 도시한 바와 같이, 소자 영역 내에 있어서, 캡층(21) 위에 소스 전극(17s) 및 드레인 전극(17d)을 형성한다. 소스 전극(17s) 및 드레인 전극(17d)은, 예를 들면 리프트오프법에 의해 형성할 수 있다. 즉, 소스 전극(17s)을 형성할 예정인 영역 및 드레인 전극(17d)을 형성할 예정인 영역을 노출하고, 다른 영역을 덮는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들면 두께가 100㎚ 정도인 Ti막을 형성한 후에, 두께가 300㎚ 정도인 Al막을 형성한다. 다음으로, 예를 들면 N2 가스 분위기 속에서 400℃ ∼ 1000℃(예를 들면 600℃)에서 열처리(예를 들면 급속 가열 처리(RTA; rapid thermal annealing)를 행하여, 오믹 접촉을 얻는다. 소스 전극(17s) 및 드레인 전극(17d)의 형성 후에는, 캡층(21) 위에, 소스 전극(17s) 및 드레인 전극(17d)을 덮는 절연막(23)을 형성한다. 절연막(23)은, 예를 들면 원자층 퇴적(ALD; atomic layer deposition)법, 플라즈마 화학 기상 성장(CVD; chemical vapor deposition)법 또는 스퍼터법에 의해 형성하는 것이 바람직하다.
그 후, 도 2b의 (e)에 도시한 바와 같이, 절연막(23)의 게이트 전극을 형성할 예정인 영역에 개구부(24)를 형성한다. 개구부(24)는, 예를 들면 드라이 에칭, 웨트 에칭 또는 이온 밀링에 의해 형성할 수 있다. 계속해서, 개구부(24) 내에 게이트 전극(17g)을 형성한다. 게이트 전극(17g)은, 예를 들면 리프트오프법에 의해 형성할 수 있다. 즉, 게이트 전극(17g)을 형성할 예정인 영역을 노출하는 포토레지스트의 패턴을 형성하고, 이 패턴을 성장 마스크로 하여 증착법에 의해 금속막을 형성하고, 이 패턴을 그 위의 금속막과 함께 제거한다. 금속막의 형성에서는, 예를 들면 두께가 50㎚ 정도인 Ni막을 형성한 후에, 두께가 300㎚ 정도인 Au막을 형성한다. 다음으로, 절연막(23) 위에, 게이트 전극(17g)을 덮는 절연막(25)을 형성한다. 절연막(25)은 절연막(23)과 마찬가지로, 예를 들면 ALD법, 플라즈마 CVD법 또는 스퍼터법에 의해 형성하는 것이 바람직하다. 그 후, 절연막(25 및 23)에, 외부 단자 등의 접속을 위한 개구부를 형성한다.
이와 같이 하여, 제2 실시 형태에 따른 GaN계 HEMT를 제조할 수 있다.
제2 실시 형태에 의해서도 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 성장 압력이 60㎪ 이상, 혼합 가스의 Ⅴ/Ⅲ비가 10000 이상인 조건으로 전자 주행층(15)을 형성함으로써, 더욱 양호한 결정성을 얻을 수 있다.
또한, 초기층(12)에 포함되는 화합물 반도체막의 수는 특별히 한정되지 않는다. 예를 들면, 도 3에 도시한 바와 같이, 고 Ⅴ/Ⅲ비층(12a)의 형성 후, 또한 저 Ⅴ/Ⅲ비층(12b)의 형성 전에 중 Ⅴ/Ⅲ비층(12c)을 형성하고, 3개의 화합물 반도체막을 초기층(12)에 포함되도록 해도 된다. 이 경우, 예를 들면 중 Ⅴ/Ⅲ비층(12c)의 형성 시의 Ⅴ/Ⅲ비는, 고 Ⅴ/Ⅲ비층(12a)의 형성 시보다도 낮고, 또한 저 Ⅴ/Ⅲ비층(12b)의 형성 시보다도 높은 것, 예를 들면 20∼80 정도로 한다.
또한, Fe 도프층(14) 및 Fe 도프 영역(14a)에 있어서의 Fe의 도핑량은 특히 한정되지 않지만, 전술한 바와 같이, 1×1016㎝-3 ∼ 1×1018㎝-3으로 하는 것이 바람직하다. 도 4에, 화합물 반도체 적층 구조의 시료 중 Fe의 분포를 나타낸다. 이 시료의 제작 시에 있어서는, AlGaN층 위에 두께가 0.3㎛인 Fe 도프 GaN층을 형성하고, 그 위에 두께가 0.6㎛인 GaN층을 형성하였다. Fe 도프층에는, 5×1017㎝-3, 1×1018㎝-3로 Fe의 도핑을 행하였다. 그리고, GaN층의 형성 후에, 2차 이온 질량 분석법(SIMS; secondary ion mass spectrometry)에 의해 Fe 농도의 깊이 방향 프로파일을 측정하였다. 2차원 전자 가스는 GaN층의 표면 근방에 발생하고, 2차원 전자 가스로의 영향을 고려하면, 이 영역에 있어서 Fe 농도가 1×1016㎝-3 이하로 되어 있는 것이 바람직하다. 도 4에 도시한 바와 같이, Fe의 도핑량이 1×1018㎝-3 이하이면, Fe 농도가 대략 1×1016㎝-3 이하로 되어 있고, 2차원 전자 가스로의 영향의 관점에서 바람직하다고 할 수 있다. 그 한편, Fe의 도핑량이 1×1016㎝-3 미만이면, 저항을 충분히 높은 것으로 할 수 없어 리크 전류의 저감이 충분해지지 못하는 경우가 있다.
본원 발명자들이 실제로 제2 실시 형태를 따라 GaN계 HEMT를 제작하고, 전자 주행층의 결정성을 조사한 바, 도 5 및 도 6에 도시하는 결과가 얻어졌다. 도 5는, 비대칭 반사 X선 로킹 커브 회절법(XRC; x-ray rocking curve)에 의한 분석 결과를 나타내고, 도 6은 실온에서의 발광 강도의 측정 결과를 나타내고 있다. 비대칭 반사 XRC의 결과로부터는, 반값폭(FWHM)이 1200arcsec 이하이면, 에지상 전위의 밀도가 낮아 양호하다고 할 수 있고, 발광 강도의 측정 결과로부터는, 결함 발광의 강도에 대한 밴드 단부 발광의 강도의 비가 1 이하이면, 점 결함의 밀도가 낮아 양호하다고 할 수 있다. 예를 들면, 반값폭이 1200arcsec 이하이면, 에지상 전위의 밀도는 7.7×109㎝-2 이하 정도이다. 그리고, 도 5 및 도 6에 도시한 바와 같이, 제2 실시 형태를 따라 제작한 GaN계 HEMT에서는, 반값폭이 860arcsec 정도이며, 결함 발광의 강도에 대한 밴드 단부 발광의 강도의 비가 0.5 정도였다. 즉, 이들 결과로부터, 양호한 결정성의 전자 주행층이 얻어진다고 할 수 있다.
(제3 실시 형태)
제3 실시 형태는, GaN계 HEMT를 포함하는 화합물 반도체 장치의 디스크리트 패키지에 관한 것이다. 도 7은 제3 실시 형태에 따른 디스크리트 패키지를 도시하는 도면이다.
제3 실시 형태에서는, 도 7에 도시한 바와 같이, 제1, 제2 실시 형태 중 어느 하나의 화합물 반도체 장치의 HEMT칩(210)의 이면이 땜납 등의 다이어태치제(234)를 이용해서 랜드(다이패드)(233)에 고정되어 있다. 또한, 드레인 전극(17d)이 접속된 드레인 패드(226d)에, Al 와이어 등의 와이어(235d)가 접속되고, 와이어(235d)의 타단이, 랜드(233)와 일체화하고 있는 드레인 리드(232d)에 접속되어 있다. 소스 전극(17s)에 접속된 소스 패드(226s)에 Al 와이어 등의 와이어(235s)가 접속되고, 와이어(235s)의 타단이 랜드(233)로부터 독립한 소스 리드(232s)에 접속되어 있다. 게이트 전극(17g)에 접속된 게이트 패드(226g)에 Al 와이어 등의 와이어(235g)가 접속되고, 와이어(235g)의 타단이 랜드(233)로부터 독립한 게이트 리드(232g)에 접속되어 있다. 그리고, 게이트 리드(232g)의 일부, 드레인 리드(232d)의 일부 및 소스 리드(232s)의 일부가 돌출되도록 해서, 랜드(233) 및 HEMT칩(210) 등이 몰드 수지(231)에 의해 패키징되어 있다.
이러한 디스크리트 패키지는, 예를 들면 다음과 같이 하여 제조할 수 있다. 우선, HEMT칩(210)을 땜납 등의 다이어태치제(234)를 이용해서 리드 프레임의 랜드(233)에 고정한다. 다음으로, 와이어(235g, 235d 및 235s)를 이용한 본딩에 의해, 게이트 패드(226g)를 리드 프레임의 게이트 리드(232g)에 접속하고, 드레인 패드(226d)를 리드 프레임의 드레인 리드(232d)에 접속하고, 소스 패드(226s)를 리드 프레임의 소스 리드(232s)에 접속한다. 그 후, 트랜스퍼 몰드법에서 몰드 수 지(231)를 이용한 밀봉을 행한다. 계속해서, 리드 프레임을 분리한다.
(제4 실시 형태)
다음으로, 제4 실시 형태에 대해서 설명한다. 제4 실시 형태는, GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 PFC(Power Factor Correction) 회로에 관한 것이다. 도 8은 제4 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
PFC 회로(250)에는, 스위치 소자(트랜지스터)(251), 다이오드(252), 초크 코일(253), 컨덴서(254 및 255), 다이오드 브릿지(256) 및 교류 전원(AC)(257)이 설치되어 있다. 그리고, 스위치 소자(251)의 드레인 전극과, 다이오드(252)의 애노드 단자 및 초크 코일(253)의 일 단자가 접속되어 있다. 스위치 소자(251)의 소스 전극과, 컨덴서(254)의 일 단자 및 컨덴서(255)의 일 단자가 접속되어 있다. 컨덴서(254)의 타단자와 초크 코일(253)의 타단자가 접속되어 있다. 컨덴서(255)의 타단자와 다이오드(252)의 캐소드 단자가 접속되어 있다. 또한, 스위치 소자(251)의 게이트 전극에는 게이트 드라이버가 접속되어 있다. 컨덴서(254)의 양 단자 사이에는, 다이오드 브릿지(256)를 통해서 AC(257)가 접속된다. 컨덴서(255)의 양 단자 사이에는, 직류 전원(DC)이 접속된다. 그리고, 본 실시 형태에서는, 스위치 소자(251)에, 제1, 제2 실시 형태 중 어느 하나의 화합물 반도체 장치가 이용되고 있다.
PFC 회로(250)의 제조 시에 있어서는, 예를 들면 땜납 등을 이용해서, 스위치 소자(251)를 다이오드(252) 및 초크 코일(253) 등에 접속한다.
(제5 실시 형태)
다음으로, 제5 실시 형태에 대해서 설명한다. 제5 실시 형태는, GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 전원 장치에 관한 것이다. 도 9는 제5 실시 형태에 따른 전원 장치를 도시하는 결선도이다.
전원 장치에는, 고압의 1차측 회로(261) 및 저압의 2차측 회로(262), 및 1차측 회로(261)와 2차측 회로(262) 사이에 배설되는 트랜스포머(263)가 설치되어 있다.
1차측 회로(261)에는, 제4 실시 형태에 따른 PFC 회로(250) 및 PFC 회로(250)의 컨덴서(255)의 양 단자 사이에 접속된 인버터 회로, 예를 들면 풀 브릿지 인버터 회로(260)가 설치되어 있다. 풀 브릿지 인버터 회로(260)에는, 복수(여기서는 4개)의 스위치 소자(264a, 264b, 264c 및 264d)가 설치되어 있다.
2차측 회로(262)에는, 복수(여기서는 3개)의 스위치 소자(265a, 265b 및 265c)가 설치되어 있다.
본 실시 형태에서는, 1차측 회로(261)를 구성하는 PFC 회로(250)의 스위치 소자(251), 및 풀 브릿지 인버터 회로(260)의 스위치 소자(264a, 264b, 264c 및 264d)에, 제1, 제2 실시 형태 중 어느 하나의 화합물 반도체 장치가 이용되고 있다. 한편, 2차측 회로(262)의 스위치 소자(265a, 265b 및 265c)에는, 실리콘을 이용한 통상적인 MIS형 FET(전계 효과 트랜지스터)가 이용되고 있다.
(제6 실시 형태)
다음으로, 제6 실시 형태에 대해서 설명한다. 제6 실시 형태는, GaN계 HEMT를 포함하는 화합물 반도체 장치를 구비한 고주파 증폭기(고출력 증폭기)에 관한 것이다. 도 10은 제6 실시 형태에 따른 고주파 증폭기를 도시하는 결선도이다.
고주파 증폭기에는, 디지털·프리디스토션 회로(271), 믹서(272a 및 272b) 및 파워 앰프(273)가 설치되어 있다.
디지털·프리디스토션 회로(271)는, 입력 신호의 비선형 왜곡을 보상한다. 믹서(272a)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 앰프(273)는, 제1, 제2 실시 형태 중 어느 하나의 화합물 반도체 장치를 구비하고 있고, 교류 신호와 믹싱된 입력 신호를 증폭한다. 또한, 본 실시 형태에서는, 예를 들면 스위치의 전환에 의해, 출력측의 신호를 믹서(272b)로 교류 신호와 믹싱해서 디지털·프리디스토션 회로(271)로 송출할 수 있다.
또한, 화합물 반도체 적층 구조에 이용되는 화합물 반도체층의 조성은 특별히 한정되지 않고, 예를 들면 GaN, AlN 및 InN 등을 이용할 수 있다. 또한, 이들 혼정을 이용할 수도 있다.
또한, 게이트 전극, 소스 전극 및 드레인 전극의 구조는 전술한 실시 형태의 것에 한정되지 않는다. 예를 들면, 이들이 단층으로 구성되어 있어도 된다. 또한, 이들 형성 방법은 리프트오프법에 한정되지 않는다. 또한, 오믹 특성이 얻어지는 것이면, 소스 전극 및 드레인 전극의 형성 후의 열처리를 생략해도 된다. 또한, 게이트 전극에 대하여 열처리를 행해도 된다.
또한, 기판으로서, 탄화 실리콘(SiC) 기판, 사파이어 기판, 실리콘 기판, GaN 기판 또는 GaAs 기판 등을 이용해도 된다. 기판이, 도전성, 반절연성 또는 절연성 중 어느 하나여도 된다. 단, 비용을 고려하면, Si 기판(예를 들면 표면이 (111)면인 Si 기판), SiC 기판 또는 사파이어 기판을 이용하는 것이 바람직하다. 각 층의 두께 및 재료 등도 전술한 실시 형태의 것에 한정되지 않는다.
이하, 본 발명의 여러가지 양태를 부기로서 통합해서 기재한다.
(부기 1)
기판 상방에 초기층을 형성하는 공정과,
상기 초기층 상방에 버퍼층을 형성하는 공정과,
상기 버퍼층 상방에 전자 주행층 및 전자 공급층을 형성하는 공정과,
상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정
을 갖고,
상기 초기층을 형성하는 공정은,
Ⅲ족 원소의 원료 가스의 유량에 대한 Ⅴ족 원소의 원료 가스의 유량의 유량비를 제1 값으로 해서 제1 화합물 반도체막을 형성하는 공정과,
상기 유량비를 상기 제1 값과는 다른 제2 값으로 해서 제2 화합물 반도체막을 상기 제1 화합물 반도체막의 상방에 형성하는 공정
을 갖고,
상기 버퍼층과 상기 전자 주행층 사이에 Fe이 도핑된 Fe 도프 영역을 형성하는 공정을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 2)
상기 제1 화합물 반도체막 및 상기 제2 화합물 반도체막은 AlN막인 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치의 제조 방법.
(부기 3)
상기 제2 값을 상기 제1 값보다 낮게 하는 것을 특징으로 하는 부기 1 또는 2에 기재된 화합물 반도체 장치의 제조 방법.
(부기 4)
상기 제1 값을 100 이상 1000 이하로 하고,
상기 제2 값을 10 이하로 하는 것을 특징으로 하는 부기 3에 기재된 화합물 반도체 장치의 제조 방법.
(부기 5)
상기 Fe 도프 영역에 도핑되는 Fe의 농도를 1×1016㎝-3 ∼ 1×1018㎝-3으로 하는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 6)
상기 제2 화합물 반도체막을 상기 제1 화합물 반도체막보다 두껍게 형성하는 것을 특징으로 하는 부기 1 내지 5 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 7)
상기 전자 주행층을 형성할 때의 성장 압력을 60㎪ 이상으로 하는 것을 특징으로 하는 부기 1 내지 6 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 8)
상기 전자 주행층을 형성할 때의 상기 유량비를 10000 이상으로 하는 것을 특징으로 하는 부기 1 내지 7 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 9)
상기 초기층, 상기 버퍼층, 상기 전자 주행층 및 상기 전자 공급층으로서 질화물 반도체층을 형성하는 것을 특징으로 하는 부기 1 내지 8 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 10)
상기 기판은 실리콘 기판인 것을 특징으로 하는 부기 1 내지 9 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 11)
기판과,
상기 기판 상방에 형성된 초기층과,
상기 기판 상방에 형성된 버퍼층과,
상기 버퍼층 상방에 형성된 전자 주행층 및 전자 공급층과,
상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극
을 갖고,
상기 초기층은,
제1 화합물 반도체막과,
상기 제1 화합물 반도체막의 상방에 형성되고, 전위 밀도가 상기 제1 화합물 반도체막보다도 낮은 제2 화합물 반도체막
을 갖고,
상기 버퍼층과 상기 전자 주행층 사이에 Fe이 도핑된 Fe 도프 영역이 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
(부기 12)
상기 제1 화합물 반도체막 및 상기 제2 화합물 반도체막은 AlN막인 것을 특징으로 하는 부기 11에 기재된 화합물 반도체 장치.
(부기 13)
상기 Fe 도프 영역에 도핑된 Fe의 농도가 1×1016㎝-3 ∼ 1×1018㎝-3인 것을 특징으로 하는 부기 11 또는 12에 기재된 화합물 반도체 장치.
(부기 14)
상기 전자 주행층의 상면에 있어서의 Fe의 농도가 1×1016㎝-3 이하인 것을 특징으로 하는 부기 11 내지 13 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 15)
상기 기판은 실리콘 기판인 것을 특징으로 하는 부기 11 내지 14 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 16)
부기 11 내지 15 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 17)
부기 11 내지 15 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
11 : 기판
12 : 초기층
12a : 고 Ⅴ/Ⅲ비층
12b : 저 Ⅴ/Ⅲ비층
12c : 중 Ⅴ/Ⅲ비층
13 : 버퍼층
14 : Fe 도프층
14a : Fe 도프 영역
15 : 전자 주행층
16 : 전자 공급층
17g : 게이트 전극
17s : 소스 전극
17d : 드레인 전극

Claims (10)

  1. 기판 상방에 초기층을 형성하는 공정과,
    상기 초기층 상방에 버퍼층을 형성하는 공정과,
    상기 버퍼층 상방에 전자 주행층 및 전자 공급층을 형성하는 공정과,
    상기 전자 공급층 상방에 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 공정
    을 갖고,
    상기 초기층을 형성하는 공정은,
    Ⅲ족 원소의 원료 가스의 유량에 대한 Ⅴ족 원소의 원료 가스의 유량의 유량비를 제1 값으로 해서 제1 화합물 반도체막을 형성하는 공정과,
    상기 유량비를 상기 제1 값과는 다른 제2 값으로 해서 제2 화합물 반도체막을 상기 제1 화합물 반도체막의 상방에 형성하는 공정
    을 갖고,
    상기 버퍼층과 상기 전자 주행층 사이에 Fe이 도핑된 Fe 도프 영역을 형성하는 공정을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 화합물 반도체막 및 상기 제2 화합물 반도체막은 AlN막인 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 값을 상기 제1 값보다 낮게 하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 값을 100 이상 1000 이하로 하고,
    상기 제2 값을 10 이하로 하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 Fe 도프 영역에 도핑되는 Fe의 농도를 1×1016㎝-3 ∼ 1×1018㎝-3로 하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 화합물 반도체막을 상기 제1 화합물 반도체막보다 두껍게 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
  7. 기판과,
    상기 기판 상방에 형성된 초기층과,
    상기 기판 상방에 형성된 버퍼층과,
    상기 버퍼층 상방에 형성된 전자 주행층 및 전자 공급층과,
    상기 전자 공급층 상방에 형성된 게이트 전극, 소스 전극 및 드레인 전극
    을 갖고,
    상기 초기층은,
    제1 화합물 반도체막과,
    상기 제1 화합물 반도체막의 상방에 형성되고, 전위 밀도가 상기 제1 화합물 반도체막보다도 낮은 제2 화합물 반도체막
    을 갖고,
    상기 버퍼층과 상기 전자 주행층 사이에 Fe이 도핑된 Fe 도프 영역이 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 화합물 반도체막 및 상기 제2 화합물 반도체막은 AlN막인 것을 특징으로 하는 화합물 반도체 장치.
  9. 제7항 또는 제8항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
  10. 제7항 또는 제8항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
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