KR20130108175A

KR20130108175A - 아날로그 전자 시계

Info

Publication number: KR20130108175A
Application number: KR1020130030764A
Authority: KR
Inventors: 마코토 미타니; 고타로 와타나베
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2012-03-22
Filing date: 2013-03-22
Publication date: 2013-10-02
Also published as: KR102007820B1; CN103412472B; TWI573002B; US8885444B2; TW201351075A; JP2013195375A; US20130250741A1; JP5939852B2; CN103412472A

Abstract

(과제) 모터 부하시에 전지 전압이 강하해도, 수정 발진 회로가 오동작하지 않는 아날로그 전자 시계의 제공.
(해결 수단) 수정 진동자, 발진 회로, 분주 회로, 외장형 모터 구동 펄스를 생성하는 출력 제어 회로, 정전압 회로, 전지를 구비하고, 정전압 회로와 출력 제어 회로는 전지로부터 전원 공급되고, 발진 회로와 분주 회로는 정전압 회로로부터 전원 공급되고, 정전압 회로는 제1 정전압과 제2 정전압으로 출력 전환이 가능하고, 제1 정전압은 전지 전압보다도 절대값이 작은 전압이며, 제2 정전압은 전지 전압 이하인 전압이며, 제1 정전압보다도 절대값이 큰 전압이며, 통상 발진시에는, 정전압은 제1 정전압이며, 모터 구동 펄스를 출력하는 기간에 정전압을 제2 정전압으로 전환하는 것을 특징으로 하는 아날로그 전자 시계.

Description

아날로그 전자 시계{ANALOG ELECTRONIC WATCH}

본 발명은, 아날로그 전자 시계에 관한 것이며, 특히, 모터 구동시의 발진 회로의 안정 동작에 관한 것이다.

손목시계 등에 사용되는 수정 발진 회로를 이용한 아날로그 전자 시계는 일반적으로, 도 6에 나타낸 바와 같이, 수정 진동자(60), 반도체 장치(61), 모터(62), 전지(63)로 구성된다. 또한, 반도체 장치(61)는 외장형 수정 진동자(60)와의 조합으로 안정된 주파수로의 발진을 가능하게 하는 발진 회로(611), 발진 회로(611)로부터 얻어지는 기준 클록 신호를 원하는 주파수의 클록 신호로 분주하는 분주 회로(612), 발진 회로(611)와 분주 회로(612)를 구동하는 정전압 회로(610), 모터(62)를 동작시키기 위한 출력 제어 회로(613)로 구성된다.

도 7에 종래의 아날로그 전자 시계의 동작시의 노드의 파형을 나타냈다. 도 7은, VDD를 접지 전압으로 한 음전원의 경우를 나타내고 있다. 전지(63)나 모터(62)에는 저항 성분이 있기 때문에, 모터 펄스 출력시에, 모터 부하 전류와 전지 내부 저항의 곱으로 정해지는 전압분(△VSS)만큼, 전지 전압(VSS)이 강하한다. 모터 회전이 종료되고 모터 부하가 개방되면, 전지 전압은 원래의 전압으로 복귀하는데, 다음 모터 회전시와 마찬가지로 전압 강하가 발생해, 이후, 정기적으로 전압 강하를 반복한다. 이 전압 강하(△VSS)에 의해, 발진 회로(611)와 분주 회로(612)를 구동하는 정전압 회로(610)의 출력전압(VREG)에도 과도적인 전압 강하(△VREG)가 발생한다. 출력전압(VREG)은 발진 회로(611)와 분주 회로(612)의 소비 전류를 줄이기 위해, 발진 회로(611)의 발진 정지 전압(VDOS)에 가능한 한 근접하여 설정된다. 출력전압(VREG)이 전압 강하(△VREG)에 의해 발진 정지 전압(VDOS)을 절대값에서 밑돌면 발진이 불안정해져, 최악의 경우, 발진이 정지해 버린다.

이 문제에 대해, 전지 전압의 변동을 완만하게(200μs 이상) 해, 모터 등 가저항(RL)과 전지 내부 저항(RB)의 비：RL/RB를 2 이상으로 함으로써, 도 8에 나타낸 바와 같이, 전지 전압 강하시의 변동이 완만해져, 출력전압(VREG)의 변동량을 완화할 수 있다(예를 들면, 특허 문헌 1 참조).

일본국 특허 공개 소 63－182591호 공보

그러나, 전지 전압의 변동의 완만함에 대해서는 전지 자체의 용량과 내부 저항(RB)의 시정수로 정해지기 때문에, 시정수 200μs 이하의 전지는 사용할 수 없다. 또, 모터 등가 저항(RL)과 전지 내부 저항(RB)의 비：RL/RB를 2 이상으로 하지 않으면 안 되기 때문에, 사용하는 모터와 전지의 조합이 제한되어 버린다. 또한, 상기 정량값(전지 변동시 200μs, RL/RB≥2)는 실측 결과에 의거하는 것으로 되어 있지만, 발진 회로의 설계값의 차이나, 반도체 제조 조건의 차이 등으로, 상기 정량값을 재검토할 필요도 있으므로, 일률적으로 정량값을 결정할 수 없다.

본 발명은, 사용하는 모터나 전지의 조합을 제한하지 않고, 모터 부하시의 전지 전압 변동이 발생해도 안정된 발진이 얻어지는 수정 발진 회로를 제공함으로써, 기준 클록 신호를 발생시키는 발진 회로, 기준 클록 신호를 임의의 주파수의 클록 신호로 분주하는 분주 회로, 임의의 주파수의 클록 신호를 조합하여 외장형 모터를 구동하기 위한 모터 펄스를 생성하는 출력 제어 회로, 정전압을 출력하는 정전압 회로를 구비하고, 정전압 회로와 상기 출력 제어 회로는 외장형 전지로부터 전원 공급되고, 발진 회로와 분주 회로는 정전압 회로로부터 전원 공급되고, 정전압은 제1 정전압과 제2 정전압으로 전환이 가능하고, 제1 정전압은 전지 전압보다도 절대값이 작은 전압이며, 제2 정전압은 전지 전압 이하 또한 제1 정전압보다도 절대값이 큰 전압이며, 통상 발진시에는, 정전압은 제1 정전압이며, 모터 펄스를 출력하기 직전부터 출력 직후까지의 기간, 정전압을 상기 제2 정전압으로 전환하는 수정 발진 회로를 구비하는 것을 특징으로 한다.

본 발명에서는, 모터 회전시의 모터 부하가 걸린 상태에서도 안정된 발진을 얻을 수 있고, 또한 전지와 모터의 조합을 제한하지 않는다.

도 1은 본 실시형태의 아날로그 전자 시계 회로의 블럭도이다.
도 2는 본 실시형태의 아날로그 전자 시계 회로의 동작 설명도이다.
도 3은 본 실시형태의 정전압 회로의 회로도의 일례이다.
도 4는 본 실시형태의 아날로그 전자 시계 회로의 동작 설명도이다.
도 5는 본 실시형태의 정전압 회로의 회로도의 다른 예이다.
도 6은 종래의 아날로그 전자 시계 회로의 블럭도이다.
도 7은 종래의 아날로그 전자 시계 회로의 동작 설명도이다.
도 8은 종래의 아날로그 전자 시계 회로의 동작 설명도이다.

이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.

도 1은 본 발명에 따른 아날로그 전자 시계 회로의 블럭도이다. 수정(10), 반도체 장치(11), 모터(12), 전지(13)로 구성된다. 또한, 반도체 장치(11)는 발진 회로(111), 발진 회로(111)로부터 얻어지는 기준 클록 신호를 원하는 주파수의 클록 신호로 분주하는 분주 회로(112), 발진 회로(111)와 분주 회로(112)를 구동하는 정전압 회로(110), 모터(12)를 동작시키기 위한 출력 제어 회로(113)로 구성된다. 또, 출력 제어 회로(113)는 모터(12)를 동작시키는 모터 펄스를 출력함과 더불어, 모터 펄스 출력 기간 전후에 정전압 회로(110)의 출력전압(VREG)의 전압값을 전환하기 위한 제어 신호(Φ1)를 정전압 회로(110)에 출력한다.

다음에, 아날로그 전자 시계 회로의 동작에 대해서 설명을 한다. 도 2는 아날로그 전자 시계 회로의 동작에 관한 노드의 파형이며, VDD를 접지 전압으로 한 음전원의 경우를 나타내고 있다.

시간 t＜t1의 기간은 모터를 구동시키지 않고, 내부에서 계시 동작을 행하고 있는 통상 동작 기간이다. 이 때, 전지 전압(VSS)은 VSS1이며, 정전압 회로(110)의 출력전압(VREG)은 VREG1이다. 발진 회로(111)와 분주 회로(112)의 저소비 전류화를 위해 VREG1은 발진 회로(111)의 발진 정지 전압(VDOS)보다도 약간 절대값이 큰 전압값으로 설정된다(｜VREG1｜＞｜VDOS｜).

t1＜t＜t2의 기간은, 모터 펄스를 출력하기 직전의 기간이다. t1의 타이밍에서 제어 신호(Φ1)가 Low 레벨에서 High 레벨로 됨으로써, VREG를 VREG2로 전환한다. VREG2는 VREG1보다 절대값이 크고, VSS1보다도 절대값이 작은 전압이다(｜VSS1｜＞｜VREG2｜＞｜VREG1｜).

t2＜t＜t3의 기간은 모터 펄스를 출력하는 기간이다. 모터 펄스를 출력함으로써, 모터(12)의 부하 전류와 전지(13)의 내부 저항의 곱으로 정해지는 전압 강하(ΔVSS)가 발생해, VSS는 VSS2로 강하한다(｜VSS2｜=｜VSS1｜－｜ΔVSS｜). VSS의 VSS1에서 VSS2로의 급준한 변화에 따라, 정전압 회로(110)의 응답이 늦어지고, VREG에 과도적으로 전압 강하(ΔVREG)가 발생한다. VREG2는｜VREG2｜－｜ΔVREG｜＞｜VDOS｜를 만족시키도록 설정함으로써, ΔVREG가 발생해도 발진 회로(111)가 안정된 발진의 계속이 보증된다.

t3＜t＜t4의 기간은 모터 펄스 출력 직후의 기간이다. t4의 타이밍에서 제어 신호(Φ1)가 High 레벨에서 Low 레벨로 됨으로써, VREG를 VREG2에서 VREG1로 전환한다. 이에 의해, 발진 회로(111)와 분주 회로(112)는 다음 모터 펄스 출력에 수반하는 출력전압(VREG)의 전환까지 저소비로 동작한다.

이후, 계속적으로 모터 펄스를 출력하는 타이밍에서 일련의 상기 동작을 반복한다.

t1＜t＜t4의 기간에서 일시적으로 VREG를 VREG1에서 VREG2로 전환했다. 이 영향으로, t1＜t＜t4의 기간에서 발진 회로(111)와 분주 회로(112)의 동작 전류가 증가해 발진 주파수도 미소하나마 변화한다. 그러나, 예를 들면 모터 펄스 출력하는 주기가 1s, VREG2로 전환하는 기간은 수 ms이므로, 그 영향은 1/100~1/1000로 경감되어 거의 무시할 수 있다. 도 2에서는 t1＜t＜t2의 기간을 설정하여 동작 설명을 행했는데, t1＜t＜t2의 기간은 생략하고, t2의 타이밍에서 VREG를 VREG1에서 VREG2로 전환해도 된다. 또한, 도 2에서는 t3＜t＜t4의 기간을 설정하여 동작 설명을 행했지만, t3＜t＜t4의 기간은 생략하고, t3의 타이밍에서 VREG를 VREG2에서 VREG1로 전환해도 된다.

도 3에 본 실시형태의 정전압 회로(110)의 구성예를 나타냈다. 제어 신호(Φ1X)는 제어 신호(Φ1)의 반전 신호이다. 제어 신호(Φ1)가 Low 레벨일 때에는, 트랜지스터(N36와 P36)로 구성되는 스위치가 ON이 되고, 트랜지스터(N34)는 쇼트된다. VREG는 트랜지스터(P31)의 게이트-소스간 전압과 트랜지스터(N33)의 게이트-소스간 전압의 합으로 정해지는 VREG1이 된다. 한편, Φ1 제어 신호가 High 레벨일 때에는, 트랜지스터(N36와 P36)로 구성되는 스위치가 OFF가 되고, 트랜지스터(N34)는 쇼트되지 않는다. VREG는 트랜지스터(P31)의 게이트-소스간 전압과 트랜지스터(N33)의 게이트-소스간 전압과 N34의 게이트-소스간 전압의 합으로 정해지는 VREG2가 된다.

또한, 아날로그 전자 시계에서는, 발진 회로(111)를 발진 기동시키는 하나의 수단으로서, 발진 회로(111)에 저소비로 발진 계속하기 위한 VREG보다도 절대값이 큰 발진 개시 전압(VBUP)을 인가하는 방법이 있다. VBUP 발생 회로를 구비하고 있는 경우에는, VBUP를 VREG2로서 이용할 수도 있다. 이 경우, 회로를 보다 단순화할 수 있다.

또, 정전압 회로(110)의 출력전압(VREG)의 제2의 출력전압(VREG2)을 VSS 전압으로 할 수 있다. 이 경우의 동작에 관한 노드의 파형을 도 4에 나타냈다.

도 5에 본 실시형태의 정전압 회로(110)의 다른 구성예를 나타냈다. 제어 신호(Φ1X)는 제어 신호(Φ1)의 반전 신호이다. 제어 신호(Φ1)가 Low 레벨일 때에는, 트랜지스터(N55와 P56)로 구성되는 스위치가 ON이 되고, 트랜지스터(P57)는 OFF가 된다. VREG는 트랜지스터(P51)의 게이트-소스간 전압과 트랜지스터(N53)의 게이트-소스간 전압의 합으로 정해지는 VREG1가 된다.

한편, Φ1 제어 신호가 High 레벨일 때에는, 트랜지스터(N55와 P56)로 구성되는 스위치가 OFF가 되고, 트랜지스터(P57)는 ON이 되어, 트랜지스터(N54)는 풀 온됨으로써, VREG2는 VSS가 된다.

10:수정
11:반도체 장치
12:모터
13:전지
110:정전압 회로
111:발진 회로
112:분주 회로
113:출력 제어 회로
30, 50:전류원

Claims

수정 진동자, 발진 회로, 분주 회로, 정전압 회로, 모터, 모터 구동 펄스를 출력하는 출력 제어 회로, 전지를 구비하고,
상기 정전압 회로와 상기 출력 제어 회로는 상기 전지로부터 전원 공급되고,
상기 발진 회로와 상기 분주 회로는 상기 정전압 회로가 발생시키는 정전압이 전원 공급되고,
상기 정전압은 제1 정전압과 제2 정전압으로 전환이 가능하고,
상기 제1 정전압은 전지 전압보다도 절대값이 작은 전압이며,
상기 제2 정전압은 상기 제1 정전압보다도 절대값이 크고, 또한 상기 전지 전압 이하인 전압이며,
통상 발진시에는, 상기 정전압은 제1 정전압이며,
상기 모터 구동 펄스 출력시에는, 상기 정전압을 상기 제2 정전압으로 전환하는 것을 특징으로 하는 아날로그 전자 시계.
청구항 1에 있어서,
상기 정전압은, 상기 모터 구동 펄스의 출력 개시 시간보다도 전에 상기 제1 정전압으로부터 상기 제2 정전압으로 전환하는 것을 특징으로 하는 아날로그 전자 시계.
청구항 1 또는 청구항 2에 있어서,
상기 정전압은, 상기 모터 구동 펄스의 출력 종료시간보다도 후에 상기 제2 정전압으로부터 상기 제1 정전압으로 전환하는 것을 특징으로 하는 아날로그 전자 시계.