JP2000228624A - 電圧制御遅延回路及び電圧制御遅延方法 - Google Patents
電圧制御遅延回路及び電圧制御遅延方法Info
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- JP2000228624A JP2000228624A JP11028602A JP2860299A JP2000228624A JP 2000228624 A JP2000228624 A JP 2000228624A JP 11028602 A JP11028602 A JP 11028602A JP 2860299 A JP2860299 A JP 2860299A JP 2000228624 A JP2000228624 A JP 2000228624A
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Abstract
(57)【要約】
【課題】 簡単な構成で、電源変動による難遅延時間の
変動を防止するようにする。 【解決手段】 ゲート電極に入力端子１が接続された第
一のＰＭＯＳ２及び第一のＮＭＯＳ３と、ドレイン電極
が第一のＮＭＯＳ３のソース電極に接続された第二及び
第三のＮＭＯＳ５，６とを備え、電圧制御入力端子７
を、第二のＮＭＯＳ５のゲート電極及び第五のＮＭＯＳ
１１のゲート電極に接続し、バイアス電圧は、第三のＮ
ＭＯＳ６のゲート電極に印加されるようにし、電圧制御
入力端子７の電位が上昇し、第五のＮＭＯＳ１１がオン
すると、第三のＮＭＯＳ６をオフするようにする。
変動を防止するようにする。 【解決手段】 ゲート電極に入力端子１が接続された第
一のＰＭＯＳ２及び第一のＮＭＯＳ３と、ドレイン電極
が第一のＮＭＯＳ３のソース電極に接続された第二及び
第三のＮＭＯＳ５，６とを備え、電圧制御入力端子７
を、第二のＮＭＯＳ５のゲート電極及び第五のＮＭＯＳ
１１のゲート電極に接続し、バイアス電圧は、第三のＮ
ＭＯＳ６のゲート電極に印加されるようにし、電圧制御
入力端子７の電位が上昇し、第五のＮＭＯＳ１１がオン
すると、第三のＮＭＯＳ６をオフするようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、電源変動による難
遅延時間の変動防止に適した電圧制御遅延回路及び電圧
制御遅延方法に関する。
遅延時間の変動防止に適した電圧制御遅延回路及び電圧
制御遅延方法に関する。
【０００２】
【従来の技術】従来の電圧制御遅延回路を、図５に示
す。
す。
【０００３】図５に示す電圧制御遅延回路は、第一のＰ
ＭＯＳ２、第一のＮＭＯＳ３、第二のＮＭＯＳ５、第三
のＮＭＯＳ６、第二のＰＭＯＳ８及び第四のＮＭＯＳ９
を備えている。
ＭＯＳ２、第一のＮＭＯＳ３、第二のＮＭＯＳ５、第三
のＮＭＯＳ６、第二のＰＭＯＳ８及び第四のＮＭＯＳ９
を備えている。
【０００４】正電源１０、第二のＰＭＯＳ８、第四のＮ
ＭＯＳ９及び負電源１１は、電圧発生回路を構成してい
る。第一のＰＭＯＳ２、第一のＮＭＯＳ３、第二のＮＭ
ＯＳ５及び第三のＮＭＯＳ６は、可変遅延回路を構成し
ている。
ＭＯＳ９及び負電源１１は、電圧発生回路を構成してい
る。第一のＰＭＯＳ２、第一のＮＭＯＳ３、第二のＮＭ
ＯＳ５及び第三のＮＭＯＳ６は、可変遅延回路を構成し
ている。
【０００５】第一のＰＭＯＳ２及び第一のＮＭＯＳ３の
ゲート電極には、信号が入力される入力端子１が接続さ
れている。第一のＰＭＯＳ２のドレイン電極は、第一の
ＮＭＯＳ３のドレイン電極及び出力端子４に接続されて
いる。
ゲート電極には、信号が入力される入力端子１が接続さ
れている。第一のＰＭＯＳ２のドレイン電極は、第一の
ＮＭＯＳ３のドレイン電極及び出力端子４に接続されて
いる。
【０００６】第一のＮＭＯＳ３のソース電極は、第二の
ＮＭＯＳ５及び第三のＮＭＯＳ６のドレイン電極に接続
されている。第二のＮＭＯＳ５のゲート電極には、電圧
制御入力端子７が接続されている。
ＮＭＯＳ５及び第三のＮＭＯＳ６のドレイン電極に接続
されている。第二のＮＭＯＳ５のゲート電極には、電圧
制御入力端子７が接続されている。
【０００７】第一のＰＭＯＳ２のソース電極には、正電
源１０及び第二のＰＭＯＳ８のソース電極が接続されて
いる。第二のＰＭＯＳ８のゲート電極は、ドレイン電極
に接続されている。
源１０及び第二のＰＭＯＳ８のソース電極が接続されて
いる。第二のＰＭＯＳ８のゲート電極は、ドレイン電極
に接続されている。
【０００８】第二のＰＭＯＳ８のドレイン電極は、第四
のＮＭＯＳ９のドレイン電極と、第三のＮＭＯＳ６のゲ
ート電極とに接続されている。
のＮＭＯＳ９のドレイン電極と、第三のＮＭＯＳ６のゲ
ート電極とに接続されている。
【０００９】第四のＮＭＯＳ９のゲート電極は、ドレイ
ン電極に接続されている。第二のＮＭＯＳ５、第三のＮ
ＭＯＳ６及び第四のＮＭＯＳ９のソース電極には、負電
源１１が接続されている。
ン電極に接続されている。第二のＮＭＯＳ５、第三のＮ
ＭＯＳ６及び第四のＮＭＯＳ９のソース電極には、負電
源１１が接続されている。
【００１０】このような電圧制御遅延回路での立下がり
遅延時間は、第二のＮＭＯＳ５及び第三のＮＭＯＳ６の
ドレイン電極〜ソース電極間に流れる電流によって決定
される。また、そのドレイン電極〜ソース電極間に流れ
る電流は、出力端子４の寄生容量による電荷の放電によ
る影響を受ける。
遅延時間は、第二のＮＭＯＳ５及び第三のＮＭＯＳ６の
ドレイン電極〜ソース電極間に流れる電流によって決定
される。また、そのドレイン電極〜ソース電極間に流れ
る電流は、出力端子４の寄生容量による電荷の放電によ
る影響を受ける。
【００１１】つまり、第二のＮＭＯＳ５及び第三のＮＭ
ＯＳ６のドレイン電極〜ソース電極間に流れる電流が多
くなると、立下がり遅延時間が小さくなる。逆に、その
ドレイン電極〜ソース電極間に流れる電流が少なくなる
と、立下がり遅延時間が大きくなる。
ＯＳ６のドレイン電極〜ソース電極間に流れる電流が多
くなると、立下がり遅延時間が小さくなる。逆に、その
ドレイン電極〜ソース電極間に流れる電流が少なくなる
と、立下がり遅延時間が大きくなる。
【００１２】立上がり遅延時間は、第一のＰＭＯＳ２の
スイッチング速度で決まる。第一のＰＭＯＳ２のスイッ
チング速度は、立下がり遅延時間に比べて十分に小さく
されている。
スイッチング速度で決まる。第一のＰＭＯＳ２のスイッ
チング速度は、立下がり遅延時間に比べて十分に小さく
されている。
【００１３】また、第二のＰＭＯＳ８及び第四のＮＭＯ
Ｓ９によって発生される電圧は、第三のＮＭＯＳ６のゲ
ート電極に与えられることにより、第三のＮＭＯＳ６に
一定電流が流れるようになっている。これにより、第三
のＮＭＯＳ６は、電圧制御入力端子７の電位が低く、第
二のＮＭＯＳ５がオフ状態のときにも遅延回路として動
作する。
Ｓ９によって発生される電圧は、第三のＮＭＯＳ６のゲ
ート電極に与えられることにより、第三のＮＭＯＳ６に
一定電流が流れるようになっている。これにより、第三
のＮＭＯＳ６は、電圧制御入力端子７の電位が低く、第
二のＮＭＯＳ５がオフ状態のときにも遅延回路として動
作する。
【００１４】
【発明が解決しようとする課題】ところで、上述した従
来の電圧制御遅延回路では、第四のＮＭＯＳ９のドレイ
ン電圧が正電源１０の電源変動によって変動すると、正
電源１０、第二のＰＭＯＳ８、第四のＮＭＯＳ９及び負
電源１１から構成される電圧発生回路の出力が変動す
る。
来の電圧制御遅延回路では、第四のＮＭＯＳ９のドレイ
ン電圧が正電源１０の電源変動によって変動すると、正
電源１０、第二のＰＭＯＳ８、第四のＮＭＯＳ９及び負
電源１１から構成される電圧発生回路の出力が変動す
る。
【００１５】この場合、第一のＰＭＯＳ２、第一のＮＭ
ＯＳ３、第二のＮＭＯＳ５及び第三のＮＭＯＳ６から構
成される電圧制御遅延回路の遅延時間が変動する。
ＯＳ３、第二のＮＭＯＳ５及び第三のＮＭＯＳ６から構
成される電圧制御遅延回路の遅延時間が変動する。
【００１６】このようなことから、このような電圧制御
遅延回路を、たとえば電圧制御発振器に用いると、電源
変動により電圧制御遅延回路の遅延時間が変動すること
により、発振周波数が変動するという問題がある。
遅延回路を、たとえば電圧制御発振器に用いると、電源
変動により電圧制御遅延回路の遅延時間が変動すること
により、発振周波数が変動するという問題がある。
【００１７】また、第三のＮＭＯＳ６のゲート電極に与
える電圧を、電源変動による出力電圧の変動影響の小さ
いバンドギャップレファレンス回路等を用いて発生させ
ることも可能であるが、集積回路のレイアウト面積の増
加や消費電力の増加を招いてしまう。
える電圧を、電源変動による出力電圧の変動影響の小さ
いバンドギャップレファレンス回路等を用いて発生させ
ることも可能であるが、集積回路のレイアウト面積の増
加や消費電力の増加を招いてしまう。
【００１８】本発明は、このような状況に鑑みてなされ
たものであり、簡単な構成で、電源変動による難遅延時
間の変動を防止することができる電圧制御遅延回路及び
電圧制御遅延方法を提供することができるようにするも
のである。
たものであり、簡単な構成で、電源変動による難遅延時
間の変動を防止することができる電圧制御遅延回路及び
電圧制御遅延方法を提供することができるようにするも
のである。
【００１９】
【課題を解決するための手段】請求項１に記載の電圧制
御遅延回路は、電圧制御入力端子からの電圧によって遅
延時間が可変とされる可変遅延回路と、可変遅延回路に
対してバイアス電圧を印加する電圧発生回路とを備え、
可変遅延回路による遅延時間の可変動作時に、電圧発生
回路からの電圧印加をオフとすることを特徴とする。ま
た、可変遅延回路は、入力端子からの信号に応じてスイ
ッチング動作を行うＭＯＳ型の第一のスイッチング手段
と、電圧制御入力端子からの電圧によって立上がり及び
立下がりの遅延動作を行うＭＯＳ型の第二のスイッチン
グ手段とを備え、電圧発生回路は、第二のスイッチング
手段のゲート電極にバイアス電圧を印加するＭＯＳ型の
トランジスタを備えるようにすることができる。また、
第一のスイッチング手段は、ゲート電極に入力端子が接
続された第一のＰＭＯＳ及び第一のＮＭＯＳと、ドレイ
ン電極が第一のＮＭＯＳのソース電極に接続された第二
及び第三のＮＭＯＳとを備え、電圧制御入力端子は、第
二のＮＭＯＳのゲート電極及びトランジスタのゲート電
極に接続され、バイアス電圧は、第三のＮＭＯＳのゲー
ト電極に印加され、電圧制御入力端子の電位が上昇し、
トランジスタがオンすると、第三のＮＭＯＳがオフされ
るようにすることができる。また、第一のスイッチング
手段は、ソース電極に正電源が接続された第一及び第二
のＰＭＯＳとゲート電極に正信号及び反転信号のそれぞ
れが印加される第一及び第二のＮＭＯＳと、ドレイン電
極が第一及び第二のＮＭＯＳのソース電極に接続された
第三及び第四のＮＭＯＳとを備え、電圧制御入力端子
は、第三のＮＭＯＳのゲート電極及びトランジスタのゲ
ート電極に接続され、バイアス電圧は、第四のＮＭＯＳ
のゲート電極に印加され、電圧制御入力端子の電位が上
昇し、トランジスタがオンすると、第四のＮＭＯＳがオ
フされるようにすることができる。請求項５に記載の電
圧制御遅延方法は、電圧制御入力端子からの電圧によっ
て遅延時間を可変する第１の工程と、遅延時間の可変動
作のためのバイアス電圧を印加する第２の工程と、遅延
時間の可変動作時に、バイアス電圧の印加をオフとする
第３の工程とを備えることを特徴とする。また、第１の
工程には、入力端子からの信号に応じてＭＯＳ型の第一
のスイッチング手段によりスイッチング動作を行わせる
工程と、電圧制御入力端子からの電圧によってＭＯＳ型
の第二のスイッチング手段により立上がり及び立下がり
の遅延動作を行わせる工程とが含まれ、第２の工程に
は、第二のスイッチング手段のゲート電極にＭＯＳ型の
トランジスタによってバイアス電圧を印加させる工程が
含まれるようにすることができる。また、第１の工程に
は、第一のＰＭＯＳ及び第一のＮＭＯＳによってスイッ
チング動作を行わせる工程と、ドレイン電極が第一のＮ
ＭＯＳのソース電極に接続された第二及び第三のＮＭＯ
Ｓによって遅延動作を行わせる工程とが含まれ、第２の
工程には、電圧制御信号を印加する工程が含まれ、第３
の工程には、電圧制御信号の電位が上昇したとき、第三
のＮＭＯＳをオフする工程が含まれるようにすることが
できる。また、第１の工程には、ゲート電極に正信号及
び反転信号のそれぞれが印加される第一及び第二のＮＭ
ＯＳによってスイッチング動作を行わせる工程と、ドレ
イン電極が第一及び第二のＮＭＯＳのソース電極に接続
された第三及び第四のＮＭＯＳによって遅延動作を行わ
せる工程とが含まれ、第３の工程には、電圧制御信号の
電位が上昇したとき、第四のＮＭＯＳをオフする工程が
含まれるようにすることができる。本発明に係る電圧制
御遅延回路及び電圧制御遅延方法においては、電圧制御
入力端子からの電圧によって遅延時間が可変とされる可
変遅延回路と、可変遅延回路に対してバイアス電圧を印
加する電圧発生回路を備えるとともに、可変遅延回路に
よる遅延時間の可変動作時に、電圧発生回路からの電圧
印加をオフとするようにする。
御遅延回路は、電圧制御入力端子からの電圧によって遅
延時間が可変とされる可変遅延回路と、可変遅延回路に
対してバイアス電圧を印加する電圧発生回路とを備え、
可変遅延回路による遅延時間の可変動作時に、電圧発生
回路からの電圧印加をオフとすることを特徴とする。ま
た、可変遅延回路は、入力端子からの信号に応じてスイ
ッチング動作を行うＭＯＳ型の第一のスイッチング手段
と、電圧制御入力端子からの電圧によって立上がり及び
立下がりの遅延動作を行うＭＯＳ型の第二のスイッチン
グ手段とを備え、電圧発生回路は、第二のスイッチング
手段のゲート電極にバイアス電圧を印加するＭＯＳ型の
トランジスタを備えるようにすることができる。また、
第一のスイッチング手段は、ゲート電極に入力端子が接
続された第一のＰＭＯＳ及び第一のＮＭＯＳと、ドレイ
ン電極が第一のＮＭＯＳのソース電極に接続された第二
及び第三のＮＭＯＳとを備え、電圧制御入力端子は、第
二のＮＭＯＳのゲート電極及びトランジスタのゲート電
極に接続され、バイアス電圧は、第三のＮＭＯＳのゲー
ト電極に印加され、電圧制御入力端子の電位が上昇し、
トランジスタがオンすると、第三のＮＭＯＳがオフされ
るようにすることができる。また、第一のスイッチング
手段は、ソース電極に正電源が接続された第一及び第二
のＰＭＯＳとゲート電極に正信号及び反転信号のそれぞ
れが印加される第一及び第二のＮＭＯＳと、ドレイン電
極が第一及び第二のＮＭＯＳのソース電極に接続された
第三及び第四のＮＭＯＳとを備え、電圧制御入力端子
は、第三のＮＭＯＳのゲート電極及びトランジスタのゲ
ート電極に接続され、バイアス電圧は、第四のＮＭＯＳ
のゲート電極に印加され、電圧制御入力端子の電位が上
昇し、トランジスタがオンすると、第四のＮＭＯＳがオ
フされるようにすることができる。請求項５に記載の電
圧制御遅延方法は、電圧制御入力端子からの電圧によっ
て遅延時間を可変する第１の工程と、遅延時間の可変動
作のためのバイアス電圧を印加する第２の工程と、遅延
時間の可変動作時に、バイアス電圧の印加をオフとする
第３の工程とを備えることを特徴とする。また、第１の
工程には、入力端子からの信号に応じてＭＯＳ型の第一
のスイッチング手段によりスイッチング動作を行わせる
工程と、電圧制御入力端子からの電圧によってＭＯＳ型
の第二のスイッチング手段により立上がり及び立下がり
の遅延動作を行わせる工程とが含まれ、第２の工程に
は、第二のスイッチング手段のゲート電極にＭＯＳ型の
トランジスタによってバイアス電圧を印加させる工程が
含まれるようにすることができる。また、第１の工程に
は、第一のＰＭＯＳ及び第一のＮＭＯＳによってスイッ
チング動作を行わせる工程と、ドレイン電極が第一のＮ
ＭＯＳのソース電極に接続された第二及び第三のＮＭＯ
Ｓによって遅延動作を行わせる工程とが含まれ、第２の
工程には、電圧制御信号を印加する工程が含まれ、第３
の工程には、電圧制御信号の電位が上昇したとき、第三
のＮＭＯＳをオフする工程が含まれるようにすることが
できる。また、第１の工程には、ゲート電極に正信号及
び反転信号のそれぞれが印加される第一及び第二のＮＭ
ＯＳによってスイッチング動作を行わせる工程と、ドレ
イン電極が第一及び第二のＮＭＯＳのソース電極に接続
された第三及び第四のＮＭＯＳによって遅延動作を行わ
せる工程とが含まれ、第３の工程には、電圧制御信号の
電位が上昇したとき、第四のＮＭＯＳをオフする工程が
含まれるようにすることができる。本発明に係る電圧制
御遅延回路及び電圧制御遅延方法においては、電圧制御
入力端子からの電圧によって遅延時間が可変とされる可
変遅延回路と、可変遅延回路に対してバイアス電圧を印
加する電圧発生回路を備えるとともに、可変遅延回路に
よる遅延時間の可変動作時に、電圧発生回路からの電圧
印加をオフとするようにする。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。なお、以下に説明する図において、図５と
共通する部分には同一符号を付すものとする。
て説明する。なお、以下に説明する図において、図５と
共通する部分には同一符号を付すものとする。
【００２１】（第１の実施の形態）図１は、本発明の電
圧制御遅延回路の一実施の形態を示すブロック図、図２
は、図１の電圧制御遅延回路の詳細を示す回路図であ
る。
圧制御遅延回路の一実施の形態を示すブロック図、図２
は、図１の電圧制御遅延回路の詳細を示す回路図であ
る。
【００２２】図１に示す電圧制御遅延回路は、電圧発生
回路Ａ及び可変遅延回路Ｂを備えている。電圧発生回路
Ａには、電圧制御入力端子７が接続されている。可変遅
延回路Ｂには、信号が入力される入力端子１及び信号が
出力される出力端子４が接続されている。
回路Ａ及び可変遅延回路Ｂを備えている。電圧発生回路
Ａには、電圧制御入力端子７が接続されている。可変遅
延回路Ｂには、信号が入力される入力端子１及び信号が
出力される出力端子４が接続されている。
【００２３】電圧発生回路Ａ及び可変遅延回路Ｂの詳細
を、図２に示す。
を、図２に示す。
【００２４】電圧発生回路Ａは、正電源１０、第二のＰ
ＭＯＳ８、第四のＮＭＯＳ９、第五のＮＭＯＳ１１及び
負電源１２を備えている。可変遅延回路Ｂは、第一のＰ
ＭＯＳ２、第一のＮＭＯＳ３、第二のＮＭＯＳ５及び第
三のＮＭＯＳ６を備えている。
ＭＯＳ８、第四のＮＭＯＳ９、第五のＮＭＯＳ１１及び
負電源１２を備えている。可変遅延回路Ｂは、第一のＰ
ＭＯＳ２、第一のＮＭＯＳ３、第二のＮＭＯＳ５及び第
三のＮＭＯＳ６を備えている。
【００２５】ここで、第一のＰＭＯＳ２及び第一のＮＭ
ＯＳ３は、第一のスイッチング手段とされている。ま
た、第二のＮＭＯＳ５及び第三のＮＭＯＳ６は、第二の
スイッチング手段とされている。
ＯＳ３は、第一のスイッチング手段とされている。ま
た、第二のＮＭＯＳ５及び第三のＮＭＯＳ６は、第二の
スイッチング手段とされている。
【００２６】第一のＰＭＯＳ２及び第一のＮＭＯＳ３の
ゲート電極には、入力端子１が接続されている。第一の
ＰＭＯＳ２のドレイン電極は、第一のＮＭＯＳ３のドレ
イン電極及び出力端子４に接続されている。
ゲート電極には、入力端子１が接続されている。第一の
ＰＭＯＳ２のドレイン電極は、第一のＮＭＯＳ３のドレ
イン電極及び出力端子４に接続されている。
【００２７】第一のＮＭＯＳ３のソース電極は、第二の
ＮＭＯＳ５及び第三のＮＭＯＳ６のドレイン電極に接続
されている。第二のＮＭＯＳ５のゲート電極には、遅延
制御を行うための電圧が印加される電圧制御入力端子７
が接続されている。
ＮＭＯＳ５及び第三のＮＭＯＳ６のドレイン電極に接続
されている。第二のＮＭＯＳ５のゲート電極には、遅延
制御を行うための電圧が印加される電圧制御入力端子７
が接続されている。
【００２８】第一のＰＭＯＳ２ソース電極には、正電源
１０及び第二のＰＭＯＳ８のソース電極が接続されてい
る。第二のＰＭＯＳ８のゲート電極は、ドレイン電極に
接続されている。
１０及び第二のＰＭＯＳ８のソース電極が接続されてい
る。第二のＰＭＯＳ８のゲート電極は、ドレイン電極に
接続されている。
【００２９】第二のＰＭＯＳ８のドレイン電極は、第四
のＮＭＯＳ９及び第五のＮＭＯＳ１０のドレイン電極
と、第三のＮＭＯＳ６のゲート電極に接続されている。
のＮＭＯＳ９及び第五のＮＭＯＳ１０のドレイン電極
と、第三のＮＭＯＳ６のゲート電極に接続されている。
【００３０】第四のＮＭＯＳ９のゲート電極は、ドレイ
ン電極に接続されている。第二のＮＭＯＳ５、第三のＮ
ＭＯＳ６、第四のＮＭＯＳ９及び第五のＮＭＯＳ１１の
ソース電極には、負電源１２が接続されている。第二の
ＮＭＯＳ５のゲート電極は、第五のＮＭＯＳ１１のゲー
ト電極に接続されている。
ン電極に接続されている。第二のＮＭＯＳ５、第三のＮ
ＭＯＳ６、第四のＮＭＯＳ９及び第五のＮＭＯＳ１１の
ソース電極には、負電源１２が接続されている。第二の
ＮＭＯＳ５のゲート電極は、第五のＮＭＯＳ１１のゲー
ト電極に接続されている。
【００３１】次に、このような構成の電圧制御遅延回路
の動作について説明する。
の動作について説明する。
【００３２】まず、電圧制御遅延回路の立下がり遅延時
間は、第二のＮＭＯＳ５及び第三のＮＭＯＳ６のドレイ
ン電極〜ソース電極間に流れる電流によって決定され
る。そのドレイン電極〜ソース電極間に流れる電流は、
出力端子４の寄生容量の電荷の放電による影響を受け
る。
間は、第二のＮＭＯＳ５及び第三のＮＭＯＳ６のドレイ
ン電極〜ソース電極間に流れる電流によって決定され
る。そのドレイン電極〜ソース電極間に流れる電流は、
出力端子４の寄生容量の電荷の放電による影響を受け
る。
【００３３】つまり、第二のＮＭＯＳ５及び第三のＮＭ
ＯＳ６のドレイン電極〜ソース電極間に流れる電流が多
くなると、立下がり遅延時間が小さくなる。逆に、第二
のＮＭＯＳ５及び第三のＮＭＯＳ６のドレイン電極〜ソ
ース電極間に流れる電流が少なくなると、立下がり遅延
時間が大きくなる。
ＯＳ６のドレイン電極〜ソース電極間に流れる電流が多
くなると、立下がり遅延時間が小さくなる。逆に、第二
のＮＭＯＳ５及び第三のＮＭＯＳ６のドレイン電極〜ソ
ース電極間に流れる電流が少なくなると、立下がり遅延
時間が大きくなる。
【００３４】ここで、第二のＰＭＯＳ８、第四のＮＭＯ
Ｓ９及び第五のＮＭＯＳ１１によって発生される電圧が
第三のＮＭＯＳ６のゲート電極に与えられる。これによ
り、第三のＮＭＯＳ６は、電圧制御入力端子７の電位が
低く、第二のＮＭＯＳ５がオフ状態のときにも遅延回路
として動作する。
Ｓ９及び第五のＮＭＯＳ１１によって発生される電圧が
第三のＮＭＯＳ６のゲート電極に与えられる。これによ
り、第三のＮＭＯＳ６は、電圧制御入力端子７の電位が
低く、第二のＮＭＯＳ５がオフ状態のときにも遅延回路
として動作する。
【００３５】そして、電圧制御入力端子７の電位が上昇
し、第二のＮＭＯＳ５のドレイン電極〜ソース電極間に
流れる電流が増加して立下がり遅延時間が小さくなると
きは、第五のＮＭＯＳ１１もオン状態となる。このと
き、第三のＮＭＯＳ６のゲート電圧が低下し、第三のＮ
ＭＯＳ６がオフ状態となる。
し、第二のＮＭＯＳ５のドレイン電極〜ソース電極間に
流れる電流が増加して立下がり遅延時間が小さくなると
きは、第五のＮＭＯＳ１１もオン状態となる。このと
き、第三のＮＭＯＳ６のゲート電圧が低下し、第三のＮ
ＭＯＳ６がオフ状態となる。
【００３６】つまり、第二のＮＭＯＳ５がオン状態にあ
るとき、立下がり遅延時間を決定するのは、第二のＮＭ
ＯＳ５のソース電極〜ドレイン電極間に流れる電流のみ
となる。これは、第二のＮＭＯＳ５のソース電極〜ドレ
イン電極間に流れる電流が、外部から供給される電圧制
御入力端子７の電圧のみにより決定されることを示して
いる。
るとき、立下がり遅延時間を決定するのは、第二のＮＭ
ＯＳ５のソース電極〜ドレイン電極間に流れる電流のみ
となる。これは、第二のＮＭＯＳ５のソース電極〜ドレ
イン電極間に流れる電流が、外部から供給される電圧制
御入力端子７の電圧のみにより決定されることを示して
いる。
【００３７】これにより、第四のＮＭＯＳ９のドレイン
電圧が正電源１０の電源変動によって変動しても、出力
端子４からの信号の変動が防止される。
電圧が正電源１０の電源変動によって変動しても、出力
端子４からの信号の変動が防止される。
【００３８】このように、第１の実施の形態では、ゲー
ト電極に入力端子１が接続された第一のＰＭＯＳ２及び
第一のＮＭＯＳ３と、ドレイン電極が第一のＮＭＯＳ３
のソース電極に接続された第二及び第三のＮＭＯＳ５，
６とを備え、電圧制御入力端子７を、第二のＮＭＯＳ５
のゲート電極及び第五のＮＭＯＳ１１のゲート電極に接
続し、バイアス電圧は、第三のＮＭＯＳ６のゲート電極
に印加されるようにし、電圧制御入力端子７の電位が上
昇し、第五のＮＭＯＳ１１がオンすると、第三のＮＭＯ
Ｓ６をオフするようにしたので、第四のＮＭＯＳ９のド
レイン電圧が正電源１０の電源変動によって変動して
も、出力端子４からの信号の変動を防止することができ
る。
ト電極に入力端子１が接続された第一のＰＭＯＳ２及び
第一のＮＭＯＳ３と、ドレイン電極が第一のＮＭＯＳ３
のソース電極に接続された第二及び第三のＮＭＯＳ５，
６とを備え、電圧制御入力端子７を、第二のＮＭＯＳ５
のゲート電極及び第五のＮＭＯＳ１１のゲート電極に接
続し、バイアス電圧は、第三のＮＭＯＳ６のゲート電極
に印加されるようにし、電圧制御入力端子７の電位が上
昇し、第五のＮＭＯＳ１１がオンすると、第三のＮＭＯ
Ｓ６をオフするようにしたので、第四のＮＭＯＳ９のド
レイン電圧が正電源１０の電源変動によって変動して
も、出力端子４からの信号の変動を防止することができ
る。
【００３９】また、第三のＮＭＯＳ６のゲート電極に
は、第四のＮＭＯＳ９のドレイン電圧を印加するように
したので、電源変動による出力電圧の変動影響の小さい
バンドギャップレファレンス回路等の使用が不要である
ため、回路構成の簡素も図れる。
は、第四のＮＭＯＳ９のドレイン電圧を印加するように
したので、電源変動による出力電圧の変動影響の小さい
バンドギャップレファレンス回路等の使用が不要である
ため、回路構成の簡素も図れる。
【００４０】（第２の実施の形態）図３は、図１及び図
２の電圧制御遅延回路を、電圧制御発振器に適用した場
合の第２の実施の形態を示すブロック図である。
２の電圧制御遅延回路を、電圧制御発振器に適用した場
合の第２の実施の形態を示すブロック図である。
【００４１】図３に示す電圧制御発振器は、第一〜第三
の電圧制御遅延回路Ｃ〜Ｅを備えている。第一の電圧制
御遅延回路Ｃの出力は、第二の電圧制御遅延回路Ｄの入
力に接続されている。第二の電圧制御遅延回路Ｄの出力
は、第三の電圧制御遅延回路Ｅの入力に接続されてい
る。第三の電圧制御遅延回路Ｅの出力は、第一の電圧制
御遅延回路Ｃの入力に接続されている。第一〜第三の電
圧制御遅延回路Ｃ〜Ｄには、第一の電圧制御入力端子７
ａが接続されている。
の電圧制御遅延回路Ｃ〜Ｅを備えている。第一の電圧制
御遅延回路Ｃの出力は、第二の電圧制御遅延回路Ｄの入
力に接続されている。第二の電圧制御遅延回路Ｄの出力
は、第三の電圧制御遅延回路Ｅの入力に接続されてい
る。第三の電圧制御遅延回路Ｅの出力は、第一の電圧制
御遅延回路Ｃの入力に接続されている。第一〜第三の電
圧制御遅延回路Ｃ〜Ｄには、第一の電圧制御入力端子７
ａが接続されている。
【００４２】このような構成の電圧制御発振器は、次の
ような動作を行う。
ような動作を行う。
【００４３】まず、発振周波数を決定する第一〜第三の
電圧制御遅延回路Ｃ〜Ｅの立下がり遅延時間は、第一の
電圧制御入力端子７ａの電圧によって決まる。このた
め、上述したように、正電源１０の電源変動が生じて
も、出力端子４からの信号の変動が防止さるため、電圧
制御発振器からの発振周波数の変動も防止される。
電圧制御遅延回路Ｃ〜Ｅの立下がり遅延時間は、第一の
電圧制御入力端子７ａの電圧によって決まる。このた
め、上述したように、正電源１０の電源変動が生じて
も、出力端子４からの信号の変動が防止さるため、電圧
制御発振器からの発振周波数の変動も防止される。
【００４４】なお、第一〜第三の電圧制御遅延回路Ｃ〜
Ｅの立上がり遅延時間は、立下がり遅延時間に比べて十
分小さいため、電源変動の影響は無視できる。これによ
り、第一〜第三の電圧制御遅延回路Ｃ〜Ｅにおける立下
がり及び立上がり時における変動が防止されるため、電
圧制御発振器の出力する発振周波数の電源変動に対する
影響は小さくされる。
Ｅの立上がり遅延時間は、立下がり遅延時間に比べて十
分小さいため、電源変動の影響は無視できる。これによ
り、第一〜第三の電圧制御遅延回路Ｃ〜Ｅにおける立下
がり及び立上がり時における変動が防止されるため、電
圧制御発振器の出力する発振周波数の電源変動に対する
影響は小さくされる。
【００４５】（第３の実施の形態）図４は、本発明の電
圧制御遅延回路の第３の実施の形態を示す回路図であ
る。
圧制御遅延回路の第３の実施の形態を示す回路図であ
る。
【００４６】図４に示す電圧制御遅延回路は、第三のＰ
ＭＯＳ８ａ、第五のＮＭＯＳ１１及び第六のＮＭＯＳ１
１ａからなる電圧発生回路を備えている。
ＭＯＳ８ａ、第五のＮＭＯＳ１１及び第六のＮＭＯＳ１
１ａからなる電圧発生回路を備えている。
【００４７】また、第一のＰＭＯＳ２、第二のＰＭＯＳ
２ａ、第一のＮＭＯＳ３、第二のＮＭＯＳ３ａ、第三の
ＮＭＯＳ６及び第四のＮＭＯＳ６ａからなる可変遅延回
路を備えている。
２ａ、第一のＮＭＯＳ３、第二のＮＭＯＳ３ａ、第三の
ＮＭＯＳ６及び第四のＮＭＯＳ６ａからなる可変遅延回
路を備えている。
【００４８】第一のＮＭＯＳ３のゲート電極には、入力
端子１が接続されている。第二のＮＭＯＳ３ａのゲート
電極には、反転信号入力端子１ａが接続されている。第
一のＮＭＯＳ３のソース電極及び第二のＮＭＯＳ３ａの
ソース電極は、第三のＮＭＯＳ６及び第四のＮＭＯＳ６
ａのドレイン電極に接続されている。
端子１が接続されている。第二のＮＭＯＳ３ａのゲート
電極には、反転信号入力端子１ａが接続されている。第
一のＮＭＯＳ３のソース電極及び第二のＮＭＯＳ３ａの
ソース電極は、第三のＮＭＯＳ６及び第四のＮＭＯＳ６
ａのドレイン電極に接続されている。
【００４９】また、第一のＮＭＯＳ３及び第二のＮＭＯ
Ｓ３ａのドレイン電極には、反転出力端子４ａ及び出力
端子４が接続されている。第一のＮＭＯＳ３及び第二の
ＮＭＯＳ３ａのドレイン電極は、第一のＰＭＯＳ２及び
第二のＰＭＯＳ２ａのドレイン電極に接続されている。
第一のＰＭＯＳ２及び第二のＰＭＯＳ２ａのゲート電極
は、ドレイン電極に接続されている。
Ｓ３ａのドレイン電極には、反転出力端子４ａ及び出力
端子４が接続されている。第一のＮＭＯＳ３及び第二の
ＮＭＯＳ３ａのドレイン電極は、第一のＰＭＯＳ２及び
第二のＰＭＯＳ２ａのドレイン電極に接続されている。
第一のＰＭＯＳ２及び第二のＰＭＯＳ２ａのゲート電極
は、ドレイン電極に接続されている。
【００５０】第一のＰＭＯＳ２及び第二のＰＭＯＳ２ａ
のソース電極には、正電源１０及び第三のＰＭＯＳ８ａ
のソース電極が接続されている。第三のＰＭＯＳ８ａの
ドレイン電極は、ゲート電極に接続されている。
のソース電極には、正電源１０及び第三のＰＭＯＳ８ａ
のソース電極が接続されている。第三のＰＭＯＳ８ａの
ドレイン電極は、ゲート電極に接続されている。
【００５１】また、第三のＰＭＯＳ８ａのドレイン電極
は、第四のＮＭＯＳ６ａのゲート電極と、第五のＮＭＯ
Ｓ１１及び第六のＮＭＯＳ１１ａのドレイン電極とに接
続されている。第五のＮＭＯＳ１１のドレイン電極は、
ゲート電極に接続されている。
は、第四のＮＭＯＳ６ａのゲート電極と、第五のＮＭＯ
Ｓ１１及び第六のＮＭＯＳ１１ａのドレイン電極とに接
続されている。第五のＮＭＯＳ１１のドレイン電極は、
ゲート電極に接続されている。
【００５２】第六のＮＭＯＳ１１ａのゲート電極は、第
三のＮＭＯＳ６のゲート電極に接続されている。第五の
ＮＭＯＳ１１及び第六のＮＭＯＳ１１ａのソース電極
は、負電源１２と、第三のＮＭＯＳ６及び第四のＮＭＯ
Ｓ６ａのソース電極とに接続されている。
三のＮＭＯＳ６のゲート電極に接続されている。第五の
ＮＭＯＳ１１及び第六のＮＭＯＳ１１ａのソース電極
は、負電源１２と、第三のＮＭＯＳ６及び第四のＮＭＯ
Ｓ６ａのソース電極とに接続されている。
【００５３】このような構成では、可変遅延回路を構成
する第三のＮＭＯＳ６及び第四のＮＭＯＳ６ａのソース
電極〜ドレイン電極間に流れる電流により、立上がり遅
延時間及び立下がり遅延時間が決定される。
する第三のＮＭＯＳ６及び第四のＮＭＯＳ６ａのソース
電極〜ドレイン電極間に流れる電流により、立上がり遅
延時間及び立下がり遅延時間が決定される。
【００５４】ここで、電圧制御入力端子７の入力電圧が
オン状態のとき、第三のＮＭＯＳ６及び第六のＮＭＯＳ
１１ａがオンとなる。
オン状態のとき、第三のＮＭＯＳ６及び第六のＮＭＯＳ
１１ａがオンとなる。
【００５５】このため、第四のＮＭＯＳ６ａのゲート電
極の電位は下がり、第四のＮＭＯＳ６ａはオフ状態とな
る。つまり、可変遅延回路の立下がり遅延時間及び立上
がり遅延時間は、第三のＮＭＯＳ６のソース電極〜ドレ
イン電極間に流れる電流によって決まることになる。こ
のため、正電源１０〜負電源１２間の電圧変動の影響を
受けない。
極の電位は下がり、第四のＮＭＯＳ６ａはオフ状態とな
る。つまり、可変遅延回路の立下がり遅延時間及び立上
がり遅延時間は、第三のＮＭＯＳ６のソース電極〜ドレ
イン電極間に流れる電流によって決まることになる。こ
のため、正電源１０〜負電源１２間の電圧変動の影響を
受けない。
【００５６】
【発明の効果】以上の如く本発明に係る電圧制御遅延回
路及び電圧制御遅延方法によれば、電圧制御入力端子か
らの電圧によって遅延時間が可変とされる可変遅延回路
と、可変遅延回路に対してバイアス電圧を印加する電圧
発生回路とを備えるとともに、可変遅延回路による遅延
時間の可変動作時に、電圧発生回路からの電圧印加をオ
フとするようにするようにしたので、簡単な構成で、電
源変動による難遅延時間の変動を防止することができ
る。
路及び電圧制御遅延方法によれば、電圧制御入力端子か
らの電圧によって遅延時間が可変とされる可変遅延回路
と、可変遅延回路に対してバイアス電圧を印加する電圧
発生回路とを備えるとともに、可変遅延回路による遅延
時間の可変動作時に、電圧発生回路からの電圧印加をオ
フとするようにするようにしたので、簡単な構成で、電
源変動による難遅延時間の変動を防止することができ
る。
【図１】本発明の電圧制御遅延回路の一実施の形態を示
すブロック図である。
すブロック図である。
【図２】図１の電圧制御遅延回路の詳細を示す回路図で
ある。
ある。
【図３】図１及び図２の電圧制御遅延回路を、電圧制御
発振器に適用した場合の第２の実施の形態を示すブロッ
ク図である。
発振器に適用した場合の第２の実施の形態を示すブロッ
ク図である。
【図４】本発明の電圧制御遅延回路の第３の実施の形態
を示す回路図である。
を示す回路図である。
【図５】従来の電圧制御遅延回路を示す回路図である。
１ 入力端子 ２ 第一のＰＭＯＳ ２ａ 第二のＰＭＯＳ ３ 第一のＮＭＯＳ ３ａ 第二のＮＭＯＳ ４ 出力端子 ４ａ 反転出力端子 ５ 第二のＮＭＯＳ ６ 第三のＮＭＯＳ ６ａ 第四のＮＭＯＳ ７ 電圧制御入力端子 ７ａ 第一の電圧制御入力端子 ８ 第二のＰＭＯＳ ８ａ 第三のＰＭＯＳ ９ 第四のＮＭＯＳ １０ 正電源 １１ 第五のＮＭＯＳ １１ａ 第六のＮＭＯＳ １２ 負電源 Ａ 電圧発生回路 Ｂ 可変遅延回路 Ｃ 第一の電圧制御遅延回路 Ｄ 第二の電圧制御遅延回路 Ｅ 第三の電圧制御遅延回路
Claims (8)
- 【請求項１】 電圧制御入力端子からの電圧によって遅
延時間が可変とされる可変遅延回路と、 前記可変遅延回路に対してバイアス電圧を印加する電圧
発生回路とを備え、 前記可変遅延回路による遅延時間の可変動作時に、前記
電圧発生回路からの電圧印加をオフとすることを特徴と
する電圧制御遅延回路。 - 【請求項２】 前記可変遅延回路は、 入力端子からの信号に応じてスイッチング動作を行うＭ
ＯＳ型の第一のスイッチング手段と、 前記電圧制御入力端子からの電圧によって立上がり及び
立下がりの遅延動作を行うＭＯＳ型の第二のスイッチン
グ手段とを備え、 前記電圧発生回路は、 前記第二のスイッチング手段のゲート電極にバイアス電
圧を印加するＭＯＳ型のトランジスタを備えることを特
徴とする請求項１に記載の電圧制御遅延回路。 - 【請求項３】 前記第一のスイッチング手段は、 ゲート電極に前記入力端子が接続された第一のＰＭＯＳ
及び第一のＮＭＯＳと、 ドレイン電極が前記第一のＮＭＯＳのソース電極に接続
された第二及び第三のＮＭＯＳとを備え、 前記電圧制御入力端子は、前記第二のＮＭＯＳのゲート
電極及び前記トランジスタのゲート電極に接続され、前
記バイアス電圧は、前記第三のＮＭＯＳのゲート電極に
印加され、 前記電圧制御入力端子の電位が上昇し、前記トランジス
タがオンすると、前記第三のＮＭＯＳがオフされること
を特徴とする請求項２に記載の電圧制御遅延回路。 - 【請求項４】 前記第一のスイッチング手段は、 ソース電極に正電源が接続された第一及び第二のＰＭＯ
Ｓと、 ゲート電極に正信号及び反転信号のそれぞれが印加され
る第一及び第二のＮＭＯＳと、 ドレイン電極が前記第一及び第二のＮＭＯＳのソース電
極に接続された第三及び第四のＮＭＯＳとを備え、 前記電圧制御入力端子は、前記第三のＮＭＯＳのゲート
電極及び前記トランジスタのゲート電極に接続され、前
記バイアス電圧は、前記第四のＮＭＯＳのゲート電極に
印加され、 前記電圧制御入力端子の電位が上昇し、前記トランジス
タがオンすると、前記第四のＮＭＯＳがオフされること
を特徴とする請求項２に記載の電圧制御遅延回路。 - 【請求項５】 電圧制御入力端子からの電圧によって遅
延時間を可変する第１の工程と、 前記遅延時間の可変動作のためのバイアス電圧を印加す
る第２の工程と、 前記遅延時間の可変動作時に、前記バイアス電圧の印加
をオフとする第３の工程とを備えることを特徴とする電
圧制御遅延方法。 - 【請求項６】 前記第１の工程には、 入力端子からの信号に応じてＭＯＳ型の第一のスイッチ
ング手段によりスイッチング動作を行わせる工程と、 前記電圧制御入力端子からの電圧によってＭＯＳ型の第
二のスイッチング手段により立上がり及び立下がりの遅
延動作を行わせる工程とが含まれ、 前記第２の工程には、 前記第二のスイッチング手段のゲート電極にＭＯＳ型の
トランジスタによってバイアス電圧を印加させる工程が
含まれることを特徴とする請求項５に記載の電圧制御遅
延方法。 - 【請求項７】 前記第１の工程には、 第一のＰＭＯＳ及び第一のＮＭＯＳによってスイッチン
グ動作を行わせる工程と、 ドレイン電極が前記第一のＮＭＯＳのソース電極に接続
された第二及び第三のＮＭＯＳによって遅延動作を行わ
せる工程とが含まれ、 前記第２の工程には、電圧制御信号を印加する工程が含
まれ、 前記第３の工程には、前記電圧制御信号の電位が上昇し
たとき、前記第三のＮＭＯＳをオフする工程が含まれる
ことを特徴とする請求項５に記載の電圧制御遅延方法。 - 【請求項８】 前記第１の工程には、 ゲート電極に正信号及び反転信号のそれぞれが印加され
る第一及び第二のＮＭＯＳによってスイッチング動作を
行わせる工程と、 ドレイン電極が前記第一及び第二のＮＭＯＳのソース電
極に接続された第三及び第四のＮＭＯＳによって遅延動
作を行わせる工程とが含まれ、 前記第３の工程には、前記電圧制御信号の電位が上昇し
たとき、前記第四のＮＭＯＳをオフする工程が含まれる
ことを特徴とする請求項５に記載の電圧制御遅延方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028602A JP2000228624A (ja) | 1999-02-05 | 1999-02-05 | 電圧制御遅延回路及び電圧制御遅延方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028602A JP2000228624A (ja) | 1999-02-05 | 1999-02-05 | 電圧制御遅延回路及び電圧制御遅延方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228624A true JP2000228624A (ja) | 2000-08-15 |
Family
ID=12253144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11028602A Pending JP2000228624A (ja) | 1999-02-05 | 1999-02-05 | 電圧制御遅延回路及び電圧制御遅延方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000228624A (ja) |
-
1999
- 1999-02-05 JP JP11028602A patent/JP2000228624A/ja active Pending
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