KR20130093566A - 기판 처리 장치 - Google Patents

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에츠지 이토
아키히로 요코타
신지 히모리
쇼이치로 마츠야마
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도쿄엘렉트론가부시키가이샤
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Abstract

기판 처리 장치는 고주파 전력이 공급되는 하부 전극과, 해당 하부 전극과 대향해서 배치되는 상부 전극의 사이의 처리 공간에 있어서 전계를 발생시키고, 해당 전계에 의해 생기는 플라즈마를 이용해서 상기 하부 전극에 탑재한 기판에 플라즈마 처리를 실시한다. 상기 기판 처리 장치에 있어서, 상기 상부 전극에 있어서의 상기 처리 공간과 반대측의 상면에 마련한 복수의 전자석을 제어하여 발생하는 자계에 의해, 상기 처리 공간에 있어서의 플라즈마 밀도의 분포가 조정된다.

Description

기판 처리 장치{SUBSTRATE PROCESSING APPARATUS}
본 발명은 자계(磁界)를 이용해서 플라즈마 밀도의 분포를 제어하는 기판 처리 장치에 관한 것이다．
종래에는, 기판, 예를 들면, 반도체 웨이퍼(이하, 간단히 「웨이퍼」라 함) W에 플라즈마 처리를 실시할 때, 도 15에 나타내는 바와 같은 플라즈마 처리 장치가 이용되었다. 이 기판 처리 장치(120)에서는 챔버(121)내의 처리 공간 S에 처리 가스를 도입하는 동시에, 고주파 전원(122, 123)으로부터 하부 전극(124)에 고주파 전력이 공급된다. 처리 공간 S에서는 하부 전극(124)에 공급된 고주파 전력에 의해서 전계가 발생하고, 해당 전계는 도입된 처리 가스의 분자나 원자를 여기해서 플라즈마가 생성된다. 이 때, 플라즈마 중의 래디컬이나 양이온에 의해서 하부 전극(124)에 탑재된 웨이퍼 W에 플라즈마 처리가 실시된다.
그러나, 특허문헌 1에 개시되는 바와 같이, 낮은 압력 하에서 하부 전극(124)에 고주파 전력을 공급하여 고밀도의 플라즈마를 생성할 때에 공급하는 고주파 전력의 주파수를 높게 한 경우에는 고주파 전력에 의해서 생기는 고주파 전류가 하부 전극(124)의 중심 근방에 모이는 경향이 있다. 따라서, 결과적으로, 처리 공간 S에 생성되는 플라즈마의 밀도도 웨이퍼 W의 중심에 대향하는 영역(이하, 「중심 영역」이라 함)이 웨이퍼 W의 주연(둘레 가장자리)에 대향하는 영역 (이하, 「주연 영역」이라 함)에 비해 높아진다.
도 16에, 웨이퍼에 대향하는 영역에 존재하는 전자 밀도(Ne)의 분포를 하부 전극에 공급되는 고주파 전력의 주파수에 따라 나타낸다. 여기서는 중심 영역의 전자 밀도를 기준으로 해서 무차원화하고 있다.
일반적으로, 처리 가스로부터 플라즈마가 생길 때에는 양이온, 래디컬뿐만 아니라 전자도 생기기 때문에, 전자 밀도의 분포는 플라즈마 밀도의 분포와 대략 일치하고, 도 16에 나타내는 바와 같이, 공급되는 고주파 전력의 주파수가 27MHz에서 150MHz로 높아지면서, 웨이퍼 W의 주연 영역의 전자 밀도에 비해 중심 근방의 전자 밀도가 높아지고 있다. 특히, 공급되는 고주파 전력의 주파수가 60MHz를 넘으면, 전자 밀도의 분포 형태는 명료하게 웨이퍼 W의 중심 근방을 정점으로 해서 위로 볼록한 형태로 된다.
또한, 처리 공간 S에 있어서 플라즈마가 생성되면, 하부 전극(124)상의 웨이퍼 W의 표면에는 부(음의) 바이어스 전위(Vdc)가 생긴다. 그리고, Vdc는 하부 전극(124)에 도달하는 전자의 양에 따라 정해진다. 따라서, 전자 밀도가 집중되어 있는 웨이퍼 W의 중심 근방에서는 도달하는 전자의 양이 많아지고, Vdc가 낮아진다. 즉, 전자 밀도의 분포와 Vdc의 분포는 상반된 형태로 된다.
Vdc의 분포가 균일하지 않는 경우, 웨이퍼 W의 표면에 전류가 흐른다. 이 때, 후술하는 도 3에 나타내는 웨이퍼 W의 표면에 형성되는 반도체 디바이스의 게이트 산화막(153b)을 통과하는 상기 전류의 전하량이 임의의 임계값을 넘으면 게이트 산화막(153b)이 손상되거나 혹은 파괴된다. 또한, 상기 전류가 흐를 때에 게이트 전극(152)에 축적되는 전하량이 임의의 임계값을 넘으면, 역시 게이트 산화막(153b)이 손상되거나 혹은 파괴된다.
그래서, 상술한 게이트 산화막(153b)의 파괴를 방지하기 위해, 본 출원인에 의해, 하부 전극(124)에 고주파 전력을 펄스형상으로 공급하고, 처리공간 S에 있어서 플라즈마 생성 상태와 플라즈마 비생성 상태(플라즈마를 생성하고 있지 않는 상태)를 소정 주기에서 교대로 반복하는 플라즈마 처리 방법이 제안되어 있다(예를 들면, 특허문헌 2 참조). 이 플라즈마 처리 방법에서는 연속된 플라즈마 생성의 시간을, 전류에 의해서 게이트 전극(152)에 축적되는 전하량이 임계값을 넘지 않을 정도의 짧은 시간으로 하고, 그 후에 플라즈마 비생성 상태를 만들어, 플라즈마 생성 상태와 플라즈마 비생성 상태를 소정 주기에서 교대로 반복한다. 이에 따라, 플라즈마 생성 상태에 있어서 웨이퍼 W에 있어서의 임의의 개소의 게이트 전극(152)에 여분의 전하가 축적되어도, 플라즈마 비생성 상태 중에 여분의 축적 전하가 주위로 분산되어 게이트 전극(152)의 전하 축적이 해소되므로, 게이트 전극(152)에 있어서의 전하의 누적 증대를 방지하여 게이트 산화막(153b)의 파괴를 방지할 수 있다.
일본 특허 공개 공보 제 2007-266533호 일본 특허 공개 공보 제 2009-71292호
그러나, 처리 효율과 에칭 레이트의 향상을 위해, 하부 전극(124)에 공급되는 고주파 전력의 값을 더욱 크게 하는 것이 검토되고 있다. 이 경우, Vdc의 분포가 더욱 불균일하게 되므로, 웨이퍼 W의 표면에 보다 큰 전류가 흐르게 된다. 게이트 산화막(153b)을 통과하는 전류의 전하량이 더욱 증가하면, 상술한 플라즈마 생성 상태와 플라즈마 비생성 상태를 반복하는 플라즈마 처리 방법에서는 플라즈마 비생성 상태 중에 축적된 전하를 주위로 분산시키는 효과가 충분하지 않게 된다. 플라즈마 비생성 상태를 길게 유지하는(듀티비를 작게 하는) 것에 의해서 축적된 전하를 주위로 분산시킬 수는 있지만, 플라즈마 생성 상태를 짧게 하기 때문에, 에칭 레이트를 향상시킬 수 없다.
본 발명은 게이트 전극에 전하가 축적되는 것을 방지해서 게이트 산화막의 절연 파괴를 확실하게 억제할 수 있는 기판 처리 장치를 제공한다.
본 발명의 실시형태에 따른 기판 처리 장치는 고주파 전력이 공급되는 하부 전극과, 해당 하부 전극과 대향해서 배치되는 상부 전극의 사이의 처리공간에 있어서 전계를 발생시키고, 해당 전계에 의해 생기는 플라즈마를 이용하여 상기 하부 전극에 탑재한 기판에 플라즈마 처리를 실시하는 기판 처리 장치로서, 상기 상부 전극에 있어서의 상기 처리공간과 반대측의 상면에 마련한 복수의 전자석을 제어하여 발생하는 자계에 의해, 상기 처리공간에 있어서의 플라즈마 밀도의 분포를 조정하는 것을 특징으로 한다.
본 발명에 따르면, 처리 공간 내에 자계를 발생시켜서, 처리공간에 있어서의 플라즈마 밀도의 분포를 균일화할 수 있고, 기판 표면에 있어서의 부 바이어스 전위를 균일화할 수 있다. 이에 따라, 기판에 있어서의 임의의 2개의 게이트 전극의 부 바이어스 전위가 대략 동등하게 되므로, 해당 2개의 게이트 전극의 사이를 흐르는 전류가 발생하지 않는다. 그 결과, 게이트 산화막을 통과하는 전하량을 억제할 수 있는 동시에, 게이트 전극에 전하가 축적되는 것을 방지할 수 있으며, 게이트 산화막의 절연 파괴를 확실하게 억제할 수 있다.
발명의 목적 및 특징은 이하와 같은 첨부 도면과 함께 주어지는 이후의 바람직한 실시형태의 설명으로부터 명백하게 된다.
도 1a 및 1b는 본 발명의 제 1 실시형태에 관한 기판 처리 장치의 구성을 개략적으로 나타내는 도면으로서, 도 1a는 기판 처리 장치의 단면도이며, 도 1b는 도 1a에 있어서의 화살표를 따라 기판 처리 장치의 상부 전극을 바라본 도면이다.
도 2는 웨이퍼의 표면에 있어서의 Vdc의 분포를 나타내는 그래프이다.
도 3은 웨이퍼에 있어서의 게이트 산화막의 파괴와 Vdc의 관계를 설명하기 위한 도면이다.
도 4a 및 4b는 각 부위의 Vdc의 사이에 차이가 생긴 경우의 파괴된 게이트 산화막의 웨이퍼면내에 있어서의 분포 상황을 나타내는 도면으로서, 도 4a는 고출력시를 나타내고, 도 4b는 저출력시를 나타내는 도면이다.
도 5a 및 5b는 도 1의 기판 처리 장치에 있어서 발생하는 전계 및 자계에 기인하는 전자의 드리프트 운동을 설명하기 위한 도면으로서, 도 5a는 도 1의 기판 처리 장치의 단면도이고, 도 5b는 도 5a에 있어서의 화살표를 따라 기판 처리 장치의 상부 전극을 바라본 도면이다.
도 6a ~ 6c는 각 전자석의 처리 공간 측의 자극과 처리공간에 있어서 발생하는 자계의 강도의 관계를 설명하기 위한 도면이다.
도 7a ~ 7c는 본 실시형태에 관한 기판 처리 장치가 실행하는 플라즈마 처리 방법을 설명하기 위한 도면으로서, 도 7a는 전계에 의해서 생기는 분포 형태를 나타내고, 도 7b는 자계에 의해서 생기는 플라즈마의 Ne의 분포 형태를 나타내며, 도 7c는 전계에 의해서 생기는 플라즈마의 Ne의 분포 형태와 자계에 의해서 생기는 플라즈마의 Ne의 분포 형태의 중첩 후의 Ne의 분포 형태를 나타내는 도면이다.
도 8a 및 8b는 본 실시형태에 관한 다른 기판 처리 장치의 구성을 개략적으로 나타내는 도면으로서, 도 8a는 기판 처리 장치의 단면도이고, 도 8b는 도 8a에 있어서의 화살표를 따라 기판 처리 장치의 상부 전극을 바라본 도면이다.
도 9a 및 9b는 본 발명의 제 2 실시형태에 관한 기판 처리 장치가 실행하는 플라즈마 처리 방법에 있어서 서셉터에 공급되는 고주파 전력의 파형을 나타내는 것으로, 도 9a는 펄스형상으로 공급하지 않는 경우의 고주파 전력의 파형을 나타내며, 도 9b는 펄스형상으로 공급하는 경우의 고주파 전력의 파형을 나타내는 도면이다.
도 10은 제 1 시험용 웨이퍼의 구성을 개략적으로 나타내는 단면도이다.
도 11a ~ 11f는 제 1 시험용 웨이퍼에 있어서의 저출력의 드라이 에칭 처리 후의 게이트 산화막의 양품률을 나타내는 도면으로서, 도 11a는 비교예 1, 도 11b는 실시예 1, 도 11c는 실시예 2, 도 11d는 비교예 2, 도 11e는 실시예 3, 도 11f는 실시예 4를 각각 나타내는 도면이다.
도 12a ~ 12c는 제 2 시험용 웨이퍼에 있어서의 포토레지스트의 에칭 레이트를 나타내는 그래프로서, 도 12a는 비교예 1과 동일한 조건에서 드라이 에칭 처리를 실시한 경우를 나타내고, 도 12b는 실시예 1과 동일한 조건에서 드라이 에칭 처리를 실시한 경우를 나타내며, 도 12c는 실시예 2와 동일한 조건에서 드라이 에칭 처리를 실시한 경우를 나타내는 도면이다.
도 13a ~ 13f는 고출력의 드라이 에칭 처리 후의 게이트 산화막의 양품률을 나타내는 도면으로서, 도 13a는 비교예 3, 도 13b는 실시예 5, 도 13c는 실시예 6, 도 13d는 비교예 4, 도 13e는 실시예 7, 도 13f는 실시예 8을 각각 나타내는 도면이다.
도 14a ~ 14c는 제 2 시험용 웨이퍼에 있어서의 포토레지스트의 에칭 레이트를 나타내는 그래프로서, 도 14a는 비교예 3과 동일한 조건에서 드라이 에칭 처리를 실시한 경우를 나타내고, 도 14b는 실시예 5와 동일한 조건에서 드라이 에칭 처리를 실시한 경우를 나타내며, 도 14c는 실시예 6과 동일한 조건에서 드라이 에칭 처리를 실시한 경우를 나타내는 도면이다.
도 15는 종래의 기판 처리 장치의 구성을 개략적으로 나타내는 단면도이다.
도 16은 웨이퍼에 대향하는 영역에 존재하는 전자 밀도(Ne)의 분포를 하부 전극에 공급되는 고주파 전력의 주파수에 따라 나타낸 그래프이다.
이하에, 본 발명의 실시형태에 대해 도면을 참조하면서 설명한다.
우선, 본 발명의 제 1 실시형태에 따른 기판 처리 장치에 대해 설명한다.
도 1a 및 1b는 본 실시형태에 따른 기판 처리 장치의 구성을 개략적으로 나타내는 도면이다. 도 1a는 기판 처리 장치의 단면도이고, 도 1b는 도 1a에 있어서의 화살표를 따라 기판 처리 장치의 상부 전극을 아래에서 바라본 도면이다. 본 기판 처리 장치는 기판으로서의 반도체 디바이스용의 웨이퍼(이하, 웨이퍼」라 함) W에 플라즈마 처리, 예를 들면, 드라이 에칭 처리를 실시한다. 또, 본 실시형태에 있어서 플라즈마 처리가 실시되는 웨이퍼 W는 도 3에 나타내는 구조를 갖고, 실리콘 베이스부(150)상에 산화막(SiO2막)(153)이 형성되고, 복수의 게이트 전국(152)이 상기 산화막(153) 상에 형성된다. 산화막(153)은 게이트 전극(152)간의 절연을 확보하는 소자 분리 영역(153a)과, 게이트 전극(152) 및 실리콘 베이스부(150)의 사이에 마련되는 게이트 산화막(153b)을 갖는다.
도 1a에 있어서, 기판 처리 장치(10)는, 예를 들면, 직경이 300㎜의 웨이퍼 W를 수용하는 원통형상의 챔버(11)를 가지며, 해당 챔버(11) 내에는 웨이퍼 W를 탑재하는 원주형상의 서셉터(12) (하부 전극)가 아래쪽에 배치되고, 해당 서셉터(12)에 대향하는 챔버(11)의 천장부는 상부 전극(13)을 구성하며, 서셉터(12) 및 상부 전극(13)은 사이에 처리 공간 S를 구성한다.
기판 처리 장치(10)에서는 도시하지 않은 배기 장치에 의해서 감압된 처리 공간 S에 있어서 플라즈마를 발생시키고, 해당 플라즈마에 의해서 서셉터(12)에 탑재된 웨이퍼 W에 플라즈마 처리를 실시한다.
챔버(11)내의 서셉터(12)에는 제 1 고주파 전원(14)이 제 1 정합기(15)를 거쳐서 접속되는 동시에 제 2 고주파 전원(16)이 제 2 정합기(17)를 거쳐서 접속되고, 제 1 고주파 전원(14)은 높은 주파수, 예를 들면, 100MHz의 고주파 전력을 서셉터(12)에 공급하고, 제 2 고주파 전원(16)은 낮은 주파수, 예를 들면, 3.2MHz의 고주파 전력을 서셉터(12)에 공급한다. 이에 따라, 서셉터(12)는 하부 전극으로서 기능한다. 또한, 제 1 정합기(15) 및 제 2 정합기(17)는 임피던스를 조정해서 고주파 전력의 서셉터(12)로의 공급 효율을 최대로 한다.
서셉터(12)의 상부 주연 근방에는 해당 서셉터(12)의 중앙부가 도면 중 위쪽을 향해 돌출되도록, 단차(段差)가 형성된다. 해당 서셉터(12)의 중앙부의 상단에는 정전 전극판을 내부에 갖는 세라믹스로 이루어지는 정전 척(도시하지 않음)이 배치되어 있다. 정전 척은 쿨롱력(coulomb force) 또는 죤슨 라벡력(Johnsen-Rahbek force)에 의해서 웨이퍼 W를 흡착 유지한다.
서셉터(12)의 상부 주연 근방에 있어서의 단차에는 정전 척에 흡착 유지된 웨이퍼 W를 둘러싸도록, 포커스 링(18)이 탑재된다. 포커스 링(18)은 규소(Si) 또는 탄화규소(SiC)로 이루어지고, 처리 공간 S에 있어서의 플라즈마의 분포역을 웨이퍼 Ｗ 위뿐만 아니라 해당 포커스 링(18) 위까지 확대시킬 수 있다. 서셉터(12)와 처리 공간 S를 사이에 두고 대향하는 챔버(11)의 천장부에는 처리 가스 도입관(19)이 접속되고, 해당 처리 가스 도입관(19)은 처리 가스를 처리 공간 S에 도입한다.
기판 처리 장치(10)에서는 처리 가스가 처리 가스 도입관(19)으로부터 처리 공간 S에 도입되고, 제 1 및 제 2 고주파 전원(14, 16)으로부터 서셉터(12)에 공급되는 고주파 전력에 의해서 처리 공간 S에 있어서 도면 중 화살표 방향, 즉 서셉터(12)로부터 상부 전극(13)을 향하는 전계 E가 발생한다. 전계 E는 도입된 처리 가스의 분자나 원자를 여기해서 플라즈마를 발생시킨다. 이 때, 플라즈마 중의 래디컬이 부유해서 웨이퍼 W로 이동하고, 플라즈마 중의 양이온은 웨이퍼 W의 표면에 생기는 부 바이어스 전위(Vdc)에 의해서 웨이퍼 W를 향해 인입되어, 해당 웨이퍼 W에 플라즈마 처리가 실시된다.
또한, 본 발명자는 기판 처리 장치(10)에 있어서 플라즈마 처리를 웨이퍼 W에 실시했을 때에 해당 웨이퍼 W의 표면에 발생하는 Vdc가 불균일하기 때문에 생기는 전류에 의해서 파괴되는 게이트 산화막의 분포를 확인한 결과, 후술하는 도 4에 나타내는 바와 같이, 서셉터(12)에 공급되는 고주파 전력의 값이 클 때(이하, 「고출력시」라 함)와, 서셉터(12)에 공급되는 고주파 전력의 값이 작을 때(이하, 「저출력시」라 함)에서는 파괴된 게이트 산화막의 분포 상황이 다른 것을 발견하였다.
파괴된 게이트 산화막의 분포 상황이 다른 것에 대하여, 발명자는 고출력시 및 저출력시에 있어서의 웨이퍼 W의 표면에 있어서의 Vdc의 분포를 측정한 후에, 이하에 설명하는 메커니즘을 추정하였다.
도 2는 웨이퍼의 표면에 있어서의 Vdc의 분포를 나타내는 그래프이다. 도 2에서는 고출력시를 「●」로 나타내고, 저출력시를 「◆」로 나타낸다.
도 2에 있어서, 고출력시에는 처리 공간 S에 있어서 생성되는 플라즈마의 양이 많아지기 때문에, 서셉터(12)에 도달하는 전자의 양도 많고, 웨이퍼 W의 표면에 있어서 명확하게 Vdc가 생긴다. 그리고, 고주파 전력의 주파수가 높은 경우에는 도 16에 나타내는 바와 같이, 전자 밀도의 분포는 웨이퍼 W의 중심 영역을 정점으로 해서 위로 볼록한 형태로 된다. 따라서, 고출력시에 있어서 Vdc의 분포는 명확하게 웨이퍼 W의 중심을 정점으로 해서 아래로 볼록한 형태로 되고, 웨이퍼 W의 주연인 웨이퍼 중심으로부터의 거리가 150㎜인 부위(이하, 「150㎜ 부위」라 함) 근방에 존재하는 게이트 전극과 웨이퍼 W의 중심 근방에 존재하는 게이트 전극의 Vdc의 차가, 150㎜ 부위 근방에 존재하는 게이트 전극과 웨이퍼 중심으로부터의 거리가 100㎜인 부위(이하, 「100㎜ 부위」라 함) 근방에 존재하는 게이트 전극의 Vdc의 차나, 150㎜ 부위 근방에 존재하는 게이트 전극과 웨이퍼 중심으로부터의 거리가 50㎜인 부위(이하, 「50㎜ 부위」라 함) 근방에 존재하는 게이트 전극의 Vdc의 차보다도 커진다.
또한, 저출력시에는 처리 공간 S에 있어서 생성되는 플라즈마의 양과 서셉터(12)에 도달하는 전자의 양도 적어지며, 그 결과, 웨이퍼 W의 표면에 생기는 Vdc의 절대값이 작아지기 때문에, 웨이퍼 W의 중심 근방에 존재하는 게이트 전극의 Vdc, 50㎜ 부위 근방에 존재하는 게이트 전극의 Vdc나 100㎜ 부위 근방에 존재하는 게이트 전극의 Vdc는 대략 동일하게 되지만, 상세하게는 도 2에 나타내는 바와 같이, 저출력시에는 150㎜ 부위 근방에 존재하는 게이트 전극에 있어서 Vdc가 가장 낮아지는 경향에 있고, 150㎜ 부위 근방에 존재하는 게이트 전극과 웨이퍼 W의 각 부위 근방에 존재하는 게이트 전극의 Vdc의 차는 명확하게 존재한다.
도 3은 웨이퍼상의 게이트 산화막의 절연 파괴와 Vdc의 관계를 설명하기 위한 도면이다.
도 3에서는 실리콘 베이스부(150)상에 복수의 게이트 산화막(153b)을 갖는 SiO2막(153)이 형성된 웨이퍼 W에 있어서, 2개의 게이트 산화막(153b1, 153b2)의 Vdc의 사이에 차이(ΔVdc)가 존재하는 경우를 모식적으로 나타내고 있다. 웨이퍼 W의 중심 근방에 존재하는 게이트 전극(152a)에 생기는 Vdc를 Q로 하고, 웨이퍼 W의 주연 근방에 존재하는 게이트 전극(152b)에 생기는 Vdc를 Q’로 한다.
불균일한 Vdc의 분포에 있어서의 웨이퍼 중심 근방과 웨이퍼 주연 근방의 Vdc의 차이로부터 Q>Q’로 된다. 즉, 처리 공간 S의 플라즈마로부터 2개의 게이트 전극(152a, 152b)의 각각에 도달하는 전자의 양(전하량) Q, Q’에 차가 생기기 때문에, 2개의 게이트 전극의 사이에 전위차가 생겨, Q와 Q’의 차 (Q-Q')에 상당하는 전류(154)가 2개의 게이트 전극(152a, 152b)의 사이에 발생하고, 전류(154)에 의해서 게이트 산화막(153b1 및 153b2)을 통과하는 전하량이 임의의 임계값을 넘으면 게이트 산화막(153b1 또는 153b2)이 손상되거나, 혹은 파괴된다.
도 4a 및 4b는 각 부위의 Vdc의 사이에 차이가 생긴 경우에 있어서의, 파괴된 게이트 산화막의 웨이퍼면내에 있어서의 분포 상황을 나타내는 도면이다. 도 4a는 고출력시를 나타내고, 도 4b는 저출력시를 나타낸다. 또, 도 4a 및 도 4b에 있어서 파괴된 게이트 산화막을 「■」로 나타낸다.
도 4a에 있어서, 고출력시에는 상술한 바와 같이，150㎜ 부위와 웨이퍼 W의 중심의 Vdc의 차가 가장 커지고, 웨이퍼 W의 중심 근방의 게이트 산화막(153b)으로 집중해서 전류(154)(도 2 참조)가 흐르기 때문에, 파괴되는 게이트 산화막(153b)은 웨이퍼 W의 중심 근방에 집중한다. 또한, 도 4b에 있어서, 저출력시에는 웨이퍼 W의 중심의 Vdc, 50㎜ 부위의 Vdc나 100㎜ 부위의 Vdc는 그다지 변하지 않고, 그 결과, 웨이퍼 W의 표면에 있어서 여러 방향으로 전류(154)가 흐르기 때문에, 파괴되는 게이트 산화막(153b)은 웨이퍼 W의 면내에 대략 균등하게 분포한다.
본 실시형태에 따른 기판 처리 장치(10)는 상술한 게이트 산화막(153b)의 손상 이나 파괴를 방지하기 위해, 상부 전극(13)의 처리 공간 S와 반대측의 상면(13a)에 있어서 대략 방사상으로 배치되는 다수의 전자석(20)을 구비한다. 각 전자석(20)은 철심으로 이루어지는 막대형상의 요크(yoke)(20a)와, 해당 요크(20a)의 측면에 두루 감기고 양단이 돌출되는 도선으로 이루어지는 코일(20b)을 갖는다. 기판 처리 장치(10)의 컨트롤러(도시하지 않음)는 전자석(20)의 코일(20b)에 흘리는 전류의 값이나 전류의 방향을 제어하여, 해당 전자석(20)의 자극이나 전자석(20)이 생성하는 전체 자속이나 자속의 방향을 임의로 변화시킬 수 있다.
기판 처리 장치(10)에서는 도 1b에 나타내는 바와 같이, 다수의 전자석(20)은 서셉터(12)에 탑재된 웨이퍼 W의 중심에 대향하는 전자석(20)으로 이루어지는 중앙부 대향군(21)과, 웨이퍼 W의 중심에 대향하는 상부 전극(13)의 중심 C(이하, 「상부 전극 중심 C」라 함)에 관해 링 형상으로 배치되고, 또한 서셉터(12)에 탑재된 웨이퍼 W의 주연 근방에 대향하는 복수의 전자석(20)으로 이루어지는 주연 영역 대향군(22)과, 상부 전극 중심 C에 대해 링 형상으로 배치되고, 또한 주연 영역 대향군(22)보다도 외측에 배치되어 서셉터(12)에 탑재된 웨이퍼 W와는 대향하지 않는 복수의 전자석(20)으로 이루어지는 외측 대향군(23)으로 나누어진다. 기판 처리 장치(10)에서는 주연 영역 대향군(22)의 각 전자석(20)에 있어서의 처리 공간 S측의 자극이 모두 동일하게 되도록 각 전자석(20)의 코일(20b)에 흘리는 전류의 방향이 제어되고, 외측 대향군(23)의 각 전자석(20)에 있어서의 처리 공간 S측의 자극이 모두 동일하게 되도록 각 전자석(20)의 코일(20b)에 흘리는 전류의 방향이 제어된다.
본 실시형태에서는 도면 중에서는 중앙부 대향군(21)이 1개의 전자석(20)으로 이루어지만, 웨이퍼 W의 중심에 대향하는 상부 전극 중심 C에 관해 링 형상으로 배치되는 복수의 전자석(20)으로 이루어져도 좋다.
또한, 도 1a 중의 화살표를 따라 기판 처리 장치(10)의 상부 전극(13)을 처리 공간 S측에서 바라본 경우, 상부 전극(13)은 투과성을 갖지 않기 때문에, 실제로는, 상부 전극(13)의 상면(13a)에 배치되는 각 전자석(20)을 볼 수는 없지만, 도면 중에서는 각 전자석(20)의 배치의 설명을 용이하게 하기 위해, 본 실시형태에서는 상부 전극(13)이 투과성을 갖는 것으로서 각 전자석(20)의 배치가 상부 전극(13)을 통해 육안 관찰 수 있는 것으로 하고 있다. 후술하는 도 5b나 도 8b에 있어서도 마찬가지이다.
도 5a 및 5b는 도 1의 기판 처리 장치에 있어서 발생하는 전계 및 자계에 기인하는 전자의 드리프트 운동을 설명하기 위한 도면으로서, 도 5a는 도 1a의 기판 처리 장치의 단면도이고, 도 5b는 도 5a에 있어서의 화살표를 따라 기판 처리 장치의 상부 전극을 아래에서 바라본 도면이다.
기판 처리 장치(10)에서는, 예를 들면, 도 5a에 나타내는 바와 같이, 중앙부 대향군(21)에 있어서의 전자석(20)의 처리 공간 S측의 자극을 N극으로 설정하고, 주연 영역 대향군(22) 및 외측 대향군(23)에 있어서의 각 전자석(20)의 처리 공간 S측의 자극을 S극으로 설정하면, 중앙부 대향군(21)으로부터 주연 영역 대향군(22)이나 외측 대향군(23)을 향해 방사상으로 자계 B가 발생한다. 이 때, 상술한 바와 같이, 처리 공간 S에는 전계 E가 발생하고 있으므로, 처리 공간 S 중의 전자는 전계 E 및 자계 B에 의해서 생기는 로렌츠의 힘(Lorentz force)을 받아 이동(drifting) 한다. 구체적으로는 도 5b에 있어서 바로 앞에서 안쪽을 향해 전계 E가 발생하고, 또한, 상부 전극 중심 C에 대하여 방사상으로 자계 B가 발생하므로, 전자는 프레밍의 왼손의 법칙에 따라, 상부 전극 중심 C를 중심으로 하는 원주의 접선 방향으로 가속도를 받아 상부 전극 중심 C를 중심으로 원형상의 전자궤적 D를 따라 선회한다. 이 때, 선회하는 전자는 처리 공간 S 중의 처리 가스의 분자나 원자와 충돌해서 플라즈마를 생성한다. 그 결과, 원형상의 전자궤적 D를 따라 원환상의 플라즈마가 발생한다.
그런데, 전계 및 자계에 의한 전자의 드리프트 운동의 속도 vgE는 하기 식 (1)로 나타난다.
vgE=E/B…(1)
상기 식 (1)에 의하면, 전계 E의 강도가 일정하다면, 자계 B의 강도(자장 강도)가 클수록 전자의 드리프트 운동의 속도는 저하한다. 전자의 드리프트 운동의 속도는 저하하면, 전자가 임의의 개소에 머무르는 시간이 길어지기 때문에, 해당 개소에 있어서 전자 밀도가 상승한다. 그 결과, 전자와 처리 가스의 분자나 원자의 충돌 기회가 증가하기 때문에, 해당 개소에 있어서 플라즈마 밀도가 상승한다. 즉, 전자석(20)에 의해서 임의의 개소의 자장 강도를 크게 하면, 해당 개소의 플라즈마 밀도를 높게 할 수 있다.
따라서, 중앙부 대향군(21), 주연 영역 대향군(22) 및 외측 대향군(23)에 있어서의 각 전자석(20)의 처리 공간 S측의 자극을 조정하는 것에 의해, 처리 공간 S에 있어서 발생하는 자계 B의 형태를 변화시켜 원하는 개소에 자장 강도가 큰 부분을 만들어내고, 해당 원하는 개소의 플라즈마 밀도를 높게 할 수 있다.
도 6a ~ 6c는 각 전자석의 처리 공간측의 자극과 처리 공간에 있어서 발생하는 자계의 강도의 관계를 설명하기 위한 도면이다.
도 6a는 중앙부 대향군(21)에 있어서의 전자석(20)의 코일(20b)에 전류를 흘리지 않아 자속을 발생시키지 않으며, 주연 영역 대향군(22)에 있어서의 각 전자석(20)의 처리 공간 S측의 자극을 S극으로 설정하고, 또한 외측 대향군(23)에 있어서의 각 전자석(20)의 처리 공간 S측의 자극을 N극으로 설정하는 경우를 나타낸다.
이 경우, 자계 B가 외측 대향군(23)에서 주연 영역 대향군(22)을 향해 발생하고, 외측 대향군(23) 및 주연 영역 대향군(22)의 사이에 있어서 자장 강도가 최대로 되기 때문에, 외측 대향군(23) 및 주연 영역 대향군(22)의 사이에 있어서 플라즈마 밀도를 높게 할 수 있다.
도 6b는 중앙부 대향군(21)에 있어서의 전자석(20)의 처리 공간 S측의 자극을 N극으로 설정하고, 주연 영역 대향군(22)에 있어서의 각 전자석(20)의 처리 공간 S측의 자극을 S극으로 설정하며, 또한 외측 대향군(23)에 있어서의 각 전자석(20)의 처리 공간 S측의 자극을 S극으로 설정하는 경우를 나타낸다.
이 경우, 자계 B가 중앙부 대향군(21)에서 주연 영역 대향군(22)이나 외측 대향군(23)을 향해 발생하고, 중앙부 대향군(21) 및 주연 영역 대향군(22)의 사이에 있어서 자계 B가 중첩되기 때문에 자장 강도가 최대로 되는 동시에, 외측 대향군(23) 및 주연 영역 대향군(22)의 사이에 있어서 자장 강도가 비교적 커지기 때문에, 중앙부 대향군(21) 및 주연 영역 대향군(22)의 사이, 및 외측 대향군(23) 및 주연 영역 대향군(22)의 사이에 있어서 플라즈마 밀도를 높게 할 수 있다. 또, 플라즈마 밀도는 자장 강도에 따라 변화하기 때문에, 외측 대향군(23) 및 주연 영역 대향군(22)의 사이에 있어서의 플라즈마 밀도보다도 중앙부 대향군(21) 및 주연 영역 대향군(22)의 사이에 있어서의 플라즈마 밀도가 높다.
도 6c는 중앙부 대향군(21)에 있어서의 전자석(20)의 처리 공간 S측의 자극을 N극으로 설정하고, 주연 영역 대향군(22)에 있어서의 각 전자석(20)의 처리 공간 S측의 자극을 N극으로 설정하며, 또한 외측 대향군(23)에 있어서의 각 전자석(20)의 처리 공간 S측의 자극을 S극으로 설정하는 경우를 나타낸다.
이 경우, 자계 B가 중앙부 대향군(21)이나 주연 영역 대향군(22)에서 외측 대향군(23)을 향해 발생하고, 외측 대향군(23) 및 주연 영역 대향군(22)의 사이에 있어서 자계 B가 중첩되기 때문에 자장 강도가 최대로 되는 동시에, 중앙부 대향군(21) 및 주연 영역 대향군(22)의 사이에 있어서 자장 강도가 비교적 커지기 때문에, 중앙부 대향군(21) 및 주연 영역 대향군(22)의 사이, 및 외측 대향군(23) 및 주연 영역 대향군(22)의 사이에 있어서 플라즈마 밀도를 높게 할 수 있다. 또, 이 경우에는 중앙부 대향군(21) 및 주연 영역 대향군(22)의 사이에 있어서의 플라즈마 밀도보다도 외측 대향군(23) 및 주연 영역 대향군(22)의 사이에 있어서의 플라즈마 밀도가 높다.
즉, 도 1a의 기판 처리 장치(10)에서는 각 전자석(20)에 흘리는 전류의 방향이나 크기를 변화시키는 것에 의해, 처리 공간 S에서 발생하는 자계 B의 강도나 분포 형태를 용이하게 제어할 수 있다.
그런데, 도 1a의 기판 처리 장치(10)에서는 100㎒의 고주파 전력이 서셉터(12)에 공급되지만, 상술한 바와 같이, 공급되는 고주파 전력의 주파수가 높고, 또한 공급되는 고주파 전력의 값이 클 때(고출력시)에는 전계 E에 의해서 생기는 플라즈마의 전자 밀도(Ne)의 분포는 중심 영역을 정점으로 해서 위로 볼록한 형태로 되고, Ne의 분포와 Vdc의 분포는 상반된 형태로 되므로, Vdc의 분포는 웨이퍼 W의 중심 근방을 정점으로 해서 아래로 볼록한 형태로 된다(도 7a 참조). 즉, 전계 E에 의해서만 플라즈마를 발생시킨 경우, 웨이퍼 W의 표면에 있어서의 Vdc의 분포는 기울고, 웨이퍼 W의 표면에 형성된 각 게이트 전극(152a, 152b)의 Vdc의 사이에 전위차가 생긴다.
본 실시형태에서는 각 전자석(20)에 흘리는 전류의 방향이나 크기를 변화시키는 것에 의해, 처리 공간 S에서 발생하는 자계 B의 강도나 분포 형태를 제어하여 처리 공간 S에 있어서의 Ne의 분포를 조정하고, 웨이퍼 W의 표면에 있어서의 Vdc를 균일화한다. 구체적으로, 도 7a에 나타내는 바와 같이, 전계 E에 의해서 생기는 플라즈마의 Ne가 중심 영역을 정점으로 해서 위로 볼록한 상태에 있을 때에는 처리 공간 S에 있어서 주연 영역의 플라즈마 밀도, 즉 Ne가 높아지도록 자계 B의 자속 밀도나 각 전자석(20)의 자극을 제어한다. 이 경우, 예를 들면, 도 6c의 경우와 같이, 중앙부 대향군(21)에 있어서의 전자석(20)의 처리 공간 S측의 자극을 N극으로 설정하고, 주연 영역 대향군(22)에 있어서의 각 전자석(20)의 처리 공간 S측의 자극을 N극으로 설정하며, 또한 외측 대향군(23)에 있어서의 각 전자석(20)의 처리 공간 S측의 자극을 S극으로 설정하여, 중심 영역의 자장 강도를 작게 하고, 주연 영역의 자장 강도를 크게 하는 것이 바람직하다. 자장 강도가 큰 개소에서는 플라즈마의 생성이 촉진되므로, 도 7b에 나타내는 바와 같이, 자계 B에 의해서 생기는 플라즈마의 Ne를 주연 영역에 있어서 높게 할 수 있다. 그 결과, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태(중심 영역에서 높은 분포 형태)와, 자계 B에 의해서 생기는 플라즈마의 Ne의 분포 형태(주연 영역에서 높은 분포 형태)가 중첩되어, 도 7c에 나타내는 바와 같은 균일화된 Ne의 분포 형태를 얻을 수 있다. 또한, Ne의 분포가 균일화되므로, 웨이퍼 W의 표면에 있어서의 Vdc도 균일화된다.
Vdc를 균일화하기 위한 자계 B에 의해서 생기는 플라즈마의 Ne의 분포는 도 6c에 나타내는 분포 형태에 한정되지 않고, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포에 있어서의 Ne의 낮은 부분을 보완하도록 동일 분포 형태이면 이용할 수 있다. 예를 들면, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태가 중심 영역을 정점으로 해서 위로 볼록한 형태인 경우, Vdc를 균일화하기 위해 이용하는 자계 B에 의해서 생기는 플라즈마의 Ne의 분포 형태는 도 6a나 도 6b에 나타내는 분포 형태라도 좋다.
또한, 전계 E에 의해서 생기는 플라즈마의 Ne가 주연 영역에서 높고 또한 중심 영역에서 낮은 경우, 자계 B에 의해서 생기는 플라즈마의 Ne의 분포 형태가 주연 영역에서 낮고 또한 중심 영역에서 높은 분포 형태로 되도록, 중앙부 대향군(21), 주연 영역 대향군(22) 및 외측 대향군(23)의 각 전자석(20)에 흘리는 전류의 방향이나 크기를 제어하면 좋다.
또한, 공급되는 고주파 전력의 주파수가 높지만 공급되는 고주파 전력의 값이 작을 때(저출력시)에 Vdc는 웨이퍼 W의 주연 근방에 있어서 가장 낮아지는 경향에 있으므로(도 2 참조), 이 경우에도, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포에 있어서의 Ne의 낮은 부분을 보완하도록 자계 B에 의해서 생기는 플라즈마의 Ne의 분포 형태를 실현하는 것에 의해, 웨이퍼 W의 표면에 있어서 Vdc를 균일화할 수 있다.
본 실시형태에 따른 기판 처리 장치에 의하면, 처리 공간 S에 있어서의 Ne의 분포를 균일화하도록 처리 공간 S에 있어서 자계 B를 발생시키므로, 처리 공간 S에 있어서의 Ne의 분포를 균일화할 수 있고, 웨이퍼 W의 표면에 있어서의 Vdc를 균일화할 수 있다. 이에 따라, 웨이퍼 W에 있어서의 임의의 2개의 게이트 전극(152a, 152b)의 Vdc가 대략 동등하게 되므로, 2개의 게이트 전극(152a, 152b)의 사이를 흐르는 전류(154)가 발생하지 않는다. 그 결과, 게이트 산화막(153b)을 통과하는 전하량 Q를 억제할 수 있는 동시에, 게이트 전극(152)에 전하가 축적되는 것을 방지할 수 있고, 게이트 산화막(153b)의 파괴를 확실하게 억제할 수 있다.
또한, 본 실시형태에 따른 기판 처리 장치에서는 Ne의 분포를 균일화할 때, 처리 공간 S의 Ne가 낮은 개소에 있어서 자계의 강도를 크게 한다. 예를 들면, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태가 중심 영역을 정점으로 해서 위로 볼록한 형태인 경우, 처리 공간 S에 있어서 중심 영역의 자계의 강도를 작게 하고, 주연 영역의 자계의 강도를 크게 하므로, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 자계 B에 의해서 생기는 플라즈마의 Ne로 보완할 수 있고, 이로써, Ne의 분포를 확실하게 균일화할 수 있다.
또한, 본 실시형태에 따른 기판 처리 장치에서는 전자석 군(중앙부 대향군(21), 주연 영역 대향군(22) 및 외측 대향군(23))마다 각 전자석(20)이 발생하는 자계 B의 자속밀도 및/또는 각 전자석(20)의 자극을 제어하므로, 각 전자석 군이 생성을 촉진하는 플라즈마에 있어서의 Ne의 양을 제어할 수 있으며, 처리 공간 S의 각 부위에 있어서, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 보완하는데 최적의 양의 Ne를 생성할 수 있다.
또, 서셉터(12)에 공급되는 고주파 전력의 주파수가 60㎒를 넘으면, 상술한 바와 같이, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포는 중심 영역을 정점으로 해서 위로 볼록한 형태로 되기 때문에, Ne의 분포를 균일화하는 본 실시형태에 따른 기판 처리 장치가 실행하는 플라즈마 처리 방법은 서셉터(12)에 공급되는 고주파 전력의 주파수가 60㎒를 넘는 경우에 바람직하게 이용할 수 있다.
또한, 본 실시형태에 따른 기판 처리 장치는 도 1a의 기판 처리 장치(10)에 한정되지 않는다.
도 8a 및 8b는 본 실시형태에 따른 다른 기판 처리 장치의 구성을 개략적으로 나타내는 도면이다. 도 8a는 기판 처리 장치의 단면도이고, 도 8b는 도 1a에 있어서의 화살표를 따라 기판 처리 장치의 상부 전극을 바라본 도면이다. 또, 도 8a의 기판 처리 장치의 구성은 도 1a의 기판 처리 장치(10)의 구성과 기본적으로 동일하므로, 이하, 동일한 구성요소에는 동일한 부호를 붙이고 그 설명을 생략한다.
도 8a에 있어서, 기판 처리 장치(24)는 상부 전극(13)의 상면(13a)에 배치되는 2종류의 다수의 전자석(25) 및 전자석(26)을 구비한다. 각 전자석(25)은 둥근 막대형상의 요크(25a)와, 해당 요크(25a)의 측면에 두루 감기는 코일(25b)을 갖고, 각 전자석(26)도, 전자석(25)과 마찬가지로, 둥근 막대형상의 요크(26a)와, 해당 요크(26a)의 측면에 두루 감기는 코일(26b)을 갖는다.
전자석(25)에 있어서, 요크(25a)는 직경이 6.5∼7.5㎜의 철심으로 이루어지고, 측면에 동선이 180∼200회 정도 감겨 코일(25b)이 구성된다. 또한, 전자석(26)에 있어서, 요크(26a)는 직경이 26∼28㎜의 철심으로 이루어지고, 측면에 동선이 1300∼1500회 정도 감겨 코일(26b)이 구성된다.
전자석(25) 및 전자석(26)에서는 코일(25b) 또는 코일(26b)에 흘리는 전류의 값이나 전류의 방향을 제어하는 것에 의해, 전자석(25) 및 전자석(26)이 발생하는 전체 자속이나 전자석(25) 및 전자석(26)의 자극을 제어할 수 있다.
일반적으로, 전자석이 발생시키는 전체 자속은 하기 식 (2)로 나타난다.
전체 자속=기자력(起磁力)/자기 저항(磁抵抗)…(2)
전체 자속은 철심인 요크의 일단으로부터 생기는 모든 자력선의 양이며, 단위는 Wb(웨버)로 나타나고, 기자력은 소위 자기 회로에 있어서 자속을 발생시키는 힘으로서, 단위는 AT(암페어 턴)로 나타난다. 기자력은 구체적으로 요크에 두루 감긴 코일의 권수와, 해당 코일에 흐르는 전류의 곱으로 나타난다. 따라서, 코일의 권수가 많아지고, 해당 코일에 흐르는 전류의 값이 클수록, 기자력은 커진다. 또한, 자기 저항은 자기 회로에 있어서 자속의 흐르기 어려움을 나타내는 지표로서, 하기 식 (3)으로 나타난다.
자기 저항=자로(磁路) 길이/(투자율(透磁率)×자로 단면적)…(3)
자로 길이는 요크의 길이이고, 투자율은 요크의 투자율이며, 자로 단면적은 요크의 단면적이다. 따라서, 요크가 길어지고, 요크의 직경이 작아질수록, 자기 저항은 커진다.
전자석(25) 및 전자석(26)에 대한 것으로서, 요크(25a) 및 요크(26a)의 길이는 동일하고, 요크(25a) 및 요크(26a)의 투자율은 동일하며, 코일(25b) 및 코일(26b)에 흐르는 전류의 값은 대략 동일 (코일(25b)에는 피크로 0.78A의 전류가 흐르고, 코일(26b)에는 피크로 0.70A의 전류가 흐름) 하지만, 코일(26b)의 권수가 코일(25b)의 권수보다도 많으므로, 전자석(26)의 기자력이 전자석(25)의 기자력보다도 크고, 요크(26)의 직경이 요크(25)의 직경보다도 크므로, 전자석(26)의 자기 저항이 전자석(25)의 자기 저항보다도 작아진다. 따라서, 전자석(26)이 발생하는 전체 자속은 전자석(25)이 발생하는 전체 자속보다도 커지고, 구체적으로, 전자석(26)이 발생하는 전체 자속은 전자석(25)이 발생하는 전체 자속의 8∼12배로 된다.
기판 처리 장치(24)에서는 도 8b에 나타내는 바와 같이, 전자석(25) 및 전자석(26)이 웨이퍼 W의 중심부에 대향하는 복수의 전자석(25)으로 이루어지는 중앙부 대향군(27)과, 해당 중앙부 대향군(27)을 둘러싸도록 배치되어 웨이퍼 W의 주연부에 대향하는 복수의 전자석(25)으로 이루어지는 주연 영역 대향군(28)과, 상부 전극 중심 C에 관해 원환상으로 배치되고, 또한 주연 영역 대향군(28)보다도 외측에 배치되어 웨이퍼 W와는 대향하지 않는 복수의 전자석(26)으로 이루어지는 외측 대향군(29)으로 나누어진다. 여기서, 복수의 전자석(25)가 웨이퍼W의 중심부 또는 주연부에 대향한다는 것은, 해당 전자석(25)이 상부전극(13)상에서, 웨이퍼W의 중심부 또는 주연부에 대응하는 위치에 배열된다는 것이며, 복수의 전자석(26)이 웨이퍼W와 대향하지 않는 다는 것은, 복수의 전자석(26)이 상부 전극(13) 상에서, 웨이퍼W의 외측에 대응하는 위치에 배열된다는 것이다. 중앙부 대향군(27) 및 주연 영역 대향군(28)에 있어서, 각 전자석(25)은 서로 등간격으로 배치되고, 또한 대략 방사상으로 배열된다.
중앙부 대향군(27)은 상부 전극 중심 C에서 그 각각의 중심까지의 거리가 74.4㎜(도 8b 중에 L1로 나타냄) 이하의 복수의 전자석(25)으로 구성되고, 주연 영역 대향군(28)은 상부 전극 중심 C에서 그 중심까지의 거리가 74.4㎜보다 크고, 또한 148.8㎜(도 8b 중에 L2로 나타냄) 이하의 복수의 전자석(25)으로 구성되며, 외측 대향군(29)은 상부 전극 중심 C에서 그 중심까지의 거리 L3이 190㎜(도 8b 중에 L3으로 나타냄)의 복수의 전자석(26)으로 구성된다. 또, 도 8a 및 도 8b에 있어서, 중앙부 대향군(27)의 각 전자석(26)을 파선으로 나타낸다.
중앙부 대향군(27) 및 주연 영역 대향군(28)의 각 군에서는 각 전자석(25)에 있어서의 처리 공간 S측의 자극이 모두 동일하게 되도록 각 전자석(25)의 코일(25b)에 흘리는 전류의 방향이 설정되고, 외측 대향군(29)에서는 각 전자석(26)에 있어서의 처리 공간 S측의 자극이 모두 동일하게 되도록 각 전자석(26)의 코일(26b)에 흘리는 전류의 방향이 설정된다.
기판 처리 장치(24)에 있어서, 예를 들면, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태가 중심 영역을 정점으로 해서 위로 볼록한 형태를 띠는 경우, 중앙부 대향군(27)에 있어서의 전자석(25)의 처리 공간 S측의 자극을 N극으로 설정하고, 주연 영역 대향군(28)에 있어서의 각 전자석(25)의 처리 공간 S측의 자극 및 외측 대향군(29)에 있어서의 각 전자석(25)의 처리 공간 S측의 자극을 S극으로 설정한다. 이 경우, 도 8a 및 도 8b에 나타내는 바와 같이, 중앙부 대향군(27)에서 주연 영역 대향군(28)이나 외측 대향군(29)을 향해 방사상으로 자계 B가 발생한다. 발생하는 자계 B로서는 상술한 바와 같이, 외측 대향군(29)에 있어서의 각 전자석(26)이 발생시키는 전체 자속이, 중앙부 대향군(27)이나 주연 영역 대향군(28)에 있어서의 각 전자석(25)이 발생시키는 전체 자속보다도 크기 때문에, 중심 영역의 자장 강도보다도 주연 영역의 자장 강도가 큰 자계 B로 되고, 대략 외측 대향군(29)의 근방, 즉 주연 영역에서 자장 강도가 최대의 자계 B로 되고, 자계 B에 의해서 생기는 플라즈마의 Ne의 분포는 주연 영역에서 높은 분포 형태를 띤다. 그 결과, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태(중심 영역에서 높은 분포 형태)와, 자계 B에 의해서 생기는 플라즈마의 Ne의 분포 형태(주연 영역에서 높은 분포 형태)가 중첩되어 균일화된 Ne의 분포 형태를 얻을 수 있고, 웨이퍼 W의 표면에 있어서의 Vdc도 균일화된다.
Vdc를 균일화하기 위한 자계 B에 의해서 생기는 플라즈마의 Ne의 분포 형태는 도 8a 및 8b에 나타내는 것에 한정되지 않고, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 보완하는 분포 형태이면, 도 1a의 기판 처리 장치(10)에 있어서의 경우와 동일하게 적용 가능하다. 단, 기판 처리 장치(24)에 있어서, 자계 B에 의해서 생기는 플라즈마의 Ne의 분포 형태를 제어하는 경우, 각 전자석(25)의 코일(25b)에 흘리는 전류를 제어하는 것에 의해, 중앙부 대향군(27) 및 주연 영역 대향군(28)의 경계 위치를 변경해서 처리 공간 S에 있어서의 자계 B의 자속의 위치를 변경하는 방법을 이용해도 좋다. 이에 따라, 자계 B에 의해서 생기는 플라즈마의 Ne의 분포 형태를 보다 더 자유롭게 제어할 수 있기 때문에, 전계 E에 의해서 생기는, 보완 가능한 플라즈마의 Ne의 분포 형태를 더욱 다양하게 할 수 있다.
또한, 각 전자석(25)의 코일(25b)에 흘리는 전류를 제어하는 것에 의해, 각 전자석(25)을 1개의 전자석 군, 혹은 3개 이상의 전자석 군으로 나누어도 좋다. 특히, 3개 이상의 전자석 군으로 나눈 경우, 처리 공간 S에 있어서 자계 B에 의해서 생기는 플라즈마의 Ne의 분포를 더욱 세세하게 제어할 수 있으므로, 전계 E에 의해서 생기는, 보완 가능한 플라즈마의 Ne의 분포 형태를 더욱 다양하게 할 수 있다.
다음에, 본 발명의 제 2 실시형태에 따른 기판 처리 장치가 실행하는 플라즈마 처리 방법에 대해 설명한다.
본 실시형태에 있어서의 플라즈마 처리 방법은 제 1 실시형태에 있어서의 플라즈마 처리 방법과 마찬가지로, 도 1a의 기판 처리 장치(10)나 도 8a의 기판 처리 장치(24)가 실행한다. 본 실시형태에 있어서의 플라즈마 처리 방법은 제 1 실시형태에 있어서의 플라즈마 처리 방법에 부가해서, 제 1 고주파 전원(14)으로부터 서셉터(12)에 고주파 전력을 펄스형상으로 공급하고, 처리 공간 S에 있어서 플라즈마 생성 상태와 플라즈마 비생성 상태를 교대로 반복한다.
도 9a 및 9b는 본 실시형태에 따른 기판 처리 장치가 실행하는 플라즈마 처리 방법에 있어서 서셉터에 공급되는 고주파 전력의 파형을 나타낸다. 도 9a는 펄스형상으로 공급하지 않는 경우의 고주파 전력의 파형을 나타내고, 9b는 펄스형상으로 공급하는 경우의 고주파 전력의 파형을 나타낸다.
본 실시형태에 있어서도, 예를 들면, 기판 처리 장치(10)에서는 각 전자석(20)이 발생하는 자계 B의 자속밀도 및/또는 각 전자석(20)의 자극을 제어하여 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 보완하도록 자계 B에 의해서 생기는 플라즈마의 Ne의 분포 형태를 실현하겠지만, 일반적으로, 서셉터(12)에 공급되는 고주파 전력의 값이 클 때(고출력시)에는 전계 E에 의해서 생기는 플라즈마가 다량으로 발생하기 때문에, Ne의 분포 형태에 있어서의 고저차의 절대값이 커지고, 자계 B에 의해서 생기는 플라즈마의 Ne만으로는 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 완전히 보완할 수 없는 경우가 있다.
이 경우, 웨이퍼 W의 표면에 있어서 Vdc는 완전히 균일화되지 않기 때문에, 웨이퍼 W에 있어서의 임의의 2개의 게이트 전극(152a, 152b)의 Vdc의 사이에 차이가 존재하여 2개의 게이트 전극(152a, 152b)의 사이를 흐르는 전류(154)가 발생하고, 해당 전류(154)에 의해서 게이트 전극(152)에는 전하가 축적된다.
본 실시형태에 따른 기판 처리 장치에서는 도 9b에 나타내는 바와 같이, 전계 E에 의해서 생기는 플라즈마가 처리 공간 S에 생기도록 서셉터(12)에 공급되는 고주파 전력을 제어하는 플라즈마 생성 기간(제 1 기간)과, 전계 E에 의해서 생기는 플라즈마를 처리 공간 S에 발생시키지 않도록 서셉터(12)에 공급되는 고주파 전력을 제어하는, 예를 들면, 고주파 전력을 공급하지 않는 플라즈마 비생성 기간(제 2 기간)을 마련하고, 플라즈마 생성 기간의 듀티비를, 예를 들면, 50%로 설정하고, 또한 플라즈마 생성 기간 및 플라즈마 비생성 기간을 소정의 주기, 예를 들면, 90㎑로 반복한다.
이에 따라, 플라즈마 생성 기간에 있어서 웨이퍼 W에 있어서의 임의의 개소의 게이트 전극(152)에 전류(154)에 의해서 전하가 축적되어도, 플라즈마 비생성 기간 중에는 전류(154)가 흐르지 않기 때문에, 축적된 전하가 주위의 SiO2막(153) 등에 분산되어 게이트 전극(152)의 전하 축적이 해소된다. 그 결과, 게이트 전극(152)에 있어서의 전하의 누적 증대를 방지해서 게이트 산화막(153b)의 파괴를 더욱 확실하게 억제할 수 있다.
또, 본 실시형태에 따른는 기판 처리 장치는 플라즈마 처리 중에 플라즈마 비생성 기간을 마련하기 때문에, 에칭 레이트가 다소 저하한다. 따라서, 자계 B에 의해서 생기는 플라즈마의 Ne만으로는 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 완전히 보완할 수 없는 경우에 한해 실행하는 것이 바람직하다. 또한, 에칭 레이트의 확보의 관점에서는 플라즈마 생성 기간은 긴 쪽이 바람직하고, 자계 B에 의해서 생기는 플라즈마의 Ne를 발생시킨 후의 Ne의 분포 형태에 있어서의 고저차의 절대값이 작으면, 플라즈마 생성 기간의 듀티비를, 예를 들면, 50%보다도 크게 하는 것이 바람직하다. 단, 본 발명의 실시형태에 있어서는 듀티비를 10%∼90%의 사이에서 설정 가능하고, 또한 플라즈마 생성 기간 및 플라즈마 비생성 기간의 반복의 주파수인 펄스 주파수는 1Hz∼1MHz의 사이에서 설정 가능하다.
이상, 본 발명에 대해, 상기 각 실시형태를 이용해서 설명했지만, 본 발명은 상기 각 실시형태에 한정되는 것은 아니다.
(실시예)
다음에, 본 발명의 실시예에 대해 설명한다.
우선, 실리콘 베이스부(150)상에 각 게이트 산화막(153b1, 153b2)을 포함하는 산화막(SiO2막)(153)이 형성되고, 상기 산화막(153)상에 복수의 게이트 전극(152a, 152b)이 형성된 제 1 시험용 웨이퍼 Wt(도 10 참조)를 복수로 준비하였다. 각 게이트 산화막(153b)의 면적 d에 대한 게이트 전극(152)의 면적 F의 비율(이하, 「안테나비」라 함)이 다른 2종류의 제 1 시험용 웨이퍼 Wt가 준비되고, 각각의 안테나비는 1M(100만)과 100K(10만)로 설정되었다.
다음에, 기판 처리 장치(24)에 의해서 각 제 1 시험용 웨이퍼 Wt에 다른 조건에서 플라즈마 처리를 실시하고, 해당 제 1 시험용 웨이퍼 Wt에 있어서의 게이트 산화막(153b)의 양품률을 측정하였다.
여기서, 본 실시예에서 에칭 처리에 공급되는 고주파 전력의 저출력은, 도 13a~13f를 참고하여 후술하는, 제 2의 시험용 웨이퍼에 대한 드라이 에칭 처리에 적용되는 고주파 전력의 고출력보다 상대적으로 낮은 출력이다.
먼저, 제 1 고주파 전원(14)으로부터 서셉터(12)에 100MHz의 고주파 전력을 저출력인 400W로 연속적(즉, 듀티비가 100%)으로 공급하고, 제 2 고주파 전원(16)으로부터 서셉터(12)에 3.2MHz의 고주파 전력을 공급하지 않고, 처리 가스로서 O2 단가스를 처리 공간 S에 도입하고, 처리 공간 S에 자계 B를 발생시키지 않고, 안테나비가 1M인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(비교예 1).
도 11a는 비교예 1에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면이고, 게이트 산화막(153b)이 파괴된 개소를 짙은 색의 「■」로 나타낸다. 또, 「■」의 짙은 색이 짙을수록, 해당 영역에서는 수많은 게이트 산화막(153b)이 파괴되어 있다. 비교예 1에서는 게이트 산화막(153b)의 파괴가 전면에 걸쳐 발생하고, 게이트 산화막(153b)의 양품률은 약 16%이었다.
다음에, 중앙부 대향군(27)에 있어서, 각 전자석(25)의 처리 공간 S측의 자극을 N극으로 설정하고 또한 각 전자석(25)의 기자력을 150AT로 하고, 주연 영역 대향군(28)에 있어서, 각 전자석(25)의 처리 공간 S측의 자극을 S극으로 설정하고 또한 각 전자석(25)의 기자력을 -25AT로 하고, 외측 대향군(29)에 있어서, 각 전자석(26)의 처리 공간 S측의 자극을 S극으로 설정하고 또한 각 전자석(26)의 기자력을 -250AT로 하고, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 보완하기 위한 자계 B를 처리 공간 S에 있어서 발생시킨 것 이외는 비교예 1과 동일한 조건에서 안테나비가 1M인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(실시예 1).
도 11b는 실시예 1에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면이고, 실시예 1에서는 게이트 산화막(153b)의 파괴가 여전히 전면에 걸쳐 관찰되었지만, 게이트 산화막(153b)의 양품률은 약 30%로 개선되었다. 다음에, 중앙부 대향군(27)에 있어서, 각 전자석(25)의 처리 공간 S측의 자극을 N극으로 설정하고 또한 각 전자석(25)의 기자력을 25AT로 하고, 주연 영역 대향군(28)에 있어서, 각 전자석(25)의 처리 공간 S측의 자극을 S극으로 설정하고 또한 각 전자석(25)의 기자력을 -25AT로 하고, 외측 대향군(29)에 있어서, 각 전자석(26)의 처리 공간 S측의 자극을 S극으로 설정하고 또한 각 전자석(26)의 기자력을 -400AT로 하고, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 보완하기 위한 자계 B를 처리 공간 S에 있어서 발생시키고, 또한, 제 1 고주파 전원(14)으로부터 서셉터(12)에 100MHz의 고주파 전력을 저출력인 800W 또한 듀티비가 50%인 펄스형상으로 공급한 것 이외는 비교예 1과 동일한 조건에서 안테나비가 1M인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(실시예 2).
도 11c는 실시예 2에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면으로서, 실시예 2에서는 게이트 산화막(153b)의 파괴가 발생하지 않고, 게이트 산화막(153b)의 양품률은 약 100%로 개선되었다.
다음에, 비교예 1과 동일한 조건에서 안테나비가 100K인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(비교예 2).
도 11d는 비교예 2에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면으로서, 비교예 1과 마찬가지로, 비교예 2에서는 게이트 산화막(153b)의 파괴가 전면에 걸쳐 발생하고, 게이트 산화막(153b)의 양품률은 약 45%이었다.
다음에, 실시예 1과 동일한 조건에서 안테나비가 100K인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(실시예 3).
도 11e는 실시예 3에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면으로서, 게이트 산화막(153b)의 양품률은 약 67%로 개선되었다.
다음에, 실시예 2와 동일한 조건에서 안테나비가 100K인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(실시예 4).
도 11f는 실시예 4에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면으로서, 실시예 4에서는 게이트 산화막(153b)의 파괴가 발생하지 않고, 게이트 산화막(153b)의 양품률은 약 100%로 개선되었다.
비교예 1 및 실시예 1의 사이에서 게이트 산화막(153b)의 양품률이 개선되고, 비교예 2 및 실시예 3의 사이에서 게이트 산화막(153b)의 양품률이 개선되었기 때문에, 저출력시에 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 보완하기 위한 자계 B를 처리 공간 S에 있어서 발생시키는 것에 의해, 웨이퍼 W의 표면에 있어서의 Vdc의 기울기가 개선되고, 각 게이트 전극(152)의 사이를 흐르는 전류(154)의 발생이 억제되는 것을 알 수 있었다.
또한, 실시예 1 및 실시예 2의 사이에서도 게이트 산화막(153b)의 양품률이 개선되고, 실시예 3 및 실시예 4의 사이에서도 게이트 산화막(153b)의 양품률이 개선되었기 때문에, 저출력시에 제 1 고주파 전원(14)으로부터 고주파 전력을 펄스형상으로 공급해서 플라즈마 비생성 기간을 소정의 주기에서 발생시키는 것에 의해서, 게이트 전극(152)에 축적된 전하가 플라즈마 비생성 기간 동안에 주위의 SiO2막(153) 등에 분산되어 게이트 전극(152)에 축적되는 전하량이 저감된 것을 알 수 있었다.
또한, 포토 레지스트가 전면에 도포된 제 2 시험용 웨이퍼를 준비하고, 각 제 2 시험용 웨이퍼에 비교예 1과 동일한 조건, 실시예 1과 동일한 조건 및 실시예 2와 동일한 조건에서 드라이 에칭 처리를 실시하여 각 제 2 시험용 웨이퍼에 있어서의 포토레지스트의 에칭 레이트를 계측하였다.
비교예 1과 동일한 조건에서 드라이 에칭 처리를 실시한 경우(도 12a 참조)에는 제 2 시험용 웨이퍼의 면내에 있어서 에칭 레이트가 균일하지 않고, 해당 웨이퍼의 중심에 있어서 에칭 레이트가 높아지지만, 실시예 1과 동일한 조건에서 드라이 에칭 처리를 실시한 경우(도 12b 참조)나 실시예 2와 동일한 조건에서 드라이 에칭 처리를 실시한 경우(도 12c 참조)에는 제 2 시험용 웨이퍼의 면내에 있어서 에칭 레이트의 불균일이 대략 개선되는 것이 확인되었다. 에칭 레이트의 분포 형태는 제 2 시험용 웨이퍼상의 플라즈마의 분포 형태를 반영하므로, 도 12a, 12b 및 12c의 비교로부터, 저출력시에는 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 보완하기 위한 자계 B를 처리 공간 S에 있어서 발생시키는 것에 의해서 제 2 시험용 웨이퍼상의 플라즈마의 분포가 개선되는 것, 즉, 제 2 시험용 웨이퍼의 표면에 있어서의 Vdc의 기울기가 개선되는 것이 확인 되었다.
다음에, 제 1 고주파 전원(14)으로부터 서셉터(12)에 100㎒의 고주파 전력을 고출력인 1200W로 연속적으로 공급한 것 이외는 비교예 1과 동일한 조건에서 안테나비가 1M인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(비교예 3).
도 13a는 비교예 3에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면으로서, 비교예 3에서는 게이트 산화막(153b)의 양품률은 약 8%이었다.
다음에, 제 1 고주파 전원(14)으로부터 서셉터(12)에 100㎒의 고주파 전력을 고출력인 1200W로 연속적으로 공급한 것 이외는 실시예 1과 동일한 조건에서 안테나비가 1M인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(실시예 5).
도 13b는 실시예 5에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면으로서, 실시예 5에서는 게이트 산화막(153b)의 양품률은 약 12%로 개선되었다.
다음에, 제 1 고주파 전원(14)으로부터 서셉터(12)에 100㎒의 고주파 전력을 고출력인 2400W 또한 듀티비가 50%의 펄스형상으로 공급하고, 그 밖의 조건은 실시예 5와 동일하게 해서 안테나비가 1M인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(실시예 6).
도 13c는 실시예 6에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면으로서, 실시예 6에서는 게이트 산화막(153b)의 양품률은 약 54%로 개선되었다.
다음에, 비교예 3과 동일한 조건에서 안테나비가 100K인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(비교예 4).
도 13d는 비교예 4에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면으로서, 비교예 4에서는 게이트 산화막(153b)의 파괴가 제 1 시험용 웨이퍼 Wt의 중심에 집중해서 발생하고, 게이트 산화막(153b)의 양품률은 약 67%이었다.
다음에, 실시예 5와 동일한 조건에서 안테나비가 100K인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(실시예 7).
도 13e는 실시예 7에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면으로서, 실시예 7에서는 게이트 산화막(153b)의 양품률은 약 94%로 개선되었다.
다음에, 실시예 6과 동일한 조건에서 안테나비가 100K인 제 1 시험용 웨이퍼 Wt에 10초간에 걸쳐 드라이 에칭 처리를 실시하였다(실시예 8).
도 13f는 실시예 8에 있어서의 드라이 에칭 처리 후의 게이트 산화막(153b)의 양품률을 나타내는 도면으로서, 실시예 8에서는 게이트 산화막(153b)의 양품률은 약 87%로 개선되었다.
비교예 3 및 실시예 5의 사이에서 게이트 산화막(153b)의 양품률이 개선되고, 비교예 4 및 실시예 7의 사이에서 게이트 산화막(153b)의 양품률이 개선되었기 때문에, 고출력시에도, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 보완하기 위한 자계 B를 처리 공간 S에 있어서 발생시키는 것에 의해, 웨이퍼 W의 표면에 있어서의 Vdc의 기울기가 개선되고, 각 게이트 전극(152)의 사이를 흐르는 전류(154)의 발생이 억제된 것을 알 수 있었다.
또한, 실시예 5 및 실시예 6의 사이에서도 게이트 산화막(153b)의 양품률이 개선되었기 때문에, 고출력시에도, 제 1 고주파 전원(14)으로부터 고주파 전력을 펄스형상으로 공급해서 플라즈마 비생성 기간을 소정의 주기에서 발생시키는 것에 의해, 게이트 전극(152)에 축적된 전하가 플라즈마 비생성 기간 중에 주위의 SiO2막(153) 등에 분산되어 게이트 전극(152)에 축적되는 전하량이 저감되는 것을 알 수 있었다. 또, 실시예 7 및 실시예 8의 사이에서는 게이트 산화막(153b)의 양품률이 개선되지 않았지만, 이것은 고주파 전력이 고출력으로 공급되어 플라즈마가 과잉으로 발생하여, 각 게이트 전극(152a, 152b)에 축적된 전하가 증가하고, 플라즈마 비생성 기간 중에 축적된 전하를 전부 분산시킬 수 없었던 것에 기인하는 오차라고 생각되었다.
또한, 포토레지스트가 전면에 도포된 제 2 시험용 웨이퍼를 준비하고, 각 제 2 시험용 웨이퍼에 비교예 3과 동일한 조건, 실시예 5와 동일한 조건 및 실시예 6과 동일한 조건에서 드라이 에칭 처리를 실시하여 각 제 2 시험용 웨이퍼에 있어서의 포토레지스트의 에칭 레이트를 계측하였다.
비교예 3과 동일한 조건에서 드라이 에칭 처리를 실시한 경우(도 14a 참조)에는 제 2 시험용 웨이퍼의 면내에 있어서 에칭 레이트가 균일하지 않고, 해당 웨이퍼의 중심에 있어서 에칭 레이트가 높아지지만, 실시예 5와 동일한 조건에서 드라이 에칭 처리를 실시한 경우(도 14b 참조)나 실시예 6과 동일한 조건에서 드라이 에칭 처리를 실시한 경우(도 14c 참조)에는 제 2 시험용 웨이퍼의 면내에 있어서 에칭 레이트의 불균일이 개선되는 것이 확인되었다. 도 14a, 14b 및 14c의 비교로부터, 고출력시에도, 전계 E에 의해서 생기는 플라즈마의 Ne의 분포 형태에 있어서의 Ne의 낮은 부분을 보완하기 위한 자계 B를 처리 공간 S에 있어서 발생시키는 것에 의해서 제 2 시험용 웨이퍼상의 플라즈마의 분포가 개선된 것, 즉, 제 2 시험용 웨이퍼의 표면에 있어서의 Vdc의 기울기가 개선되는 것이 확인 되었다.
이상, 본 발명의 바람직한 실시형태가 설명되었지만, 본 발명은 이들 특정의 실시형태에 한정되지 않고, 후속하는 청구범위의 범주로부터 벗어나지 않고 다양한 변경 및 변형이 이루어질 수 있으며, 그것도 본 발명의 범주 내에 속한다 할 것이다.

Claims (7)

  1. 고주파 전력이 공급되는 하부 전극과, 해당 하부 전극과 대향해서 배치되는 상부 전극의 사이의 처리 공간에 있어서 전계를 발생시키고, 해당 전계에 의해 생기는 플라즈마를 이용해서 상기 하부 전극에 탑재한 기판에 플라즈마 처리를 실시하는 기판 처리 장치로서,
    상기 상부 전극에 있어서의 상기 처리 공간과 반대측의 상면에 마련한 복수의 전자석을 제어하여 발생하는 자계에 의해, 상기 처리 공간에 있어서의 플라즈마 밀도의 분포를 조정하는 것을 특징으로 하는
    기판 처리 장치.
  2. 제 1 항에 있어서,
    상기 플라즈마 밀도의 분포를 조정할 때에, 상기 플라즈마 밀도가 낮은 영역에서는 자계의 강도를 크게 하는 것을 특징으로 하는 기판 처리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 하부 전극에 공급되는 고주파 전력의 주파수가 60MHz 이상인 것을 특징으로 하는 기판 처리 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 밀도의 분포를 조정할 때에, 상기 처리 공간에 있어서 상기 기판의 중심에 대향하는 영역의 자계의 강도를 작게 하고, 상기 기판의 주연에 대향하는 영역의 자계의 강도를 크게 하는 것을 특징으로 하는 기판 처리 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 전자석은 복수의 전자석 군으로 나누어지고,
    상기 전자석 군 별로, 각각의 상기 전자석이 발생시키는 자계의 강도와 상기 전자석의 자극 중 적어도 어느 하나를 제어하는 것을 특징으로 하는 기판 처리 장치.
  6. 제 5 항에 있어서,
    상기 전자석 군 각각에 있어서, 상기 전자석 각각의 상기 처리 공간측의 자극은 동일한 것을 특징으로 하는 기판 처리 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 밀도의 분포를 조정할 때에, 상기 전계에 의해서 플라즈마가 발생하도록 상기 하부 전극에 공급되는 고주파 전력을 제어하는 제 1 기간과, 상기 전계에 의해서 플라즈마를 발생시키지 않도록 상기 하부 전극에 공급되는 고주파 전력을 제어하는 제 2 기간을 반복하는 것을 특징으로 하는 기판 처리 장치.
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