KR20130076888A - 디스플레이 패널의 게이트 구동 회로 및 이를 갖는 디스플레이 스크린 - Google Patents

디스플레이 패널의 게이트 구동 회로 및 이를 갖는 디스플레이 스크린 Download PDF

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Abstract

디스플레이 패널의 게이트 구동 회로 및 디스플레이 스크린은 게이트 신호를 더욱 용이하게 어드레싱하도록 구성되고 이것은 리던던시 디코딩 회로를 회피할 수 있고, 더 작은 회로 면적을 점유할 수 있고, 어드레싱 속도를 향상시킬 수 있다. 디스플레이 패널의 게이트 구동 회로는 디스플레이 패널에 배열된 게이트 라인들을 구동하도록 구성된다. 디스플레이 패널의 게이트 구동 회로는 시프트 레지스터 및 다중의 게이트 인에이블 유닛들을 포함하고, 시프트 레지스터는 시프트 레지스터 유닛들의 적어도 2개의 스테이지들을 포함하고, 각 시프트 레지스터 유닛의 게이트 신호 출력 단자는 게이트 인에이블 유닛들 중 하나의 입력 단자와 연결되고, 게이트 인에이블 유닛의 출력 단자는 하나의 게이트 라인과 연결되고, 게이트 인에이블 유닛은 인에이블 신호 입력 단자를 더 포함하고, 게이트 인에이블 유닛은 인에이블 신호 입력 단자에 수신된 인에이블 신호에 의해, 시프트 레지스터 유닛의 게이트 신호 출력 단자로부터 출력된 게이트 신호를 게이트 라인으로 전송할지를 제어한다.

Description

디스플레이 패널의 게이트 구동 회로 및 이를 갖는 디스플레이 스크린{GATE DRIVING CIRCUIT OF DISPLAY PANEL AND DISPLAY SCREEN WITH THE SAME}
본 출원은 참조로 그 전체가 여기에 통합되는 2011년 11월 22일에 “GATE DRIVING CIRCUIT OF DISPLAY PANEL AND DISPLAY SCREEN WITH THE SAME”이란 명칭으로 특허청에 출원된 중국 특허 출원 제 201110373342.4 호에 대한 우선권을 주장한다.
본 발명은 액정 디스플레이(LCD) 디바이스의 기술 분야에 관한 것으로, 특히, 디스플레이 패널의 게이트 구동 회로 및 이를 갖는 디스플레이 스크린에 관한 것이다.
LCD 디스플레이의 발달로, 종래의 게이트 배선 방식은 점점 더 높아지는 스크린 해상도의 요건을 충족시키는 것이 어렵다. 게이트-인-패널(gate-in-panel; GIP) 기법이 산업에 수반된다.
도 1은 종래 기술에서의 GIP 회로의 게이트 배선 방식을 도시하고, 여기서, 반복가능한 유닛들(즉, Un, Un+1, Un+2, Un+3 등과 같은 도면에 도시된 유닛들) 및 몇몇 주변 배선들이 GIP 회로에 의해 사용될 수 있다. 이러한 방식으로, 주변부의 일부 공간들이 세이빙될 수 있고, 더 경량이고 더 얇은 스크린이 개발될 수 있다.
그러나, GIP 회로의 어드레싱(addressing)-구동은, 몇몇 주변 배선들이 GIP 회로의 구조로부터 생략되었기 때문에 어렵다. 특히, 비정질 실리콘 게이트(ASG) 회로에서, 양호한 성능을 갖는 어드레싱 회로를 제조하는 것은 어렵다.
불량한 보유력으로 인해, 통상의 LCD는 디스플레이를 유지하기 위해 전체 스크린에 대해 지속적으로 리프레시되어야 하고, 따라서, 특정한 영역에 대해 어드레싱 및 리프레싱을 수행할 요구가 존재하지 않는다. 그러나, 쌍안정 기술의 개발로, 어드레싱-구동에 대한 요구가 전자북(Ebook), MIP(Memory In Pixel) 등에서 증가하고 있다. 스크린의 특정한 동적 영역을 리프레싱함으로써, 전력 소모가 감소될 수 있고 리프레싱 레이트가 개선될 수 있다.
종래 기술에서, 대부분의 어드레싱 방식들에서는, 선택적 신호 출력이 도 2에 도시된 바와 같이 어드레스 라인들을 디코딩함으로써 달성될 수 있다. 사실, 어드레싱 회로는 디코더이다. 즉, 디코더는 0 또는 1의 독립값으로 어드레스 라인들 각각을 통해 게이트 신호를 출력하고, 게이트 신호를 송신하는 단지 하나의 출력만이 선택된다.
따라서, 종래 기술에서는, 게이트 라인들을 어드레싱하기 위해, 어드레스 라인의 배선 공간 및 벌키(bulky) 디코딩 회로를 증가시키는 것이 요구된다. 예로서 통상의 WVGA를 취하면, 추가의 10개의 어드레스 라인들이 800개의 게이트 라인들의 어드레싱을 위해 요구되고, 적어도 10개의 PMOS 또는 NMOS가 각 게이트 라인에 대한 게이팅을 수행하기 위해 요구된다. 또한, 이러한 디코딩 회로를 달성하기 위한 비정질 실리콘 재료에 대해 적합한 구현 방식이 종래 기술에는 없다. ASG 회로, 즉, 통상의 비정질 실리콘 회로는 PMOS로 적합하지 않고, 불량한 회로 성능을 갖는다. 따라서, 디코딩을 달성하는 것이 매우 어렵다.
본 발명의 실시예는 게이트 신호를 더욱 용이하게 어드레싱하도록 구성된 디스플레이 패널의 게이트 구동 회로를 제공하고, 이것은 리던던시 디코딩 회로를 회피할 수 있고, 더 작은 회로 면적을 점유할 수 있고, 비용을 절약할 수 있으며, 어드레싱 속도를 향상시킬 수 있다.
본 발명의 실시예는 디스플레이 패널에 배열된 게이트 라인들을 구동하도록 구성된 디스플레이 패널의 게이트 구동 회로 및 디스플레이 스크린을 제공한다. 디스플레이 패널의 게이트 구동 회로는 시프트 레지스터 및 다중의 게이트 인에이블 유닛들을 포함하고, 시프트 레지스터는 시프트 레지스터 유닛들의 적어도 2개의 스테이지들을 포함하고, 각 시프트 레지스터 유닛의 게이트 신호 출력 단자는 하나의 게이트 인에이블 유닛의 입력 단자와 연결되고, 게이트 인에이블 유닛의 출력 단자는 하나의 게이트 라인과 연결되고, 게이트 인에이블 유닛은 인에이블 신호 입력 단자를 더 포함하고, 게이트 인에이블 유닛은 인에이블 신호 입력 단자에 수신된 인에이블 신호에 의해, 시프트 레지스터 유닛의 게이트 신호 출력 단자로부터 출력된 게이트 신호를 게이트 라인으로 전송할지를 제어한다.
본 발명의 실시예는 상술한 디스플레이 패널의 게이트 구동 회로를 갖는 디스플레이 스크린을 제공한다.
본 발명의 실시예에 의해 제공된 디스플레이 패널의 게이트 구동 신호로, 게이트 신호를 더욱 용이하게 어드레싱할 수 있는 GIP 회로가 리던던시 디코딩 회로를 회피하고, 더 작은 회로 면적을 점유하고, 비용을 절약하며, 어드레싱 속도를 향상시키도록 달성된다. 즉, 이것은 비정질 실리콘 재료에 대해 매우 적합하다.
도 1은 종래 기술에서의 GIP 회로의 구조적인 개략도이다.
도 2는 종래 기술에서의 어드레싱 회로의 구조적인 개략도이다.
도 3은 본 발명의 실시예에 따른 GIP 회로의 구조적인 개략도이다.
도 4는 본 발명의 실시예에 따른 GIP 회로의 구조적인 개략도이다.
도 5는 본 발명의 실시예에 따른 집적 회로의 구조적인 개략도이다.
도 6은 본 발명의 실시예에 따른 GIP 회로에서의 시프트 레지스터 유닛의 개략도이다.
도 7은 본 발명의 실시예에 따른 GIP 회로에 의해 전송된 타이밍 파형들을 예시하는 개략도이다.
도 8은 본 발명의 제 1 실시예에 의해 제공된 시프트 레지스터 유닛 및 게이트 인에이블 유닛을 포함하는 디바이스의 구조적인 개략도이다.
도 9는 본 발명의 실시예에 따른 비주사(non-scan) 영역의 결정을 예시하는 개략도이다.
도 10은 본 발명의 실시예에 따른 GIP 회로가 게이트 신호 어드레싱을 수행할 때 상이한 주파수들을 갖는 클록 신호 및 인에이블 신호를 예시하는 개략도이다.
도 11은 본 발명의 제 2 실시예에 의해 제공된 시프트 레지스터 유닛 및 게이트 인에이블 유닛의 구조적인 개략도이다.
도 12는 본 발명의 실시예에 의해 제공된 비교 회로의 구조적인 개략도이다.
도 13은 본 발명의 실시예에 의해 제공된 게이팅 회로의 구조적인 개략도이다.
본 발명의 실시예는 리던던시 디코딩 회로를 회피하고, 더 작은 회로 면적을 점유하고, 비용을 절약하며, 어드레싱 속도를 향상시키도록, 게이트 신호를 더욱 용이하게 어드레싱하기 위해 구성된 디스플레이 패널의 게이트 구동 회로 및 디스플레이 스크린을 제공한다.
본 발명의 실시예에서, 게이트 어드레싱은 주로, GIP 주변 회로들을 추가함으로써 달성된다. 따라서, 본 발명의 실시예는 특정한 GIP 회로 또는 GIP 회로 구조에 제한되지 않는다.
본 발명의 실시예에 의해 제공된 기술적 솔루션이 첨부한 도면들을 참조하여 이하 예시된다.
도 3에 도시되어 있는 바와 같이, 도 3은 본 발명의 실시예에 따른 디스플레이 패널에 배열된 게이트 라인들을 구동시키도록 구성된 디스플레이 패널의 게이트 구동 회로를 도시한다. 디스플레이 패널의 게이트 구동 회로는 시프트 레지스터 및 게이트 인에이블 유닛들을 포함하고, 여기서, 시프트 레지스터는 캐스케이드형 시프트 레지스터 유닛, 즉, Un, Un+1, Un+2, Un+3 등과 같은 도 3에 도시된 유닛들을 포함하고, 시프트 레지스터 유닛 각각은 대응하는 게이트 인에이블 유닛과 연결되고, 게이트 인에이블 유닛들은 도 3에 도시된 게이트 EN 회로(게이트 인에이블 회로)를 형성한다.
시프트 레지스터는 적어도 2개의 캐스케이드형 시프트 레지스터 유닛들을 포함한다. 도 4를 참조하면, 각 시프트 레지스터 유닛의 게이트 신호 출력 단자는 하나의 게이트 인에이블 유닛의 입력 단자와 연결되고, 게이트 인에이블 유닛의 출력 단자는 게이트 라인과 연결된다. 게이트 인에이블 유닛은 또한 인에이블 신호 입력 단자를 갖는다. 게이트 인에이블 유닛은, 인에이블 신호 입력 단자에 수신된 인에이블 신호에 의해, 시프트 레지스터 유닛의 게이트 신호 출력 단자로부터 출력된 게이트 신호를 게이트 라인에 전송할지를 제어한다.
바람직하게는, 도 4에 도시되어 있는 바와 같이, 디스플레이 패널의 게이트 구동 회로는 인에이블 신호를 게이트 인에이블 유닛에 제공하는 집적 회로(IC)를 더 포함한다.
바람직하게는, 도 5에 도시되어 있는 바와 같이, 집적 회로(IC)는 디스플레이 패널상에 디스플레이될 이미지들의 인접한 프레임들의 동일한 로우(row)에서 모든 픽셀 포인트들의 이미지 정보를 비교하고 비교 결과를 인에이블 신호로서 게이트 인에이블 유닛의 인에이블 신호 입력 단자에 출력하도록 구성된 비교 회로를 포함한다.
바람직하게는, 이미지의 인접한 프레임들의 동일한 로우에서의 모든 픽셀 포인트들의 이미지 정보가 동일하면, 시프트 레지스터 유닛의 게이트 신호 출력 단자로부터 출력된 게이트 신호는 인에이블 신호에 따라 게이트 라인으로 전송되지 않고, 즉, 이러한 로우의 이미지 데이터는 리프레시되지 않는다. 이미지의 인접한 프레임들의 동일한 로우에서의 적어도 하나의 픽셀 포인트의 이미지 정보가 상이하면, 시프트 레지스터 유닛의 게이트 신호 출력 단자로부터 출력된 게이트 신호는 인에이블 신호에 따라 게이트 라인으로 전송되고, 즉, 이러한 로우의 이미지 데이터는 리프레시된다.
바람직하게는, 도 5에 도시되어 있는 바와 같이, 집적 회로(IC)는,
클록 신호를 시프트 레지스터 유닛의 각 스테이지에 공급하는 게이팅 회로;
리셋 신호(RESET)를 시프트 레지스터 유닛들의 각 스테이지에 공급하는 리셋 회로; 및
제 1 트리거 신호(STV1)를 시프트 레지스터 유닛의 제 1 스테이지에 공급하는 제 1 트리거 회로를 더 포함하고, 여기서, 제 1 트리거 신호는 시프트 레지스터 유닛의 제 1 스테이지의 동작을 트리거하도록 구성된다.
바람직하게는, 게이팅 회로는 비교 회로의 비교 결과에 따라 상이한 클록 신호들을 시프트 레지스터 유닛들의 각각의 스테이지들에 공급한다.
또한, 도 5에서, 시프트 레지스터 유닛들의 각 스테이지는 리셋 신호(RESET)를 갖고, 이것은 단지 바람직한 실시예이고 본 발명을 제한하지 않는다. 예를 들어, 시프트 레지스터의 현재의 스테이지는 시프트 레지스터의 다음 스테이지의 출력에 의해 리셋될 수 있다. 도 5에는 CK 및 CKB 양자가 존재하고, 이것은 또한 단지 바람직한 실시예이며 본 발명을 제한하지 않는다. 예를 들어, CK 및 CKB는 단독으로 나타날 수 있다.
일례로서 시프트 레지스터 유닛의 (N+1)번째 스테이지를 취하면, 입력 및 출력 신호들이 도 6에 도시되어 있다. 시프트 레지스터 유닛의 n번째 스테이지로부터 수신된 신호(Gn)가 시프트 레지스터 유닛의 (n+1)번째 스테이지의 동작을 트리거한다. CK 및 CKB는 클록 신호들이고, RESET은 리셋 신호이며, CK, CKB 및 RESET은 모두 집적 회로(IC)로부터 공급된다. 시프트 레지스터 유닛의 (n+1)번째 스테이지로부터 출력된 신호는 시프트 레지스터 유닛의 (n+2)번째 스테이지의 동작을 트리거하는 Gn+1이고, 신호는 필요한 경우에 대응하는 주사 라인들에 전송된다.
시프트 레지스터 유닛의 제 1 스테이지는 집적 회로(IC)로부터 공급된 제 1 트리거 신호(STV1)에 의해 트리거된다.
바람직하게는, 이미지의 인접한 프레임들의 동일한 로우에서의 모든 픽셀 포인트들의 이미지 정보가 동일하면, 게이팅 회로는 제 1 클록 신호(CK1, CKB1)를 시프트 레지스터 유닛들의 스테이지들 각각에 공급한다. 이미지의 인접한 프레임들의 동일한 로우에서의 적어도 하나의 픽셀 포인트들의 이미지 정보가 동일하면, 게이팅 회로는 제 2 클록 신호(CK2, CKB2)를 시프트 레지스터 유닛들의 스테이지들 각각에 공급한다. 제 1 클록 신호의 주파수는 제 2 클록 신호의 주파수 보다 높고, 즉, CK1의 주파수는 CK2의 주파수 보다 높고, CKB1의 주파수는 CKB2의 주파수 보다 높다.
GIP 회로의 원리는, 집적 회로(IC)에 의해 생성된 파형 신호가 논리 신호 라인들을 사용함으로써 전송되고, 그 후, 게이트 신호들이 스테이지 마다 트리거링을 수행하기 위해 시프트 레지스터 유닛(반복가능 유닛들로 또한 칭함)에서 생성되어 출력된다. 도 7에 도시되어 있는 바와 같이, n번째 시프트 레지스터 유닛에 의해 생성된 게이트 신호(Gn)는 시프트 레지스터 유닛의 (n+1)번째 스테이지를 트리거하여, 시프트 레지스터 유닛의 (n+1)번째 스테이지는 게이트 신호(Gn+1)를 생성한다. 일반적으로, 게이트의 주사 속도에 영향을 미치는 2개의 요인들: 디바이스의 속도 및 제어 신호의 주파수가 있다.
따라서, 본 발명의 실시예에서, 게이트의 주사 속도는 클록 신호의 주파수를 변경시킴으로써 디바이스의 허용가능 범위내에서 변경될 수 있고, 여기서, 클록 신호는 좁은 의미로는 클록 신호에 제한되지 않는 도 7에 도시된 클록 신호들(CK 또는 CKB)과 같은, 넓은 의미로 다양한 파형들을 갖는 입력 신호들을 지칭한다.
바람직하게는, 도 8에 도시되어 있는 바와 같이, 각 시프트 레지스터 유닛과 연결된 게이트 인에이블 유닛은 2개의 N-형 박막 전계 효과 트랜지스터(TFT)들을 포함한다.
시프트 레지스터 유닛의 게이트 신호 출력 단자는 제 1 TFT의 소스와 연결되고, 제 1 TFT의 드레인은 제 2 TFT의 소스와 연결되며 게이트 인에이블 유닛의 출력 단자로서 사용되고, 제 1 TFT의 게이트에는 집적 회로(IC)로부터 인에이블 신호(EN)가 공급되고, 제 2 TFT의 게이트에는 집적 회로(IC)로부터 리버스 인에이블 신호(ENB)가 공급되고, 제 2 TFT의 드레인에는 집적 회로(IC)로부터 게이트 저레벨 전압 신호(VGL)가 공급된다.
바람직하게는, 집적 회로(IC)로부터 제 1 TFT의 게이트에 출력된 인에이블 신호(EN)가 고레벨 신호이고, 집적 회로(IC)로부터 제 2 TFT의 게이트에 출력된 리버스 인에이블 신호(ENB)가 저레벨 신호인 경우에, 제 1 TFT는 온이고, 제 2 TFT는 오프이고, 제 1 TFT의 드레인은 게이트 인에이블 유닛의 출력 단자로부터 출력되는 게이트 신호를 출력한다.
집적 회로(IC)로부터 제 1 TFT의 게이트에 출력된 인에이블 신호(EN)가 저레벨 신호이고, 집적 회로(IC)로부터 제 2 TFT의 게이트에 출력된 리버스 인에이블 신호(ENB)가 고레벨 신호인 경우에, 제 1 TFT는 오프이고, 제 2 TFT는 온이고, 집적 회로(IC)는 게이트 인에이블 유닛의 출력 단자로부터 출력되는 VGL 신호를 제 2 TFT의 드레인에 출력한다.
EN 및 ENB의 제어 원리는 다음과 같다.
IC로부터 공급된 EN 및 ENB는 통상의 디지털 신호들이다. EN이 하이이고 ENB가 로우일 때, EN에 의해 제어된 TFT 튜브는 온이고, ENB에 의해 제어된 TFT 튜브는 오프이며, 게이트 라인상에 출력이 존재한다. EN이 로우이고 ENB가 하이일 때, EN에 의해 제어된 TFT 튜브는 오프이고, ENB에 의해 제어된 TFT 튜브는 온이서, 게이트는 VGL에 락되고(게이트는 저레벨 전압을 갖는다), 즉, 게이트 라인상에 출력이 없다.
본 발명의 실시예에서, 클록 신호의 주파수를 상승시킴으로써, 주사될 필요가 없는 이미지 영역이 게이트 인에이블 유닛들에 입력된 인에이블 신호에 기초하여 더 빠른 속도에서 스킵될 수 있고, 그 후, 클록 신호의 주파수를 감소시킴으로써, 이미지의 특정 영역이 게이트 인에이블 유닛에 입력된 인에이블 신호에 기초하여 주사되어서, 어드레싱-주사의 목적을 달성한다.
도 9에 도시되어 있는 바와 같이, 디스플레이의 리프레싱의 프로세스 이전에, 2개의 이미지들(즉, 현재 디스플레이된 이미지 및 리프레싱 이미지)가 스킵될 필요가 있는 이미지 영역의 로우들의 수를 획득하기 위해 비교될 수 있고, 즉, 로우들(G3 내지 Gn-1)은 이미지의 비주사 영역이다.
도 10을 참조하면, 로우들(G1 및 G2)의 주사 동안, 클록 신호들(CK 및 CKB)의 주파수들은 로우이고, G2의 주사 이후 및 주사되고 디스플레이될 필요가 있는 이미지 영역의 주사 이전에, CK 및 CKB의 주파수는 상승되고, 인에이블 신호(EN)는 로우로 설정되며, 인에이블 신호(ENB)는 하이로 설정되어서, 게이트 라인들은 빠르게 주사된다(도면에서 스킵 프로세스). 이러한 프로세스에서, EN 신호 및 ENB 신호로 인해 게이트 라인들상에는 출력이 없다. 프로세스가 게이트의 n번째 로우와 같은 이미지의 특정한 주사 위치로 진행할 때, CK 및 CKB 신호들의 주파수들은 복구되고, 인에이블 신호(EN)는 하이로 설정되고, 인에이블 신호(ENB)는 로우로 설정되어서, 이미지의 특정한 영역을 리프레싱한다.
상기 게이트 인에이블 유닛의 구조는 비정질 실리콘 박막 전계 효과 트랜지스터(a-Si TFT)용이다. 다른 구조가 저온 폴리-실리콘 박막 전계 효과 트랜지스터(LTPS-TFT)의 프로세스를 위해 제공될 수 있다. 도 11에 도시되어 있는 바와 같이, LTPS가 양호한 성능을 갖는 P형 박막 전계 효과 트랜지스터(TFT)를 제공할 수 있기 때문에, 신호들(EN 및 ENB)은 균일한 인에이블 신호(EN)로 조합될 수 있다. P형 박막 전계 효과 트랜지스터(TFT)(즉, 도 11에 도시된 T1) 및 N형 박막 전계 효과 트랜지스터(TFT)(즉, 도 11에 도시된 T2)는 공통 CMOS 구조를 형성한다. 동작 원리는 다음과 같고, EN이 하이이고, T1이 온이고, T2가 오프일 때, 시프트 레지스터 유닛(Un)에 의해 출력된 게이트 신호(Gn)는 T1을 통해 게이트 라인으로 출력된다. 반대로, EN이 로우이고, T1이 오프이고, T2가 온일 때, 게이트 라인은 T2를 통해 VGL 신호에 락되고, 즉, 게이트 라인상에 출력은 없다. 게이트 라인이 VGL 레벨에서 락될 때 시프트 레지스터 유닛의 다음의 스테이지에 대한 Gn의 신호 전송에 영향은 없다는 것을 도 11에서 확인할 수 있다.
따라서, 바람직하게는, 각 시프트 레지스터 유닛과 연결된 게이트 인에이블 유닛은 P형 박막 전계 효과 트랜지스터(TFT) 및 N형 박막 전계 효과 트랜지스터(TFT)를 포함하고, P형 박막 전계 효과 트랜지스터(TFT)의 소스는 시프트 레지스터 유닛의 게이트 신호 출력 단자와 연결되고, P형 박막 전계 효과 트랜지스터(TFT)의 드레인은 N형 박막 전계 효과 트랜지스터(TFT)의 드레인과 연결되고 게이트 인에이블 유닛의 출력 단자로서 사용되고, P형 박막 전계 효과 트랜지스터(TFT)의 게이트 및 N형 박막 전계 효과 트랜지스터(TFT)의 게이트 양자에는 집적 회로(IC)로부터 인에이블 신호(EN)가 공급되고, N형 박막 전계 효과 트랜지스터(TFT)의 소스에는 집적 회로(IC)로부터 게이트 저레벨 전압 신호(VGL)가 공급된다.
집적 회로(IC)로부터 P형 박막 전계 효과 트랜지스터(TFT) 및 N형 박막 전계 효과 트랜지스터(TFT)의 게이트들로 출력되는 인에이블 신호(EN)가 고레벨 신호일 때, P형 박막 전계 효과 트랜지스터(TFT)는 온이고, N형 박막 전계 효과 트랜지스터(TFT)는 오프이고, P형 박막 전계 효과 트랜지스터(TFT)의 드레인은 게이트 인에이블 유닛의 출력 단자를 통해 출력되는 게이트 신호를 출력한다.
집적 회로(IC)로부터 P형 박막 전계 효과 트랜지스터(TFT) 및 N형 박막 전계 효과 트랜지스터(TFT)의 게이트들로 출력되는 인에이블 신호(EN)가 저레벨 신호일 때, N형 박막 전계 효과 트랜지스터(TFT)는 온이고, P형 박막 전계 효과 트랜지스터(TFT)는 오프이고, 집적 회로(IC)는 게이트 인에이블 유닛의 출력 단자를 통해 출력되는 VGL 신호를 N형 박막 전계 효과 트랜지스터의 소스에 출력한다.
또한, 비정질 실리콘 TFT의 속도 제한을 고려하면, 더 빠른 어드레싱을 달성하기 위해, 초기 트리거 신호가 시프트 레지스터 유닛으로부터 리드 아웃(lead out)될 수 있다. 도 3에 도시되어 있는 바와 같이, 초기 신호(STV2)가 Un+1과 Un+2 사이에서 리드 아웃된다. 특정한 초기화된 영역의 초기 어드레스 라인이 N+1 보다 크면, 시프트 레지스터 유닛의 이전의 스테이지로부터 출력된 게이트 신호 대신에, STV2가 GIP를 트리거하기 위해 직접 입력될 수 있다. 이러한 방식으로, 주사 시간이 크게 감소될 수 있다. 일반적으로, 평균 어드레싱 시간은 N개의 트리거 신호(STV2) 라인들을 추가적으로 추가함으로써 1/N로 감소될 수 있다. 그러나, 트리거 신호 라인들의 점유 면적은 증가된다. 따라서, 특정한 솔루션이 설계될 때 속도와 점유 면적을 밸런싱하는 것이 요구된다.
예를 들어, 디스플레이의 해상도가 800(게이트)*480인 경우에, 시프트 레지스터 유닛의 401번째 스테이지의 트리거 신호(STV2)가 리드 아웃되면, 고속 주사를 수행하는 최장의 시간은 400T이고, 여기서, T는 고속 주사 동안 각 게이트 라인에 의해 점유된 평균 주사 시간이다.
따라서, 바람직하게는, 도 5에 도시되어 있는 바와 같이, 집적 회로(IC)는 제 2 트리거 신호(STV2)를 선택된 시프트 레지스터 유닛에 공급하는 제 2 트리거 회로를 더 포함하고, 여기서, 제 2 트리거 신호는 선택된 시프트 레지스터 유닛의 동작을 트리거하도록 구성된다.
본 발명의 실시예에 의해 제공되는 집적 회로에서의 비교 회로와 게이팅 회로의 원리들은 이하에 소개된다.
도 12를 참조하면, 본 발명의 실시예에 의해 제공된 집적 회로에서의 비교 회로는 다음의 프레임 유닛, 현재 프레임 유닛 및 주사될 영역들의 진리표 유닛을 포함한다.
사진이 디스플레이될 때, 비교 회로는 도 12에 도시된 현재 프레임 유닛 및 다음의 프레임 유닛 각각으로 디스플레이될 사진과 디스플레이하는 사진을 저장한다. 그 후, 2개의 사진들은 현재 로우와 다음의 로우 사이의 디스플레이 간격 사이에서 비교되고, 주사될 영역에서의 비교 결과가 2진 형태, 즉, 도 12에 도시된 바와 같이 주사될 영역들의 진리표로 메모리(통상적으로, 레지스터들)에 저장된다.
다음의 프레임 유닛, 현재 프레임 유닛 및 주사될 영역들의 진리표 유닛은 메모리들이다. 현재 프레임 유닛 및 다음의 프레임 유닛의 용량들은 동일하고, 현재 프레임 유닛 및 다음의 프레임 유닛으로 세이빙된 사진 크기가 또한 동일하다. 주사될 영역들의 진리표 유닛의 크기는 게이트들의 수와 관련된다. 게이트들의 수가 800개이면, 주사될 영역들의 진리표 유닛은 800*1개의 레지스터들, 즉, 800개의 1-비트 레지스터들로 설정될 수 있다.
비교 회로는 베릴로그 언어(Verilog language)로 기술될 수 있다. 현재 프레임 및 다음의 프레임에서의 주사될 로우마다의 데이터가 비교 회로로 변환될 때, 비교 회로는 시프트되어 주사될 영역들의 진리표 유닛에 저장되는 0과 1의 데이터 스트림을 출력한다.
본 발명의 실시예에 의해 제공된 집적 회로에서의 게이팅 회로는 예를 들어, 도 13에 도시된 바와 같이 2:1 멀티플렉서이고, 이것의 회로 특징이 또한 베릴로그 언어로 기술될 수 있다. 비교 회로에서의 주사될 영역들의 진리표 유닛에 저장된 값(즉, 비교 회로의 비교 결과)은 출력될 각 클록 신호의 상승 에지에서 게이팅 회로에 출력될 수 있고, 그 후, 게이팅 회로의 출력 단자로부터 출력된 클록 신호는 (CK1, CKB1)와 (CK2, CKB2) 사이에서 스위칭될 수 있다. 이러한 방식으로, 출력된 클록 신호의 주파수는 조정될 수 있고, 가변 주파수 구동이 클록 신호를 GIP 회로에 적용함으로써 달성될 수 있다.
최종으로, 본 발명의 실시예는 상술한 디스플레이 패널의 게이트 구동 회로를 포함하는 디스플레이 스크린을 제공한다.
요약하면, 본 발명의 실시예에 의해 제공된 디스플레이 패널의 게이트 구동 회로에 의하면, 가변 주파수 구동의 GIP 어드레싱은 몇몇 어드레스 라인들 및 제어 라인들을 단지 추가함으로써 달성될 수 있다. 초기 트리거 신호 라인이 어드레싱 속도를 향상시키기 위해 GIP 구조에 추가된다. 또한, 어드레싱 솔루션에서 패널상에 디코딩을 구현할 필요가 없다. 즉, 디코딩 회로를 추가할 필요가 없어서, 디코딩 회로를 생략하여 더 작은 면적을 점유한다. 이러한 솔루션은 비정질 실리콘 재료에 적용가능하다. 본 발명의 실시예에 의해 제공된 기술적 솔루션은 게이트 어드레싱 회로를 갖는 다양한 디스플레이 스크린들에 또한 적용가능하다.
본 발명의 실시예가 방법, 시스템, 또는 컴퓨터 프로그램 제품으로서 실시될 수 있다는 것을 당업자는 이해할 것이다. 따라서, 본 발명의 실시예는 하드웨어, 소프트웨어, 또는 이들의 실제 임의의 조합에 의해 구현될 수 있다. 또한, 본 발명의 실시예들은 컴퓨터 사용가능한 프로그램 코드를 저장하는 (디스크 저장부, 광 메모리 등을 포함하지만 이에 제한되지 않는) 하나 이상의 컴퓨터 사용가능한 저장 매체상에 구현되는 컴퓨터 프로그램 제품에 의해 구현될 수 있다.
본 발명은 본 발명의 실시예들에 따른 방법, 장치(시스템) 및 컴퓨터 프로그램 제품의 플로우차트 및/또는 블록도를 참조하여 설명된다. 플로우차트들 및/또는 블록도들의 각 플로우 및/또는 블록 또는 이들의 조합이 컴퓨터 프로그램 명령들에 의해 달성될 수 있다는 것이 이해되어야 한다. 이들 컴퓨터 프로그램 명령들은 머신을 생성하기 위해 범용 컴퓨터, 특수용 컴퓨터, 내장형 프로세서 또는 다른 프로그램가능한 데이터 프로세싱 장치에 제공될 수 있어서, 플로우차트들에서의 하나 이상의 플로우들 및/또는 블록도들에서의 하나 이상의 블록들에 의해 특정된 기능들을 구현하는 디바이스는 컴퓨터 또는 다른 프로그램가능한 데이터 프로세싱 장치에 의해 실행된 명령들에 의해 생성될 수 있다.
컴퓨터 프로그램 명령들은 컴퓨터 또는 다른 프로그램가능한 데이터 프로세싱 장치를 특정한 방식으로 동작하도록 가이드할 수 있는 컴퓨터 판독가능한 메모리에 또한 저장될 수 있어서, 컴퓨터 판독가능한 메모리에 저장된 명령들은 플로우차트들에서의 하나 이상의 플로우들 및/또는 블록도들에서의 하나 이상의 블록들에 의해 특정된 기능들을 구현하는 명령 디바이스를 포함하는 제품을 생성한다.
컴퓨터 프로그램 명령들은 컴퓨터 또는 다른 프로그램가능한 데이터 프로세싱 장치에 또한 로딩될 수 있어서, 일련의 동작 단계들이 컴퓨터 구현된 프로세싱을 생성하기 위해 컴퓨터 또는 다른 프로그램가능한 장치상에서 실행되어서, 컴퓨터 또는 다른 프로그램가능한 장치상에서 실행된 명령들이 플로우차트에서의 하나 이상의 플로우들 및/또는 블록도들에서의 하나 이상의 블록들에 의해 특정된 기능들을 구현하는 단계들을 제공할 수 있게 한다.
명백하게, 당업자가 본 발명의 사상 및 범위를 벗어나지 않고 본 발명의 다양한 변경물들 및 변동물들을 작성할 수 있다. 따라서, 본 발명의 이들 변경물들 및 변동물들이 본 발명의 청구항의 범위 및 그 등가물에 속하는 경우에, 본 발명은 이들 변경물들 및 변동물들을 포함하는 것으로 또한 의도된다.

Claims (11)

  1. 디스플레이 패널에 배열된 게이트 라인들을 구동하도록 구성된 디스플레이 패널의 게이트 구동 회로로서,
    상기 디스플레이 패널의 상기 게이트 구동 회로는 시프트 레지스터 및 복수의 게이트 인에이블 유닛들을 포함하고, 상기 시프트 레지스터는 시프트 레지스터 유닛들의 적어도 2개의 스테이지들을 포함하고, 각 시프트 레지스터 유닛의 게이트 신호 출력 단자는 상기 게이트 인에이블 유닛들 중 하나의 입력 단자와 연결되고, 상기 게이트 인에이블 유닛의 출력 단자는 게이트 라인과 연결되고, 상기 게이트 인에이블 유닛은 인에이블 신호 입력 단자를 더 포함하고, 상기 게이트 인에이블 유닛은 상기 인에이블 신호 입력 단자에 수신된 인에이블 신호에 의해, 상기 시프트 레지스터 유닛의 상기 게이트 신호 출력 단자로부터 출력된 상기 게이트 신호를 상기 게이트 라인으로 전송할지를 제어하는, 디스플레이 패널의 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 게이트 인에이블 유닛에 인에이블 신호를 공급하도록 구성된 집적 회로(IC)를 더 포함하는, 디스플레이 패널의 게이트 구동 회로.
  3. 제 2 항에 있어서,
    상기 집적 회로(IC)는 상기 디스플레이 패널상에 디스플레이될 이미지들의 인접한 프레임들의 동일한 로우(row)에서 모든 픽셀 포인트들의 이미지 정보를 비교하고, 비교 결과를 상기 인에이블 신호로서 상기 게이트 인에이블 유닛의 상기 인에이블 신호 입력 단자에 출력하도록 구성된 비교 회로를 더 포함하는, 디스플레이 패널의 게이트 구동 회로.
  4. 제 3 항에 있어서,
    상기 이미지의 인접한 프레임들의 상기 동일한 로우에서의 모든 픽셀 포인트들의 상기 이미지 정보가 동일한 경우에, 상기 시프트 레지스터 유닛의 상기 게이트 신호 출력 단자로부터 출력된 상기 게이트 신호는 상기 인에이블 신호에 따라 상기 게이트 라인으로 전송되지 않고, 상기 이미지의 인접한 프레임들의 상기 동일한 로우에서의 적어도 하나의 픽셀 포인트의 상기 이미지 정보가 상이한 경우에, 상기 시프트 레지스터 유닛의 상기 게이트 신호 출력 단자로부터 출력된 상기 게이트 신호는 상기 인에이블 신호에 따라 상기 게이트 라인으로 전송되는, 디스플레이 패널의 게이트 구동 회로.
  5. 제 4 항에 있어서,
    상기 집적 회로(IC)는,
    상기 시프트 레지스터 유닛의 각 스테이지에 클록 신호를 공급하도록 구성된 게이팅 회로;
    상기 시프트 레지스터 유닛의 각 스테이지에 리셋 신호를 공급하도록 구성된 리셋 회로; 및
    상기 시프트 레지스터 유닛의 제 1 스테이지에 제 1 트리거 신호를 공급하도록 구성된 제 1 트리거 회로를 더 포함하고,
    상기 제 1 트리거 신호는 상기 시프트 레지스터 유닛의 상기 제 1 스테이지의 동작을 트리거하도록 구성되는, 디스플레이 패널의 게이트 구동 회로.
  6. 제 5 항에 있어서,
    상기 게이팅 회로는 상기 비교 회로의 상기 비교 결과에 따라 상기 시프트 레지스터 유닛들의 각각의 스테이지들에 상이한 클록 신호들을 공급하는, 디스플레이 패널의 게이트 구동 회로.
  7. 제 6 항에 있어서,
    상기 이미지의 인접한 프레임들의 상기 동일한 로우에서의 모든 픽셀 포인트들의 상기 이미지 정보가 동일한 경우에, 상기 게이팅 회로는 상기 시프트 레지스터 유닛들의 상기 각각의 스테이지들에 제 1 클록 신호(CK1, CKB1)를 공급하고, 상기 이미지의 인접한 프레임들의 상기 로우에서의 적어도 하나의 픽셀 포인트의 상기 이미지 정보가 상이한 경우에, 상기 게이팅 회로는 상기 시프트 레지스터 유닛들의 상기 각각의 스테이지들에 제 2 클록 신호(CK2, CKB2)를 공급하며, 상기 제 1 클록 신호의 주파수가 상기 제 2 클록 신호의 주파수 보다 높은, 디스플레이 패널의 게이트 구동 회로.
  8. 제 5 항에 있어서,
    상기 집적 회로(IC)는,
    제 2 트리거 신호를 선택된 시프트 레지스터 유닛에 공급하는 제 2 트리거 회로를 더 포함하고,
    상기 제 2 트리거 신호는 상기 선택된 시프트 레지스터 유닛의 동작을 트리거하도록 구성되는, 디스플레이 패널의 게이트 구동 회로.
  9. 제 1 항에 있어서,
    각 시프트 레지스터 유닛과 연결되는 상기 게이트 인에이블 유닛은 2개의 N-형 박막 전계 효과 트랜지스터(TFT)들을 포함하고,
    상기 시프트 레지스터 유닛의 상기 게이트 신호 출력 단자는 제 1 TFT의 소스와 연결되고, 상기 제 1 TFT의 드레인은 제 2 TFT의 소스와 연결되며 상기 게이트 인에이블 유닛의 상기 출력 단자로서 사용되고, 상기 제 1 TFT의 게이트에는 상기 집적 회로(IC)로부터 인에이블 신호(EN)가 공급되고, 상기 제 2 TFT의 게이트에는 상기 집적 회로(IC)로부터 리버스 인에이블 신호(ENB)가 공급되고, 상기 제 2 TFT의 드레인에는 상기 집적 회로(IC)로부터 게이트 저레벨 전압 신호(VGL)가 공급되는, 디스플레이 패널의 게이트 구동 회로.
  10. 제 1 항에 있어서,
    각 시프트 레지스터 유닛과 연결되는 상기 게이트 인에이블 유닛은 P형 박막 전계 효과 트랜지스터(TFT) 및 N형 박막 전계 효과 트랜지스터(TFT)를 포함하고,
    상기 P형 박막 전계 효과 트랜지스터(TFT)의 소스는 상기 시프트 레지스터 유닛의 상기 게이트 신호 출력 단자와 연결되고, 상기 P형 박막 전계 효과 트랜지스터(TFT)의 드레인은 상기 N형 박막 전계 효과 트랜지스터(TFT)의 소스와 연결되고 상기 게이트 인에이블 유닛의 상기 출력 단자로서 사용되고, 상기 P형 박막 전계 효과 트랜지스터(TFT)의 게이트 및 상기 N형 박막 전계 효과 트랜지스터(TFT)의 게이트 양자에는 상기 집적 회로(IC)로부터 인에이블 신호(EN)가 공급되고, 상기 N형 박막 전계 효과 트랜지스터(TFT)의 드레인에는 상기 집적 회로(IC)로부터 게이트 저레벨 전압 신호(VGL)가 공급되는, 디스플레이 패널의 게이트 구동 회로.
  11. 제 1 항에 기재된 디스플레이 패널의 게이트 구동 회로를 포함하는, 디스플레이 스크린.
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