EA035508B1 - Схема драйвера затвора на матрице (goa) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (ltps) - Google Patents

Схема драйвера затвора на матрице (goa) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (ltps) Download PDF

Info

Publication number
EA035508B1
EA035508B1 EA201891566A EA201891566A EA035508B1 EA 035508 B1 EA035508 B1 EA 035508B1 EA 201891566 A EA201891566 A EA 201891566A EA 201891566 A EA201891566 A EA 201891566A EA 035508 B1 EA035508 B1 EA 035508B1
Authority
EA
Eurasian Patent Office
Prior art keywords
electrically connected
film transistor
thin
node
voltage level
Prior art date
Application number
EA201891566A
Other languages
English (en)
Other versions
EA201891566A1 (ru
Inventor
Яфэн Ли
Original Assignee
Ухань Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ухань Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд filed Critical Ухань Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд
Publication of EA201891566A1 publication Critical patent/EA201891566A1/ru
Publication of EA035508B1 publication Critical patent/EA035508B1/ru

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/104—Materials and properties semiconductor poly-Si
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0283—Arrangement of drivers for different directions of scanning
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Shift Register Type Memory (AREA)

Abstract

Схема GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, содержащая множество подключенных последовательно блоков GOA. Каждый из множества блоков GOA содержит модуль (32) управления разверткой, выходной модуль (34), модуль (36) снижения напряжения и выходной регулировочный модуль (38). Благодаря тому, что предусмотрен выходной регулировочный модуль (38), образованный девятым тонкопленочным транзистором, десятым тонкопленочным транзистором, одиннадцатым тонкопленочным транзистором и двенадцатым тонкопленочным транзистором (T9, T10, T11 и T12), либо в прямой развертке, либо в обратной развертке уровень напряжения четвертого узла M(n) перемещается между высоким уровнем напряжения и низким уровнем напряжения (VGH и VGL) со вторым синхронизирующим сигналом (CK2), и, таким образом, происходит одинаковое перемещение между высоким и низким уровнями напряжения. По сравнению с традиционной технологией, где высокий и низкий уровни напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора (T2), в схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS за один и тот же период времени до определенной степени повышается нагрузочная способность выходного зажима G(n) и улучшается зарядная емкость пикселей в плоскости для обеспечения лучшего результата отображения на жидкокристаллической панели.

Description

Предпосылки изобретения
1. Область изобретения
Настоящее изобретение относится к области жидкокристаллических дисплеев и, в частности, к схеме GOA на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS) для улучшения нагрузочной способности выходных узлов схемы GOA.
2. Описание известного уровня техники
Технология драйверов затвора на матрице (GOA) заключается в том, что управляющая схема затвором на основе развертки строк изготавливается на подложке матрицы на основе традиционного жидкокристаллического дисплея на тонкопленочных транзисторах (TFT-LCD) для обеспечения того, чтобы управление затвором осуществлялось за счет построчной развертки. Применение технологии GOA подходит для уменьшения соединения внешней интегральной микросхемы (IC), благоприятного увеличения емкости и сокращения издержек производства. Кроме того, становится возможным изготовление жидкокристаллических панелей, более подходящих для дисплеев с узкими рамками или без рамок.
По мере развития полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS) жидкокристаллические дисплеи на основе тонкопленочных транзисторов из LTPS также становятся все более популярными. Жидкокристаллические дисплеи на основе тонкопленочных транзисторов из LTPS имеют такие преимущества, как высокая разрешающая способность, быстрое срабатывание, высокая яркость, высокие форматы изображения и т.д. Кроме того, полупроводники на основе LTPS имеют сверхвысокую подвижность носителей, чтобы драйверы затвора устанавливались на подложку матрицы тонкопленочного транзистора на основе технологии GOA для достижения интеграции систем (SI), экономии пространства и экономии затрат на интегральные микросхемы драйвера.
На фиг. 1 показано схематическое изображение традиционной схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS. Схема GOA содержит множество блоков GOA, подключенных последовательно. N представляет собой положительное целое число. N-й блок GOA содержит первый тонкопленочный транзистор Т1, второй тонкопленочный транзистор Т2, третий тонкопленочный транзистор Т3, четвертый тонкопленочный транзистор Т4, пятый тонкопленочный транзистор Т5, шестой тонкопленочный транзистор Т6, седьмой тонкопленочный транзистор Т7, восьмой тонкопленочный транзистор Т8, первый конденсатор С1 и второй конденсатор С2.
Первый тонкопленочный транзистор Т1 содержит затвор, электрически связанный с первым синхронизирующим сигналом CK1, исток, электрически подключенный к выходному зажиму G(n-1) предыдущего n-1 блока GOA, и сток, электрически подключенный к третьему узлу Н(п).
Второй тонкопленочный транзистор Т2 содержит затвор, электрически подключенный к первому узлу Q(n), исток, электрически связанный со вторым синхронизирующим сигналом CK2, и сток, электрически подключенный к выходному зажиму G(n).
Третий тонкопленочный транзистор Т3 содержит затвор, электрически связанный с третьим синхронизирующим сигналом CK3, сток, электрически подключенный к третьему узлу Н(п), и исток, электрически подключенный к выходному зажиму G(n+1) следующего n+1 блока GOA.
Четвертый тонкопленочный транзистор Т4 содержит затвор, электрически подключенный ко второму узлу Р(п), сток, электрически подключенный к выходному зажиму G(n), и исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL.
Пятый тонкопленочный транзистор Т5 содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения VGH, исток, электрически подключенный к третьему узлу Н(п), и сток, электрически подключенный к первому узлу Q(n).
Шестой тонкопленочный транзистор Т6 содержит затвор, электрически подключенный к третьему узлу Н(п), сток, электрически подключенный ко второму узлу Р(п), и исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL.
Седьмой тонкопленочный транзистор Т7 содержит затвор, электрически подключенный ко второму узлу Р(п), сток, электрически подключенный к первому узлу Q(n), и исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL.
Восьмой тонкопленочный транзистор Т8 содержит затвор, электрически связанный со вторым синхронизирующим сигналом CK2, исток, электрически подключенный к выходному зажиму G(n), и сток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL.
Один вывод первого конденсатора C1 электрически подключен к первому узлу Q(n), а другой вывод электрически подключен к выходному зажиму G(n). Один вывод второго конденсатора С2 электрически подключен ко второму узлу Р(п), а другой вывод электрически связан со вторым синхронизирующим сигналом CK2.
К схеме GOA, показанной на фиг. 1, может применяться прямая или обратная развертка. Поток действий при прямой развертке подобен потоку действий при обратной развертке. Как показано на фиг. 1 и 2, в данном случае направление развертки схемы является прямым. На фиг. 2 показана временная диаграмма традиционной схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 1, в прямой развертке. Поток действий в прямой развертке является следующим.
- 1 035508
Стадия 1. Предварительная зарядка: оба из выходного зажима G(n-1) и первого синхронизирующего сигнала CK1 обеспечивают высокий уровень напряжения; первый тонкопленочный транзистор Т1 открыт; затвор пятого тонкопленочного транзистора Т5 подключен к постоянному напряжению на высоком уровне напряжения VGH, так что пятый тонкопленочный транзистор Т5 открыт; третий узел Н(п) предварительно заряжен до высокого уровня напряжения, и шестой тонкопленочный транзистор Т6 открыт; уровень напряжения третьего узла Н(п) является таким же, как у первого узла Q(n); первый узел Q(n) предварительно заряжен до высокого уровня напряжения, напряжение второго узла Р(п) снижено, и четвертый и седьмой тонкопленочные транзисторы Т4, Т7 закрыты.
Стадия 2. Выходной зажим G(n) дает высокий уровень напряжения: выходной зажим G(n-1) и первый синхронизирующий сигнал CK1 переведены на низкий уровень напряжения, и второй синхронизирующий сигнал CK2 обеспечивает высокий уровень напряжения; первый узел Q(n) поддерживает высокий уровень напряжения за счет функции накопления у первого конденсатора C1, второй тонкопленочный транзистор Т2 открыт, высокий уровень напряжения второго синхронизирующего сигнала CK2 передается на выходной зажим G(n), и выходной зажим G(n) дает на выходе высокий уровень напряжения; и первый узел Q(n) поднят на более высокий уровень напряжения.
Стадия 3. Выходной зажим G(n) дает низкий уровень напряжения: оба из третьего синхронизирующего сигнала CK3 и выходного зажима G(n+1) обеспечивают высокий уровень напряжения, и первый узел Q(n) сохраняет высокий уровень напряжения; второй синхронизирующий сигнал CK2 переведен на низкий уровень напряжения, низкий уровень напряжения второго синхронизирующего сигнала CK2 передается на выходной зажим G(n), и выходной зажим G(n) дает на выходе низкий уровень напряжения.
Стадия 4. Напряжение первого узла Q(n) снижается до постоянного напряжения на низком уровне напряжения VGL: первый синхронизирующий сигнал CK1 снова обеспечивает высокий уровень напряжения, выходной зажим G(n-1) сохраняет низкий уровень напряжения, первый тонкопленочный транзистор Т1 открыт, так что напряжение первого узла Q(n) снижается до постоянного напряжения на низком уровне напряжения VGL, и шестой тонкопленочный транзистор Т6 закрыт.
Стадия 5. Сохранение напряжения первого узла Q(n) и выходного зажима G(n) на низком уровне напряжения: второй синхронизирующий сигнал CK2 переводится на высокий уровень напряжения; за счет того, что второй конденсатор С2 имеет функцию ускорения, второй узел Р(п) заряжается до высокого уровня напряжения, и четвертый и седьмой тонкопленочные транзисторы Т4, Т7 открыты для сохранения напряжения первого узла Q(n) и выходного зажима G(n) на низком уровне напряжения.
В традиционной схеме GOA высокий и низкий уровни напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора Т2. После предварительной зарядки первого узла Q(n) и усиления второго синхронизирующего сигнала CK2 напряжение выходного зажима G(n) посредством второго тонкопленочного транзистора Т2 повышается. После предварительной зарядки первого узла Q(n) и ослабления второго синхронизирующего сигнала CK2 напряжение выходного зажима G(n) посредством второго тонкопленочного транзистора Т2 понижается. Но зарядная емкость второго тонкопленочного транзистора Т2 ограничена в определенный период времени. В частности, чем больше на изображении число пикселей на дюйм (Pixel Per Inch, PPI), тем менее стремительно уменьшается время зарядки. Таким образом, возможно, что выходной зажим G(n) не достигнет требуемого уровня напряжения или соответствующая резистивно-емкостная задержка будет занимать много времени. Такие ситуации влияют на заряд пикселей в плоскости и результат отображения на жидкокристаллической панели.
Следовательно, цель настоящего изобретения заключается в предоставлении новой схемы GOA для улучшения нагрузочной способности выходных узлов схемы GOA.
Сущность изобретения
Цель настоящего изобретения заключается в предоставлении схемы G А на основе полупроводниковых тонкопленочных транзисторов из LTPS. По сравнению с традиционными схемами GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, схема, предложенная согласно настоящему изобретению, имеет более высокую нагрузочную способность в выходном узле G(n) в один и тот же период времени. Таким образом, схема, предложенная согласно настоящему изобретению, имеет более высокую зарядную емкость пикселей в плоскости и более высокую нагрузочную способность для улучшения результата отображения на жидкокристаллической панели.
Согласно настоящему изобретению предложена схема драйвера затвора на матрице (GOA) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS). Схема GOA содержит множество подключенных последовательно блоков GOA, при этом каждый из множества блоков GOA содержит модуль управления разверткой, выходной модуль, модуль снижения напряжения и выходной регулировочный модуль, при этом n представляет собой положительное целое число и, за исключением первого и последнего блоков GOA, в n-м блоке GOA: Модуль управления разверткой содержит первый тонкопленочный транзистор, третий тонкопленочный транзистор и пятый тонкопленочный транзистор, при этом первый тонкопленочный транзистор содержит затвор, электрически связанный с первым синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n-1) предыдущего n-1 блока GOA, и сток, электрически подключенный к третьему узлу; тре
- 2 035508 тий тонкопленочный транзистор содержит затвор, электрически связанный с третьим синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n+1) следующего n+1 блока GOA, и сток, электрически подключенный к третьему узлу; и пятый тонкопленочный транзистор содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения, исток, электрически подключенный к третьему узлу, и сток, электрически подключенный к первому узлу. Выходной модуль содержит второй тонкопленочный транзистор и первый ускоряющий конденсатор, при этом второй тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически связанный со вторым синхронизирующим сигналом, и сток, электрически подключенный к выходному зажиму G(n); и один вывод первого ускоряющего конденсатора электрически подключен к первому узлу, а другой вывод электрически подключен к выходному зажиму G(n). Модуль снижения напряжения содержит четвертый тонкопленочный транзистор, шестой тонкопленочный транзистор, седьмой тонкопленочный транзистор, восьмой тонкопленочный транзистор и второй ускоряющий конденсатор, при этом четвертый тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n); шестой тонкопленочный транзистор содержит затвор, электрически подключенный к третьему узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный ко второму узлу; седьмой тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к первому узлу; восьмой тонкопленочный транзистор содержит затвор, электрически связанный с четвертым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n); и один вывод второго ускоряющего конденсатора электрически подключен ко второму узлу, а другой вывод электрически связан со вторым синхронизирующим сигналом. Выходной регулировочный модуль содержит девятый тонкопленочный транзистор, десятый тонкопленочный транзистор, одиннадцатый тонкопленочный транзистор и двенадцатый тонкопленочный транзистор, при этом девятый тонкопленочный транзистор содержит затвор, электрически связанный со вторым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на высоком уровне напряжения, и сток, электрически подключенный к четвертому узлу; десятый тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически подключенный к четвертому узлу, и сток, электрически подключенный к выходному зажиму G(n); одиннадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n-l), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу; и двенадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n+1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу.
В схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, предусмотрен выходной регулировочный модуль, образованный девятым тонкопленочным транзистором Т9, десятым тонкопленочным транзистором Т10, одиннадцатым тонкопленочным транзистором Т11 и двенадцатым тонкопленочным транзистором Т12. Либо в прямой развертке, либо в обратной развертке уровень напряжения четвертого узла М(п) перемещается между высоким уровнем напряжения и низким уровнем напряжения со вторым синхронизирующим сигналом CK2, и, таким образом, происходит одинаковое перемещение между высоким и низким уровнями напряжения. По сравнению с традиционной технологией, где высокий и низкий уровни напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора Т2, в схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, на стадии предварительной зарядки первого узла Q(n) до определенной степени за один и тот же период времени повышается нагрузочная способность выходного зажима G(n) и улучшается зарядная емкость пикселей в плоскости для обеспечения лучшего результата отображения на жидкокристаллической панели. Схема GOA, предложенная согласно настоящему изобретению, может применяться в драйверах затворов сотовых телефонов, дисплеев или телевизоров. Представленное выше является предпочтительным способом осуществления настоящего изобретения.
Краткое описание графических материалов
На фиг. 1 показано схематическое изображение традиционной схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS.
На фиг. 2 показана временная диаграмма традиционной схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 1, в прямой развертке.
На фиг. 3 показано схематическое изображение схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS согласно одному предпочтительному варианту осуществления настоящего изобретения.
- 3 035508
На фиг. 4 показана временная диаграмма схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 3, в прямой развертке.
На фиг. 5 показана временная диаграмма схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 3, в обратной развертке.
Подробное описание предпочтительных вариантов осуществления
Ниже схема драйвера затвора на матрице (GOA) на основе полупроводниковых тонкопленочных транзисторов (TFT) из низкотемпературного поликремния (LTPS), предложенная согласно настоящему изобретению, подробно описана со ссылкой на прилагаемые графические материалы.
На фиг. 3 показано схематическое изображение схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS согласно одному предпочтительному варианту осуществления настоящего изобретения. Схема GOA содержит множество блоков GOA, подключенных последовательно. Каждый из множества блоков GOA содержит модуль 32 управления разверткой, выходной модуль 34, модуль 36 снижения напряжения и выходной регулировочный модуль 38.
В n блоках GOA, за исключением первого блока GOA и последнего блока GOA, модуль 32 управления разверткой содержит первый тонкопленочный транзистор Т1, третий тонкопленочный транзистор Т3 и пятый тонкопленочный транзистор Т5. Выходной модуль 34 содержит второй тонкопленочный транзистор Т2 и первый ускоряющий конденсатор С1. Модуль 36 снижения напряжения содержит четвертый тонкопленочный транзистор Т4, шестой тонкопленочный транзистор Т6, седьмой тонкопленочный транзистор Т7, восьмой тонкопленочный транзистор Т8 и второй ускоряющий конденсатор С2. Выходной регулировочный модуль 38 содержит девятый тонкопленочный транзистор Т9, десятый тонкопленочный транзистор Т10, одиннадцатый тонкопленочный транзистор Т11 и двенадцатый тонкопленочный транзистор Т12. N представляет собой положительное целое число.
В модуле 32 управления разверткой первый тонкопленочный транзистор Т1 содержит затвор, электрически связанный с первым синхронизирующим сигналом CK1, исток, электрически подключенный к выходному зажиму G(n-1) предыдущего n-1 блока GOA, и сток, электрически подключенный к третьему узлу Н(п). Третий тонкопленочный транзистор Т3 содержит затвор, электрически связанный с третьим синхронизирующим сигналом CK3, исток, электрически подключенный к выходному зажиму G(n+1) следующего n+1 блока GOA, и сток, электрически подключенный к третьему узлу Н(п). Пятый тонкопленочный транзистор Т5 содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения VGH, исток, электрически подключенный к третьему узлу Н(п), и сток, электрически подключенный к первому узлу Q(n).
В выходном модуле 34 второй тонкопленочный транзистор Т2 содержит затвор, электрически подключенный к первому узлу Q(n), исток, электрически связанный со вторым синхронизирующим сигналом CK2, и сток, электрически подключенный к выходному зажиму G(n). Один вывод первого ускоряющего конденсатора C1 электрически подключен к первому узлу Q(n), а другой вывод электрически подключен к выходному зажиму G(n).
В модуле 36 снижения напряжения четвертый тонкопленочный транзистор Т4 содержит затвор, электрически подключенный ко второму узлу Р(п), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL, и сток, электрически подключенный к выходному зажиму G(n). Шестой тонкопленочный транзистор Т6 содержит затвор, электрически подключенный к третьему узлу Н(п), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL, и сток, электрически подключенный ко второму узлу Р(п). Седьмой тонкопленочный транзистор Т7 содержит затвор, электрически подключенный ко второму узлу Р(п), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL, и сток, электрически подключенный к первому узлу Q(n). Восьмой тонкопленочный транзистор Т8 содержит затвор, электрически связанный с четвертым синхронизирующим сигналом CK4, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL, и сток, электрически подключенный к выходному зажиму G(n). Один вывод второго ускоряющего конденсатора С2 электрически подключен ко второму узлу Р(п), а другой вывод электрически связан со вторым синхронизирующим сигналом CK2.
В выходном регулировочном модуле 38 девятый тонкопленочный транзистор Т9 содержит затвор, электрически связанный со вторым синхронизирующим сигналом CK2, исток, электрически подключенный к постоянному напряжению на высоком уровне напряжения VGH, и сток, электрически подключенный к четвертому узлу М(п). Десятый тонкопленочный транзистор Т10 содержит затвор, электрически подключенный к первому узлу Q(n), исток, электрически подключенный к четвертому узлу М(п), и сток, электрически подключенный к выходному зажиму G(n). Одиннадцатый тонкопленочный транзистор Т11 содержит затвор, электрически подключенный к выходному зажиму G(n-1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL, и сток, электрически подключенный к четвертому узлу М(п). Двенадцатый тонкопленочный транзистор Т12 содержит затвор, электрически подключенный к выходному зажиму G(n+1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения VGL, и сток, электрически подключенный к четвертому узлу М(п).
- 4 035508
В частности, каждый из тонкопленочных транзисторов, применяемых в настоящем изобретении, представляет собой полупроводниковый тонкопленочный транзистор из LTPS.
В частности, схема GOA содержит четыре синхронизирующих сигнала, а именно первый синхронизирующий сигнал CK1, второй синхронизирующий сигнал CK2, третий синхронизирующий сигнал CK3 и четвертый синхронизирующий сигнал CK4. Импульсы четырех синхронизирующих сигналов последовательно выводятся друг за другом и никогда не перекрываются.
В частности, в первом блоке GOA исток первого тонкопленочного транзистора Т1 электрически соединен с начальным сигналом STV схемы. В последнем блоке GOA исток третьего тонкопленочного транзистора T3 электрически соединен с начальным сигналом STV схемы. Схема GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенная согласно настоящему изобретению, может быть развернута поочередно с первого блока к последнему блоку в прямой развертке или с последнего блока к первому в обратной развертке. В прямой развертке сначала на первый тонкопленочный транзистор Т1 поступает первый синхронизирующий сигнал (т.е. первый синхронизирующий сигнал CK1 на высоком уровне напряжения) и начальный сигнал STV схемы. Другими словами, первый синхронизирующий сигнал CK1, электрически связанный с первым тонкопленочным транзистором Т1, и выходной зажим G(n-1) предыдущего (n-1) блока GOA, одновременно обеспечивают высокий уровень напряжения в прямой развертке. В обратной развертке сначала на третий тонкопленочный транзистор T3 последнего блока GOA поступает первый синхронизирующий сигнал (т.е. третий синхронизирующий сигнал CK3 на высоком уровне напряжения) и начальный сигнал STV схемы. Другими словами, третий синхронизирующий сигнал CK3, электрически связанный с третьим тонкопленочным транзистором T3, и выходной зажим G(n+1) следующего (n+1) блока GOA одновременно обеспечивают высокий уровень напряжения в обратной развертке.
В схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, либо в прямой развертке, либо в обратной развертке уровень напряжения четвертого узла М(п) перемещается между высоким уровнем напряжения и низким уровнем напряжения со вторым синхронизирующим сигналом CK2, и, таким образом, происходит одинаковое перемещение между высоким и низким уровнями напряжения. По сравнению с традиционной технологией, за один и тот же период времени можно до определенной степени повысить нагрузочную способность выходного зажима G(n) и повысить зарядную емкость пикселей в плоскости, чтобы дополнительно улучшить результат отображения на жидкокристаллической панели.
На фиг. 4 показана временная диаграмма схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 3, в прямой развертке. Поток действий в прямой развертке является следующим.
Стадия 1. Предварительная зарядка: оба из первого синхронизирующего сигнала CK1 и выходного зажима G(n-1) обеспечивают высокий уровень напряжения. Второй, третий и четвертый синхронизирующие сигналы CK2, CK3, CK4 обеспечивают низкий уровень напряжения. Выходной зажим G(n+1) также обеспечивает низкий уровень напряжения. Первый тонкопленочный транзистор Т1, управляемый первым синхронизирующим сигналом CK1, открыт. Третий узел Н(п) предварительно заряжен до высокого уровня напряжения. Шестой тонкопленочный транзистор Т6, управляемый третьим узлом Н(п), открыт. Пятый тонкопленочный транзистор Т5 все время остается открытым под действием постоянного напряжения на высоком уровне напряжения VGH, и, таким образом, у третьего узла Н(п) и первого узла Q(n) все время один и тот же уровень напряжения. Первый узел Q(n) предварительно заряжается до высокого уровня напряжения. Второй узел Р(п) переведен на постоянное напряжение на низком уровне напряжения VGL. Наконец, четвертый и седьмой тонкопленочные транзисторы Т4, Т7, управляемые вторым узлом Р(п), закрыты. В то же время одиннадцатый тонкопленочный транзистор Т11 открыт и напряжение четвертого узла М(п) понижено, поскольку выходной зажим G(n-1) обеспечивает высокий уровень напряжения.
Стадия 2. Выходной зажим G(n) обеспечивает высокий уровень напряжения: оба из первого синхронизирующего сигнала CK1 и выходного зажима G(n-1) переведены на низкий уровень напряжения. Второй синхронизирующий сигнал CK2 обеспечивает высокий уровень напряжения. Третий и четвертый синхронизирующие сигналы CK3, CK4 и выходной зажим G(n+1) по-прежнему обеспечивают низкий уровень напряжения. Первый узел Q(n) сохраняет высокий уровень напряжения благодаря функции накопления у первого ускоряющего конденсатора С1. Второй тонкопленочный транзистор Т2 открыт. Высокий уровень напряжения второго синхронизирующего сигнала CK2 передается на выходной зажим G(n), и затем выходной зажим G(n) выдает высокий уровень напряжения, и, наконец, первый узел Q(n) получает более высокий уровень напряжения. Шестой тонкопленочный транзистор Т6 по-прежнему открыт. Второй узел Р(п) сохраняет постоянное напряжение на низком уровне напряжения VGL. Наконец, четвертый и седьмой тонкопленочные транзисторы Т4, Т7, управляемые вторым узлом Р(п), остаются закрытыми. В то же время, поскольку второй синхронизирующий сигнал CK2 обеспечивает высокий уровень напряжения, девятый тонкопленочный транзистор Т9 открыт, и четвертый узел М(п) в отношении постоянного напряжения на высоком уровне напряжения VGH предварительно заряжается до постоянного напряжения на высоком уровне напряжения VGH; десятый тонкопленочный транзистор Т10 от- 5 035508 крыт, и выходной зажим G(n) предварительно заряжается от высокого уровня напряжения четвертого узла М(п).
Стадия 3. Выходной зажим G(n) обеспечивает низкий уровень напряжения: второй синхронизирующий сигнал CK2 переводится на низкий уровень напряжения. Оба из третьего синхронизирующего сигнала CK3 и выходного зажима G(n+1) обеспечивают высокий уровень напряжения. Первый и четвертый синхронизирующие сигналы CK1, CK4 и выходной зажим G(n-1) по-прежнему обеспечивают низкий уровень напряжения. Третий тонкопленочный транзистор T3, управляемый третьим синхронизирующим сигналом CK3, открыт. Первый узел Q(n) сохраняет высокий уровень напряжения. Второй и шестой тонкопленочные транзисторы Т2, Т6 остаются открытыми. Второй узел Р(п) по-прежнему сохраняет постоянное напряжение на низком уровне напряжения VGL. Четвертый и седьмой тонкопленочные транзисторы Т4, Т7, управляемые вторым узлом Р(п), остаются закрытыми. Поскольку второй тонкопленочный транзистор Т2 остается открытым, низкий уровень напряжения второго синхронизирующего сигнала CK2 передается на выходной зажим G(n), и затем напряжение выходного зажима G(n) понижается. В то же время второй синхронизирующий сигнал CK2 обеспечивает низкий уровень напряжения, и девятый тонкопленочный транзистор Т9 закрыт. Поскольку выходной зажим G(n+1) обеспечивает высокий уровень напряжения, двенадцатый тонкопленочный транзистор Т12 открыт и четвертый узел М(п) в отношении постоянного напряжения на низком уровне напряжения VGL предварительно заряжается до постоянного напряжения на низком уровне напряжения VGL. Десятый тонкопленочный транзистор Т10 попрежнему остается открытым, и низкий уровень напряжения в четвертом узле М(п) также приводит к понижению напряжения выходного зажима G(n).
Стадия 4. Напряжение первого узла Q(n) понижается до постоянного напряжения на низком уровне напряжения VGL: первый синхронизирующий сигнал CK1 снова обеспечивает высокий уровень напряжения. Второй, третий и четвертый синхронизирующие сигналы CK2, CK3, CK4, а также выходной зажим G(n-1) обеспечивают низкий уровень напряжения. Первый тонкопленочный транзистор Т1, управляемый первым синхронизирующим сигналом CK1, открыт. Первый узел Q(n) переведен на постоянное напряжение на низком уровне напряжения VGL. Наконец, второй и шестой тонкопленочные транзисторы Т2, Т6 закрыты.
Стадия 5. Сохранение напряжения первого узла Q(n) и выходного зажима G(n) на низком уровне напряжения: второй синхронизирующий сигнал CK2 снова обеспечивает высокий уровень напряжения. Первый синхронизирующий сигнал CK1 переводится на низкий уровень напряжения. Третий и четвертый синхронизирующие сигналы CK3, CK4 и выходные зажимы G(n-1), G(n+1) обеспечивают низкий уровень напряжения. Благодаря ускорению от второго ускоряющего конденсатора С2 второй узел Р(п) заряжается до высокого уровня напряжения. Четвертый и седьмой тонкопленочные транзисторы Т4, Т7 открыты, и, таким образом, первый узел Q(n) и выходной зажим G(n) сохраняют низкий уровень напряжения.
В традиционной технологии высокий и низкий уровни напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора Т2, но зарядная емкость второго тонкопленочного транзистора Т2 ограничивается в определенный период времени. В схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, выходной регулировочный модуль 38, образованный девятым тонко пленочным транзистором Т9, десятым тонкопленочным транзистором Т10, одиннадцатым тонкопленочным транзистором Т11 и двенадцатым тонкопленочным транзистором Т12, на стадии предварительной зарядки первого узла Q(n) (стадия 1) до определенной степени за один и тот же период времени повышает нагрузочную способность выходного зажима G(n) и улучшает зарядную емкость пикселей в плоскости для обеспечения лучшего результата отображения на жидкокристаллической панели.
На фиг. 5 показана временная диаграмма схемы GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, показанной на фиг. 3, в обратной развертке. Поток действий прямой развертки подобен потоку действий обратной развертки. Поток действий схемы в обратной развертке описывается следующим образом.
Стадия 1. Оба из третьего синхронизирующего сигнала CK3 и выходного зажима G(n+1) обеспечивают высокий уровень напряжения. Третий тонкопленочный транзистор T3, управляемый третьим синхронизирующим сигналом CK3, открыт. Третий узел Н(п) предварительно заряжается до высокого уровня напряжения. Шестой тонкопленочный транзистор Т6, управляемый третьим узлом Н(п), открыт. Пятый тонкопленочный транзистор Т5 все время остается открытым под действием постоянного напряжения на высоком уровне напряжения VGH, и, таким образом, у третьего узла Н(п) и первого узла Q(n) все время один и тот же уровень напряжения. Первый узел Q(n) предварительно заряжается до высокого уровня напряжения. Второй узел Р(п) переведен на постоянное напряжение на низком уровне напряжения VGL. Наконец, четвертый и седьмой тонкопленочные транзисторы Т4, Т7 закрыты. В то же время, поскольку выходной зажим G(n+1) обеспечивает высокий уровень напряжения, двенадцатый тонкопленочный транзистор Т12 открыт и напряжение четвертого узла М(п) снижается.
Стадия 2. Выходной зажим G(n) выдает высокий уровень напряжения: второй синхронизирующий сигнал CK2 обеспечивает высокий уровень напряжения. Первый узел Q(n) сохраняет высокий уровень
- 6 035508 напряжения благодаря функции накопления у первого ускоряющего конденсатора С1. Второй тонкопленочный транзистор Т2 открыт. Высокий уровень напряжения второго синхронизирующего сигнала CK2 передается на выходной зажим G(n), и затем выходной зажим G(n) выдает высокий уровень напряжения, и, наконец, первый узел Q(n) получает более высокий уровень напряжения. В то же время, поскольку второй синхронизирующий сигнал CK2 обеспечивает высокий уровень напряжения, девятый тонкопленочный транзистор Т9 открыт и четвертый узел М(п) в отношении постоянного напряжения на высоком уровне напряжения VGH предварительно заряжается до постоянного напряжения на высоком уровне напряжения VGH; десятый тонкопленочный транзистор Т10 открыт и выходной зажим G(n) предварительно заряжается от высокого уровня напряжения четвертого узла М(п).
Стадия 3. Выходной зажим G(n) обеспечивает низкий уровень напряжения: второй синхронизирующий сигнал CK2 переводится на низкий уровень напряжения. Оба из первого синхронизирующего сигнала CK1 и выходного зажима G(n-1) обеспечивают высокий уровень напряжения. Первый узел Q(n) по-прежнему находится на высоком уровне напряжения. Второй тонкопленочный транзистор Т2 попрежнему открыт. Низкий уровень напряжения второго синхронизирующего сигнала CK2 передается на выходной зажим G(n), а затем выходной зажим G(n) дает низкий уровень напряжения. В то же время второй синхронизирующий сигнал CK2 обеспечивает низкий уровень напряжения, и девятый тонкопленочный транзистор Т9 закрыт. Поскольку выходной зажим G(n-1) обеспечивает высокий уровень напряжения, одиннадцатый тонкопленочный транзистор Т11 открыт, и четвертый узел М(п) в отношении постоянного напряжения на низком уровне напряжения VGL предварительно заряжается до постоянного напряжения на низком уровне напряжения VGL. Десятый тонкопленочный транзистор Т10 по-прежнему остается открытым, и низкий уровень напряжения в четвертом узле М(п) также приводит к понижению напряжения выходного зажима G(n).
Стадия 4. Понижение напряжения первого узла Q(n) до постоянного напряжения на низком уровне напряжения VGL: третий синхронизирующий сигнал CK3 снова обеспечивает высокий уровень напряжения. Выходной зажим G(n+1) обеспечивает низкий уровень напряжения. Третий тонкопленочный транзистор T3 открыт. Первый узел Q(n) переведен на постоянное напряжение на низком уровне напряжения VGL.
Стадия 5. Сохранение напряжения первого узла Q(n) и выходного зажима G(n) на низком уровне напряжения: второй синхронизирующий сигнал CK2 снова обеспечивает высокий уровень напряжения. Третий синхронизирующий сигнал CK3 переводится на низкий уровень напряжения. Благодаря ускорению от второго ускоряющего конденсатора С2, второй узел Р(п) заряжается до высокого уровня напряжения. Четвертый и седьмой тонкопленочные транзисторы Т4, Т7 открыты, и, таким образом, первый узел Q(n) и выходной зажим G(n) сохраняют низкий уровень напряжения.
В традиционной технологии высокий и низкий уровень напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора Т2, но зарядная емкость второго тонкопленочного транзистора Т2 ограничивается в определенный период времени. В схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, выходной регулировочный модуль 38, образованный девятым тонко пленочным транзистором Т9, десятым тонкопленочным транзистором Т10, одиннадцатым тонкопленочным транзистором Т11 и двенадцатым тонкопленочным транзистором Т12, на стадии предварительной зарядки первого узла Q(n) (стадия 1) до определенной степени за один и тот же период времени повышает нагрузочную способность выходного зажима G(n) и улучшает зарядную емкость пикселей в плоскости для обеспечения лучшего результата отображения на жидкокристаллической панели.
В целом, в схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, предусмотрен выходной регулировочный модуль, образованный девятым тонкопленочным транзистором Т9, десятым тонкопленочным транзистором Т10, одиннадцатым тонкопленочным транзистором Т11 и двенадцатым тонкопленочным транзистором Т12. Либо в прямой развертке, либо в обратной развертке уровень напряжения четвертого узла М(п) перемещается между высоким уровнем напряжения и низким уровнем напряжения со вторым синхронизирующим сигналом CK2, и, таким образом, происходит одинаковое перемещение между высоким и низким уровнями напряжения. По сравнению с традиционной технологией, где высокий и низкий уровни напряжения выходного зажима G(n) в основном обеспечиваются с использованием второго тонкопленочного транзистора Т2, в схеме GOA на основе полупроводниковых тонкопленочных транзисторов из LTPS, предложенной согласно настоящему изобретению, на стадии предварительной зарядки первого узла Q(n) до определенной степени за один и тот же период времени повышается нагрузочная способность выходного зажима G(n) и улучшается зарядная емкость пикселей в плоскости для обеспечения лучшего результата отображения на жидкокристаллической панели. Схема GOA, предложенная согласно настоящему изобретению, может применяться в драйверах затворов сотовых телефонов, дисплеев или телевизоров. Представленное выше является предпочтительным способом осуществления настоящего изобретения.
Специалисты в данной области техники легко поймут, что на основе идеи настоящего изобретения в устройство могут быть внесены многочисленные модификации и изменения. Соответственно, выше- 7 035508 указанное раскрытие должно толковаться как ограниченное только пределами и границами прилагаемой формулы изобретения.

Claims (7)

  1. ФОРМУЛА ИЗОБРЕТЕНИЯ
    1. Схема драйвера затвора на матрице (GOA) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS), содержащая множество подключенных последовательно блоков GOA, при этом каждый из множества блоков GOA содержит модуль управления разверткой, выходной модуль, модуль снижения напряжения и выходной регулировочный модуль;
    при этом n представляет собой положительное целое число и, за исключением первого и последнего блоков GOA, в n-м блоке GOA:
    модуль управления разверткой содержит первый тонкопленочный транзистор, третий тонкопленочный транзистор и пятый тонкопленочный транзистор, при этом первый тонкопленочный транзистор содержит затвор, электрически связанный с первым синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n-1) предыдущего n-1 блока GOA, и сток, электрически подключенный к третьему узлу;
    третий тонкопленочный транзистор содержит затвор, электрически связанный с третьим синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n+1) следующего n+1 блока GOA, и сток, электрически подключенный к третьему узлу; и пятый тонкопленочный транзистор содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения, исток, электрически подключенный к третьему узлу, и сток, электрически подключенный к первому узлу;
    выходной модуль содержит второй тонкопленочный транзистор и первый ускоряющий конденсатор, при этом второй тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически связанный со вторым синхронизирующим сигналом, и сток, электрически подключенный к выходному зажиму G(n); и один вывод первого ускоряющего конденсатора электрически подключен к первому узлу, а другой вывод электрически подключен к выходному зажиму G(n);
    модуль снижения напряжения содержит четвертый тонкопленочный транзистор, шестой тонкопленочный транзистор, седьмой тонкопленочный транзистор, восьмой тонкопленочный транзистор и второй ускоряющий конденсатор, при этом четвертый тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n);
    шестой тонкопленочный транзистор содержит затвор, электрически подключенный к третьему узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный ко второму узлу;
    седьмой тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к первому узлу;
    восьмой тонкопленочный транзистор содержит затвор, электрически связанный с четвертым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n); и один вывод второго ускоряющего конденсатора электрически подключен ко второму узлу, а другой вывод электрически связан со вторым синхронизирующим сигналом; и выходной регулировочный модуль содержит девятый тонкопленочный транзистор, десятый тонкопленочный транзистор, одиннадцатый тонкопленочный транзистор и двенадцатый тонкопленочный транзистор, при этом девятый тонкопленочный транзистор содержит затвор, электрически связанный со вторым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на высоком уровне напряжения, и сток, электрически подключенный к четвертому узлу;
    десятый тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически подключенный к четвертому узлу, и сток, электрически подключенный к выходному зажиму G(n);
    одиннадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n-1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу; и двенадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n+1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу;
    при этом все тонкопленочные транзисторы представляют собой полупроводниковые тонкопленоч- 8 035508 ные транзисторы из низкотемпературного поликремния;
    при этом обеспечен последовательный вывод импульсов первого синхронизирующего сигнала, второго синхронизирующего сигнала, третьего синхронизирующего сигнала и четвертого синхронизирующего сигнала без перекрывания; и при этом перемещение уровня напряжения четвертого узла происходит со вторым синхронизирующим сигналом между высоким уровнем напряжения и низким уровнем напряжения с обеспечением одинакового перемещения между высоким уровнем напряжения и низким уровнем напряжения.
  2. 2. Схема GOA по п.1, отличающаяся тем, что в прямой развертке оба из первого синхронизирующего сигнала, электрически связанного с первым тонкопленочным транзистором, и выходного зажима G(n-1) обеспечивают высокий уровень напряжения; в обратной развертке оба из третьего синхронизирующего сигнала, электрически связанного с третьим тонкопленочным транзистором, и выходного зажима G(n+1) обеспечивают высокий уровень напряжения.
  3. 3. Схема драйвера затвора на матрице (GOA) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (LTPS), содержащая множество подключенных последовательно блоков GOA, при этом каждый из множества блоков GOA содержит модуль управления разверткой, выходной модуль, модуль снижения напряжения и выходной регулировочный модуль;
    при этом n представляет собой положительное целое число и, за исключением первого и последнего блоков GOA, в n-м блоке GOA:
    модуль управления разверткой содержит первый тонкопленочный транзистор, третий тонкопленочный транзистор и пятый тонкопленочный транзистор, при этом первый тонкопленочный транзистор содержит затвор, электрически связанный с первым синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n-1) предыдущего n-1 блока GOA, и сток, электрически подключенный к третьему узлу;
    третий тонкопленочный транзистор содержит затвор, электрически связанный с третьим синхронизирующим сигналом, исток, электрически подключенный к выходному зажиму G(n+1) следующего n+1 блока GOA, и сток, электрически подключенный к третьему узлу; и пятый тонкопленочный транзистор содержит затвор, электрически подключенный к постоянному напряжению на высоком уровне напряжения, исток, электрически подключенный к третьему узлу, и сток, электрически подключенный к первому узлу;
    выходной модуль содержит второй тонкопленочный транзистор и первый ускоряющий конденсатор, при этом второй тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически связанный со вторым синхронизирующим сигналом, и сток, электрически подключенный к выходному зажиму G(n); и один вывод первого ускоряющего конденсатора электрически подключен к первому узлу, а другой вывод электрически подключен к выходному зажиму G(n);
    модуль снижения напряжения содержит четвертый тонкопленочный транзистор, шестой тонкопленочный транзистор, седьмой тонкопленочный транзистор, восьмой тонкопленочный транзистор и второй ускоряющий конденсатор, при этом четвертый тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n);
    шестой тонкопленочный транзистор содержит затвор, электрически подключенный к третьему узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный ко второму узлу;
    седьмой тонкопленочный транзистор содержит затвор, электрически подключенный ко второму узлу, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к первому узлу;
    восьмой тонкопленочный транзистор содержит затвор, электрически связанный с четвертым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к выходному зажиму G(n); и один вывод второго ускоряющего конденсатора электрически подключен ко второму узлу, а другой вывод электрически связан со вторым синхронизирующим сигналом; и выходной регулировочный модуль содержит девятый тонкопленочный транзистор, десятый тонкопленочный транзистор, одиннадцатый тонкопленочный транзистор и двенадцатый тонкопленочный транзистор, при этом девятый тонкопленочный транзистор содержит затвор, электрически связанный со вторым синхронизирующим сигналом, исток, электрически подключенный к постоянному напряжению на высоком уровне напряжения, и сток, электрически подключенный к четвертому узлу;
    десятый тонкопленочный транзистор содержит затвор, электрически подключенный к первому узлу, исток, электрически подключенный к четвертому узлу, и сток, электрически подключенный к выходному зажиму G(n);
    - 9 035508 одиннадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n-1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу; и двенадцатый тонкопленочный транзистор содержит затвор, электрически подключенный к выходному зажиму G(n+1), исток, электрически подключенный к постоянному напряжению на низком уровне напряжения, и сток, электрически подключенный к четвертому узлу.
  4. 4. Схема GOA по п.3, отличающаяся тем, что перемещение уровня напряжения четвертого узла происходит со вторым синхронизирующим сигналом между высоким уровнем напряжения и низким уровнем напряжения с обеспечением одинакового перемещения между высоким уровнем напряжения и низким уровнем напряжения.
  5. 5. Схема GOA по п.3, отличающаяся тем, что обеспечен последовательный вывод импульсов первого синхронизирующего сигнала, второго синхронизирующего сигнала, третьего синхронизирующего сигнала и четвертого синхронизирующего сигнала без перекрывания.
  6. 6. Схема GOA по п.3, отличающаяся тем, что в прямой развертке оба из первого синхронизирующего сигнала, электрически связанного с первым тонкопленочным транзистором, и выходного зажима G(n-1) обеспечивают высокий уровень напряжения; в обратной развертке оба из третьего синхронизирующего сигнала, электрически связанного с третьим тонкопленочным транзистором, и выходного зажима G(n+1) обеспечивают высокий уровень напряжения.
  7. 7. Схема GOA по п.3, отличающаяся тем, что все тонкопленочные транзисторы представляют собой полупроводниковые тонкопленочные транзисторы из низкотемпературного поликремния.
EA201891566A 2016-05-18 2016-06-13 Схема драйвера затвора на матрице (goa) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (ltps) EA035508B1 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201610331196.1A CN105788553B (zh) 2016-05-18 2016-05-18 基于ltps半导体薄膜晶体管的goa电路
PCT/CN2016/085598 WO2017197684A1 (zh) 2016-05-18 2016-06-13 基于ltps半导体薄膜晶体管的goa电路

Publications (2)

Publication Number Publication Date
EA201891566A1 EA201891566A1 (ru) 2018-12-28
EA035508B1 true EA035508B1 (ru) 2020-06-26

Family

ID=56378991

Family Applications (1)

Application Number Title Priority Date Filing Date
EA201891566A EA035508B1 (ru) 2016-05-18 2016-06-13 Схема драйвера затвора на матрице (goa) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (ltps)

Country Status (7)

Country Link
US (1) US10403219B2 (ru)
JP (1) JP6799069B2 (ru)
KR (1) KR102033165B1 (ru)
CN (1) CN105788553B (ru)
EA (1) EA035508B1 (ru)
GB (1) GB2563768B (ru)
WO (1) WO2017197684A1 (ru)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106023936B (zh) 2016-07-28 2018-10-23 武汉华星光电技术有限公司 扫描驱动电路及具有该电路的平面显示装置
CN106128379B (zh) * 2016-08-08 2019-01-15 武汉华星光电技术有限公司 Goa电路
CN106098003B (zh) * 2016-08-08 2019-01-22 武汉华星光电技术有限公司 Goa电路
CN112150960A (zh) * 2020-09-17 2020-12-29 福建华佳彩有限公司 一种双输出gip电路
CN112967646B (zh) * 2020-11-11 2022-12-16 重庆康佳光电技术研究院有限公司 低电平有效的goa单元和显示屏
CN112397008B (zh) * 2020-11-11 2022-04-26 武汉华星光电半导体显示技术有限公司 Goa电路及显示面板
CN112309345B (zh) * 2020-11-13 2022-09-09 武汉华星光电技术有限公司 Goa电路、阵列基板和显示面板
CN114613311B (zh) * 2022-03-29 2023-04-21 福建华佳彩有限公司 一种提高显示屏稳定性的9t2c电路及其驱动方法
CN114596828B (zh) * 2022-04-25 2022-12-09 福建华佳彩有限公司 一种降低负载的12t1c gip电路及其驱动方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080030445A1 (en) * 2006-08-01 2008-02-07 Samsung Electronics Co., Ltd. Display device
CN103065593A (zh) * 2012-12-13 2013-04-24 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路与显示器件
CN104537992A (zh) * 2014-12-30 2015-04-22 深圳市华星光电技术有限公司 用于液晶显示装置的goa电路
CN105336302A (zh) * 2015-12-07 2016-02-17 武汉华星光电技术有限公司 基于ltps半导体薄膜晶体管的goa电路
CN105355187A (zh) * 2015-12-22 2016-02-24 武汉华星光电技术有限公司 基于ltps半导体薄膜晶体管的goa电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103996367B (zh) 2014-04-18 2017-01-25 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和显示装置
CN104078019B (zh) * 2014-07-17 2016-03-09 深圳市华星光电技术有限公司 具有自我补偿功能的栅极驱动电路
CN105070263B (zh) 2015-09-02 2017-06-27 深圳市华星光电技术有限公司 Cmos goa电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080030445A1 (en) * 2006-08-01 2008-02-07 Samsung Electronics Co., Ltd. Display device
CN103065593A (zh) * 2012-12-13 2013-04-24 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路与显示器件
CN104537992A (zh) * 2014-12-30 2015-04-22 深圳市华星光电技术有限公司 用于液晶显示装置的goa电路
CN105336302A (zh) * 2015-12-07 2016-02-17 武汉华星光电技术有限公司 基于ltps半导体薄膜晶体管的goa电路
CN105355187A (zh) * 2015-12-22 2016-02-24 武汉华星光电技术有限公司 基于ltps半导体薄膜晶体管的goa电路

Also Published As

Publication number Publication date
EA201891566A1 (ru) 2018-12-28
GB2563768A (en) 2018-12-26
CN105788553A (zh) 2016-07-20
JP6799069B2 (ja) 2020-12-09
US10403219B2 (en) 2019-09-03
KR102033165B1 (ko) 2019-11-08
KR20180105237A (ko) 2018-09-27
WO2017197684A1 (zh) 2017-11-23
JP2019512715A (ja) 2019-05-16
GB2563768B (en) 2021-11-10
US20180108316A1 (en) 2018-04-19
CN105788553B (zh) 2017-11-17
GB201814452D0 (en) 2018-10-17

Similar Documents

Publication Publication Date Title
EA035508B1 (ru) Схема драйвера затвора на матрице (goa) на основе полупроводниковых тонкопленочных транзисторов из низкотемпературного поликремния (ltps)
US10127875B2 (en) Shift register unit, related gate driver and display apparatus, and method for driving the same
WO2020156383A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US10497454B2 (en) Shift register, operation method thereof, gate driving circuit and display device
US11282470B2 (en) Shift register element, method for driving the same, gate driver circuit, and display device
US11227524B2 (en) Shift register unit and driving method thereof, gate driving circuit and driving method thereof, and display device
WO2017107285A1 (zh) 用于窄边框液晶显示面板的goa电路
US8049703B2 (en) Flat display structure and method for driving flat display
US7310402B2 (en) Gate line drivers for active matrix displays
US10008166B2 (en) Gate driver on array circuit
KR102177425B1 (ko) 저온 폴리 실리콘 반도체 박막 트랜지스터에 기초한 게이트 드라이버 온 어레이 회로
KR20190035855A (ko) Goa 회로
CN109509459B (zh) Goa电路及显示装置
JP5719103B2 (ja) 表示装置
KR20080045498A (ko) 액정 표시 장치 및 그 구동 방법
US11482184B2 (en) Row drive circuit of array substrate and display device
US10923064B2 (en) Scanning signal line drive circuit and display device equipped with same
US20200394976A1 (en) Scanning signal line drive circuit and display device provided with same
US7936333B2 (en) System for displaying image and driving method for liquid crystal displaying device
US20210056922A1 (en) Row drive circuit of array substrate and display device
CN110400546B (zh) 显示装置及其驱动方法

Legal Events

Date Code Title Description
MM4A Lapse of a eurasian patent due to non-payment of renewal fees within the time limit in the following designated state(s)

Designated state(s): AM AZ BY KZ KG TJ TM