KR20130076718A - 얇은 기판 전자 소자의 패키지 방법 - Google Patents

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KR20130076718A
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Abstract

얇은 기판 전자 소자 패키지 방법이 개시된다. 본 발명은 캐리어를 제공하는 단계; 얇은 기판 제조를 위해 상기 캐리어 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하되, 상기 얇은 기판은 적어도 하나의 칩과 연결되는 적어도 하나의 패키지 유닛을 포함하는 단계; 상기 얇은 기판의 표면 상에 적어도 하나의 패드층을 형성하는 단계; 상기 캐리어로부터 상기 얇은 기판을 분리하는 단계; 상기 적어도 하나의 패키지 유닛 중 결함이 있는 패키지 유닛을 추출하고, 칩에 연결할 상기 패키지 유닛을 선별하기 위해, 상기 얇은 기판에 대한 테스트를 수행하는 단계; 상기 선별된 패키지 유닛과 상기 칩을 플립 칩 본딩 의해 연결하는 단계를 포함한다. 따라서, 전체 패키지 공정의 수율을 향상시킬 수 있고 무용의 제조 물질 비용을 절감할 수 있다.

Description

얇은 기판 전자 소자의 패키지 방법{PACKAGE METHOD FOR ELECTRONIC COMPONENTS BY THIN SUBSTRATE}
본 발명은 얇은 기판의 전자 소자 패키지 방법에 관한 것으로, 특히 복잡한 패키지 복합 소자 집적화에 이용되는 극박·고밀도 패키지 기판의 웨이퍼 수준 패키지 방법에 관한 것이다.
무어의 법칙(Moore's Law)에 따른 IC 칩 집적화의 급속한 개발로, 패키지 관련 기술이 그 어느 때보다 전례없고 혁신적인 수준에 도달했다. 수많은 획기적인 패키지 기술에서, WLP(웨이퍼 수준 패키지) 또는 CSP(칩 스케일 패키지)는 IC 칩 패키지 중 하나이면서 또한 혁신적인 기술로 간주되는 가장 대표적 기술이다. WLP 또는 CSP가 종래 기술과 가장 큰 차이점은: 웨이퍼 수준 패키지의 개념은, 전통적인 패키지 공정에서의 기존 구현예와 같이 실리콘 웨이퍼를 다이싱한 후 각 IC 칩을 패키징하는 대신, 실리콘 웨이퍼 상에서 직접 구현하여 집적 회로의 패키지 공정을 완료한다는 것이다. 웨이퍼 수준 패키지 이후, IC 칩의 크기는 다이의 원래 크기와 거의 같아지게 되었다. 따라서, 이는 WLCSP(웨이퍼 수준 칩 스케일 패키지)로도 주지되어 있다.
그러나, 현재의 웨이퍼 수준 패키지의 크기는 레이아웃의 팬아웃영역을 제한한다. 이에 따라 팬아웃 웨이퍼 수준 패키지가 개발되고 있다. 예를 들면, 인피니온(Infinion)의 eWLB(Embedded wafer level ball grid array) 기술, 레나사스(Renasas)의 SiWLP(System in Wafer-Level Package) 또는 SMAFTI(SMArt chip connection with Feed-Through Interposer)를 들 수 있다.
종래 기술에 따른 웨이퍼 수준 패키지에 대한 개략도를 도시한 도 1a 내지 도 1f를 참조한다. 본 기술분야에서는 전술한 팬아웃 웨이퍼 수준 패키지에 대한 어떤 표준 공정도 존재하지 않는다. 모든 관련 기술은 서로 미세하게 차이가 있지만, 기본적인 기술 개념은 거의 동일하다.
도 1a에 도시된 바와 같이, 임시 캐리어(temporary carrier)(100)가 제공된다. 임시 캐리어(100)는 웨이퍼 수준 패키지의 실리콘 웨이퍼일 수 있다.
도 1b에 도시된 바와 같이, 임시 캐리어(100) 상에 형성된 다층들은 금속층(102, 106) 배선들과 유전층 (104)을 포함한다. 금속층(102, 106)과 유전층(104)이 제조되면, 다층(즉, IC 칩 패키징을 위한 다층 기판)이 완성된다. 단순화를 위해 다층 기판의 일부만이 도 1b에 도시되어 있다. 실제로, 3~5층 또는 그 이상의 층이 형성될 수 있다.
도 1c에 도시된 바와 같이, 복수의 패드층(볼 패드층)(108)이 다층 기판의 표면 상에 형성된다. 상기 패드층(108)은, 도 1c에 도시된 바와 같이, 비아 금속들(110)에 의해 그 하부의 금속층(106)과 연결된다.
도 1d에 도시된 바와 같이, 패드층(108)을 통해 칩(베어 다이)(150)에 대한 패키지(112)가 수행된다. 예시적으로, 패키지(112) 방법은 주지된 플립 칩 범프 본딩 MBB(micro bump bonding) 또는 SMT BGA(표면 실장 볼 격자 배열, Surface Mount Ball Grid Array)일 수 있다.
이후, 도 1e에 도시된 바와 같이, 본딩된 칩에 대해 몰딩 (152)이 수행된다.
도 1f에 도시된 바와 같이, 칩(150) 몰딩 이후, 다층 기판의 저면에 BGA 볼 마운팅(114)이 수행되고, 다층 기판이 임시 캐리어(100)로부터 분리된다.
상술한 웨이퍼 수준 패키지는 간략한 설명에 불과하지만, 웨이퍼 수준 패키지의 기본 개념은 실리콘 웨이퍼(100) 상에 다층 기판을 제조하고 칩(150)을 패키지하는 것이다. 다층 기판이 임시 캐리어(100)로부터 분리된 이후, 다이스(dice) 또는 싱귤레이션 공정을 수행함으로써 각 IC 칩(150)의 패키지가 완료된다. 그러나, 전체적인 패키지 공정의 수율은 각 구성요소(components)의 수율 합에 달려있다. 상술한 것과 같이 웨이퍼 수준 패키지의 경우, 실리콘 웨이퍼 전체에 대한 웨이퍼 몰딩이 끝난 이후에야 비로소 다이스 또는 싱귤레이션 공정이 실시될 수 있다. 불가피하게, 다층 기판의 결함이 일부 개별 IC 칩 불량(failure)을 야기하지만, 적격 패키지(qualified package)를 구비한 IC 칩은 여전히 다이스 또는 싱귤레이션 공정이 행해진 이후에야 선별될 수 있다.
또한, 레나사스(Renasas)사에 의해 제안된 SMAFTI 패키지 방법은, 일례로 SoC (System-On-a-Chip) 또는 로직 칩을 구비한 메모리 칩을 패키징 하는데 이용된다.
먼저, 다층 (FTI, Feed-Through Interposer), 즉 실리콘 웨이퍼 상에 중간층(intermediate layer)을 제조하고;
메모리 칩에 대한 본딩을 수행하고;
웨이퍼 전체에 대한 웨이퍼 몰딩을 수행하고;
실리콘 웨이퍼를 제거하고;
FTI (Feed-Through Interposer)를 통해 SoC (System-On-a-Chip) 또는 로직 칩에 대한 본딩을 수행한다. 패키지가 완성된 제품(SoC나 로직 칩이 구비된 패키징 메모리 칩)은 BGA에 의해 외부(external) 시스템 회로 보드(PCB)에 접속된다.
전체 패키지 공정의 수율은 각 구성요소(components)의 수율 합에 달려있다. 전술한 케이스에서, 즉: 1. FTI (Feed-Through Interposer)의 제조; 2. 메모리 칩 패키지; 3. SoC 패키지 또는 로직 칩 패키지의 수율 합에 달려 있다.
상술한 SMAFTI에서, FTI에 대한 테스트가 사전에 수행된다고 할지라도, FTI의 수율은 전체 패키지 공정의 수율에 영향을 끼치는 주요 요인이 된다. 웨이퍼 몰딩은 개별 IC 칩에 대하여 본딩이나 몰딩을 선택적으로 수행할 수 없도록 한다. 이는 전체 패키지 공정의 수율 향상을 저해하고, 특히 무의미한 제조 재료 비용을 증가시키는 주요 요인이 된다.
더욱이, 상술한 WLP 기술은 일종의 베어 다이에 대한 플립 칩 본딩을 수행하는 것에만 국한되어 있다. 이러한 기술분야에서, 다수의 소자를 집적적으로 패키징할 수 있는 얇고 플렉시블한 다층 기판에 대해 특별히 제안된 완전한 해결책이 없다. 게다가 상술한 WLP에서는, SoC나 로직 칩을 패키징하기 위해 일차적으로 다층 기판이 사용된다. 그리고 외부 시스템 회로(PCB)를 접속시키기 위해서, 볼 그리드 어레이와 연결되는 칩의 타측면이 이용되고, 이로써 전 패키지 공정이 끝나게 된다. 패키지 공정이 복잡해지고 집적성이 증가하는 상황하에서, 플렉시블 다층 기판을 이용한 패키지 공정이 지속적으로 개발되고 있고, 패키지 공정과 관련된 더 많은 개발 가능성이 드러나고 있다. 이는 차세대에서의 패키지 기술로 고려되고 있다. 상술한 종래기술에 따른 웨이퍼 수준 패키지 개념이 적용되는 이상, 결과적으로 FTI에 대한 사전 테스트(pre test)를 수행하는 것이 불가능하게 되는 문제점이 여전히 존재하게 된다. 따라서, 완전 테스트가 실현될 수 없다. 다수의 소자를 집적적으로 패키징하기 위해, 플렉시블 다층 기판을 이용한 웨이퍼 수준 패키지 공정의 이점들이 수행되지 않을 수 없으며, 종래 기술에 있어 개선이 절실했던 패키지 수율이 제거될 수 없고 지속되고 있다.
따라서, 최종 제품을 완성하기 위하여 테스트, 패키지, 몰딩 및 각 공정에 특정된 얇은 기판의 패키지 공정에 대한 전면적 해결책을 개발하고, 얇은 기판을 패키지하는 방법과 테스트하는 방법을 제공할 필요가 있다.
본 발명의 목적은, 얇은 기판 전자 소자 패키지 방법을 제공하는 것이다. 본 발명의 패키지 방법에 따르면, 얇은 기판에 대해 사전 테스트(pre test)를 수행할 수 있고, 아주 복잡하고 집적도가 높은 패키지 공정에 적용할 수 있다. 또한, 전체 패키지 공정의 수율이 향상될 수 있을 뿐만 아니라, 무용의 제조 물질 비용을 효과적으로 절감할 수 있다.
본 발명의 제 1실시예에 따른 얇은 기판 전자 소자의 패키지 방법은:
캐리어(carrier)를 제공하는 단계;
적어도 하나의 칩과 연결되는 적어도 하나의 패키지 유닛을 포함하는 얇은 기판을 제조하기 위해, 상기 캐리어 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하는 단계;
상기 얇은 기판의 표면 상에 적어도 하나의 패드층을 형성하는 단계;
상기 캐리어로부터 상기 얇은 기판을 분리하는 단계;
상기 적어도 하나의 패키지 유닛 중 결함이 있는 패키지 유닛을 추출(weed out)하고 칩에 연결할 상기 패키지 유닛을 선별하기 위하여, 상기 얇은 기판에 대한 테스트를 수행하는 단계;
선별된 상기 패키지 유닛과 상기 칩을 플립 칩 본딩에 의해 연결하는 단계; 및
전자 소자를 제조하기 위하여, 상기 칩-여기서, 칩은 상기 얇은 기판 상에 본딩된 플립 칩임-에 전체 몰딩을 수행하는 단계를 포함한다.
본 발명의 제 2실시예에 따른 얇은 기판 전자 소자의 패키지 방법은:
캐리어를 제공하는 단계;
얇은 기판을 제조하기 위해, 상기 캐리어 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하되, 상기 얇은 기판은 적어도 하나의 칩과 연결되는 적어도 하나의 패키지 유닛을 포함하는 단계;
상기 얇은 기판의 표면 상에 적어도 하나의 패드층을 형성하는 단계;
상기 캐리어로부터 상기 얇은 기판을 분리하는 단계;
상기 적어도 하나의 패키지 유닛 중 결함이 있는 패키지 유닛을 추출하고 상기 칩에 연결할 패키지 유닛을 선별하기 위하여, 상기 얇은 기판에 대한 테스트를 수행하는 단계;
선별된 상기 패키지 유닛과 상기 칩을 플립 칩 본딩에 의해 연결하는 단계;
몰딩 패널 크기에 따라 상기 얇은 기판을 다이싱 하는 단계; 및
전자 소자를 제조하기 위하여, 몰딩 패널 상에 본딩된 상기 칩에 대한 몰딩을 수행하는 단계를 포함한다.
본 발명의 제 3실시예에 따른 얇은 기판 전자 소자의 패키지 방법은:
캐리어를 제공하는 단계;
얇은 기판을 제조하기 위해, 상기 캐리어 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하되, 상기 얇은 기판은 적어도 하나의 칩과 연결되는 적어도 하나의 패키지 유닛을 포함하는 단계;
상기 얇은 기판의 표면 상에 적어도 하나의 패드층을 형성하는 단계;
상기 캐리어로부터 상기 얇은 기판을 분리하는 단계;
상기 적어도 하나의 패키지 유닛 중 결함이 있는 패키지 유닛을 추출하고 상기 칩에 연결할 패키지 유닛을 선별하기 위하여, 상기 얇은 기판에 대한 테스트를 수행하는 단계;
상기 칩에 연결할 패키지 유닛을 선별하기 위해, 몰딩 패널 크기에 따라 얇은 기판을 다이싱하는 단계;
선별된 상기 패키지 유닛과 상기 칩을 플립 칩 본딩으로 연결하는 단계; 및
전자 소자를 제조하기 위하여, 상기 칩-여기서, 칩은 몰딩 패널 상에 본딩된 플립 칩임-에 대하여 몰딩을 수행하는 단계를 포함한다.
본 발명의 제 4실시예에 따른 얇은 기판 전자 소자의 패키지 공정은:
캐리어를 제공하는 단계;
얇은 기판을 제조하기 위하여, 상기 캐리어 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하되, 상기 얇은 기판은 적어도 하나의 칩과 연결되는 적어도 하나의 패키지 유닛을 포함하는 단계;
상기 얇은 기판의 표면 상에 적어도 하나의 패드층을 형성하는 단계;
상기 캐리어로부터 상기 얇은 기판을 분리하는 단계;
상기 적어도 하나의 패키지 유닛 중 결함이 있는 패키지 유닛을 추출하고 상기 칩에 연결할 패키지 유닛을 선별하기 위하여, 상기 얇은 기판에 대한 테스트를 수행하는 단계;
플립 칩 본딩에 의해 상기 칩을 상기 선별된 패키지 유닛과 연결하는 단계; 및
상기 패키지 유닛을 복수의 솔더 볼과 각각 연결하여 볼 그리드 어레이를 형성하는 단계를 포함한다.
본 발명의 제 5실시예에 따른 얇은 기판 전자 소자의 패키지 공정은:
캐리어를 제공하는 단계;
얇은 기판을 제조하기 위하여, 상기 캐리어 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하되, 상기 얇은 기판은 적어도 하나의 칩과 연결되는 적어도 하나의 패키지 유닛을 포함하는 단계;
상기 얇은 기판의 표면 상에 적어도 하나의 패드층을 형성하는 단계;
상기 캐리어로부터 상기 얇은 기판을 분리하는 단계;
상기 적어도 하나의 패키지 유닛 중 결함이 있는 패키지 유닛을 제거하고 상기 칩에 연결할 패키지 유닛을 선별하기 위하여, 상기 얇은 기판에 대한 테스트를 수행하는 단계;
상기 칩에 연결할 패키지 유닛을 선별하기 위하여, 상기 패키지 유닛에 따라 얇은 기판을 다이싱하는 단계;
몰딩 패널의 크기에 따라 상기 칩을 연결할 패키지 유닛을 재조립(reassembling)하고, 상기 칩을 플립 칩 본딩에 의해 각각 상기 선별된 패키지 유닛과 연결하는 단계; 및
전자 소자를 제조하기 위하여, 상기 칩-여기서, 칩은 몰딩 패널 상에 본딩된 플립 칩임-에 대한 몰딩을 수행하는 단계를 포함한다.
본 발명의 얇은 기판 전자 소자 패키지 방법에 따르면, 얇은 기판에 대한 사전 테스트(pre test)를 수행할 수 있다. 본 발명의 패키지 방법은 아주 복잡하고 집적도가 높은 패키지 공정에 적용될 수 있다. 한편, 이송 몰딩(transfer molding)이 일반적으로 이용된다. 종래 기술에 비해 본 발명에 따르면 전체 패키지 공정의 수율을 향상시킬 수 있고, 또한 무용의 제조 물질 비용을 효율적으로 절감할 수 있는 장점이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 웨이퍼 수준 패키지의 개략도이다.
도 2a 내지 도 2d는, 본 발명에 따른 얇은 기판 전자 소자의 패키지 방법의 첫 네 단계를 도시한 도면이다.
도 3a 내지 도 3d는, 본 발명의 얇은 기판이 패키징 되기 전에 탐침 카드로 테스트를 수행하는 개략도를 도시한 것이다.
도 4는 본 발명의 제 1실시예에 따른 얇은 기판의 패키지 방법에 대한 공정도이다.
도 5는 본 발명의 제 2실시예에 따른 얇은 기판의 패키지 방법에 대한 공정도이다.
도 6은 본 발명의 제 3실시예에 따른 얇은 기판의 패키지 방법에 대한 공정도이다.
도 7은 본 발명의 제 4실시예에 따른 얇은 기판의 패키지 방법에 대한 공정도이다.
도 8은 본 발명의 제 5실시예에 따른 얇은 기판의 패키지 방법에 대한 공정도이다.
도 2a 내지 도 2d를 참조한다. 도 2a 내지 도 2d는 본 발명에 의한 얇은 기판 전자 소자 패키지 방법에 대한 첫 네단계의 개략도를 도시한 것이다. 도 2a에 도시된 바와 같이, 캐리어(200)가 제공된다. 일례로, 캐리어(200)는 웨이퍼 수준 패키지(Wafer Level Package: WLP)용 실리콘 웨이퍼일 수 있다.
도 2b에 도시된 바와 같이, 캐리어(200) 상에는 적어도 하나의 금속층과 적어도 하나의 유전층이 형성된다. 본 발명의 이러한 실시예에서, 본 발명의 얇은 다층 기판(thin multi-layer)을 제조하기 위해, 복수의 금속층(202, 206) 및 복수의 유전층들(204)이 캐리어(200) 상에 교대로 형성된다. 본 발명의 얇은 기판은 적어도 하나의 패키지 유닛을 포함한다. 도면에는, 하나의 단일 IC 칩 접속을 위한 얇은 기판의 하나의 단일 패키지 유닛이 도시되어 있다. 예를 들면, 금속층들(202, 206)로 도시된 전기배선들(electrical wire lines)은 금속 리프트 오프 공정(metal lift off process)에 의해 형성될 수 있고, 유전층(204)은 폴리이미드로 형성될 수 있다. 다층 기판(즉, IC 칩 접속용 얇은 기판)을 제조하기 위해, 금속층들(202, 206) 및 유전층(204)이 형성된다. 금속층들(202, 206)로 도시된 전기 배선들은 비아 금속(208)에 의해 서로 연결된다.
도 2c에 도시된 바와 같이, 복수의 패드층들(볼 패드들, 210)이 얇은 기판의 표면 상에 형성된다. 도 2d에 도시된 바와 같이, 완제된 얇은 기판이 캐리어(200)로부터 분리된 후, 플립 칩 본딩(flip chip bonding)에 의해 IC 칩과 접속되도록 패드층들(210)이 아래 방향을 향해 위치하게 된다. 주목할 것은, 본 발명의 금속층들(202)이 패드층으로 이용될 수도 있다는 것이다. 본 발명에 따르면, 회로 디자인 요구사항에 따라, 플립칩 본딩에 의해 집적 회로용 칩, 패키징된 전자 소자, 수동 소자(passive element) 또는 외부 전기 회로를 접속시키기 위하여 금속층(202)이 이용될 수 있다. 종래 기술에 비해, 본 발명의 패키지 공정들은 우수한 성능을 가지며, 본 발명에 따르면 보다 신속하게 패키지 회로를 설계할 수 있다.
이후, 얇은 기판이 캐리어(200)로부터 분리되기 때문에, 결함이 있는 패키지 유닛들을 추출하여(weed out) 표시하기 위한 얇은 기판에의 완전 수율 테스트(complete yield test)가 수행될 수 있다. 결함을 가진 패키지 유닛이 추출되기 때문에, 전체 패키지 공정의 수율이 향상될 수 있다.
상술한 바와 같이, 얇은 기판이 캐리어(100)에서 완전히 분리된 후, 수율 테스트가 수행된다. 본 발명의 얇은 다층 기판의 두께는 대략 30-200㎛ 정도이고, 보다 바람직하게는 50-100㎛이며, 텍스쳐(texture)는 매우 소프트하고 플렉시블하다. 따라서, 테스트 방법은 종래 기술의 웨이퍼 수준 패키지 디바이스 테스트와는 완전히 상이하게 된다. 종래 기술의 웨이퍼 수준 패키지 디바이스는 일정한 형태와 구조를 가지며, 주지의 통상적 플라잉 탐침이나 통상적 탐침 카드로 테스할 수 있도록 간단하게 고착되어 있다.
그럼에도 불구하고, 기판을 테스트하는 목적은 잠재적 결함인 전기적 특성 결함을 찾아내기 위한 것이다. 상기 잠재적 결함은 두개의 배선망 단락회로, 배선망 개방회로(wire net open circuit), 배선 저항 오프셋(wire resistance offset) 및 배선 구조 결함(wire line structure defect)에서 기인하는 것이다. 본 발명이 수행할 수 있는 전기적 특성 테스트는 정전 용량(capacitance) 테스트 및 저항(resistance) 테스트를 포함한다.
정전 용량 테스트는 단 하나의 접합점(junction)만을 필요로 한다. 정전 용량 테스트에서, 측정 배선망(measured wire net)의 정전용량이 고유 배선망(proper wire net)의 정전용량과 비교된다. 두 배선망 단락 회로가 발생하면, 측정 배선망의 정전 용량이 더 높게 되고; 배선망 개방 회로가 발생하면, 측정 배선망의 정전 용량이 더 낮게 된다. 그러나, 정전 용량 테스트의 문제점은, 배선 저항 오프셋 및 배선(wire line) 구조 결함으로 인한 잠재적 결함을 측정할 수 없다는 것이다.
저항 테스트는 두개의 테스트 접점(junction)을 필요로 한다. 저항 테스트에서, 측정 배선망의 저항이 고유 배선망의 저항과 비교된다. 두 배선망 단락 회로가 발생하면, 개방되어야 하는 두 측정 배선망의 저항은 저항성을 띄게 되고; 배선망 개방 회로가 발생하면, 저항성을 띄어야 하는 측정 배선망의 저항이 개방되며; 저항 오프셋이 존재하면, 측정 배선망의 저항과 정상 배선망의 저항 간 오프셋 값이 얻어질 수 있고; 잠재적 결함이 존재하면, 고주파 신호 입력에 의해 고주파 값의 변화가 감지될 수 있다. 즉, 다층 기판의 수율을 향상시키기 위해 완전 테스를 수행하는 것이다. 종래기술에 따른 웨이퍼 수준 패키지 공정에서는, 다층 기판이 패키지 베어 다이들에 사용된 이후, 다층 기판의 한 표면만이 노출된다. 그러한 상황하에서는, 정전 용량 테스트만이 단 하나의 접점을 요구하기 때문에, 다층 기판에 대한 독립적 테스트가 필요할 때 정전용량 테스트만이 유일한 선택이 된다. 이것이 실제로 종래 기술에 따른 웨이퍼 수준 패키지 공정에서 다층 기판에 대한 완전하고 독립적인 테스트를 수행하지 못하고 수행할 수도 없는 이유이다. 왜냐하면, 다층 기판에 대한 완전하고 독립적인 테스트를 수행하기 위해서는, 테스트되는 소자(components)를 두 접점과 연결시키지 않은채 다층기판이 독립적일 필요가 있기 때문이다. 오직 저항 테스트만이 상술한 완전 테스트를 실현할 수 있다. 따라서, 본 발명은 본 명세서에서 얇은 기판 전자 소자의 패키지 방법을 제공한다.
도 3a 내지 도 3d를 참조한다. 도 3a 내지 도 3d는 본 발명의 얇은 기판이 패키징되기 전에, 탐침 카드로 완전 수율 테스트를 수행하는 것에 대한 개략도를 도시한 것이다. 도 3a의 상면도 및 도 3b의 단면도에 도시된 바와 같이, 도 2d에 도시된 얇은 기판(20)에 대한 테스트를 수행하기 전에, 클램프 장치(clamp system, 300)가 필요한데, 이는 상술한 바와 같이, 본 발명의 얇은 기판의 두께는 30-200㎛, 보다 바람직하게는 50-100㎛이고, 텍스쳐가 매우 소프트하고 플렉시블하기 때문이다. 클램프 장치(300)는 주변부(310), 클램프부(clamp parts, 320), 조절 스프링들(adjustment springs, 330) 및 고정 나사들(fixing screws, 340)을 포함한다. 주변부(310)는 얇은 기판의 형상에 따라 만들어진 장치이다. 클램프부(320)는 얇은 기판(20)의 가장자리를 고정시키기는데 사용된다. 주변부(310)에 고정된 얇은 기판의 위치를 정확하게 추가적으로 조절하기 위해 조절 스프링들(330)이 사용될 수 있다. 조절 스프링들(330) 및 고정 나사들(340)을 이용하여 적절한 장력(tension)으로 테스트를 수행함으로써 적절한 장력이 얇은 기판(20)에 제공될 수 있다.
또한, 테스트 수행시 얇은 기판(20)의 접촉 저항이 5ohm 이하, 보다 바람직하게는 10ohm 이하가 유지되도록, 상술한 장력이 적절하게 제어될 필요가 있다.
클램프 장치(300)는 얇은 기판(20)에 특정한 장력을 제공할 필요가 있다. 하지만, 얇은 기판(2)에 대한 장력은 0~40,000 N/m, 보다 바람직하게는 0.1~1000 N/m 이어야 한다. 장력의 제한은 얇은 기판(20)의 두께 및 영스 모듈(Young's modules)에 따라 달라질 수 있고, 탐침 카드(400)의 탐침(410)이 얇은 기판(20)의 패드(202)에 확실하게 접촉할 수 있도록 변형은 1000ppm 이하(센티미터당 거리 변화<10㎛)가 되어야 한다. 장력을 조절하는 목적은, 테스트 수행시 얇은 기판(20)의 접촉 저항을 5ohm 이하로, 바람직하게는 10ohm 이하로 유지시키는 데 있을 뿐만 아니라, 더욱 중요한 것은, 얇은 기판(20)이 상술한 제한을 초과하는 긴장(장력)을 받는 경우, 비가역적인 변형이 일어나고 그 결과 내부 배선들이 손상될 수 있다는 것이다. 더욱이, 얇은 기판(20)을 테스트한 후, 탐침 마크들이 패드(202) 표면 상에 남게 된다. 상이한 테스트 방법과 상이한 압력때문에, 탐침 마크들의 크기는 5~50㎛가 되고 그 깊이는 100nm~3000nm가 된다. 얇은 기판(20)의 패드들(202)을 확실하게 접촉시키기 위해서, 테스트에서의 그러한 탐침 마크들은 피할 수 없는 결과이다. 또한 탐침 마크가 너무 작으면, 불량 접촉 때문에 테스트가 실패할 수 있고; 탐침 마크가 너무 크면, 패드 표면에 결함이 생기고 접속 표면 상에 공극이 발생된다는 것을, 탐침 마크들을 관찰함으로써 쉽게 이해할 수 있다. 불량 접속은 후속 접속 공정에서 발생한다. 패드 표면에 손상이 발생한 이후 산화물이 생성되면, 산화된 접속 표면이 접속력을 약화시키게 된다. 따라서, 테스트가 수행되는 동안, 상술한 전기적 특성, 기판에 대한 장력, 패드 표면의 결함 방지 등을 위한 많은 기술적 측면들의 요건들을 만족시킬 수 있도록, 상술한 장력은 본 발명에 따라 적절하게 조절되어야 한다.
또한, 도 3c는 얇은 기판을 고정하기 위하여 본 발명에 적용되는 다른 클램프 시스템(301)을 도시한 단면도이다. 클램프 시스템(301)은 하부 지지판(lower holding plate, 311), 상부 지지판(upper holding plate, 312) 및 고정 나사들(341)을 포함한다. 하부 지지판(311)은 흡입홀(suction holes, 313)을 포함한다. 하부 지지판(311) 및 상부 지지판(312) 사이의 얇은 기판(20)은 흡입홀(313)의 진공 흡입으로 보다 견고하게 고정될 수 있다.
또한, 도 3d는 얇은 기판을 고정하기 위해 본 발명에 적용되는 또 다른 클램프 시스템(302)을 도시한 단면도이다. 클램프 시스템(302)는 하부 지지판(314), 상부 지지판(315) 및 고정 나사들(341)을 포함한다. 도 3c에 도시된 클램프 시스템(301)과의 차이점은, 하부 지지판(314)과 상부 지지판(315)이 하부 지지판(311)과 상부 지지판(312)-하부 지지판(311)과 상부 지지판(312)은 얇은 기판(20)이 노출되도록 완전히 중공되어 있음-과 같이 한세트의 지지판이 아니라는 것이다. 하부 지지판(314)과 상부 지지판(315)은 얇은 기판(20) 테스트에 대해 요구되는 영역들을 노출시킬 뿐이지만, 얇은 기판(20)의 절단 영역들(cutting areas), 솔더 마스크가 덮는 영역들(solder mask covering areas) 및 테스트에 무용한 영역들(null areas for test)에 지지판 부분이 여전히 남겨져 있다. 하부 지지판(314) 또한 흡입홀(313)을 포함할 수 있다. 하부 지지판(311) 및 상부 지지판(312) 사이의 얇은 기판(20)은 흡입홀(313)의 진공 흡입으로 보다 견고하게 고정될 수 있다.
도 3a 내지 도 3d에 도시된 것과 같이, 본 발명의 클램프 시스템이 원형으로 예시되어 있지만, 본 발명은 이에 한정되지 않는다. 본 발명에 따른 클램프 시스템의 형상은 얇은 기판에 대해 요구되는 형상에 따라 제조될 수 있다. 형상은 타원형(oblong) 또는 직사각형(rectangle)일 수 있으며, 본 발명은 형상에 어떤 제한도 없다.
도 2a 내지 도 2d, 도 3a 내지 도 3d 및 도 4를 참조한다. 도 4는 본 발명의 제 1실시예에 따른 얇은 기판 전자 소자의 패키징 방법에 대한 공정도이다. 패키징 방법은 크게 베어 다이 본딩(bare die bonding)과 컴포넌트 본딩(component bonding) 두가지 부분을 포함한다. 베어 다이 본딩은 예시적으로 플립 칩 본딩 또는 와이어 본딩을 이용할 수 있다. 컴포넌트 본딩은 예시적으로, 표면 실장 기술(Surface Mounting Tech.), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 쿼드 플랫 노 리드(Quad Flat No leads), 볼 격자 어레이(Ball Grid Array)를 이용할 수 있다.
이하, 본 발명에 따른 얇은 기판에의 전자 소자 패키징 방법의 각 단계에 대해 자세하게 설명한다.
S101 단계는, 도 2a에 도시된 바와 같이, 캐리어(200)를 제공하는 단계이다.
S102 단계는, 도 2b에 도시된 바와 같이, 캐리어(200) 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하는 단계이다. 본 발명의 일실시예에 따르면, 얇은 다층 기판을 제조하기 위해, 복수의 금속층들(202, 206) 및 복수의 유전층들(204)이 캐리어(200)상에 교대로 형성된다. 유전층들(204)은 예시적으로 스핀 코팅 방법에 의해 폴리이미드로 형성될 수 있다. 금속층들(202, 206)은, 예시적으로 금속 리프트 오프 공정에 의해 형성될 수 있다. 얇은 기판은 적어도 하나의 칩에 연결하기 위한 적어도 하나의 패키지 유닛을 포함한다. 얇은 기판(하나의 패키지 유닛)에 연결된 칩들의 양은 하나 또는 그 이상일 수 있다. 복수의 칩들의 연결은, 예시적으로 2D 플랫 멀티 칩 모듈(2D flat multi chip module) 또는 3D 적층 연결(3D stacking connection)일 수 있다. 본 실시예에서는 예시적으로 단일 칩 연결(single chip connection)에 대해 설명한다.
S103 단계는, 도 2c에 도시된 바와 같이, 얇은 기판의 표면 상에 복수의 패드층을 형성하는 단계이다. 패드층(210)을 통해 칩(베어 다이)(150)을 도 1d에 도시된 MBB(micro bump bonding)에 의해 연결하기 위해, 도 2a 내지 도 2d에 도시된 패키지 유닛이 사용될 수 있다.
S104 단계는, 도 2d에 도시된 바와 같이, 캐리어(100)로부터 얇은 기판을 분리하는 단계이다.
S105 단계는, 도 3a 내지 도 3d에 도시된 바와 같이, 얇은 기판(20)-이는 복수의 패키지 유닛을 포함함-의 각 패키지 유닛에 대한 테스트를 수행하여 복수의 패키지 유닛에서 결함이 있는 패키지 유닛을 추출하고 칩에 연결할 패키지 유닛을 선별하는 단계이다.
S106 단계는, 테스트에 따라 결함을 갖는 패키지 상에 양호한 IC 칩이 연결되지 않도록 플립 칩 본딩을 수행하면서, 패드층(볼 패드)을 통해 결함이 없는 선별된 패키지 유닛과 칩을 플립 칩 본딩으로 각각 접속시키는 단계이다. 상술한 플립 칩 본딩은 높은 패키지 밀도를 갖는다. 금 범프 플립 칩 본딩 또는 구리 필라 플립 칩 본딩이 선택될 수 있을 것이다. 플럭스없이 금 범프 플립 칩 본딩 또는 금 스터드 범프 플립 칩 본딩이 진행될 수 있고, 접속 온도가 낮고(130℃-200℃) 플렉시블한 얇은 기판의 변형을 거의 초래하지 않는다. 구리 필라 플립 칩 본딩은 프린팅 플럭스를 필요로 하며 본 발명에도 적합하다.
S107 단계는, 전자 소자들(electronic components)을 제조하기 위해 얇은 기판 상에 플립 칩 본딩된 칩들에 전체 몰딩(entire molding)(웨이퍼 수준 압축 몰딩)을 수행하는 단계이다. 본 발명의 전자 소자들은 얇은 기판에 연결되고, 몰딩된 칩들로 정의될 수 있고, 또한 본 기술분야의 통상적인 사상에 따른 얇은 기판 상에 부착된 볼 그리드 어레이 패키지 소자(ball grid array package component)일 수도 있다. 본 발명의 이러한 실시예에서는, 본 단계의 몰딩은 제품으로서의 집적 회로용 칩들을 제조하기 위한 몰딩이다.
S108 단계는, 패드층들(볼 패드들)이 형성된 얇은 기판의 반대쪽 표면 상에, 도 2d에 도시된 금속층들(202)에 볼 그리드 마운팅(ball grid mounting)을 진행하여 전자 소자를 완성하는 단계이다. 볼 그리드 마운팅은 패키지 유닛들을 적어도 하나의 솔더 볼들(solder balls)과 각각 연결시켜 볼 그리드 어레이들(ball grid arrays), 즉 BGA 패키지(볼 그리드 어레이 패키지)를 형성하거나, 또는 패키지 유닛들을 외부의 볼 그리드 어레이 패키지 소자와 연결하는 것이다. 이 단계에서는, 전술한 솔더 볼 본딩 또는 컴포넌트 본딩의 패키지 기술이 더 낮은 패키지 밀도를 갖게 되고, 패키지 전에 프린팅 플럭스 또는 솔더 볼 페이스트가 필요게 된다. 본 실시예에서, 솔더 볼들의 볼 그리드 어레이는, 칩들(베어 다이들)이 플립 칩 본딩에 의해 패키지되어 있는 얇은 기판(패키지 유닛들)의 반대쪽 표면에 접속되어 있지만, 이에 제한되지 않는다. 본 발명에 따르면, 베어 다이 본딩이 수행되고 난 이후 솔더 볼 본딩이 동일 표면 상에서 진행된다. 또한, 솔더 볼 본딩이 먼저 수행되고, 이후 베어 다이 본딩이 수행될 수 있다. 아니면, 베어 다이 본딩과 솔더 볼 본딩이 동시에 수행될 수도 있다.
상술한 패키지 유닛들에 연결된 볼 그리드 어레이 패키지 소자는 후술하는 것과 같이 구조가 변형될 수도 있다. 본 발명에 따르면, 볼 그리드 어레이 패키지 소자는, 플립 칩 본딩에 의해 패키지된 칩들(베어 다이들)이 형성된 얇은 기판(패키지 유닛들)의 면과 동일 표면에 연결될 수도 있다. 아니면, 베어 다이 본딩이 먼저 수행되고, 이후 다른 표면 상에 볼 그리드 어레이 패키지 소자의 연결이 수행될 수 있다. 또한, 볼 그리드 어레이 패키지 소자의 연결이 먼저 수행되고, 이후 베어 다이 본딩이 진행될 수 있다. 아니면, 베어 다이 본딩과 볼 그리드 어레이 패키지 소자의 연결이 동시에 수행될 수 있다.
S109 단계는, 제품으로서의 집적 회로용 칩들을 제조하기 위해, 패키지 유닛들의(패키지 성형) 크기에 따라 전자 소자들을 다이싱하는 단계이다.
S110 단계는, 몰딩된 패키지인 전자 소자들에 대한 PKG 테스트를 수행하는 단계이다. PKG 테스트는 IC 칩 제품들에 대한 최종 테스트이다.
도 2a 내지 도 2d, 도 3a 내지 도 3d 및 도 5를 참조한다. 도 5는 본 발명의 제 2실시예에 따른 얇은 기판 전자 소자의 패키징 방법에 대한 공정도이다. 베어 다이 본딩은 예시적으로 플립 칩 본딩 또는 와이어 본딩이 이용될 수 있다. 컴포넌트 본딩은 예컨대, 표면 실장 기술(Surface Mounting Tech.), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 쿼드 플랫 노 리드(Quad Flat No leads), 볼 격자 어레이(Ball Grid Array)를 이용할 수 있다.
이하, 본 발명에 따른 얇은 기판에의 전자 소자 패키징 방법의 각 단계에 대해 자세하게 설명한다.
S201 단계는, 도 2a에 도시된 바와 같이, 캐리어(200)를 제공하는 단계이다.
S202 단계는, 도 2b에 도시된 바와 같이, 캐리어(200) 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하는 단계이다. 본 발명의 이러한 실시예에서, 얇은 다층 기판을 제조하기 위해, 복수의 금속층들(202, 206) 및 복수의 유전층들(204)이 캐리어(200) 상에 교대로 형성된다. 유전층들(204)은 예시적으로 스핀 코팅 방법에 의해 폴리이미드로 형성될 수 있다. 금속층들(202, 206)은, 예시적으로 금속 리프트 오프 공정에 의해 형성될 수 있다. 얇은 기판은 적어도 하나의 칩에 연결하기 위한 적어도 하나의 패키지 유닛을 포함한다. 얇은 기판(하나의 패키지 유닛)에 연결된 칩들의 양은 하나 또는 그 이상일 수 있다. 복수의 칩들의 연결은, 예시적으로 2D 플랫 멀티 칩 모듈 또는 3D 적층 연결일 수 있다. 본 실시예에서는 예시적으로 단일 칩 연결에 대해 설명한다.
S203 단계는, 도 2c에 도시된 바와 같이, 얇은 기판의 표면 상에 복수의 패드(210)층을 형성하는 단계이다. 패드층(210)을 통해 칩(베어 다이)(150)을 도 1d에 도시된 MBB(micro bump bonding)에 의해 연결하기 위해, 도 2a 내지 도 2d에 도시된 패키지 유닛이 사용될 수 있다.
S204 단계는, 도 2d에 도시된 바와 같이, 캐리어(100)로부터 얇은 기판을 분리하는 단계이다. 본 발명의 얇은 다층 기판(20)의 하나의 단일층 두께는 20㎛, 심지어는 10㎛ 미만일 수 있다. 모든 유전층은 동일한 물질로 형성되고, 기판의 각각의 층들 사이의 스트레스 일관성(stress consistency)이 양호하다. 따라서, 캐리어로부터 분리된 후 얇은 기판(20)에 뒤틀림(warpage)이 발생할 수 있는 문제를 보다 잘 방지할 수 있다.
S205 단계는, 도 3a 내지 도 3d에 도시된 바와 같이, 얇은 기판(20)-이는 복수의 패키지 유닛을 포함함-의 각 패키지 유닛에 대한 테스트를 수행하여 복수의 패키지 유닛에서 결함이 있는 패키지 유닛을 추출하고 칩 접속용 패키지 유닛을 선별하는 단계이다.
S206 단계는, 칩에 대한 플립 칩 본딩을 수행하면서, 선별된 패키지 유닛과 칩을 플립 칩 본딩에 의해 각각 접속시키는 단계이다. 상술한 플립 칩 본딩은 높은 패키지 밀도를 갖는다. 금 범프 플립 칩 본딩(gold bump flip chip bonding) 또는 구리 필라 플립 칩 본딩(copper pillar flip chip bonding)이 선택될 수 있을 것이다. 금 범프 플립 칩 본딩 또는 금 스터드 범프 플립 칩 본딩(gold stud bump flip chip bonding)이 플럭스없이 진행될 수 있고, 접속 온도가 낮고(130℃-200℃) 플렉시블한 얇은 기판의 변형을 거의 초래하지 않는다. 구리 필라 플립 칩 본딩은 프린팅 플럭스를 필요로 하며 본 발명에도 적합하다.
S207 단계는, 얇은 기판을 다이싱하는 단계, 즉 본 발명의 전자 소자를 몰딩 패널의 크기에 따라 다이싱하는 단계이다. 도 1e에 도시된 몰딩(152)을 참조한다. 몰딩시, 몰딩 방법으로 칩들을 피복하기 위해 수지물질이 이용되며, 단일 몰딩에 의해 피복된 영역은 공정에서 구별되어, 얇은 기판(전자 소자)이 다이싱(컷팅)되며, 본 발명에서 특정 크기로 된 금속 프레임에 고정된다. 금속 프레임은 소위 몰딩 패널이다. 금속 프레임 영역(area)은 몰드 패널의 크기이다. 다른 몰딩 공정에 따르면, 몰딩 템플릿의 크기에 대한 다른 제한들이 존재하고, 따라서 몰딩 패널의 크기 또한 다르게 된다.
S208 단계는, 칩들-전자 소자들(electronic components)을 제조하기 위해 얇은 기판 상에 본딩된 플립 칩들-에 몰딩을 수행하는 단계이다. 본 단계에서, 본 발명은 이송 몰딩(transfer molding)을 이용하고, 이러한 몰딩은 제품으로서의 IC 칩을 제조하기 위한 패키지 몰딩이다. 종래 기술의 웨이퍼 수준 패키지와 비교하여, 웨이퍼 크기로 1회 몰딩(one time molding)이 적용된다. 플렉서블 기판, 특히 얇은 기판의 플렉서블 기판을 고려하면, 이러한 몰딩단계에서 뒤틀림 문제가 쉽게 발생한다. 게다가, 수지로 넓은 영역을 몰딩하는 것 또한 뒤틀림 문제를 발생시키고, 패키지 바디 비틀림을 초래하여 무용지물로 만든다. 본 발명은 몰딩 패널을 제공하고, 높은 정확성을 가진 이송 몰딩을 이용한다. 따라서, 뒤틀림은 아주 작은 범위 내로 조절될 수 있다. 일반적으로 얇은 기판의 뒤틀림은 60~500㎛, 바람직하게는 10~300㎛ 범위 내로 조절된다.
S209 단계는, 패드층들(볼 패드들)이 형성된 얇은 기판의 반대쪽 표면 상에, 도 2d에 도시된 금속층들(202)에 볼 그리드 마운팅을 수행하여 본 발명의 전자 소자를 완성하는 단계이다. 볼 그리드 마운팅은 패키지 유닛들을 적어도 하나의 솔더 볼들과 각각 연결시켜 볼 그리드 어레이들, 즉 BGA 패키지(볼 그리드 어레이 패키지)를 형성하거나, 또는 패키지 유닛들을 외부의 볼 그리드 어레이 패키지 소자와 연결하는 것이다. 이 단계에서는, 전술한 솔더 볼 본딩 또는 컴포넌트 본딩의 패키지 기술이 더 낮은 패키지 밀도를 갖게 되고, 패키지 전에 프린팅 플럭스 또는 솔더 볼 페이스트가 필요게 된다. 본 실시예에서, 솔더 볼들의 볼 그리드 어레이는, 칩들(베어 다이들)이 플립 칩 본딩에 의해 패키지되어 있는 얇은 기판(패키지 유닛들)의 반대쪽 표면에 접속되어 있지만, 이에 제한되지 않는다. 본 발명에 따르면, 베어 다이 본딩이 수행되고 난 이후 솔더 볼 본딩이 동일 표면 상에서 진행된다. 또한, 솔더 볼 본딩이 먼저 수행되고, 이후 베어 다이 본딩이 수행될 수 있다. 아니면, 베어 다이 본딩과 솔더 볼 본딩이 동시에 수행될 수도 있다.
상술한 패키지 유닛들에 연결된 볼 그리드 어레이 패키지 소자는 후술하는 것과 같이 구조가 변형될 수도 있다. 본 발명에 따르면, 볼 그리드 어레이 패키지 소자는, 플립 칩 본딩에 의해 패키지된 칩들(베어 다이들)이 형성된 얇은 기판(패키지 유닛들)의 면과 동일 표면에 연결될 수도 있다. 아니면, 베어 다이 본딩이 먼저 수행되고, 이후 다른 표면 상에 볼 그리드 어레이 패키지 소자의 연결이 수행될 수 있다. 또한, 볼 그리드 어레이 패키지 소자의 연결이 먼저 수행되고, 이후 베어 다이 본딩이 진행될 수 있다. 아니면, 베어 다이 본딩과 볼 그리드 어레이 패키지 소자의 연결이 동시에 수행될 수 있다.
S210 단계는, 패널을 다이싱하는 단계, 즉 제품으로서의 집적 회로용 칩들을 제조하기 위해 패키지 유닛들의(패키지 성형) 크기에 따라 전자 소자들을 다이싱하는 단계이다.
S211 단계는, 몰딩된 패키지인 전자 소자들에 대한 PKG 테스트를 수행하는 단계이다. PKG 테스트는 IC 칩 제품들에 대한 최종 테스트이다.
도 2a 내지 도 2d, 도 3a 내지 도 3d 및 도 6을 참조한다. 도 6은 본 발명의 제 3실시예에 따른 얇은 기판 전자 소자의 패키징 방법에 대한 공정도이다. 베어 다이 본딩은 예시적으로 플립 칩 본딩 또는 와이어 본딩이 이용될 수 있다. 컴포넌트 본딩은 예컨대, 표면 실장 기술(Surface Mounting Tech.), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 쿼드 플랫 노 리드(Quad Flat No leads), 볼 격자 어레이(Ball Grid Array)를 이용할 수 있다.
이하, 본 발명에 따른 얇은 기판에의 전자 소자 패키징 방법의 각 단계에 대해 자세하게 설명한다.
S301 단계는, 도 2a에 도시된 바와 같이, 캐리어(200)를 제공하는 단계이다.
S302 단계는, 도 2b에 도시된 바와 같이, 캐리어(200) 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하는 단계이다. 본 발명의 이러한 실시예에서, 얇은 다층 기판을 제조하기 위해, 복수의 금속층들(202, 206) 및 복수의 유전층들(204)이 캐리어(200) 상에 교대로 형성된다. 유전층들(204)은 예시적으로 스핀 코팅 방법에 의해 폴리이미드로 형성될 수 있다. 금속층들(202, 206)은, 예시적으로 금속 리프트 오프 공정에 의해 형성될 수 있다. 얇은 기판은 적어도 하나의 칩에 연결하기 위한 적어도 하나의 패키지 유닛을 포함한다. 얇은 기판(하나의 패키지 유닛)에 연결된 칩들의 양은 하나 또는 그 이상일 수 있다. 복수의 칩들의 연결은, 예시적으로 2D 플랫 멀티 칩 모듈 또는 3D 적층 연결일 수 있다. 본 실시예에서는 예시적으로 단일 칩 연결에 대해 설명한다.
S303 단계는, 도 2c에 도시된 바와 같이, 얇은 기판의 표면 상에 복수의 패드(210)층을 형성하는 단계이다. 패드층(210)을 통해 칩(베어 다이)(150)을 도 1d에 도시된 MBB(micro bump bonding)에 의해 연결하기 위해, 도 2a 내지 도 2d에 도시된 패키지 유닛이 사용될 수 있다.
S304 단계는, 도 2d에 도시된 바와 같이, 캐리어(100)로부터 얇은 기판을 분리하는 단계이다. 본 발명의 얇은 다층 기판(20)의 하나의 단일층 두께는 20㎛, 심지어는 10㎛ 미만일 수 있다. 모든 유전층은 동일한 물질로 형성되고, 기판의 각각의 층들 사이의 스트레스 일관성이 양호하다. 따라서, 캐리어로부터 분리된 후 얇은 기판(20)에 뒤틀림이 발생할 수 있는 문제를 보다 잘 방지할 수 있다.
S305 단계는, 도 3a 내지 도 3d에 도시된 바와 같이, 얇은 기판(20)-이는 복수의 패키지 유닛을 포함함-의 각 패키지 유닛에 대한 테스트를 수행하여 복수의 패키지 유닛에서 결함이 있는 패키지 유닛을 추출하고 칩 접속용 패키지 유닛을 선별하는 단계이다.
S306 단계는, 본 발명에 따른 본 실시예의 단계에서, 칩 접속용 패키지 유닛을 선별하기 위하여 몰딩 패널 크기에 따라 얇은 기판을 다이싱하는 단계이다.
S307 단계는, 칩에 대한 플립 칩 본딩을 수행하면서, 선별된 패키지 유닛과 칩을 플립 칩 본딩에 의해 각각 접속시키는 단계이다. 상술한 플립 칩 본딩은 높은 패키지 밀도를 갖는다. 금 범프 플립 칩 본딩 또는 구리 필라 플립 칩 본딩이 선택될 수 있을 것이다. 금 범프 플립 칩 본딩 또는 금 스터드 범프 플립 칩 본딩이 플럭스없이 진행될 수 있고, 접속 온도가 낮고(130℃-200℃) 플렉시블한 얇은 기판의 변형을 거의 초래하지 않는다. 구리 필라 플립 칩 본딩은 프린팅 플럭스를 필요로 하며 본 발명에도 적합하다.
S308 단계는, 칩들-전자 소자들(electronic components)을 제조하기 위해 얇은 기판 상에 본딩된 플립 칩들-에 몰딩을 수행하는 단계이다. 본 단계에서, 이송 몰딩(transfer molding)이 본 발명에서 이용된다. 본 단계의 몰딩은 제품으로서의 IC 칩을 제조하기 위한 패키지 몰딩이다. 종래 기술의 웨이퍼 수준 패키지와 비교하여, 웨이퍼 크기로 1회 몰딩(one time molding)이 적용된다. 플렉서블 기판, 특히 얇은 기판의 플렉서블 기판을 고려하면, 이러한 몰딩단계에서 뒤틀림 문제가 쉽게 발생한다. 본 발명은 높은 정확성을 가진 이송 몰딩을 이용한다. 따라서, 뒤틀림은 아주 작은 범위 내로 조절될 수 있다.
S309 단계는, 패드층들(볼 패드들)이 형성된 얇은 기판의 반대쪽 표면 상에, 도 2d에 도시된 금속층들(202)에 볼 그리드 마운팅을 수행하여 본 발명의 전자 소자를 완성하는 단계이다. 볼 그리드 마운팅은 패키지 유닛들을 적어도 하나의 솔더 볼들과 각각 연결시켜 볼 그리드 어레이들, 즉 BGA 패키지(볼 그리드 어레이 패키지)를 형성하거나, 또는 패키지 유닛들을 외부의 볼 그리드 어레이 패키지 소자와 연결하는 것이다. 이 단계에서는, 전술한 솔더 볼 본딩 또는 컴포넌트 본딩의 패키지 기술이 더 낮은 패키지 밀도를 갖게 되고, 패키지 전에 프린팅 플럭스 또는 솔더 볼 페이스트가 필요게 된다. 본 실시예에서, 솔더 볼들의 볼 그리드 어레이는, 칩들(베어 다이들)이 플립 칩 본딩에 의해 패키지되어 있는 얇은 기판(패키지 유닛들)의 반대쪽 표면에 접속되어 있지만, 이에 제한되지 않는다. 본 발명에 따르면, 베어 다이 본딩이 수행되고 난 이후 솔더 볼 본딩이 동일 표면 상에서 진행된다. 또한, 솔더 볼 본딩이 먼저 수행되고, 이후 베어 다이 본딩이 수행될 수 있다. 아니면, 베어 다이 본딩과 솔더 볼 본딩이 동시에 수행될 수도 있다.
상술한 패키지 유닛들에 연결된 볼 그리드 어레이 패키지 소자는 후술하는 것과 같이 구조가 변형될 수도 있다. 본 발명에 따르면, 볼 그리드 어레이 패키지 소자는, 플립 칩 본딩에 의해 패키지된 칩들(베어 다이들)이 형성된 얇은 기판(패키지 유닛들)의 면과 동일 표면에 연결될 수도 있다. 아니면, 베어 다이 본딩이 먼저 수행되고, 이후 다른 표면 상에 볼 그리드 어레이 패키지 소자의 연결이 수행될 수 있다. 또한, 볼 그리드 어레이 패키지 소자의 연결이 먼저 수행되고, 이후 베어 다이 본딩이 진행될 수 있다. 아니면, 베어 다이 본딩과 볼 그리드 어레이 패키지 소자의 연결이 동시에 수행될 수 있다.
S310 단계는, 패널을 다이싱하는 단계, 즉 제품으로서의 집적 회로용 칩들을 제조하기 위해 패키지 유닛들의(패키지 성형) 크기에 따라 전자 소자들을 다이싱하는 단계이다.
S311 단계는, 몰딩된 패키지인 전자 소자들에 대한 PKG 테스트를 수행하는 단계이다. PKG 테스트는 IC 칩 제품들에 대한 최종 테스트이다.
도 2a 내지 도 2d, 도 3a 내지 도 3d 및 도 7을 참조한다. 도 7은 본 발명의 제 4실시예에 따른 얇은 기판 전자 소자의 패키징 방법에 대한 공정도이다. 베어 다이 본딩은 예시적으로 플립 칩 본딩 또는 와이어 본딩이 이용될 수 있다. 컴포넌트 본딩은 예컨대, 표면 실장 기술(Surface Mounting Tech.), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 쿼드 플랫 노 리드(Quad Flat No leads), 볼 격자 어레이(Ball Grid Array)를 이용할 수 있다.
이하, 본 발명에 따른 얇은 기판에의 전자 소자 패키징 방법의 각 단계에 대해 자세하게 설명한다.
S3011 단계는, 도 2a에 도시된 바와 같이, 캐리어(200)를 제공하는 단계이다.
S3021 단계는, 도 2b에 도시된 바와 같이, 캐리어(200) 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하는 단계이다. 본 발명의 이러한 실시예에서, 얇은 다층 기판을 제조하기 위해, 복수의 금속층들(202, 206) 및 복수의 유전층들(204)이 캐리어(200) 상에 교대로 형성된다. 유전층들(204)은 예시적으로 스핀 코팅 방법에 의해 폴리이미드로 형성될 수 있다. 금속층들(202, 206)은, 예시적으로 금속 리프트 오프 공정에 의해 형성될 수 있다. 얇은 기판은 적어도 하나의 칩에 연결하기 위한 적어도 하나의 패키지 유닛을 포함한다. 얇은 기판(하나의 패키지 유닛)에 연결된 칩들의 양은 하나 또는 그 이상일 수 있다. 복수의 칩들의 연결은, 예시적으로 2D 플랫 멀티 칩 모듈 또는 3D 적층 연결일 수 있다. 본 실시예에서는 예시적으로 단일 칩 연결에 대해 설명한다.
S3031 단계는, 도 2c에 도시된 바와 같이, 얇은 기판의 표면 상에 복수의 패드(210)층을 형성하는 단계이다. 패드층(210)을 통해 칩(베어 다이)(150)을 도 1d에 도시된 MBB(micro bump bonding)에 의해 연결하기 위해, 도 2a 내지 도 2d에 도시된 패키지 유닛이 사용될 수 있다.
S3041 단계는, 도 2d에 도시된 바와 같이, 캐리어(100)로부터 얇은 기판을 분리하는 단계이다. 본 발명의 얇은 다층 기판(20)의 하나의 단일층 두께는 20㎛, 심지어는 10㎛ 미만일 수 있다. 모든 유전층은 동일한 물질로 형성되고, 기판의 각각의 층들 사이의 스트레스 일관성이 양호하다. 따라서, 캐리어로부터 분리된 후 얇은 기판(20)에 뒤틀림이 발생할 수 있는 문제를 보다 잘 방지할 수 있다.
S3051 단계는, 도 3a 내지 도 3d에 도시된 바와 같이, 얇은 기판(20)-이는 복수의 패키지 유닛을 포함함-의 각 패키지 유닛에 대한 테스트를 수행하여 복수의 패키지 유닛에서 결함이 있는 패키지 유닛을 추출하고 칩 접속용 패키지 유닛을 선별하는 단계이다.
S3061 단계는, 칩 접속용 패키지 유닛을 선별하기 위하여 몰딩 패널 크기 또는 패키지 유닛의 크기에 따라 얇은 기판을 다이싱하는 단계이다. 본 발명에 따른 본 실시예에서, 이 단계를 위해 다양한 옵션이 제공될 수 있다. 이 단계는 S3051 단계 이후 생략될 수 있고, 이후 S3701 단계가 진행될 수 있다. 아니면, S3081 단계가 수행된 이후에 S3061 단계가 수행될 수 있다.
S3071 단계는, 칩에 대한 플립 칩 본딩을 수행하면서, 선별된 패키지 유닛과 칩을 플립 칩 본딩에 의해 각각 접속시키는 단계이다. 상술한 플립 칩 본딩은 높은 패키지 밀도를 갖는다. 금 범프 플립 칩 본딩 또는 구리 필라 플립 칩 본딩이 선택될 수 있을 것이다. 금 범프 플립 칩 본딩 또는 금 스터드 범프 플립 칩 본딩이 플럭스없이 진행될 수 있고, 접속 온도가 낮고(130℃-200℃) 플렉시블한 얇은 기판의 변형을 거의 초래하지 않는다. 구리 필라 플립 칩 본딩은 프린팅 플럭스를 필요로 하며 본 발명에도 적합하다.
S3081 단계는, 각각의 패키지 유닛에 대해 볼 그리드 마운팅(실장)을 수행하는 단계이다. 볼 그리드 마운팅은 패키지 유닛들을 적어도 하나의 솔더 볼들과 각각 연결시켜 본 발명의 전자 소자를 완성하기 위해 볼 그리드 어레이들, 즉 BGA 패키지(볼 그리드 어레이 패키지)를 형성하는 것이다. 본 단계에서, 전술한 솔더 볼 본딩 또는 컴포넌트 본딩의 패키지 기술이 더 낮은 패키지 밀도를 갖게 되고, 패키지 전에 프린팅 플럭스 또는 솔더 볼 페이스트가 필요게 된다. 본 실시예에서, 솔더 볼들의 볼 그리드 어레이는, 칩들(베어 다이들)이 플립 칩 본딩에 의해 패키지되어 있는 얇은 기판(패키지 유닛들)의 반대쪽 표면에 접속되어 있다.
도 2a 내지 도 2d, 도 3a 내지 도 3d 및 도 8을 참조한다. 도 8은 본 발명의 제 5실시예에 따른 얇은 기판 전자 소자의 패키징 방법에 대한 공정도이다. 베어 다이 본딩은 예시적으로 플립 칩 본딩(flip chip bonding) 또는 와이어 본딩(wire bonding)이 이용될 수 있다. 컴포넌트 본딩은 예컨대, 표면 실장 기술(Surface Mounting Tech.), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 쿼드 플랫 노 리드(Quad Flat No leads), 볼 격자 어레이(Ball Grid Array)를 이용할 수 있다.
이하, 본 발명에 따른 얇은 기판에의 전자 소자 패키징 방법의 각 단계에 대해 자세하게 설명한다.
S401 단계는, 도 2a에 도시된 바와 같이, 캐리어(200)를 제공하는 단계이다.
S402 단계는, 도 2b에 도시된 바와 같이, 캐리어(200) 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하는 단계이다. 본 발명의 이러한 실시예에서, 얇은 다층 기판을 제조하기 위해, 복수의 금속층들(202, 206) 및 복수의 유전층들(204)이 캐리어(200) 상에 교대로 형성된다. 유전층들(204)은 예시적으로 스핀 코팅 방법에 의해 형성될 수 있다. 금속층들(202, 206)은, 예시적으로 금속 리프트 오프 공정에 의해 형성될 수 있다. 얇은 기판은 적어도 하나의 칩에 연결하기 위한 적어도 하나의 패키지 유닛을 포함한다. 얇은 기판(하나의 패키지 유닛)에 연결된 칩들의 양은 하나 또는 그 이상일 수 있다. 복수의 칩들의 연결은, 예시적으로 2D 플랫 멀티 칩 모듈 또는 3D 적층 연결일 수 있다. 본 실시예에서는 예시적으로 단일 칩 연결에 대해 설명한다.
S403 단계는, 도 2c에 도시된 바와 같이, 얇은 기판의 표면 상에 복수의 패드(210)층을 형성하는 단계이다. 패드층(210)을 통해 칩(베어 다이)(150)을 도 1d에 도시된 MBB(micro bump bonding)에 의해 연결하기 위해, 패키지 유닛이 사용될 수 있다.
S404 단계는, 도 2d에 도시된 바와 같이, 캐리어(100)로부터 얇은 기판을 분리하는 단계이다. 본 발명의 얇은 다층 기판(20)의 하나의 단일층 두께는 20㎛, 심지어는 10㎛ 미만일 수 있다. 모든 유전층은 동일한 물질로 형성되고, 기판의 각각의 층들 사이의 스트레스 일관성이 양호하다. 따라서, 캐리어(100)로부터 분리된 후 얇은 기판(20)에 뒤틀림이 발생할 수 있는 문제를 보다 잘 방지할 수 있다.
S405 단계는, 도 3a 내지 도 3d에 도시된 바와 같이, 얇은 기판(20)은 복수의 패키지 유닛을 포함하고, 얇은 기판(20)의 각 패키지 유닛에 대한 테스트를 수행하여 복수의 패키지 유닛 중에서 결함이 있는 패키지 유닛을 추출하고 칩 접속용 패키지 유닛을 선별하는 단계이다.
S406 단계는, 칩 접속용 패키지 유닛을 선별하기 위해, 패키지 유닛의 크기에 따라 얇은 기판을 다이싱하는 단계이다.
S407 단계는, 몰딩 패널 크기(즉, 패키지 유닛의 크기)에 따라서 선별된 패키지 유닛을 재조립(reassembling)하고, 플립 칩 본딩에 의해, 칩을 선별된 패키지 유닛과 각각 연결시키는 단계이다. 선별된 패키지 유닛이 내열성 접착 테이프(heat-resistant adhesive tape) 상에, 또는 표면 상에 접착제가 뿌려져 있는 금속 플레이트 상에 부착되는 과정이 재조립에 대한 예시가 될 수 있다. 다음 단계로서, 전술한 재조립 공정이 적용된다. 전술한 플립 칩 본딩은 보다 높은 패키지 밀도를 갖는다. 골드 범프 플립 칩 본딩 또는 코퍼 필러 플립 칩 본딩이 선택될 수 있다. 골드 범프 플립 칩 본딩 또는 골드 스터드 범프 플립 칩 본딩은 플럭스없이 진행될 수 있고, 연결 온도가 낮고(130℃-200℃), 플렉서블한 얇은 기판의 변형을 거의 가져오지 않는다. 코퍼 필러 플립 칩 본딩은 플럭스를 프린팅 하는 것이 필요하고, 본 발명에 적합하다.
S408 단계는, 칩들-전자 소자들(electronic components)을 제조하기 위해 몰딩 패널 상에 본딩된 플립 칩들-에 몰딩을 수행하는 단계이다. 본 단계에서, 이송 몰딩(transfer molding)이 본 발명에서 이용되고, 이러한 몰딩은 제품으로서의 IC 칩을 제조하기 위한 패키지 몰딩이다. 본 발명은 높은 정확성을 가지는 이송 몰딩을 이용한다. 따라서, 플렉시블한 기판, 특히 얇은 기판에 대해 걸핏하면 발생하는 뒤틀림 문제가 효과적으로 제어될 수 있다.
S409 단계는, 패드층들(볼 패드들)이 형성된 얇은 기판의 반대쪽 표면 상에, 도 2d에 도시된 금속층들(202)에 볼 그리드 마운팅을 수행하여 본 발명의 전자 소자를 완성하는 단계이다. 볼 그리드 마운팅은 패키지 유닛들을 적어도 하나의 솔더 볼들과 각각 연결시켜 볼 그리드 어레이들, 즉 BGA 패키지(볼 그리드 어레이 패키지)를 형성하거나, 또는 패키지 유닛들을 외부의 볼 그리드 어레이 패키지 소자와 연결하는 것이다. 본 단계 전에, 얇은 기판을 구비한 몰딩된 칩이 내열성 테이프 도는 금속 플레이트로부터 분리되는 선택적 과정이 수행될 수 있을 것이다. 본 단계에서, 전술한 솔더 볼 본딩 또는 컴포넌트 본딩의 패키지 기술이 더 낮은 패키지 밀도를 갖게 되고, 패키지 전에 프린팅 플럭스 또는 솔더 볼 페이스트가 필요게 된다. 본 실시예에서, 솔더 볼들의 볼 그리드 어레이는, 칩들(베어 다이들)이 플립 칩 본딩에 의해 패키지되어 있는 얇은 기판(패키지 유닛들)의 반대쪽 표면에 접속되어 있지만, 이에 제한되지 않는다. 본 발명에 따르면, 베어 다이 본딩이 수행되고 난 이후 솔더 볼 본딩이 동일 표면 상에서 진행된다. 또한, 솔더 볼 본딩이 먼저 수행되고, 이후 베어 다이 본딩이 수행될 수 있다. 아니면, 베어 다이 본딩과 솔더 볼 본딩이 동시에 수행될 수 있다.
상술한 패키지 유닛들에 연결된 볼 그리드 어레이 패키지 소자는 후술하는 것과 같이 구조가 변형될 수도 있다. 본 발명에 따르면, 볼 그리드 어레이 패키지 소자는, 플립 칩 본딩에 의해 패키지된 칩들(베어 다이들)이 형성된 얇은 기판(패키지 유닛들)의 면과 동일 표면에 연결될 수도 있다. 아니면, 베어 다이 본딩이 먼저 수행되고, 이후 다른 표면 상에 볼 그리드 어레이 패키지 소자의 연결이 수행될 수 있다. 또한, 볼 그리드 어레이 패키지 소자의 연결이 먼저 수행되고, 이후 베어 다이 본딩이 진행될 수 있다. 아니면, 베어 다이 본딩과 볼 그리드 어레이 패키지 소자의 연결이 동시에 수행될 수 있다.
S410 단계는, 몰딩 패널을 다이싱하는 단계, 즉 칩의 각 패키지 유닛의 크기에 따라 본 발명에서의 전자 소자를 다이싱하는 단계이다.
S411 단계는, 몰딩된 전자 소자들에 대한 PKG 테스트를 수행하는 단계이다. PKG 테스트는 IC 칩 제품들에 대한 최종 테스트이다.
상술한 바와 같이, 전체 패키지 공정의 수율은 각 구성요소(components)의 수율 합에 달려있다. 그러나, 얇은 기판이 보다 복잡해지고 집적도가 높아지는 상황 하에서, 결과적으로 IC 칩이 얇은 기판의 결함 발생으로 인한 전체 패키지 불량을 가질 가능성이 높아지게 된다. 종래 기술에 따른 웨이퍼 수준 패키지에서, (SMAFTI의 삽입층(interpose layer)과 같은) 얇은 기판이, 메모리 칩과 로직 칩에 연결하는 핵심적인 소자로서, 중요한 요소가 된다. 그러나, 종래 기술에 따르면, 웨이퍼 수준 패키지의 제한으로 인해, 선별을 위해 얇은 기판에의 선테스트가 불가능하게 된다. 실리콘 웨이퍼 전체에 대한 웨이퍼 몰딩이 먼저 수행되고, 다이싱 또는 싱귤레이션(singulation)이 수행된 이후 적격 패키지를 구비한 IC 칩이 테스트를 통해 선별될 수 있다. 비용 측면을 고려하면, 얇은 기판의 제조 비용은 단지 패키지 몰딩의 제조 비용의 1/3, 그리고 IC 제조 비용의 1/10에 불과하다. 하지만, 얇은 기판의 결함 발생으로 인해 전체 완성된 패키지를 구비한 IC 칩이 불량이 된다면, 지불되어야 하는 비용에 얇은 기판 제조 비용이 포함되지 않는다. 따라서, 웨이퍼 수준 패키지 공정에 관련된 전체 패키지의 수율을 향상시킬 필요가 있으며, 또한 무의미한 제조 물질 비용을 효율적으로 감소시킬 필요가 있다.
또한, 전술한 베어 다이 본딩과 컴포넌트 본딩을 수행하는 일련의 과정은 특별한 제한을 가지지 않는다. 일반적으로, 베어 다이 본딩은, 컴포넌트 본딩 전에 수행된다. 그 이유는, 베어 다이 본딩의 대부분의 기술들이 되돌릴 수 없는 패키지 공정이고, 후속 공정에서 가열로도 땜납 제거(desolder)가 되지 않기 때문이다. 전술한 바와 같이, 컴포넌트 본딩 패키징이 수행되기 전에 프린팅 플럭스 또는 솔더 페이스트가 필요하다. 베어 다이 본딩과 컴포넌트 본딩이 얇은 기판의 동일 면상에서 수행되는 경우, 베어 다이가 완전히 패키징 되는 것을 방지하기 위해서, 3D 솔더 페이스트 프린팅(3D solder paste printing)을 수행할 필요가 있다. 3D 솔더 페이스트 프린팅은, 컴포넌트 본딩을 위한 프린팅 솔더 페이스트가 완전히 패키징된 베어 다이와 접촉하지 않도록, 베어 다이를 커버링할 수 있는 3 차원의 프린팅 플레이트를 이용한다. 패키지 밀도가 충분히 낮은 조건에서는, 베어 다이 본딩 전에 컴포넌트 본딩이 수행될 수도 있다. 3D 솔더 페이스트 프린팅은 생략될 수 있고, 패키지 공정은 단순화될 수 있다. 또한, 베어 다이 본딩을 위해 상부에서 솔더로 솔더 범프나 구리 필러 범퍼가 이용되면, 베어 다이 본딩과 컴포넌트 본딩은, 하나의 리플로우 공정에서 동시에 수행될 수 있다. 즉: 베어 다이 및 구성요소(element)가 (연결되거나 본딩되지 않고) 얇은 기판 상에 놓여질 수 있고, 하나의 리플로우 공정만으로, 베어 다이와 구성요소가 (연결되지 않은) 얇은 기판 상에 본딩될 수 있다. 본 패키지 방법은 단순화될 수 있고, 패키지 효율성이 향상될 수 있다.
또한, 상술한 모든 실시예의 모든 패키지 공정들에서, 얇은 기판을 고정하기 위한 방법으로 도 3a 내지 도 3d에 도시된 클램프 시스템(300, 301, 302)이 사용될 수 있다. 패키지 공정에서, 얇은 기판을 고정시키기 위해 요구되는 사항이, 테스트를 수행시의 접촉 저항, 장력 등과 같이 엄격하지는 않다. 패키지 공정들을 수행함에 있어서 얇은 기판이 안정적으로 고정되면 충분하다.
결론적으로, 얇은 기판이 제조되고, 캐리어(실리콘 웨이퍼)로부터 분리된 후, 얇은 기판에 대한 사전 테스트가 가능해질 수 있다. 본 발명에 따르면, 완전 수율을 위한 기술적 특성이 포함되고, 테스트와 패키징을 위해 유연한 방식을 선택할 수 있다는 점이 종래 기술의 웨이퍼 수준 패키지와 현저하게 구별된다. 실리콘 웨이퍼 상의 패키징 공정에 대한 제약으로 인한 문제점들이 제거될 수 있다. 본 발명에 따른 패키징과 테스트 방법들에 따르면, 패키지 회로 디자인은 신속하게 이루어질 수 있다. 결과적으로, 본 발명은 플렉서블하고 얇은 기판에 대한 완전한 해결책을 제공한다. 본 발명의 패키징과 테스트 방법은, 복잡성과 집적도에 대한 요구가 나날이 엄격해지는 현재의 패키지 공정에 적용될 수 있을 뿐만 아니라, 웨이퍼 수준 패키의 전체 공정 수율을 향상시킬 수 있고 무용의 제조 물질 비용을 효과적으로 절감할 수 있다.
본 기술분야의 통상의 기술자에 의해 이해될 수 있는 것과 같이, 본 발명의 상술한 바람직한 실시예는 본 발명을 한정하기 위한 것이라기 보다는 예시적으로 설명하기 위한 것이다. 본 발명의 실시예들은 첨부된 청구항의 사상 및 범위 내에서 다양한 변형 및 유사한 배열을 포함하며, 상기 청구항은 모든 변형 및 유사한 구조를 포함하도록 가장 넓게 해석되어야 할 것이다.

Claims (12)

  1. 캐리어를 제공하는 단계;
    얇은 기판-여기서, 상기 얇은 기판은 적어도 하나의 칩과 연결되는 적어도 하나의 패키지 유닛을 포함함-을 제조하기 위해 상기 캐리어 상에 적어도 하나의 금속층 및 적어도 하나의 유전층을 형성하는 단계;
    상기 얇은 기판의 표면 상에 적어도 하나의 패드층을 형성하는 단계;
    상기 캐리어로부터 상기 얇은 기판을 분리하는 단계;
    상기 적어도 하나의 패키지 유닛 중 결함이 있는 패키지 유닛을 추출하고 칩에 연결할 패키지 유닛을 선별하기 위해, 상기 얇은 기판에 대한 테스트를 수행하는 단계;
    상기 칩을 연결할 패키지 유닛을 선별하기 위해 상기 패키지 유닛에 따라 상기 얇은 기판을 다이싱하는 단계;
    선별된 상기 패키지 유닛을 몰딩 패널 크기에 따라 재조립하고, 선별된 상기 패키지 유닛과 상기 칩을 플립 칩 본딩에 의해 각각 연결하는 단계; 및
    상기 칩-여기서, 칩은 상기 얇은 기판 상에 본딩된 플립 칩임-에 대한 전체 몰딩을 수행하여 전자 소자를 형성하는 단계를 포함하는 얇은 기판 전자 소자의 패키지 방법.
  2. 제 1항에 있어서,
    상기 얇은 기판에 대한 테스트를 수행하는 단계 동안, 상기 패드층이 상기 얇은 기판의 상면과 하면에 동시에 노출되도록 클램프 장치로 상기 얇은 기판을 클램핑하는 단계를 더 포함하는 얇은 기판 전자 소자의 패키지 방법.
  3. 제 2항에 있어서,
    상기 얇은 기판을 클램핑하는 단계 동안, 소정 값 이내에서 상기 얇은 기판에 대한 장력과 상기 얇은 기판의 접촉 저항을 조절하는 단계를 더 포함하는 얇은 기판 전자 소자의 패키지 방법.
  4. 제 1항에 있어서,
    플립 칩 본딩에 의해, 상기 패드층을 통해 상기 칩과 상기 패키지 유닛을 연결하는 것을 특징으로 하는 얇은 기판 전자 소자의 패키지 방법.
  5. 제 1항에 있어서,
    상기 몰딩은 이송 몰딩인 것을 특징으로 하는 얇은 기판 전자 소자의 패키지 방법.
  6. 제 1항에 있어서,
    상기 몰딩 수행 단계 이후, 볼 그리드 어레이를 형성하고 전자 소자를 완성하기 위해 복수의 솔더 볼과 상기 패키지 유닛을 연결하는 단계를 더 포함하는 얇은 기판 전자 소자의 패키지 방법.
  7. 제 5항에 있어서,
    상기 볼 그리드 어레이 형성 단계 이후, 상기 패키지 유닛에 따라 상기 전자 소자를 다이싱하는 단계를 더 포함하는 얇은 기판 전자 소자의 패키지 방법.
  8. 제 1항에 있어서,
    상기 몰딩 수행 단계 전에, 상기 패키지 유닛 각각을 볼 그리드 어레이 패키지 소자(component)와 연결하는 단계를 더 포함하며,
    상기 연결 단계는 플립 칩 본딩에 의해 상기 칩이 패키징되는 패키지 유닛의 표면과 동일 표면상에서 수행되는 것을 특징으로 하는 얇은 기판 전자 소자의 패키지 방법.
  9. 제 8항에 있어서,
    상기 각 패키지 유닛과 볼 그리드 어레이 패키지 소자를 연결하는 단계 전에, 상기 패키지 유닛 상에 프린팅 플럭스 또는 솔더볼 페이스트 단계를 더 포함하는 얇은 기판 전자 소자의 패키지 방법.
  10. 제 1항에 있어서,
    상기 칩을 선별된 상기 패키지 유닛과 플립 칩 본딩에 의해 연결하는 단계 이전에, 상기 각 패키지 유닛을 볼 그리드 어레이 패키지 소자(component)와 연결하는 단계를 더 포함하는 얇은 기판 전자 소자의 패키지 방법.
  11. 제 10항에 있어서,
    상기 각 패키지 유닛을 볼 그리드 어레이 패키지 소자와 연결하는 단계는, 플립 칩 본딩에 의해 상기 칩이 각각 패키징되는 패키지 유닛의 표면과 동일 표면상에서 수행되는 것을 특징으로 하는 얇은 기판 전자 소자의 패키지 방법.
  12. 제 1항에 있어서,
    상기 칩을 선별된 상기 패키지 유닛과 플립 칩 본딩에 의해 연결하는 단계 동안, 상기 각 패키지 유닛을 볼 그리드 어레이 패키지 소자와 연결하는 단계를 더 포함하며,
    상기 볼 그리드 어레이 패키지 소자는 플립 칩 본딩에 의해 상기 칩이 패키징되는 패키지 유닛의 표면과 동일 표면 상에 연결되는 것을 특징으로 하는 얇은 기판 전자 소자의 패키지 방법.
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