KR20130073815A - 개선된 항복 전압 성능을 갖는 고 전자 이동도 트랜지스터 구조물 - Google Patents

개선된 항복 전압 성능을 갖는 고 전자 이동도 트랜지스터 구조물 Download PDF

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Abstract

고 전자 이동도 트랜지스터(HEMT)는 실리콘 기판, 기판 상의 의도하지 않게 도핑된 갈륨 나이트라이드(UID GaN) 층, UID GaN 층 상의 도너 공급 층, 도너 공급 층 상의 게이트 구조물, 드레인 및 소스, 및 UID GaN 층에 거의 접촉하거나 접촉하는 하나 이상의 매립 부분을 갖는 패시베이션 층을 포함한다. 도너 공급 층 및 UID GaN 층의 계면에서의 캐리어 채널 층은 게이트 및 드레인 사이의 드리프트 영역 내의 비도전성 패치를 갖는다. HEMT를 제조하는 방법이 또한 제공된다.

Description

개선된 항복 전압 성능을 갖는 고 전자 이동도 트랜지스터 구조물{HIGH ELECTRON MOBILITY TRANSISTOR STRUCTURE WITH IMPROVED BREAKDOWN VOLTAGE PERFORMANCE}
관련 출원에 대한 상호 참조
본 출원은 2011년 12월 23일에 제출된 미국 가출원 번호 61/579,903호의 우선권을 주장하며, 여기에 참고로 포함된다.
본 개시물은 일반적으로 반도체 회로 제조 프로세스, 특히, 그룹 III 그룹 V(III-V) 화합물 반도체 기반 트랜지스터에 관한 것이다.
갈륨 나이트라이드(GaN) 및 그 관련 합금 등의 그룹 III 그룹 V 화합물 반도체(종종 III-V 화합물 반도체라 함)는 전자 및 광전자 장치에서의 유망한 애플리케이션 때문에 최근에 많이 연구되어 왔다. 많은 III-V 화합물 반도체의 큰 밴드 갭 및 고 전자 포화 속도는 그 반도체가 고온, 고전압 및 고속 파워 일렉트로닉스에서의 애플리케이션에 대한 우수한 후보가 되도록 하였다. III-V 화합물 반도체를 채용하는 잠재적인 전자 장치의 특정 예는 고 전자 이동도 트랜지스터(HEMT) 및 헤테로 접합 바이폴라 트랜지스터를 포함한다.
동작시, HEMT는 게이트 에지 주변에 큰 표면 전계를 형성하여 게이트 구조물 및 드레인 사이의 드리프트 영역 내의 공핍 영역 곡선에 영향을 준다. 큰 전계는 파워 애플리케이션에서 이용되는 HEMT의 이점 중의 하나이지만, 동작시 공핍 영역이 형상 및 사이즈가 장치에 대한 항복 전압에 부정적으로 영향을 미칠 수 있다. 네가티브 바이어스가 HEMT의 게이트에 인가되면, 공핍 영역 곡선은 게이트의 바로 아래에 형성되어 게이트 주변에 큰 표면 전계를 유발한다. 게이트 주변의 전계 집중은 항복 전압을 감소시킨다.
항복 전압을 감소시키기 위하여, 금속 필드 플레이트가 종종 게이트 구조물 및 드레인 사이의 패시베이션층 상의 게이트 구조물 상 또는 그 옆에 추가된다. 필드 플레이트는 표면 전계 분포를 변조하고 항복 전압을 향상시킨다. 그러나, III-V 화합물 반도체 기반 트랜지스터에 대한 높은 항복 전압을 갖는 새로운 구조물 및 그 형성 방법이 계속적으로 추구되고 있다.
본 발명에 따르면, 실리콘 기판, 상기 기판 상의 의도하지 않게 도핑된 갈륨 나이트라이드(UID GaN) 층, 상기 UID GaN 층 상의 도너 공급 층, 상기 UID GaN 층 및 상기 도너 공급 층의 계면에서의 캐리어 채널 층, 상기 도너 공급 층 상의 게이트 구조물, 드레인 및 소스 - 상기 게이트 구조물은 상기 드레인 및 상기 소스 사이에 배치됨 -, 및 상기 게이트 구조물 및 드레인 사이의 도너 공급 층 상에 위치하고 상기 도너 공급 층 보다 낮은 유전 상수를 갖는 패시베이션 층을 포함하고, 상기 캐리어 채널 층은 상기 게이트 구조물 및 상기 드레인 사이의 드리프트 영역 내의 상기 UID GaN 층보다 작은 표면적을 갖는 고 전자 이동도 트랜지스터(HEMT), 및 그 제조 방법이 제공된다.
본 발명에 따르면, 향상된 항복 전압 성능을 갖는 고 전자 이동도 트랜지스터(HEMT)를 제공할 수 있다.
본 개시물 및 그 이점의 더 완벽한 이해를 위하여, 첨부된 도면을 참조와 결합된 다음의 설명을 참조한다.
도 1a 내지 1d는 본 개시물의 다양한 실시예에 따른 고 전자 이동도 트랜지스터(HEMT) 구조물의 단면도.
도 2a 및 2b는 본 개시물의 다양한 실시예에 따른 도 1a의 평면(110)으로부터의 도 1a의 HEMT 구조물의 일부의 상면도.
도 3은 본 개시물의 임의의 실시예에 따라 HEMT 구조물을 형성하는 방법의 플로우챠트.
도 4은 본 개시물의 임의의 실시예에 따라 HEMT 구조물을 형성하는 방법의 플로우챠트.
도 5a 내지 5e는 본 개시물의 방법 실시예에 따른 다양한 형성 단계에서의 HEMT의 개략 단면도.
도 6a 및 6b는 본 개시물에 따른 HEMT 및 비교 HEMT에 대한 전계 대 거리의 플롯.
본 실시예의 제조 및 사용이 이하에서 상세히 논의될 것이다. 그러나, 본 개시물은 다양한 특정 컨텍스트에서 구현될 수 있는 많은 적용가능한 진보적인 개념을 제공하는 것으로 인식해야 한다. 기재된 특정한 실시예는 본 발명을 제조하고 사용하는 특정한 방법을 단지 설명하기 위한 것으로 본 개시물의 범위를 제한하지 않는다.
그룹 III 그룹 V(이하, III-V라 함) 반도체 기반 트랜지스터에 대한 신규한 구조물 및 그 구조물을 형성하는 방법이 제공된다. 설명 전반에 걸쳐서, 용어 "III-V 화합물 반도체"는 적어도 하나의 그룹 III 원소 및 하나의 그룹 V 원소를 포함하는 화합물 반도체 물질을 지칭한다. 용어 "III-N 화합물 반도체"는 그룹 V 원소가 질소인 III-V 화합물 반도체를 지칭한다. 본 개시물의 예시적인 실시예를 제조하는 예시적인 단계가 개시된다. 당업자는 완벽한 장치를 생산하기 위하여 기재된 단계 전후에 다른 제조 단계가 수행될 필요가 있다는 것을 인식할 것이다. 예시적인 단계의 일부를 대체할 수 있는 다른 제조 단계가 논의될 수 있다. 당업자는 다른 대체 단계 또는 절차가 사용될 수 있음을 인식할 것이다. 본 개시물의 예시적인 실시예 및 다양한 도면에 걸쳐서, 동일한 참조 번호는 동일한 소자를 나타내는데 사용된다.
본 개시물은 높은 항복 전압을 갖는 III-V 화합물 반도체 기반 트랜지스터를 형성하는 구조물 및 방법을 제공한다. 도 1a 내지 1d는 본 개시물의 다양한 실시예에 따른 다양한 예의 파워 트랜지스터 장치(100a 내지 100d)를 나타낸다. 파워 트랜지스터 장치는 고 전자 이동도 트랜지스터(HEMT)일 수 있다. 파워 트랜지스터 장치는 장치의 드리프트 영역 내의 전류 흐름을 감소시키는 제한된 캐리어 채널 층을 사용한다. 제한된 캐리어 채널은, 도너 공급 층의 하나 이상의 부분을 선택적으로 제거하고 그 공간을 패시베이션 물질로 채움으로써 캐리어 채널 층이 제거된 부분 바로 아래에 형성되지 않도록 함으로써 형성된다. 이들 하나 이상의 부분은 캐리어 채널 층을 형성하기 위하여 도너 공급 층 물질이 남아 있지 않거나 스루홀일 수 있다. 패시베이션 물질은 대체 물질보다 낮은 유전 상수를 갖는다. 대부분의 경우, 패시베이션 물질은 약 9 미만의 유전 상수를 갖는다. 이 구조물은 제한된 캐리어 채널 층없이 비교 구조물보다 더 높은 항복 전압 임계치를 갖는다.
도 1a를 참조하면, 파워 트랜지스터 장치(100a)가 실리콘 기판(101) 상에 형성된다. 에피택셜 프로세스를 이용하여 기판(101) 상에 다수의 층이 형성된다. 층은 알루미늄 나이트라이드 층(미도시)의 선택적 핵생성 층, 선택적 버퍼 층(미도시), 및 기판 상에 직접 또는 버퍼 층 상에 성장할 수 있는 벌크 갈륨 나이트라이드 층(103)을 포함한다. 벌크 칼륨 나이트라이드(GaN) 층(103)은 HEMT(100a)에 대한 채널층이다.
도 1a는 벌크 GaN 층(103) 상의 액티브 층(105)을 나타낸다. 도너 공급 층이라 불리우는 액티브 층(105)은 채널 층(103) 상에서 성장한다. 인터페이스는 채널 층(103) 및 도너 공급 층(105) 사이에서 정의된다. 2차원 전자 가스(2-DEG)의 캐리어 채널(107)은 인터페이스에 위치한다. 적어도 하나의 실시예에서, 도너 공급 층(105)은 알루미늄 갈륨 나이트라이드(AlGaN) 층(또는 AlGaN 층(105)라 한다)이다. AlGaN 층(105)은 AlxGa(1-x)N의 식을 가지며, 여기서, x는 약 10% 내지 100% 사이에서 변할 수 있다. 이 층의 두께는 약 5 나노미터 내지 약 50 나노미터 사이일 수 있다. 다른 실시예에서, 도너 공급 층(105)은 AlGaAs 층 또는 AlInP 층을 포함할 수 있다.
AlGaN 층(105) 및 GaN 층(103) 사이에 밴드 갭 불연속이 존재한다. AlGaN 층(105) 내의 압전 효과로부터의 전자는 GaN 층(103)으로 떨어져서, GaN 층(103) 내에 높은 이동 도전성 전자의 매우 얇은 층(107)을 생성한다. 이 얇은 층(107)은 캐리어 채널(캐리어 채널(107)이라 함)을 형성하여 2차원 전자 가스(2-DEG)라 한다. 2-DEG의 얇은 층(107)은 AlGaN 층(105) 및 GaN 층(103)의 계면에 위치한다. 따라서, GaN 층(103)이 도핑되지 않거나 의도하지 않게 도핑되기 때문에 캐리어 채널은 높은 전자 이동도를 가지며, 전자는 불순물과의 충돌 없이 또는 불순물과의 충돌을 실질적으로 감소시키면서 자유롭게 이동할 수 있다.
소스부(111) 및 드레인부(113)가 AlGaN 층(105) 상에 배치되어 캐리어 채널(107)에 전기적으로 접속하도록 구성된다. 소스부 및 드레인부의 각각은 해당 금속간 화합물을 포함한다. 금속간 화합물은 AlGaN 층(105) 내에 매립되며 GaN 층(103)의 상부에 더 매립될 수 있다. 일 예에서, 금속간 화합물은 Al, Ti 또는 Cu를 포함한다. 다른 예에서, 금속간 화합물은 AlN, TiN, Al3Ti 또는 AlTiN을 포함한다.
반도체 구조물(100a)은 또한 소스부(111) 및 드레인부(113) 사이의 AlGaN 층(105) 상에 배치된 게이트 구조물(117)을 포함한다. 게이트(117)는 전압 바이어스 및 캐리어 채널(107)과의 전기적 결합을 위해 구성된 게이트 전극으로서 기능하는 도전성 물질층을 포함한다. 다양한 예에서, 도전성 물질층은 내화 금속 또는 그 화합물, 예를 들어, 텅스텐(W), 티타늄 나이트라이드(TiN) 및 탄탈륨(Ta) 등의 내화 금속 또는 그 화합물을 포함할 수 있다. 도전성 물질 층 내의 다른 공통으로 사용되는 금속은 니켈(Ni) 및 금(Au)을 포함한다. 게이트 구조물은 하나 또는 많은 층을 포함할 수 있다.
본 개시물의 다양한 실시예에 따르면, 패시베이션 물질(109)은 게이트 구조물(117) 및 드레인(113) 사이의 도너 공급 층(105)의 드리프트 영역을 커버한다. 패시베이션 물질(109)은 매립 부분(109a)이라 불리우는 제1 부분(109a) 및 상부 부분(109b)이라 불리우는 제2 부분(109b)을 포함한다. 매립 부분(109a)은 도너 공급 층(105) 내의 하나 이상의 스루홀 또는 부근의 스루홀을 채운다. 도 1a에서, 매립 부분(109a)은 하부의 벌크 GaN 층(103)에 접촉한다. 패시베이션 물질(109)의 상부 부분(109b)은 비교적 일정한 높이를 가지며, 이는 상부 두께라 할 수 있다. 캐리어 채널(107)은 패시베이션 물질의 매립 부분(109b)이 벌크 GaN 층(103)에 접촉하는 비도전성 패치(patch)를 갖는다. 결과적으로, 동작시 파워 트랜지스터 장치에 대한 총 전류는 감소하고 드레인 및 소스 사이의 저항이 증가하지만, 항복 전압 임계치는 증가한다.
패시베이션 물질(109)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 카본 도핑 실리콘 옥사이드, 카본 도핑 실리콘 나이트라이드, 카본 도핑 실리콘 옥시나이트라이드, 징크 옥사이드, 지르코늄 옥사이드, 하프늄 옥사이드 또는 타타늄 옥사이드일 수 있다. 유전체 층은 화학 기상 증착(CVD) 등의 프로세스를 이용하여 증착된다. 패시베이션 물질(109) 상의 유전체 물질(119)은 소스(111) 및 드레인(113)을 커버한다.
도 1b에 도시된 파워 트랜지스터 장치(100b) 등의 다른 실시예에서, 매립 부분(109a)은 하부의 벌크 GaN 층(103)과 접촉하지 않는다. 도너 공급 층의 매우 얇은 층만이 도 1b에서 105b로 도시된 바와 같이 벌크 GaN 층(103) 상에 남아 있다. 이들 실시예에서, 도너 공급 층(105)의 매우 얇은 층(105b)은 약 3 nm 이하의 두께를 가져 매립 부분(109a)은 거의 하부의 벌크 GaN 층(103)에 접촉한다고 한다. 이 매우 얇은 층(105b)은 하부의 벌크 GaN 층(103)과 함께 캐리어 채널 층(107)을 형성하기에 충분하지 않고, 캐리어 채널 층(107)은 도 1b에 도시된 바와 같이 불연속적이다.
다른 실시예에서, 파워 트랜지스터 장치는 게이트 에지에서 표면 전계를 변조하는 추가의 부분을 포함할 수 있다. 장치(100c)에 대한 도 1c에 도시된 바와 같이, 게이트(117) 에지 아래에 추가의 패시베이션 물질(121)이 증착된다. 매립 패시베이션 물질(109a)와 결합하여 사용되면, 통상 게이트 에지에서 발생하는 최대 표면 전계가 또한 감소된다. 게이트 에지 표면 전계 변조의 또 다른 예는 필드 플레이트의 사용이다. 도 1d는 게이트(117) 에지 상에 형성된 플드 플레이트(123)를 갖는 예시적인 파워 장치(100d)를 나타낸다. 필드 플레이트는 금속으로 형성되고, 게이트 에지에 필드 플레이트를 근접시키면 게이트 에지에서의 최대 표면 전계를 감소시킨다.
도 1a 내지 1d는 하나의 매립 부분(109a)을 나타내지만, 패시베이션 물질(109)은 도 2a에 도시된 바와 같이 하나 또는 많은 매립 부분(109a)을 포함할 수 있다. 도 2a 및 2b는 본 개시물의 다양한 실시예에 따른 다양한 매립 부분(209)의 예시적인 상면도이다. 상면도는 선(110)으로부터 절단된 도 1a의 HEMT(100a)을 나타낸다. 선(110)은 패시베이션 물질(109)을 상부 부분 및 매립 부분으로 분리한다.
도 2a는 드리프트 영역 내의 총 5개의 매립 부분(209)을 나타낸다. 5개의 매립 부분(209)은 게이트 구조물(217) 및 드레인(213) 사이에 분산되어 있으며, 더 적은 또는 더 많은 매립 부분이 사용될 수 있다. 매립 부분(209)은 캐리어 채널 층의 도전성 표면의 아래에 비도전성 패치를 생성한다. 매립 부분(209)의 표면적은 게이트(217) 및 드레인(213) 사이의 총표면적의 약 10%보다 크고 약 50%보다 작다. 매립 부분(209)의 더 큰 표면적이 생성되고 사용될 수 있지만, 온 상태 전류는 충분히 감소하여 트랜지스터 성능의 손실에서 임의의 항복 전압 이득이 가치가 없다. 이 제한을 검토하는 다른 방법은 캐리어 채널 층의 효과적인 폭이다. 비도전성 패치가 삽입되기 때문에, 효과적인 폭은 매립 부분(209)의 총 폭만큼 감소한다. 즉, 캐리어 채널 층의 최소 폭은 벌크 GaN 층의 폭의 약 50% 내지 약 90%이다.
도 2b는 또 다른 예로서, 드리프트 영역의 중심에 있는 단일 매립 부분(209)을 나타낸다. 이 설계는 더 간단히 구현되며 장치의 전체 기하학적 구조에 의존하여 더 채우기 쉽다. 매립 부분 및 매립 부분을 포함하지 않는 인접한 드리프트 영역의 비는 약 1:1 내지 1:9일 수 있다.
도 2a 및 2b에 도시된 다양한 매립 부분은 단지 예이다. 매립 부분은 도면에 도시된 사각형 등의 다각형일 수 있다. 매립 부분은 4개 이상의 변을 갖거나 원형 또는 불규칙할 수 있다. 가변 캐리어 채널 폭을 갖는 기하학적 구조에 벌크 GaN 층의 폭의 약 50% 내지 약 90%의 최소 폭 규칙이 적용될 수 있다. 즉, 패시베이션 물질의 매립 부분(209)은 캐리어 채널 폭을 단지 약 10% 내지 50%만큼 감소시킬 수 있다.
도 3 및 4는 본 개시물의 HEMT를 형성하는 방법의 다양한 동작을 나타내는 프로세스 흐름도이다. 도 3 및 4는 다양한 제조 단계에서 부분적으로 제조된 HEMT를 나타내는 도 5a 내지 5e와 결합하여 기재된다. 도 3은 본 개시물의 다양한 실시예에 따라 HEMT를 제조하는 동작을 설명하는 프로세스 흐름(300)을 나타낸다. 제1 단계(301)에서, 실리콘 기판이 제공된다. 도 5a 내지 5e는 실리콘 기판(501)을 나타낸다. 도면에서의 다양한 소자는 일정한 비율로 그려지지 않는다. HEMT는 종종 사파이어 및 실리콘 카바이드 등의 실리콘 기판 이외의 기판 상에 제조되지만, 여기에 기재된 방법 및 구조물은 특정한 실리콘 제조 프로세스 및 실리콘 기판 구조물이다.
도 3을 참조하면, 단계(303)에서, 도핑되지 않은 갈륨 나이트라이드(UID GaN)의 벌크 층이 실리콘 기판 상에서 에피택셜 성장한다. UID GaN 층은 실리콘 기판(501) 상의 층(509)으로서 도 5a 내지 5e에 도시된다. 도핑되지 않은 갈륨 나이트라이드(509)의 벌크 층이 실리콘 기판(501) 상에서 에피택셜 성장하고, 이는 핵생성 층 및/또는 버퍼 층 등의 중개 층을 포함할 수 있다. 갈륨 나이트라이드(509)의 벌크 층은 임의의 도펀트를 포함하지 않지만, 막 내에 의도하지 않게 포함된 오염물 또는 불순물을 포함할 수 있다. 갈륨 나이트라이드의 벌크 층은 의도하지 않게 도핑된 갈륨 나이트라이드(UID GaN) 층이라 할 수 있다. UID 갈륨 나이트라이드는 약 0.5 미크론 내지 약 1 미크론의 두께를 가질 수 있다. 벌크 GaN 층은 고온 조건 하에서 성장한다. 프로세스는 MOCVD(metal organic CVD), MOVPE(metal organic vapor phase epitaxy), PECVD(plasma enhanced CVD), RP-CVD(remote plasma enhanced CVD), MBE(molecular beam epitaxy), HVPE(hybrid vapor phase epitaxy), Cl-VPE(chloride vapor-phase epitaxy) 및/또는 LPE(liquid phase epitaxy)일 수 있다. MOVPE의 사용은 갈륨 함유 선구물질 및 질소 함유 선구물질을 포함한다. 갈륨 함유 선구물질은 트리메틸갈륨(TMG), 트리에틸갈륨(TEG), 또는 다른 적절한 화학물질을 포함한다. 질소 함유 선구물질은 암모니아(NH3), 트리메틸알루미늄(TMA), 페닐 하이드라진 또는 다른 적적한 화학물질을 포함한다.
도 3을 참조하면, 단계(305)에서, 도너 공급 층이 UID GaN 층 상에 성장한다. 도너 공급 층은 UID GaN 층(509) 상의 층(511)으로서 도 5a 내지 5e에 도시된다. 알루미늄 함유 선구물질, 갈륨 함유 선구물질 및 질소 함유 선구물질을 이용한 MOVPE에 의해 도너 공급 층(511)이 GaN 층(509) 상에 에피택셜 성장할 수 있다. 알루미늄 함유 선구물질은 TMA, TEA 또는 다른 적절한 화학물질을 포함한다. 갈륨 함유 선구물질은 TMG, TEG, 또는 다른 적절한 화학물질을 포함한다. 질소 함유 선구물질은 암모니아, TBAm(tertiarybutylamine), 페닐 하이드라진, 또는 다른 적절한 화학물질을 포함한다.
도너 공급 층(511) 및 UID GaN 층(509) 간의 밴드 갭 불연속은 2개의 층(511 및 509) 사이의 계면에 캐리어 채널(513)을 형성한다. 캐리어 채널(513)은 트랜지스터가 온일 때 전자가 높은 이동도를 갖는 2차원 전자 가스(2-DEG)라 불리운다.
도 3을 참조하면, 단계(307)에서, 도너 공급 층(511)의 일부가 UID GaN 층(509)의 상면 레벨, 그 약간 아래 또는 그 약간 위까지 에칭하여 도너 공급 층(511)의 작은 부분만이 남도록 한다. 도 1a 및 1b에서 기재된 바와 같이, 본 개시물의 다양한 실시예는 2-DEG 캐리어 채널(513)이 형성되지 않도록 충분한 양의 도너 공급 층(511)을 제거함으로써 캐리어 채널 층 내에 비도전성 패치를 갖는 장치를 포함한다. 도 5a에 도시된 바와 같이, 개구(503) 내의 모든 도너 공급 층(511)이 제거되기 때문에 캐리어 채널 층(513)은 도시된 단면에서 불연속적이다.
포토레지스트 층이 먼저 증착되고 패터닝되어 에칭되지 않는 도너 공급 층의 일부를 보호한다. 에칭 패턴은 도 2a 및 2b로부터의 다양한 구성 중의 하나 또는 본 개시물의 진보적 개념에 따라 당업자에 의해 논의되거나 설계된 다른 것일 수 있다. 충분한 양의 도너 공급 층(511)이 제거되면, 추가의 에칭은 최종 장치의 전기적 특성을 변경하지 않는다. 따라서, 소정량의 오버에칭을 갖는 고속 에칭 프로세스가 사용될 수 있다. 매립 옥사이드 층을 이용하는 다른 방법 및 구조물이 조심스럽게 에칭하여 도너 공급 층을 오버에칭하지 않지만, 본 개시물의 다양한 실시예에 따른 방법은 이러한 조심스러운 에칭을 필요로 하지 않는다. 결과적으로, 본 개시물의 다양한 실시예의 이점 중의 하나는 파워 장치를 제조하는 방법에 대한 더 큰 프로세스 윈도우이다. 임의의 실시예에서, 플루오르 기반 에칭액 또는 염소 기반 에칭액이 플라즈마에 사용되어 개구를 에칭한다. 임의의 실시예에서, 에칭 프로세스는 초기에 매우 빠를 수 있지만, 에칭된 개구의 바닥이 UID GaN 층(509)에 접근함에 따라, 프로세스는 느려지고, 예를 들어, 플라즈마 파워 및 압력이 챔버 내에서 감소될 수 있다. 도 5a는 도너 공급 층(511) 내에 개구(503)를 갖는 부분적으로 제조된 HEMT를 나타낸다. 단 하나의 개구(503)가 도시되지만, 다양한 실시예는 도 2a 및 2b와 관련하여 설명한 바와 같이 임의의 수의 적어도 하나의 개구를 포함할 수 있다.
개구 또는 캐비티가 도너 공급 층에 형성되면, 도너 공급 층의 포토레지스트 보호부가 제거된다. 단계(309)에서, 패시베이션 물질 층이 도너 공급 층 상 및 개구 내에 증착된다. 도 5b에 도시된 바와 같이, 패시베이션 물질(505)이 증착된다. 패시베이션 물질(505)은 도 3의 단계(307)에서 에칭된 개구를 채우고 도너 공급 층을 완전히 커버한다. 유전체 층은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 카본 도핑 실리콘 옥사이드, 사본 도핑 실리콘 나이트라이드, 카본 도핑 실리콘 옥시나이트라이드, 징크 옥사이드, 지르코늄 옥사이드, 하프늄 옥사이드 또는 티타늄 옥사이드일 수 있다. 유전체 층은 화학 기상 증착(CVD) 등의 프로세스를 이용하여 증착된다.
패시베이션 물질(505)은 하나의 단계에서 증착되어 단일 물질 층을 형성한다. 패시베이션 물질(505)의 제1 부분(505a)은 도너 공급 층의 에칭된 부분에 위치하고 개구(503)를 채운다. 제1 부분(505a)의 하면은 UID GaN 층(509) 또는 도너 공급 층(511)의 작은 나머지 부분(예를 들어, 약 3 nm 이하)과 접촉할 수 있다. 패시베이션 물질(505)의 제2 부분(505b)이 도너 공급 층(511) 상에 위치한다. 에칭된 개구(503)가 낮은 종횡비를 가지기 때문에, 제2 부분(505b)의 상면은 심지어 개구에 걸쳐서 비교적 평평하다.
단계(311)에서, 소스 및 드레인이 도너 공급 층 상에 형성된다. 도 5c는 도너 공급 층(511) 상의 소스(515) 및 드레인(517)을 나타낸다. 임의의 실시예에서, 소스(515) 및 드레인(517)은 금속간 화합물 또는 합금이다. 금속간 화합물은 도너 공급 층(511) 상 또는 도너 공급 층(511)의 캐비티 내의 전체 또는 일부에 패터닝된 금속 층을 구성함으로써 형성될 수 있다. 패터닝된 금속 층은 어닐링되어 금속 층, 도너 공급 층(511) 및 선택적으로 GaN 층(509)이 반응하여 금속간 화합물을 형성한다. 어닐링 때문에, 금속간 화합물 내의 금속 원소가 도너 공급 층(511) 및 GaN 층(509)으로 확산될 수 있다. 금속간 화합물은 도너 공급 층(511) 및 GaN 층(509)의 계면에 위치하는 캐리어 채널(513)과 접촉한다. 금속간 화합물은 전기 접속을 향상시키고 소스/드레인부 및 캐리어 채널(513) 간의 오믹 접촉을 형성할 수 있다. 일 예에서, 금속간 화합물은 도너 공급 층(511)의 캐비티 뿐만 아니라 캐비티 주변의 도너 공급 층의 일부 내에 형성되어 금속간 화합물은 도너 공급 층(511)의 윤곽을 따르고 평평하지 않은 상면을 갖는다. 다른 예에서, 금속간 화합물은 AlGaN 층(511)의 일부 상에 놓인다.
도 4는 단계(311)를 세부적인 하위 단계로 더 분리한다. 단계(421)에서, 소스 개구 및 드레인 개구가 패시베이션 물질 층 내에 에칭된다. 포토레지스트 또는 에칭 마스크가 먼저 증착되어 에칭되지 않을 패시베이션 층의 부분을 보호한다. 건식 에칭 프로세스는 소스 개구 또는 드레인 개구를 형성하는데 사용된다.
단계(423)에서, 다수의 금속 층이 도너 공급 층 상 및 소스 및 드레인을 위한 도너 공급 층에 에칭된 개구 내에 증착된다. 금속 층은 티타늄, 알루미늄, 및 구리를 포함할 수 있다. 일 예에서, 금속 층은 티타늄, 알루미늄 및 티타늄 스택이다. 금속 층은 물리적 기상 증착(PVD) 프로세스를 이용하여 증착된다. 증착될 금속을 포함하는 타겟에 근접한 챔버 내에 플라즈마가 형성된다. 플라즈마 내의 이온을 타겟에 쏟아 부어(bombard) 금속 입자가 스퍼터링되도록 한다. 스퍼터링된 금속 입자는 기판 상에 증착되어 금속 층을 형성한다. 금속 층은 도너 공급 층 및 개구의 표면 토폴로지에 따른다.
단계(425)에서, 금속 층의 소스 영역 및 드레인 영역이 커버된다. 통상, 보호될 금속 층을 커버하는데 포토리소그래피 프로세스가 사용된다. 포토레지스트가 증착되고 포토레지스트의 특성을 변경하는 광 패턴에 노출된다. 포토레지스트의 타입에 따라, 금속 층 상의 일부의 포토레지스트만을 남겨 놓고 포토레지스트를 현상함으로써 노출된 부분 또는 노출되지 않은 부분이 제거된다. 커버는 후속 처리에서 마스크로서 사용된다. 패터닝된 하드마스크 등의 다른 물질이 또한 사용될 수 있다. 하드마스크는 먼저 증착, 패터닝되고 에칭되어 소스 및 드레인을 정의한다.
단계(427)에서, 금속 층이 에칭된다. 단계(425)로부터의 마스크 또는 포토레지스트는 소스 및 드레인이 제거되는 것을 보호하는 에칭 마스크이다. 플라즈마를 이용한 건식 에칭은 도너 공급 층까지 아래로 보호되지 않은 금속 층을 제거한다. 적절한 플라즈마 에칭 기술은 반응성 이온 에칭(RIE) 및 ICP(inductively coupled plasma) 에칭을 포함한다. 하부의 패시베이션 물질 층 상의 금속의 에칭 선택비에 따라, 금속 층은 약간 오버 에칭되어 패시베이션 물질 층(505) 상의 금속 층이 완전히 제거되도록 한다.
단계(429)에서, 소스 및 드레인 상의 커버가 제거된다. 커버가 포토레지스트이면, 제거 프로세스는 애싱(ashing) 및 스트리핑(stripping)이다. 커버가 하드마스크이면, 제거 프로세스는 단계(427)와 다른 플라즈마 에칭액을 이용한 에칭을 포함할 수 있다. 이때, 부분적으로 제조된 구조물은 도 5c의 구조물과 유사하다. 그 후, 단계(429)에서, 소스 및 드레인은 금속 열 어닐링(RTA) 프로세스에서 어닐링될 수 있다. 어닐링은 금속간 화합물 또는 합금을 생성할 수 있다. 일 실시예에서, 합금은 약 800 내지 900 ℃에서 불활성 환경에서 생성된다. 다른 실시예에서, 질소를 포함하는 금속간 화합물은 질소 환경에서 생성된다. 다른 어닐링 환경은 임의의 도전성 옥사이드를 생성하기 위한 산소 환경 및 대기 환경을 포함한다. 기재된 바와 같이, 소스 및 드레인을 어닐링하는 것은 도너 공급 층으로부터의 하부 물질과 금속 층의 상호 작용을 허용할 수 있다. 결과적으로 소스 및 드레인은 하부 층으로부터의 물질을 포함할 수 있다. 실제로, 임의의 금속이 도너 공급 층에 확산되고 임의의 알루미늄, 갈륨 및 질소가 소스 및 드레인에 확산되기 때문에 금속 층보다 큰 소스 및/또는 드레인이 생성된다.
도 5d에 도시된 바와 같이, 소스(515) 및 드레인(517)을 형성한 후에, 유전체 층(507)이 소스, 드레인 및 패시베이션 물질 상에 증착될 수 있다. 그러나, 유전체 층(507)은 선택적이며, 임의의 경우, 패시베이션 물질 층(505)와 동일한 물질일 수 있다.
도 3을 참조하면, 단계(313)에서, 게이트 구조물이 소스 및 드레인 사이에 형성된다. 소스/드레인 형성 프로세스와 유사하게, 게이트 구조물이 다수의 단게에서 형성된다. 임의의 실시예에 따르면, 게이트 구조물은 먼저 패시베이션 물질(505) 및 유전체(507)를 통해 포토리소그래피 프로세스에 의해 정의될 수 있다. 그 후 게이트 물질이 도너 공급 층 상에 CVD 프로세스 또는 금속 CVD 프로세스에서 증착된다. 기재된 바와 같이, 게이트 물질은 텅스텐(W), 티타늄 나이트라이드(TiN) 및 탄탈륨(Ta) 중의 하나 이상을 포함할 수 있다. 그 후, 과도한 게이트 물질이 에칭되어 도 5e의 구조물을 달성한다. 도 5e의 구조물은 도너 공급 층(511)의 소스(515) 및 드레인(517) 사이의 게이트 구조물(519)을 포함한다.
도 3을 참조하면, 단계(315)에서, 게이트, 소스 및 드레인 상에 콘택이 증착된다. 포토레지스트가 증착되고 패터닝되어 소스, 드레인 및 게이트 구조물을 노출한다. 소스, 드레인 및 게이트 구조물 상의 유전체 층은 에칭 프로세스로 제거된다. 기본 HEMT 구조물이 형성된 후에, 후속의 단계는 적절한 반도체 프로세스 및 설계를 이용하여 금속간 유전체(IMD; intermetallic dielectric) 물질과 함께 제1 금속배선층 및 콘택을 증착하는 것을 포함한다.
도 6a 및 6b는 본 개시물의 다양한 실시예에 따른 HEMT 구조물에 대한 거리의 함수로서 표면 전계를 나타낸다. 전계는 통상 대수 계산자(logarithmic scale)로 센티미터 당 볼트로 표현되고 HEMT에 걸쳐 선을 따라 거리로 플로팅된다. 도 6a 및 6b 내의 표면 전계는 장치 소자에 대하여 점선으로 도시된다. 도 6a의 선(601)은 여기에 개시된 바와 같이 매립 부분없이 비교 HEMT를 나타낸다. 포인트(603)는 게이트에 가장 가까운 소스 에지를 나타낸다. 포인트(605)는 드레인에 가장 가까운 게이트 구조물 에지에 대응한다. 포인트(607)은 게이트에 가장 가까운 드레인 에지에 대응한다. 도 6a는 표면 전계가 드레인에 가장 가까운 게이트 에지에서 가장 높을 것을 나타낸다.
도 6b는 본 개시물의 다양한 실시예에 따른 매립 부분을 갖는 HEMT를 나타낸다. 선(611)은 표면 전계이다. 포인트(613)는 게이트에 가장 가까운 소스 에지를 나타낸다. 포인트(615)는 드레인에 가장 가까운 게이트 구조물 에지에 대응한다. 포인트(617)는 게이트에 가장 가까운 메립 부분의 에지를 나타낸다. 포인트(619)는 드레인에 가장 가까운 매립 부분의 에지를 나타낸다. 포인트(621)는 게이트에 가장 가까운 드레인 에지에 대응한다. 도 6a 및 6b를 비교하면, 피크 표면 전계가 둘다 드레인에 가장 가까운 게이트 에지, 즉, 포인트(605 및 615)에 있다. 매립 부분이 게이트 에지에서 표면 전계에 영향을 주지 않기 때문에, 피크 표면 전계의 세기는 동일하다. 즉, 여기에 기재된 바와 같이 매립 부분을 가지면, 게이트 에지 표면 전계에 의한 영향으로 항복 적안 임계치를 변경하지 않는다. 그러나, 매립 부분은 게이트 및 드레인 사이의 드리프트 영역 내의 표면 전계에 영향을 준다. 도 6b에 도시된 바와 같이, HEMT를 가로지르는 표면 전계는 매립 부분이 놓인 드리프트 영역의 부분 상에서 증가된다. 따라서, 표면에서의 전체 전계가 장치를 위하여 피크 전계에 영향을 주지 않고 증가된다.
본 개시물의 실시예는 다른 변형을 가질 수 있다. 예를 들어, 매립 부분은 갈륨 나이트라이드 층 상의 니켈 옥사이드 층 등의 하나 이상의 물질을 포함할 수 있다. 본 개시물의 소정의 실시예는 몇개의 유리한 특징을 갖는다. 다양한 도핑 종의 사용은, 최대 순방향 전류 또는 누설 전류 등의 다른 전기적 특성에 대한 나쁜 영향을 최소화하면서, 매립 부분 및 항복 전압의 미세한 조정을 허용한다.
본 개시물 및 그 이점이 상세이 기재되었지만, 첨부된 청구범위에 의해 정의된 개시물의 범위 및 사상을 벗어나지 않고 다양한 변형, 대체 및 변경이 가능하다. 또한, 본 출원의 범위는 명세서 내에 기재된 프로세스, 머신, 제조, 물질 구성, 수단, 방법, 및 단계의 특정 실시예로 제한되도록 의도되지 않는다. 당업자는 본 개시물로부터 여기에 기재된 해당 실시예와 실질적으로 동일한 결과를 달성하거나 동일한 기능을 실질적으로 수행할 수 있는 프로세스, 머신, 제조, 물질 구성, 수단, 방법 또는 단계는 본 개시물에 따라 이용될 수 있다는 것을 인식할 것이다. 따라서, 첨부된 청구범위는 이러한 프로세스, 머신, 물질 구성, 수단, 방법 또는 단계를 범위 내에 포함시키는 것으로 의도된다.
100a: 파워 트랜지스터 장치
101: 기판
103: 벌크 갈륨 나이트라이드 층
105: 액티브 층
107: 캐리어 채널
111: 소스
113: 드레인
117: 게이트
109: 패시베이션 물질

Claims (10)

  1. 고 전자 이동도 트랜지스터(HEMT; high electron mobility transistor)에 있어서,
    실리콘 기판;
    상기 기판 상의 의도하지 않게 도핑된 갈륨 나이트라이드(UID GaN; unintentionally doped gallium nitride) 층;
    상기 UID GaN 층 상의 도너 공급 층;
    상기 UID GaN 층과 상기 도너 공급 층의 계면에서의 캐리어 채널 층;
    상기 도너 공급 층 상의 게이트 구조물, 드레인 및 소스 - 상기 게이트 구조물은 상기 드레인과 상기 소스 사이에 배치됨 -; 및
    상기 게이트 구조물과 상기 드레인 사이의 도너 공급 층 상에 위치하고 상기 도너 공급 층의 유전 상수보다 낮은 유전 상수를 갖는 패시베이션(passivation) 층
    을 포함하고,
    상기 캐리어 채널 층은 상기 게이트 구조물 및 상기 드레인 사이의 드리프트 영역 내의 상기 UID GaN 층보다 작은 표면적을 갖는 것인 고 전자 이동도 트랜지스터(HEMT).
  2. 제1항에 있어서, 상기 캐리어 채널 층의 최소 폭은 상기 UID GaN 층의 폭보다 50% 이상 큰 것인 고 전자 이동도 트랜지스터(HEMT).
  3. 제1항에 있어서, 상기 도너 공급 층은 상기 드리프트 영역에서 불연속적인 것인 고 전자 이동도 트랜지스터(HEMT).
  4. 제1항에 있어서, 상기 드리프트 영역 내의 상기 도너 공급 층의 하나 이상의 부분은 3 나노미터 이하의 두께를 갖는 것인 고 전자 이동도 트랜지스터(HEMT).
  5. 제1항에 있어서, 게이트 에지에 인접하는 매립(buried) 옥사이드 층을 더 포함하고, 상기 매립 옥사이드 층은 상기 도너 공급 층에 의해 둘러싸인 것인 고 전자 이동도 트랜지스터(HEMT).
  6. 제1항에 있어서, 상기 게이트 구조물 상의 필드 플레이트(field plate)를 더 포함하는 고 전자 이동도 트랜지스터(HEMT).
  7. 고 전자 이동도 트랜지스터(HEMT; high electron mobility transistor)에 있어서,
    실리콘 기판;
    상기 기판 상의 의도하지 않게 도핑된 갈륨 나이트라이드(UID GaN) 층;
    상기 UID GaN 층 상의 도너 공급 층;
    상기 UID GaN 층과 상기 도너 공급 층의 계면에서의 캐리어 채널 층;
    상기 도너 공급 층 상의 게이트 구조물, 드레인 및 소스 - 상기 게이트 구조물은 상기 드레인과 상기 소스 사이에 배치되고, 상기 도너 공급 층은 상기 게이트 구조물과 상기 드레인 사이의 드리프트 영역 내에 하나 이상의 스루홀을 가짐 -; 및
    상기 도너 공급 층 상에 위치하고 상기 하나 이상의 스루홀을 채우는 패시베이션 층
    을 포함하는 고 전자 이동도 트랜지스터(HEMT).
  8. 제7항에 있어서, 상기 캐리어 채널 층의 최소 폭은 상기 UID GaN 층의 폭의 50% 내지 90%인 것인 고 전자 이동도 트랜지스터(HEMT).
  9. 제7항에 있어서, 상기 패시베이션 층은 9보다 작은 유전 상수를 갖는 것인 고 전자 이동도 트랜지스터(HEMT).
  10. 실리콘 기판을 제공하는 단계;
    상기 실리콘 기판 상에 갈륨 나이트라이드(GaN) 층을 에피택셜 성장시키는 단계;
    상기 GaN 층 상에 도너 공급 층을 에피택셜 성장시키는 단계;
    상기 도너 공급 층의 일부를 에칭하는 단계;
    상기 도너 공급 층 상에 패시베이션 층을 증착하여 상기 도너 공급 층의 에칭된 부분을 채우는 단계;
    상기 도너 공급 층 상에 소스 및 드레인을 형성하는 단계;
    상기 소스와 상기 도너 공급 층의 에칭된 부분 사이에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물, 상기 소스 및 상기 드레인 상에 콘택을 증착하는 단계
    를 포함하는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8680535B2 (en) 2011-12-23 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor structure with improved breakdown voltage performance
CN104037212B (zh) * 2013-03-05 2019-03-22 首尔半导体株式会社 氮化物半导体元件及其制造方法
JP6291997B2 (ja) * 2013-06-13 2018-03-14 富士通株式会社 半導体装置の製造方法
US8969882B1 (en) * 2013-08-26 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having an ohmic contact by screen layer and method of making the same
US8975641B1 (en) * 2013-08-26 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having an ohmic contact by gradient layer and method of making the same
US9431531B2 (en) * 2013-11-26 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having drain side contact through buried oxide
CN103839996B (zh) * 2014-01-22 2016-08-17 西安电子科技大学 基于复合漏极的槽栅高压器件及其制作方法
CN103745990B (zh) * 2014-01-22 2016-03-02 西安电子科技大学 耗尽型AlGaN/GaN MISHEMT高压器件及其制作方法
CN103745992B (zh) * 2014-01-22 2016-05-25 西安电子科技大学 基于复合漏极的AlGaN/GaN MISHEMT高压器件及其制作方法
CN103779412B (zh) * 2014-01-22 2016-08-17 西安电子科技大学 一种基于耗尽型高压器件及其制作方法
CN103745993B (zh) * 2014-01-22 2016-04-13 西安电子科技大学 基于超结的AlGaN/GaN MISHEMT高压器件及其制作方法
CN105097776B (zh) * 2014-04-29 2018-03-16 无锡华润上华科技有限公司 绝缘体上硅器件及其金属间介质层结构和制造方法
CN104701359B (zh) * 2015-03-10 2018-02-02 苏州能屋电子科技有限公司 垂直结构AlGaN/GaN HEMT器件及其制作方法
CN104659082B (zh) * 2015-03-12 2018-02-02 苏州能屋电子科技有限公司 垂直结构AlGaN/GaN HEMT器件及其制作方法
US9941384B2 (en) * 2015-08-29 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
JP6304199B2 (ja) * 2015-11-05 2018-04-04 トヨタ自動車株式会社 スイッチング素子
US10056478B2 (en) * 2015-11-06 2018-08-21 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor and manufacturing method thereof
TWI648858B (zh) * 2016-06-14 2019-01-21 黃知澍 Ga-face III族/氮化物磊晶結構及其主動元件與其製作方法
US9954092B2 (en) * 2016-07-22 2018-04-24 Kabushiki Kaisha Toshiba Semiconductor device, power circuit, and computer
CN106328700B (zh) * 2016-08-22 2019-03-12 东南大学 一种增强型绝缘埋层AlGaN-GaN高电子迁移率晶体管
CN106449746B (zh) * 2016-10-19 2019-03-12 大连芯冠科技有限公司 可改善电流崩塌效应的GaN HEMT
US11522078B2 (en) 2017-07-07 2022-12-06 Indian Institute Of Science High electron mobility transistor (HEMT) with RESURF junction
US10700188B2 (en) * 2017-11-02 2020-06-30 Rohm Co., Ltd. Group III nitride semiconductor device with first and second conductive layers
JP7075128B2 (ja) * 2018-04-23 2022-05-25 ナヴィタス セミコンダクター インコーポレイテッド 改良された終端構造を有する窒化ガリウムトランジスタ
US11139290B2 (en) * 2018-09-28 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage cascode HEMT device
TWI685969B (zh) * 2018-11-27 2020-02-21 立積電子股份有限公司 雙載子電晶體
US10937873B2 (en) 2019-01-03 2021-03-02 Cree, Inc. High electron mobility transistors having improved drain current drift and/or leakage current performance
US11658233B2 (en) 2019-11-19 2023-05-23 Wolfspeed, Inc. Semiconductors with improved thermal budget and process of making semiconductors with improved thermal budget
CN111758167B (zh) * 2020-04-13 2024-04-05 英诺赛科（珠海）科技有限公司 半导体装置和其制作方法
TWI727872B (zh) * 2020-07-30 2021-05-11 世界先進積體電路股份有限公司 半導體裝置
CN114765215A (zh) 2021-01-12 2022-07-19 联华电子股份有限公司 半导体装置
CN114823888A (zh) 2021-01-22 2022-07-29 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
CN112864015B (zh) * 2021-01-27 2022-07-05 浙江集迈科微电子有限公司 GaN器件及制备方法
CN113078204B (zh) * 2021-03-25 2022-05-17 电子科技大学 一种氮化镓3d-resurf场效应晶体管及其制造方法
KR20220138756A (ko) * 2021-04-06 2022-10-13 삼성전자주식회사 파워 소자 및 그 제조방법
CN115799331B (zh) * 2023-01-30 2023-06-09 南京理工大学 一种基于蓝宝石衬底的多凹槽AlGaN/GaN HEMT器件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101897029B (zh) * 2007-12-10 2015-08-12 特兰斯夫公司 绝缘栅e模式晶体管
CN101604704B (zh) * 2008-06-13 2012-09-05 西安能讯微电子有限公司 Hemt器件及其制造方法
US8309987B2 (en) 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
JP5597921B2 (ja) * 2008-12-22 2014-10-01 サンケン電気株式会社 半導体装置
JP5629977B2 (ja) 2009-04-10 2014-11-26 日本電気株式会社 半導体装置及びその製造方法
JP2010272728A (ja) * 2009-05-22 2010-12-02 Furukawa Electric Co Ltd:The ＧａＮ系半導体素子およびその製造方法
US20110006837A1 (en) * 2009-06-02 2011-01-13 Feng Wang Graphene Device, Method of Investigating Graphene, and Method of Operating Graphene Device
JP5589329B2 (ja) * 2009-09-24 2014-09-17 豊田合成株式会社 Ｉｉｉ族窒化物半導体からなる半導体装置、電力変換装置
KR101626463B1 (ko) * 2010-02-26 2016-06-02 삼성전자주식회사 고 전자 이동도 트랜지스터의 제조방법
KR101103774B1 (ko) * 2010-03-18 2012-01-06 페어차일드코리아반도체 주식회사 리세스 게이트 에지 구조의 질화물계 반도체 소자 및 그 제조 방법
KR20110122525A (ko) * 2010-05-04 2011-11-10 삼성전자주식회사 Ｌｄｄ 영역을 갖는 고 전자 이동도 트랜지스터(ｈｅｍｔ) 및 그 제조방법
US8742460B2 (en) * 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
US8884308B2 (en) * 2011-11-29 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor structure with improved breakdown voltage performance
US9111904B2 (en) * 2011-11-29 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate breakdown voltage improvement for group III-nitride on a silicon substrate
US8680535B2 (en) 2011-12-23 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor structure with improved breakdown voltage performance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200037089A (ko) * 2018-09-28 2020-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고전압 캐스코드 ｈｅｍｔ 디바이스

Also Published As

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