KR20130044978A - 임베디드 인쇄회로기판 및 이의 제조 방법 - Google Patents

임베디드 인쇄회로기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20130044978A
KR20130044978A KR1020110109377A KR20110109377A KR20130044978A KR 20130044978 A KR20130044978 A KR 20130044978A KR 1020110109377 A KR1020110109377 A KR 1020110109377A KR 20110109377 A KR20110109377 A KR 20110109377A KR 20130044978 A KR20130044978 A KR 20130044978A
Authority
KR
South Korea
Prior art keywords
printed circuit
circuit board
electronic component
embedded
circuit pattern
Prior art date
Application number
KR1020110109377A
Other languages
English (en)
Other versions
KR101298280B1 (ko
Inventor
류종인
정율교
정태성
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020110109377A priority Critical patent/KR101298280B1/ko
Priority to US13/478,802 priority patent/US8802999B2/en
Publication of KR20130044978A publication Critical patent/KR20130044978A/ko
Application granted granted Critical
Publication of KR101298280B1 publication Critical patent/KR101298280B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10439—Position of a single component
    • H05K2201/10477—Inverted
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

본 발명에 의한 임베디드 인쇄회로기판은 동박적층판; 상기 동박적층판의 내부에 삽입되는 내부전자부품; 상기 내부전자부품의 표면에 형성되는 제1회로패턴; 및 상기 동박적층판에 형성되는 제2회로패턴;을 포함하여, 기판에 내장되는 전자부품의 표면 공간을 배선공간으로 활용함으로써 최적화된 배선 설계가 가능하고 레이어를 간소화 할 수 있으며 기판의 두께 증가를 방지할 수 있다.
또한, 내장된 전자부품의 발열로 인한 오동작 또는 인쇄회로기판의 휨 현상 등을 방지할 수 있다.

Description

임베디드 인쇄회로기판 및 이의 제조 방법{Embedded printed circuit board and manufacturing method thereof}
본 발명은 전자부품이 내장되는 임베디드 인쇄회로기판에 관한 것으로, 보다 상세하게는 기판에 내장되는 전자부품의 표면을 배선공간으로 사용함으로써, 레이어 구성을 간소화 하고 기판상의 배선을 최적화 할 수 있는 임베디드 인쇄회로기판 및 이의 제조 방법에 관한 것이다.
인쇄회로 기판 (PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로 라인(line pattern)을 인쇄 형성시킨 것으로, 전자 부품을 탑재하기 직전의 기판을 말한다. 즉 여러 종류의 많은 전자 부품을 평판 위에 밀집 탑재시키기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로
라인을 평판 표면에 인쇄하여 고정시킨 회로 기판을 뜻한다.
현재 부품을 회로 라인 인쇄회로 기판에 탑재하는 방법으로서 각광받고 있는 것은 표면 실장 기술(SMT; Surface Mount Technology)이다. 표면 실장 기술은 인쇄 회로 기판 (PCB)의 표면에 직접 실장할 수 있는 표면 실장 부품(SMC; surface mounted components)을 전자 회로에 부착시키는 방법이다. 이렇게 만들어진 전자 소자를 표면 실장 소자 (SMD; surface-mount devices)라고 한다.
전자 산업에서, 표면 실장 기술은 소자핀을 인쇄 회로 기판의 구멍에 끼우는 부품을 사용한 스루홀 (through hole) 기술 부착 방식을 대체했다. 일반적으로 표면 실장 부품은 동일한 스루홀 부품보다 작다. 왜냐하면 표면 실장 부품의 핀은 더 짧거나 전혀없을 수 있기 때문이다. 표면 실장 부품은 핀이 더 짧으면서, 평면 접촉, 볼 배열 (BGA), 부품의 패키지 위로 나온 핀같이 다양한 종류의 패키지가 있다.
오래된 스루홀 기술과 비교해서 표면 실장 기술의 주요 장점은 다음과 같다. 부품이 작고 가볍고, 더 적은 구멍으로 보드를 가공할 수 있고, 간단하게 자동으로 조립할 수 있으며, 부품은 정확하게 자동으로 배치해서 오류가 적게 발생된다(녹은 땜납의 표면 장력은 부품핀을 땜납 패드로 당겨서 정확한 위치에 배열시킨다).
또한, 부품은 인쇄 회로 기판의 양면에 부착시킬 수 있고, 부품핀의 저항과 임피던스가 감소된다(부품의 성능과 동작 주파수가 증가된다). 또한, 흔들리거나 진동 상태에서 기계적인 성능이 우수하고, 일반적으로 표면 실장 부품은 스루홀 부품보다 가격이 싸며, 표면 실장 기술은 스루홀 기술보다 불필요한 RF 신호 효과가 적게 발생하고, 부품특성의 유연성이 크게 향상된다.
전자산업의 발달에 따라 전자부품의 고기능화, 소형화 요구가 점차 늘어나는 추세이며, 특히 개인 휴대단말기의 경박단소화를 바탕으로 하는 시장의 흐름이 인쇄회로기판의 박형화 추세로 이어지고 있다. 이에 기존의 소자실장 방식과 다른 방식의 소자 실장방식이 대두되고 있는데 IC와 같은 능동부품(Active devices) 또는 MLCC형태의 커패시터 등 수동부품(Passive devices)을　인쇄회로기판의 내부에 실장하여 부품의 고밀도화 및 신뢰성　향상 또는 이러한 유기적인 결합을 통한 패키지 자체의 성능향상 등을 추구하는 임베디드(Embedded) 인쇄회로기판(PCB)이 바로 그것이다.
수동소자와 능동소자가 PCB의 표면을 공유하고 있는 종래의 PCB와는 달리 임베디드 PCB는 저항이나 커패시터 등과 같은 수동 소자 또는 IC와 같은 능동 소자가 기판에 내장되어 있어 PCB의 표면에 여유공간을 확보할 수 있으며 종래의 PCB에 비하여 배선밀도를 높일 수 있어 더욱 컴팩트한 전자기기의 개발이 가능하게 된다.
또한, 소자가 수직방향으로 연결되므로 배선 길이가 크게 감소되어 고주파 신호를 사용하는 전자기기에서 기생효과(Parasitic Effect)에 의한 임피던스 발생 및 신호지연 등의 문제를 줄이는 효과가 있다. 이러한 이유로 시스템의 집적도 향상을 위하여 EPAD(Embedded Active/Passive Device) 기술이 주목을 받고 있다.
그런데, 상기와 같은 임베디드 인쇄회로기판은 내장되는 전자부품의 전극을 연결하기 위한 공간 확보가 필요하고, 부품이 내장되는 부분에는 배선연결을 위한 비아 가공 등을 할 수 없다. 따라서, 기판 표면에 다른 부품이 실장되거나 표면 배선이 복잡한 경우에는 레이어를 추가해야 된다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 창출된 것으로서, 전자부품이 내장된 기판의 표면에 다른 부품이 실장되거나 표면 배선이 복잡한 경우에도 레이어의 추가가 불필요한 임베디드 인쇄회로기판 및 이의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 임베디드 인쇄회로기판은 동박적층판; 상기 동박적층판의 내부에 삽입되는 내부전자부품; 상기 내부전자부품의 표면에 형성되는 제1회로패턴; 및 상기 동박적층판에 형성되는 제2회로패턴;을 포함할 수 있다.
또한, 상기 제1회로패턴은, 기판에 실장되는 외부전자부품의 전극과 전기적으로 연결될 수 있다.
그리고, 상기 제2회로패턴은, 상기 내부전자부품의 전극과 전기적으로 연결될 수 있다.
아울러, 상기 제1회로패턴 및 상기 제2회로패턴은 동일한 재질일 수 있다.
또한, 상기 임베디드 인쇄회로기판은, 상기 내장전자부품의 표면에 형성되며, 상기 내장전자부품을 냉각시키는 방열패턴;을 더 포함할 수 있다.
한편, 본 발명에 따른 임베디드 인쇄회로기판의 제조 방법은, 동박적층판에 캐비티를 형성하는 단계; 상기 캐비티에 내부전자부품을 삽입하는 단계; 상기 내부전자부품에 제1회로패턴을 형성하는 단계; 상기 동박적층판을 적층하는 단계; 상기 동박적층판에 비아홀을 형성하는 단계; 및 상기 동박적층판에 제2회로패턴을 형성하는 단계;를 포함할 수 있다.
또한, 상기 제1회로패턴은, 기판에 실장되는 외부전자부품의 전극과 상기 비아홀을 통해 연결될 수 있다.
그리고, 상기 제2회로패턴은, 상기 내부전자부품의 전극과 상기 비아홀을 통해 연결될 수 있다.
아울러, 상기 제1회로패턴과 상기 제2회로패턴은 동일한 재질일 수 있다.
또한, 상기 임베디드 인쇄회로기판의 제조 방법은, 상기 내부전자부품의 표면에 방열패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명에 의한 임베디드 인쇄회로기판 및 이의 제조 방법에 따르면, 기판에 내장되는 전자부품의 표면 공간을 배선공간으로 활용함으로써 최적화된 배선 설계가 가능하고 레이어를 간소화 할 수 있으며 기판의 두께 증가를 방지할 수 있다.
또한, 내장된 전자부품의 발열로 인한 오동작 또는 인쇄회로기판의 휨 현상 등을 방지할 수 있다.
도 1은 본 발명에 의한 임베디드 인쇄회로기판의 단면도,
도 2는 인쇄회로기판에 삽입되는 와이어본딩 타입의 내부전자부품을 나타낸 도면,
도 3은 인쇄회로기판에 삽입되는 CSP 타입의 내부전자부품을 나타낸 도면,
도 4는 본 발명의 다른 실시예에 따른 임베디드 인쇄회로기판의 단면도이다.
이하, 도면을 참조하여 본 발명의 구체적인 실시형태를 설명하기로 한다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 기술적 사상은 청구범위에 의해 결정되며, 이하의 실시예는 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 효율적으로 설명하기 위한 일 수단일 뿐이다.
도 1은 본 발명에 의한 임베디드 인쇄회로기판의 단면도이고, 도 2는 인쇄회로기판에 삽입되는 와이어본딩 타입의 내부전자부품을 나타낸 도면이며, 도 3은 인쇄회로기판에 삽입되는 CSP 타입의 내부전자부품을 나타낸 도면이다.
도 1 내지 도 3을 참조하면 본 발명에 의한 임베디드 인쇄회로기판은 동박적층판(105), 내부전자부품(110,120), 제1회로패턴(113,123) 및 제2회로패턴(130)을 포함할 수 있다.
동박적층판(105)은 인쇄회로기판의 대표적인 원자재로서 폴리머(Polymer) 위에 동박(Copper foil)이 부착된 형태이다. 폴리머는 절연체이며 동박에 회로패턴이 형성된다.
이 동박적층판(105)은 본 발명의 임베디드 인쇄회로기판의 코어기판이 되는 것으로, 절연수지 내에 글래스 섬유 또는 탄소 섬유와 같은 보강재가 함침된 절연기판일 수 있다. 이 경우 기판의 휨을 줄일 수 있어 제품의 신뢰도를 향상시킬 수 있는 장점이 있다. 그러나 반드시 이에 한정되는 것은 아니며, 금속재질의 메탈코어를 코어기판으로 이용할 수도 있는 등, 그 재질은 다양하게 변경될 수 있다.
상기 동박적층판(105)에는 내부전자부품(110,120)이 삽입되는데, 삽입되는 내부전자부품으로는 와이어본딩(wirebonding) 타입의 전자부품(110) 또는 CSP(Chip scale package) 타입의 전자부품(120)이 사용될 수 있다.
와이어본딩 타입의 전자부품(110)은 와이어를 이용하여 칩의 전극과 패키지의 단자를 연결하며, 도 2에 도시된 바와 같이 전자부품표면(111)의 외곽쪽으로 전극(112)이 분포된다. CSP 타입의 전자부품(120)은 실장 면적이 칩 면적의 120% 이하인 전자부품을 뜻하며 도 3에 도시된 바와 같이 전자부품표면(121)에 전체적으로 전극(122)이 분포된다.
그리고, 상기 내부전자부품(110,120)의 표면(111,121)에는 제1회로패턴(113, 123)이 형성된다. 이 제1회로패턴(113,123)은 내부전자부품(110,120)에 형성된 전극(112, 122)과는 연결되지 않는 별개의 회로패턴으로, 전극(112,122)이 형성되지 않은 나머지 표면공간에 형성된다. 이 제1회로패턴(113,123)은 기판에 실장되는 외부전자부품(150)의 전극과 전기적으로 연결된다.
또한, 제2회로패턴(130)은 상기 동박적층판(105)에 형성되며, 일반적인 임베디드 인쇄회로기판과 마찬가지로 내부전자부품(110, 120)의 전극(112, 122)과 전기적으로 연결된다.
즉, 본 발명은 기판의 내부에 삽입되는 내부전자부품(110,120)의 표면을 배선공간으로 활용하기 위해 내부전자부품(110,120)의 표면공간에 회로패턴을 추가적으로 형성함으로써, 배선구조를 최적화할 수 있으며 레이어 구성을 간소화할 수 있다.
더욱 상세하게 살펴보면, 도 1에 도시된 바와 같이 기판의 외부에 실장되는 외부전자부품(150)이 비아홀을 통해 내부전자부품(110,120)에 형성된 제1패턴(113,123)으로 연결되며 다시 비아홀을 통해 다른 외부전자부품(160b)로 연결된다.
즉, 외부전자부품(150)이 기판에 형성된 제2회로패턴(130)을 통하지 않고 기판의 내부에 삽입된 내부전자부품(110,120)에 형성된 제1회로패턴(113,123)을 통해 다른 외부전자부품(160b)과 전기적으로 연결되는 것이다.
일반적으로 기판의 내부에 전자부품이 내장된 경우 이 전자부품이 내장되는 영역에는 기판 배선이 불가능하다.
왜냐하면, 내장되는 전자부품의 전극을 연결하기 위한 공간이 필요하고, 전자부품이 내장되는 부분에는 배선연결을 위한 비아 가공 등을 할 수 없기 때문이다.
따라서, 전자부품이 내장되는 공간만큼의 배선을 다른 영역에 배치하거나 레이어를 추가하여 배선해야 한다는 문제점이 있다.
그러나, 본 발명에서는 기판에 내장된 내부전자부품(110,120)에 외부전자부품(150,160b)이 연결되는 제1회로패턴(113,123)을 형성함으로써 외부전자부품을 연결하기 위한 레이어의 추가가 불필요하며 이를 통해 최적화된 배선 설계 및 기판의 두께 증가를 방지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 임베디드 인쇄회로기판의 단면도이다. 도 4를 참조하면, 본 발명의 다른 실시예에 따른 임베디드 인쇄회로기판은 내부전자부품(110,120)에 형성된 제1회로패턴(113,123)을 이용하여, 외부전자부품(150)의 단자와 기판을 연결하고 있다.
일반적으로 내부전자부품이 내장되는 영역에 외부전자부품을 실장하기 위해서는 레이어를 추가하여 외부전자부품의 단자와 기판을 연결하여야 한다.
그러나, 본 발명에서는 내장된 내부전자부품(110,120)의 표면을 배선공간으로 활용함으로써 전자부품의 단자와 기판의 연결을 위한 레이어 추가가 불필요하다.
다시 말하면, 내장된 내부전자부품(110,120)의 표면에 회로패턴을 형성함으로써, 내부전자부품(110,120)의 표면이 추가 레이어의 역할을 수행하도록 하는 것이다.
한편, 상기 제1회로패턴(113,123) 및 상기 제2회로패턴(130)은 동일한 재질일 수 있다. 회로패턴을 동일한 재질로 형성함으로써, 회로패턴형성이 용이하며 인쇄회로기판의 생산성을 향상시킬 수 있다.
아울러, 본 발명의 임베디드 인쇄회로기판(100,200)은 상기 내부전자부품(110,120)의 표면에 형성되며, 상기 내부전자부품(110,120)을 냉각시키는 방열패턴을 더 포함할 수 있다. 기판에 내장된 내부전자부품(110,120)은 외부와의 열교환이 용이하지 않으므로 냉각에 대한 대책이 필요하다.
상기 방열패턴은 내장전자부품(110,120)의 표면에 형성되며 열전도성이 높은 물질을 사용하여, 내장전자부품(110,120) 및 제1회로패턴(113,123)에서 발생하는 열을 효과적으로 냉각시킴으로써, 고온으로 인한 내장전자부품(110,120)의 오동작 또는 인쇄회로기판의 휨 현상 등을 방지하는 역할을 한다.
본 발명에서는 기판에 내장되는 내부전자부품(110,120)으로 와이어본딩(wirebonding) 타입의 전자부품(110) 또는 CSP(Chip scale package) 타입의 전자부품(120)을 예시로 들어 설명하였으나, 이에 한정되지 않으며 기타 다양한 전자부품이 기판에 내장될 수 있음은 물론이다.
이하에서는, 본 발명에 따른 임베디드 인쇄회로기판의 제조 방법에 대하여 살펴보도록 하겠다.
본 발명에 따른 임베디드 인쇄회로기판의 제조 방법은 먼저, 동박적층판(105)에 캐비티(cavity)를 형성하는 단계를 포함한다. 이는 내부전자부품(110,120)이 인쇄회로기판에 삽입될 수 있는 공간을 만들기 위함이다. 상기 캐비티를 형성하는 방법으로는 기계적인 드릴 또는 레이저 드릴 등을 이용한 가공을 통해 형성될 수 있다.
앞서 설명한 바와 같이 상기 동박적층판(105)은 본 발명의 임베디드 인쇄회로기판의 코어기판이 되는 것으로, 절연수지 내에 글래스 섬유 또는 탄소 섬유와 같은 보강재가 함침된 절연기판일 수 있으나, 반드시 이에 한정되는 것은 아니며, 금속재질의 메탈코어를 코어기판으로 이용할 수도 있는 등, 그 재질은 다양하게 변경될 수 있다.
그리고, 동박적층판(105)에 형성된 캐비티에 내부전자부품(110,120)을 삽입한 후 내부전자부품(110,120)의 표면에 제1회로패턴(113,123)을 형성한다.
상기 제1회로패턴(113,123)은 내부전자부품(110,120)을 기판에 삽입한 후 형성하는 것으로 설명하였으나, 내부전자부품(110,120)을 기판에 삽입하기 이전에 미리 제1회로패턴(113,123)을 형성하고, 제1회로패턴이 형성된 내부전자부품(110,120)을 기판에 삽입하는 것도 무방하다.
다음으로, 상기 동박적층판(105)을 적층한다. 이는 통상적인 빌드업(build-up) 공정으로, 인쇄회로기판을 단층으로 구성하는 것이 아니라, 인쇄회로기판을 한층 한층 쌓아 올려(build-up) 만든 다층(multi-layer) 인쇄회로기판으로 구성하는 것을 말한다. 빌드업 공정은 한 층씩 기판을 제조, 품질을 평가함으로써 전체적인 다층 인쇄회로기판의 수율을 높일 수 있고, 층끼리 배선을 정밀하게 연결함으로써 고밀도, 소형의 인쇄회로기판제작을 가능케 한다.
다음으로, 적층된 동박적층판(105)에 비아홀을 형성하고, 제2회로패턴(130)을 형성한다. 이 제2회로패턴(130)은 텐팅(Tenting), 세미애디티브(Semi-Additive Process) 또는 수정된 세미애디티브(Modified Semi-Additive Process) 방식 등의 공지된 공법에 의해 형성될 수 있다.
상기 제2회로패턴(130)은 상기 내부전자부품(110,120)의 전극과 비아홀을 통해 연결된다. 상기 비아홀은 인쇄회로기판의 양면을 관통하는 스루홀(through hole) 또는 인쇄회로층을 연결하는 내부 비아홀(inner via hole)일 수 있으며, 스루홀은 PTH(Plated Through Hole)인 것이 바람직하고 내부 비아홀은 LVH(Laser Via Hole)인 것이 바람직하나 이에 한정되는 것은 아니다.
그리고, 상기 내부전자부품(110,120)의 표면에 형성된 제1회로패턴(113,123)은 기판에 실장되는 외부전자부품(150)의 전극과 비아홀을 통해 연결된다. 즉, 기판에 실장된 외부전자부품(150)이 기판의 내부에 형성된 회로패턴을 사용하게 되는 것이다.
일반적인 임베디드 인쇄회로기판의 경우 기판에 내장되는 전자부품이 차지하는 공간만큼 배선공간이 손실된다는 문제점이 있다. 그러나, 본 발명의 임베디드 인쇄회로기판은 기판에 내장되는 내부전자부품(110,120)의 표면공간을 배선공간으로 활용함으로써 배선공간을 추가적으로 확보하여 배선 설계를 최적화 할 수 있으며, 기판의 외부에 실장되는 외부전자부품(150)의 전극을 연결하기 위한 추가 레이어가 불필요하다는 장점이 있다.
여기서, 상기 제1회로패턴(113,123)과 상기 제2회로패턴(130)은 동일한 재질일 수 있다. 이는 회로패턴의 형성을 용이하게 하며, 인쇄회로기판의 생산성을 향상시키기 위함이다.
한편, 본 발명의 임베디드 인쇄회로기판의 제조 방법은 내부전자부품의 표면에 방열패턴을 형성하는 단계를 더 포함할 수 있다.
이 방열패턴을 통해 내부전자부품(110,120) 및 제1회로패턴(113,123)에서 발생하는 열을 발산시킴으로서 냉각효과를 얻을 수 있다. 따라서, 고온으로 인한 전자부품의 오동작 또는 인쇄회로기판의 휨 현상 등을 방지할 수 있다.
아울러, 상기 방열패턴을 형성하는 단계는 내부전자부품(110,120)에 제1회로패턴(113,123)을 형성하는 단계와 동시에 진행될 수 있다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.
그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200 : 임베디드 인쇄회로기판
105, 205 : 동박적층판
110 : 내부전자부품(와이어 본딩 타입)
120 : 내부전자부품(CSP 타입)
111, 121 : 내부전자부품표면
112, 122 : 전극
113, 123 : 제1회로패턴
130, 230 : 제2회로패턴
150, 250 : 외부전자부품(능동소자)
160a, 160b, 260a, 260b : 외부전자부품(수동소자)

Claims (10)

  1. 동박적층판;
    상기 동박적층판의 내부에 삽입되는 내부전자부품;
    상기 내부전자부품의 표면에 형성되는 제1회로패턴; 및
    상기 동박적층판에 형성되는 제2회로패턴;
    을 포함하는 임베디드 인쇄회로기판.
  2. 제 1항에 있어서,
    상기 제1회로패턴은, 기판에 실장되는 외부전자부품의 전극과 전기적으로 연결되는 임베디드 인쇄회로기판.
  3. 제 1항에 있어서,
    상기 제2회로패턴은, 상기 내부전자부품의 전극과 전기적으로 연결되는 임베디드 인쇄회로기판.
  4. 제 1항에 있어서,
    상기 제1회로패턴 및 상기 제2회로패턴은 동일한 재질인 임베디드 인쇄회로기판.
  5. 제 1항에 있어서,
    상기 임베디드 인쇄회로기판은,
    상기 내장전자부품의 표면에 형성되며, 상기 내장전자부품을 냉각시키는 방열패턴;을 더 포함하는 임베디드 인쇄회로기판.
  6. 동박적층판에 캐비티를 형성하는 단계;
    상기 캐비티에 내부전자부품을 삽입하는 단계;
    상기 내부전자부품에 제1회로패턴을 형성하는 단계;
    상기 동박적층판을 적층하는 단계;
    상기 동박적층판에 비아홀을 형성하는 단계;
    상기 동박적층판에 제2회로패턴을 형성하는 단계;
    를 포함하는 임베디드 인쇄회로기판의 제조 방법.
  7. 제 6항에 있어서,
    상기 제1회로패턴은, 기판에 실장되는 외부전자부품의 전극과 상기 비아홀을 통해 연결되는 임베디드 인쇄회로기판의 제조 방법.
  8. 제 6항에 있어서,
    상기 제2회로패턴은, 상기 내부전자부품의 전극과 상기 비아홀을 통해 연결되는 임베디드 인쇄회로기판의 제조 방법.
  9. 제 6항에 있어서,
    상기 제1회로패턴과 상기 제2회로패턴은 동일한 재질인 임베디드 인쇄회로기판의 제조 방법.
  10. 제 6항에 있어서,
    상기 임베디드 인쇄회로기판의 제조 방법은, 상기 내부전자부품의 표면에 방열패턴을 형성하는 단계를 더 포함하는 임베디드 인쇄회로기판의 제조 방법.

KR1020110109377A 2011-10-25 2011-10-25 임베디드 인쇄회로기판 및 이의 제조 방법 KR101298280B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110109377A KR101298280B1 (ko) 2011-10-25 2011-10-25 임베디드 인쇄회로기판 및 이의 제조 방법
US13/478,802 US8802999B2 (en) 2011-10-25 2012-05-23 Embedded printed circuit board and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110109377A KR101298280B1 (ko) 2011-10-25 2011-10-25 임베디드 인쇄회로기판 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20130044978A true KR20130044978A (ko) 2013-05-03
KR101298280B1 KR101298280B1 (ko) 2013-08-26

Family

ID=48135041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110109377A KR101298280B1 (ko) 2011-10-25 2011-10-25 임베디드 인쇄회로기판 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US8802999B2 (ko)
KR (1) KR101298280B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023090920A1 (ko) * 2021-11-18 2023-05-25 엘지이노텍 주식회사 Sip 모듈

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9755706B2 (en) 2012-06-22 2017-09-05 Qualcomm Incorporated Techniques for joint support of coordinated multipoint (CoMP) operations and carrier aggregation (CA)
US9275876B2 (en) 2013-09-30 2016-03-01 Qualcomm Incorporated Stiffener with embedded passive components
US20150159812A1 (en) * 2013-12-06 2015-06-11 Osram Sylvania Inc. Substrates with stiffeners for lighting and electronic applications
TWI611523B (zh) * 2014-09-05 2018-01-11 矽品精密工業股份有限公司 半導體封裝件之製法
CN109844945A (zh) * 2016-09-30 2019-06-04 英特尔公司 具有高密度互连的半导体封装
US20200068711A1 (en) * 2016-11-23 2020-02-27 Intel IP Corporation Component terminations for semiconductor packages
KR20210019308A (ko) 2019-08-12 2021-02-22 삼성전자주식회사 반도체 패키지
TWI777741B (zh) * 2021-08-23 2022-09-11 欣興電子股份有限公司 內埋元件基板及其製作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716815B1 (ko) * 2005-02-28 2007-05-09 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
KR20090130727A (ko) * 2008-06-16 2009-12-24 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR20100030151A (ko) 2008-09-09 2010-03-18 삼성전기주식회사 전자소자 내장 인쇄회로기판
KR101077410B1 (ko) * 2009-05-15 2011-10-26 삼성전기주식회사 방열부재를 구비한 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101585217B1 (ko) 2009-10-30 2016-01-14 삼성전자주식회사 재배선 구조를 갖는 반도체 소자와 그것을 포함하는 반도체 패키지, 패키지 적층 구조, 반도체 모듈, 전자 회로 기판, 및 전자 시스템과 그 제조 방법들

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023090920A1 (ko) * 2021-11-18 2023-05-25 엘지이노텍 주식회사 Sip 모듈
WO2023090809A1 (ko) * 2021-11-18 2023-05-25 엘지이노텍 주식회사 Sip 모듈

Also Published As

Publication number Publication date
US20130098667A1 (en) 2013-04-25
US8802999B2 (en) 2014-08-12
KR101298280B1 (ko) 2013-08-26

Similar Documents

Publication Publication Date Title
KR101298280B1 (ko) 임베디드 인쇄회로기판 및 이의 제조 방법
KR101095161B1 (ko) 전자부품 내장형 인쇄회로기판
US9478343B2 (en) Printed wiring board
KR100965339B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
US8238109B2 (en) Flex-rigid wiring board and electronic device
US20090316373A1 (en) PCB having chips embedded therein and method of manfacturing the same
JP4669392B2 (ja) メタルコア多層プリント配線板
KR101241544B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP2012109621A (ja) 電子部品内装型プリント基板
JP2006303202A (ja) 部品内蔵型プリント配線板とその製造方法
KR20160059125A (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
US8957320B2 (en) Printed wiring board
JP2005277389A (ja) 多層配線基板及び半導体パッケージ
KR20160090626A (ko) 전자부품내장형 인쇄회로기판 및 그 제조방법
KR101115403B1 (ko) 발광 장치
US20160353572A1 (en) Printed circuit board, semiconductor package and method of manufacturing the same
US11690173B2 (en) Circuit board structure
KR101214671B1 (ko) 전자 부품 내장형 인쇄회로기판 및 그 제조 방법
JP2013115110A (ja) 段差構造のプリント配線板
KR20120039163A (ko) 인쇄회로기판 및 그 제조방법
JP5370883B2 (ja) 配線基板
KR100771320B1 (ko) 칩 내장형 인쇄회로기판 및 그 제조방법
JP2517315B2 (ja) 電子回路パッケ―ジ
CN114496808B (zh) 倒装式塑封的装配方法、屏蔽系统、散热系统及应用
JP2009290044A (ja) 配線基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160701

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170703

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 7