KR20130025805A - 이미지 센서를 위한 계단형 패키지 및 그 제조 방법 - Google Patents

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KR20130025805A
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Abstract

이미지 센서 패키지는 대향하는 제1 및 제2 표면을 가지는 결정 핸들러와, 상기 제1 표면 내에 형성된 캐비티를 포함한다. 적어도 하나의 계단(step)이 상기 캐비티의 측벽으로부터 확장하고, 상기 캐비티는 상기 제2 표면에 있는 개구에서 끝난다. 덮개가 제2 표면에 탑재되고 상기 개구로 확장하여 그 개구를 덮는다. 덮개는 광 파장의 적어도 한 대역에 광학적으로 투명하다. 센서 칩은 상기 캐비티에 마련되고, 상기 적어도 하나의 계단에 탑재된다. 상기 센서 칩은 대향하는 전면 및 후면 표면을 갖는 기판, 상기 전면 표면에 형성된 복수의 광 검출기, 및 상기 전면 표면에 형성되고, 상기 광 검출기들에 전기적으로 연결되는 복수의 접촉 패드를 포함한다.

Description

이미지 센서를 위한 계단형 패키지 및 그 제조 방법{STEPPED PACKAGE FOR IMAGE SENSOR AND METHOD OF MAKING SAME}
본 발명은 마이크로전자 디바이스의 패키징에 관한 것으로, 보다 상세하게는 광학 반도체 디바이스의 패키징에 관한 것이다.
반도체 디바이스에 대한 추세는 소형 패키지들(오프 칩 신호 연결성(off chip signaling connectivity)을 제공하면서 그 칩을 보호함)로 패키지되는, 소형 집적 회로(IC) 디바이스(칩으로도 일컬어짐)이다. 일 예시로서 이미지 센서가 있으며, 그 이미지 센서는 입사광(incident light)을 전기 시그널로 변환(양호한 공간 분해능(spatial resolution)으로 입사광의 강도(intensity) 및 색상 정보를 정확하게 반영함)하는 광 검출기를 포함하는 IC 디바이스이다.
현재, 칩-온-보드(COB: Chip-On-Board, 베어 칩이 인쇄 회로 기판상에 직접 탑재됨) 및 쉘케이스 웨이퍼 레벨(Shellcase Wafer Level) CSP(웨이퍼가 두 장의 유리 사이에 적층됨)가 이미지 센서 모듈(예컨대, 모바일 디바이스 카메라, 광학 마우스 등)을 구축하기 위해 사용되는 우세한 패키징 및 어셈블리 공정들이다. 그러나 높은 픽셀 이미지 센서들이 사용될수록, COB 및 쉘케이스 WLCSP 어셈블리가 점점 더 어려워지는데, 그 이유는 어셈블리 제한, 크기 제한(보다 낮은 프로파일 디바이스를 위한 요구), 수율 문제들(yield problem), 및 8 및 12 인치 이미지 센서 웨이퍼들을 패키징하기 위한 설비 투자에 있다. 예를 들어, 쉘케이스 WLCSP 기술은 웨이퍼를 별개의 패키지된 칩으로 단일화하기 전에, 웨이퍼상에 이미지 센서를 패키지하는 것과, 결함이 있는 각 웨이퍼로부터의 이러한 칩들이 자신들이 테스트되기 전에 계속해서 패키징되도록 의도되는 것(비용을 증가시킴)에 관련된다.
이미 단일화되어 테스트되고, 비용 효율을 높이고 신뢰할 수 있는 저 프로파일 패키징 솔루션(즉, 필요한 기계적 지원 및 전기적 연결성(electrical connectivity))을 제공하는 이미지 센서 칩과 같은 칩들을 위한 개량 패키지(improved package) 및 패키징 기술들에 대한 요구가 있다.
본 발명의 일 양태는 대향하는 제1 및 제2 표면을 가지는 결정 핸들러로서, 상기 제1 표면 내에 형성되는 캐비티 및 상기 캐비티의 측벽으로부터 확장하는 적어도 하나의 계단(step)을 구비하고, 상기 캐비티는 상기 제2 표면에 있는 개구(aperture)에서 끝나는 상기 결정 핸들러, 광 파장의 적어도 한 대역에 광학적으로 투명하고, 개구 위로 확장하여 그 개구를 덮는, 상기 제2 표면에 탑재된 덮개, 상기 캐비티 내에 마련되고, 상기 적어도 하나의 계단에 탑재되는 센서 칩을 포함하는 이미지 센서 패키지이다. 센서 칩은 대향하는 전면 및 후면 표면을 갖는 기판, 상기 전면 표면에 형성된 복수의 광 검출기, 및 상기 전면 표면에 형성되고, 상기 광 검출기들에 전기적으로 연결되는 복수의 접촉 패드를 포함한다.
본 발명의 다른 양태에서, 이미지 센서 패키지는 대향하는 제1 및 제2 표면을 갖는 핸들러와 센서 칩을 포함한다. 핸들러는 광 파장의 적어도 한 대역에 광학적으로 투명하고, 제1 표면 내에 형성되고 제2 표면에 도달하지 않는 캐비티를 포함하는데, 상기 캐비티는 상기 캐비티의 측벽으로부터 확장된 적어도 하나의 계단을 포함한다. 센서 칩은 상기 캐비티 내에 마련되고, 적어도 하나의 계단에 탑재된다. 이 센서 칩은 대향하는 전면 및 후면 표면을 갖는 기판, 상기 전면 표면에 형성되는 복수의 광 검출기, 및 상기 전면 표면에 형성되고 상기 광 검출기에 전기적으로 연결되는 복수의 접촉 패드를 포함한다.
본 발명의 또 다른 양태로서, 이미지 센서 패키지를 형성하는 방법은 대향하는 제1 및 제2 표면을 가지는 결정 핸들러를 제공하는 단계, 상기 제1 표면 내에 상기 캐비티를 형성하는 단계로서, 적어도 하나의 계단이 상기 캐비티의 측벽으로부터 확장하고, 상기 캐비티는 상기 제2 표면에 있는 개구에서 끝나는 상기 형성하는 단계, 광 파장의 적어도 한 대역에 광학적으로 투명하고, 상기 개구 위로 확장하여 그 개구를 덮는 덮개를 상기 제2 표면에 탑재하는 단계, 센서 칩을 캐비티 내에 및 적어도 하나의 계단에 탑재하는 단계를 포함한다. 센서 칩은 대향하는 전면 및 후면 표면을 갖는 기판, 상기 전면 표면에 형성된 복수의 광 검출기, 및 상기 전면 표면에 형성되고, 상기 광 검출기들에 전기적으로 연결되는 복수의 접촉 패드를 포함한다.
본 발명의 다른 양태에서, 이미지 센서 패키지를 형성하는 방법은 광 파장의 적어도 한 대역에 광학적으로 투명하고, 대향하는 제1 및 제2 표면을 갖는 핸들러를 제공하는 단계, 상기 제1 표면 내에 형성되고 상기 제2 표면에 도달하지 않는 캐비티를 형성하는 단계로서, 상기 캐비티는 상기 캐비티의 측벽으로부터 확장하는 적어도 하나의 계단을 포함하는 상기 캐비티를 형성하는 단계, 센서 칩을 상기 캐비티 내에 및 상기 적어도 하나의 계단에 탑재하는 단계를 포함한다. 상기 센서 칩은 대향하는 전면 및 후면 표면을 갖는 기판, 상기 전면 표면에 형성되는 복수의 광 검출기, 및 전면 표면에 형성되고 상기 광 검출기들에 전기적으로 연결되고, 상기 전면 표면에 형성된 복수의 접촉 패드를 포함한다.
본 발명의 그 밖의 목적 및 특징은 발명의 상세한 설명, 청구범위, 및 첨부 도면에 대한 검토에 의해 명확해질 것이다.
본 발명에 따르면, 광학 반도체 디바이스의 패키지를 제공할 수 있다.
도 1a-1e는 이미지 센서 칩용 패키징 구조물의 공정 단계를 순서적으로 나타내는 반도체 패키징 구조의 횡단면도들이다.
도 2a-2g는 이미지 센서 칩용 패키징 구조물의 공정 단계를 순서적으로 나타내는 반도체 패키징 구조물의 대체 실시예의 횡단면도들이다.
도 3은 반도체 구멍에 있는 도전 물질, 덮개, 및 배선들에 대한 변형된 구성들을 갖는 도 2g의 실시예에 대한 횡단면도이다.
도 4는 반도체 패키징 구조물의 제2 대체 실시예의 횡단면도이다.
도 5는 반도체 패키징 구조물의 제3 대체 실시예의 횡단면도이다.
도 6은 BSI 타입 센서를 갖는 도 2g의 실시예의 횡단면도이다.
본 발명은 웨이퍼 레벨로서, BSI 이미지 센서를 위한 이상적인 저 스트레스 패키지 솔루션이다. 저 스트레스 패키지 솔루션의 형성이 후술된다.
형성 공정은 각각 상단 또는 저면(bottom) 표면(8 및 10)을 포함하는 결정 핸들러(6)로 시작한다. 캐비티(12)는 도 1a에 도시된 바와 같이, 핸들러(6)의 저면 표면(10) 내에 형성된다. 캐비티(12)는 레이저, 플라즈마 에칭 공정, 샌드블라스팅 공정, 기계적 밀링 공정, 또는 기타 유사한 방법들의 사용으로 형성될 수 있다. 바람직하게, 캐비티(12)는 포토-리소그래피 플라즈마 에칭(photo-lithography plasma etching)에 의해 형성되고, 그 포토-리소그래피 플라즈마 에칭은 핸들러(6)상에 포토 레지스터(photo resist)의 레이어를 형성하는 단계, 핸들러(6)의 선택 부분을 노출시키기 위해 포토 레지스트의 레이어를 패터닝하는 단계, 캐비티(12)를 형성하기 위해 핸들러(6)의 노출된 부분을 제거하기 위해 플라즈마 에칭 공정(예컨대, SF6 플라즈마를 사용함)을 수행하는 단계를 구비한다. 바람직하게, 캐비티(12)는 결정 기판 두께의 3/4 이상으로 확장되지 않거나, 캐비티의 최대 깊이 부분(maximum depth portion)에서 적어도 약 50μm 최소 두께를 남겨둔다. 플라즈마 에칭은 이방성(anisotropic), 테이퍼드(tapered), 등방성(isotropic), 또는 그것들의 조합이 될 수 있다. 도시된 바와 같이, 플라즈마 에칭은 테이퍼되고, 캐비티 측벽들(14)은 수직에서 약 5도의 각을 갖는다(즉, 측벽들(14)은 두께를 가지며 내측으로 확장함). 이어, 개구(16)가 캐비티(12)를 형성하기 위하여 상술된 임의 기술에 의해, 결정 핸들러(6)의 얇은 부분(상단 표면(8)을 관통하는 캐비티(12)로부터)을 관통하여 형성된다. 개구(16)의 가로 크기(즉, 직경)는 캐비티(12)의 가로 크기보다 작고, 이로써 계단형 측벽(14)이 생긴다(즉, 개구(16)의 중앙을 향해서 확장하는 계단(18)을 갖음, 계단(18)은 실질적으로 수직 확장하는 표면에서 끝나는 실질적으로 가로 확장하는 표면을 포함함). 바람직하게, 계단(18)은 캐비티(12)의 둘레를 연속해서 둘러싸고 있다(즉, 계단(18)은 개구(16)를 정의하는 환형 숄더(annular shoulder)의 형태로 되어 있다). 그러나 복수의 이산(discrete) 계단들(18)이 이산 위치(discrete position)들에서 개구(16)의 중앙을 향해서 내측으로 확장하여 형성될 수도 있다. 저절한 이미징이 개구(16)를 관통하는 것을 보정하기 위하여, 개구(16)의 크기는 센서 칩의 이미징 영역(후술함)보다 약간 큰 것(예컨대, 적어도 50㎛)이 바람직하다. 결과 구조물이 도 1a에 도시되어 있다.
다음으로, 절연(유전) 레이어(20)가 저면 표면(10)과 캐비티 측벽(24) 및 계단(18)상에 형성된다. 레이어(20)는 규소 산화물, 규소 질화물, 에폭시 기반(epoxy based), 폴리이미드, 수지, 기타 적절한 유전 물질일 수 있다. 바람직하게, 레이어(20)는 그 두께가 적어도 0.1㎛이고, 임의의 종래 유전 레이어 증착 기술(이 기술분야에서 잘 알려져 있음)을 사용하여 형성된다. 이어, 도전 레이어(22)가 레이어(20)상에 형성된다. 도전 레이어(22)는 구리, 구니/니켈/은, 구리/은, 티타늄/구리/은, 알루미늄/니켈/구리, 또는 기타 잘 알려진 도전 물질(들)일 수 있다. 다음으로, 포토리소그래피 단계가, 각각이 계단(18)으로부터 저면 표면(10)으로 확장하는 복수의 이산 트레이스(23)를 형성하기 위해, 저면 표면(10)의 외부 에지, 계단(18)의 내부 에지(인접 개구(16)), 및 상술된 선택 부분들의 가까이에 인접하는 레이어(22)의 이러한 부분들을 제거하기 위하여 형성된다. 결과 구조물이 도 1b에 도시되어 있다.
유전 레이어(24)가 도전 레이어(22, 및 절연 레이어(20)의 노출된 부분들) 위에 형성된다. 레이어(24)는 규소 산화물, 규소 질화물, 에폭시 기반, 폴리미아드, 수지, FR4, 또는 기타 적절한 유전 물질일 수 있다. 바람직하게, 레이어(24)는 두께가 0.1㎛이고, 전기화학 증착, 적층, 스프레이, 또는 스핀 코팅 등과 같은 모든 적절한 유전 레이어 증착 기술(이 기술 분야에서 잘 알려져 있음)을 사용하여 형성된다. 이어서, 포토리소그래피 단계가 도전 레이어(22)의 선택된 부분(즉, 각 트레이스(23)의 종단 부분들)들을 노출시키기 위해 계단(18) 및 저면 표면(10) 상에서 레이어(24)의 선택된 부분들을 제거하기 위해 수행된다. 도전 레이어(22)의 선택적으로 노출된 부분들은 각각 접촉 패드들(26/28)을 형성한다. 결과 구조물이 도 1c에 도시되어 있다.
이어, SMT(surface mount) 배선들(30)이 접촉 패드들(28)상에 형성된다. SMT 배선들은 BGA(Ball Grid Array) 타입일 수 있고, 납땜 합금(solder alloy)의 스크린 프린팅 공정을 사용하거나, 볼 배치 공정(ball placement process), 또는 도금 공정에 의해 형성된다. BGA 배선들은 일반적으로 접촉 패드들 위에 금속 볼들을 납땜하거나 부분적으로 녹여서 형성되어, 대응 도전체(counterpart conductor)들과 물리적 및 전기적으로 접촉시키기 위한 둥근 전도체(rounded conductor)들이다. 대체적으로, SMT 배선들은 도전 금속 포스트들(예컨대, 구리)일 수 있다. 덮개(32)는 핸들러(6)의 상단 표면(8)에 부착된다. 덮개(32)는 개구(16)에 걸쳐서 확장하고, 바람직하게 개구(16)를 밀봉하며, 광 파장의 적어도 한 대역(예컨대, 카메라 애플리케이션용 가시 광선)에 광학적으로 투명하다. 바람직한 실시예에서, 덮개(32)는 유리 또는 폴리머로 만들어지고, 그 두께는 적어도 25㎛이다. 덮개(32)는 반사 방지 및/또는 적외선 코팅을 포함할 수 있다. 결과 구조물이 도 1d에 도시되어 있다.
센서 칩(36)이 캐비티(12)에 삽입되어, 계단(들, 18)에 탑재된다. 센서 칩(36)은 접촉 패드들(42)과 함께, 복수의 광 검출기(40, 및 서포팅 회로망)가 형성되는 기판(38)을 구비한다. 광 검출기(40, 및 서포팅 회로망)와 접촉 패드들(42)은, 도 1e에 도시된 바와 같이 기판(38)의 아래쪽을 향하는(전면) 표면에 형성된다. 접촉 패드들(42)은 오프 칩 시그널링을 제공하기 위하여 광 검출기들(40, 및/또는 그것들의 서포팅 회로망)들에 전기적으로 연결된다. 각 광 검출기(40)는 광 에너지를 전압 시그널로 변환한다. 칩상에 추가 회로망이 전압을 증폭하고, 및/또는 그 증폭된 전압을 디지털 데이터로 변환하기 위해 구비될 수 있다. 컬러 필터들(44)과 마이크로렌즈들(46)이 광 검출기들(40) 위에 탑재된다. 이 타입의 이미지 센서들은 이 기술 분야에서 잘 알려져 있으므로, 본 명세서에서는 더 설명하지 않는다. 센서 칩(36)은 플립 칩 커넥터들(48)을 통해 핸들러(6)에 기계적 및 전기적으로 연결되고, 플립 칩 커넥터들(48)은 각 접촉 패드(42, 센서 칩(36) 상의)를 접촉 패드들(26, 계단 (18)상의) 중 하나에 전기적으로 연결시킨다. 커넥터들(48)의 예로서, BGA, 은 스터드 범프들(Au stud bump), 및 도전 페이스트(conductive paste)를 포함한다. 선택적 캡슐화(유전) 물질이 캐비티(12)를 채우는데 사용될 수 있고, 이로써 그 내부에 센서 칩(36)이 캡슐화된다. 결과 구조물이 도 1e에 도시되어 있다.
도 1e의 패키지된 센서 칩 어셈블리는 많은 장점을 제공한다. 첫째, 계단형 캐비티(즉, 센서 칩(36)이 마운트되는, 가로로 확장하는 계단(18))를 갖는 결정 핸들러(6)를 제공하는 것은 우수한 기계적 및 전기적 안정성, 및 핸들러(6)에 센서 칩(36)을 탑재 및 전기적으로 연결하는데 신뢰할 만한 기술을 제공한다. 둘째, 오프-칩 연결성이 핸들러(6)상에 형성된 도전 레이어(22)에 의해 확실하게 제공된다. 셋째, 완성된 센서 칩(36)으로부터 분리된 패키징 구조물을 제공함으르써, 센서 칩들(36)이 설치 전에 완전하게 테스트될 수 있고, 이로써 결함이 있는 것으로 밝혀지는 패키징 센서 칩들에 대한 비용을 절약할 수 있다. 넷째, 기울기를 갖도록 캐비티(12)의 벽을 형성함으로써, 90도 모서리로 인하여 결정 핸들러 상에 생길 수 있는 손상 유도 스트레스(damaging inducing stress)를 잠재적으로 감소시킨다. 다섯 번째, 캐비티(12)의 기울여진 측벽은 또한 그 상에 형성되는 물질들의 레이어에 갭을 만들 수 있는 음의 각 영역(negative angle area)들이 없다는 것을 의미한다. 여섯째, 먼저 절연 레이어(20)를 형성하고, 이어서 그 위에 금속화 레이어(22)를 형성함으로써, 결정 핸들러(6)로의 금속 확산(metal diffusion)이 방지된다. 일곱 번째, 덮개(32)로 개구(16)를 밀봉함으로써, 빛이 덮개(32)를 통과하여 센서 칩(36)에 도달하는 것을 허용하는 동안, 마이크로렌즈들(46)은 오염으로부터 보호된다. 여덟 번째, 보다 나은 디바이스 보호와 신뢰도를 위해, 핸들러(6) 내에 센서 칩(36)이 캡슐화될 수 있다. 아홉 번째, 패키지 구조물이 패키지의 총 높이를 증가시키지 않으면서 하나의 SMT 양립형 패키지 내에 서포팅 프로세서들과 메모리 칩들을 갖는 후방 조명 이미지 센서의 집적과 같은, 복수의 구성요소들의 사이드 바이 사이드 집적(side by side integration)을 위하여 사용될 수 있다.
도 2a-2g는 핸들더(6)에 캐비티(12), 개구(16), 및 계단(들, 18)을 형성하기 위한 처리가 행해지기(도 1a에 관하여 상술된 것과 동일한 공정 단계들을 사용하여) 전에, 덮개(32)가 결정 핸들러(6)에 탑재되는, 제1 대체 실시예의 형성을 예시한다. 결과 구조물이 도 2b에 예시된다.
이어, 도 2c에 도시된 바와 같이, 센서 칩(36)이 캐비티(12) 내에 삽입되고, 유전 마운팅 물질(60, 예컨대 에폭시, 테이프 등)을 통해 계단(들, 18)에 탑재된다. 이 지점에서, 핸들러(6)의 높이가 실리콘 에칭에 의해 감소될 수 있는데, 실리콘 에칭은 핸들러(6)의 바닥 부분을 제거하여 핸들러의 바닥 표면(10)이 센서 칩의 후면 표면과 평행하게 한다. 이어, 유전 물질(62)이 바닥 표면(10) 위 및 캐비티(12) 내에 형성되어, 캐비티(12) 내에 센서 칩(36)을 캡슐화한다. 결과 구조물이 도 2d에 예시되어 있다.
이어, 구멍들(64)이 접촉 패드들(42)을 노출시키기 위해 유전 물질(62)을 관통하여 센서 칩의 기판(38) 내에 형성된다. 구멍들(64)은 보다 큰 크기의 구멍들(64)을 위해 CO2 레이저(예컨대, 약 70㎛의 스폿 크기)를 사용하여 형성되거나, 보다 작은 크기의 구멍들(64, 예컨대, 직경이 50㎛ 미만)을 위해 UV 레이저(예컨대, 355nm의 파장에서 약 20㎛의 스폿 크기)를 사용하여 형성될 수 있다. 140ns보다 짧은 펄스 길이에서 10 내지 50kHz 사이의 레이저 펄스 주파수가 사용될 수 있다. 구멍들(64)의 프로파일은 구멍들(64)이 형성된, 관통하는 표면에서 더 큰 크기로 테이퍼드될 수 있다. 바람직하게, 최소 및 최대 구멍 직경은 각각이 약 5 내지 250㎛이며, 벽들의 각도는 구멍(64)이 관통하여 형성된 표면에 직각인 방향에 대해서 0°내지 45°사이가 된다(즉, 구멍들(64)이 접촉 패드들(42)에서 보다 작은 횡단 크기를 갖게 하기 위함). 절연 레이어(66)가 박막 코팅(예컨대, 스프레이, 스핀 및/또는 전기화학 증착) 및 포토리소그래피 공정에 의해, 구멍들(64)의 측벽들 상에 형성된다. 결과 구조물은 도 2e에 도시되어 있다.
다음으로, 도전 물질 레이어(68)가 유전 물질 레이어(62) 상에 증착되어, 구멍들(64)을 도전 물질로 채운다. 도전 물질 레이어(68)는 바람직하게 금속 물질이며, 예로서 구리, 텅스텐, 알루미늄, 알루미늄 구리 합금 등이 있다. 이어, 포토-리소그래피 공정이 수행되어, 각각이 접촉 패드들(42) 중 하나에 전기적으로 연결된 팬-인/팬-아웃 배선들(70)을 남겨두고, 도전 레이어(68)의 부분들을 선택적으로 제거한다. 결과 구조물이 도 2f에 도시되어 있다.
유전(절연) 물질의 레이어(72)가 레이어(62) 및 배선들(70) 위에 형성된다. 이어, 포토-리소프래피 공정이 수행되어 배선들(70) 위의 유전 레이어(72)의 부분들을 선택적으로 제거하고, 이로 인해 배선들(70)이 노출된다. 이어, SMT 배선들(30)이 바람직하게, BGA 타입 배선들의 형태로 배선들(70) 상에 형성된다. 결과 구조물이 도 2g에 개시되어 있다.
도 2g의 실시예에서, 오프-칩 도전성이 도전 물질(68)을 통해 센서 칩의 기판(38)을 관통하여, 센서 칩 접촉 패드들(42)로부터 SMT 배선들(30)로 전달된다. 위에서 언급된 장점들 외에도, 이 구조물은 보다 높은 레벨의 라우팅 및 보다 짧은 배선들이 가능하게 하여, 전기적 성능을 향상시키고 전력 소비를 감소시키는데 도움이 될 것이다.
도 2g의 실시예에 관하여, 도전 레이어(68)를 형성함에 있어서, 구멍들(64)을 채울 필요없이, 도 3에 도시된 바와 같이 구멍들(64)의 측벽을 따라서 도전 레이어를 형성할 수도 있다는 것에 주목하여야 한다. 또한, 도 3의 예시에는 구멍들(64)에 나란하지 않은 배선들(30, 즉 팬-아웃 배선들로서 도시됨)과, 핸들러(6)보다 작은 가로 크기를 가지는 덮개(32)가 있다.
도 4는 덮개(32)가 광학적 투명 핸들러(6)의 일부로서 완전하게 형성된 제2 대체 실시예를 예시한다. 캐비티(12)로부터 핸들러(6)의 상단 표면(8)까지 확장하는 개구(16)를 형성하는 대신에, 캐비티(12)는 컬러 필터들(44)과 마이크로렌즈들(46)을 수용하기에 충분한 계단(18) 너머까지 확장된다. 이 실시예에서, 핸들러(6)는 바람직하게 비정질(amorphous, 비-결정) 유리로 만들어진다. 핸들러(6)의 단일체(단일 물질) 구조물은 센서 칩(36)을 습도 및 원치않는 유기 물질로부터 보호함으로써 보다 높은 레벨의 기밀성-제어 동작 환경(hermeticity-controlled operating environment)이 가능하다. 수분 침투(moisture penetration)는 액체 또는 고습 환경에 침수된 패키지들에 대한 공통 실패 모드(common failure mode)이다. 패키지 내부의 수분은 디바이스의 활성 영역 상에 물방울이 생기게(condensation)끔 하여, 구조물의 부식 및/또는 성능 저하를 유발한다. 이외에도, 구조물은 또한 밀폐되게 밀봉된 캐비티들에 대한 필요성을 제거하고, 이로써 고온 양극(high temperature anodic), 퓨전(fusion), 납땜 등 본딩 공정을 사용하는 구조물보다 높은 내성 및 신뢰도를 갖는다.
도 5는 센서 칩(36)용 집적 프로세서를 포함하는 제3 대체 실시예를 예시한다. 제2 캐비티(82)는 캐비티(12)에 가로로 인접하게 핸들러(6)내에 형성된다(캐비티(12)를 형성하기 위해 사용된 것과 동일한 방식으로). 이어, 제2 칩(예컨대, 프로세서 IC 칩, 84)이 제2 캐비티(82) 내에 삽입된다. IC 칩(84)은 센서 칩(36)으로부터의 시그널들을 처리하기 위한 프로세서 집적 회로(86)를 포함한다. IC 칩(82)은 온 및 오프 칩 시그널들을 전달하기 위하여 자신의 전면 표면상에 노출된 도전 접촉 패드들(88)을 포함한다. IC 칩(84)은 유전 물질(62)로 제2 캐비티(82) 내에 캡슐화된다. 접촉 패드들(88)을 노출하는 구멍들(90)은 구멍들(64)과 동일한 방식으로 유전 물질(62)을 관통하여 형성될 수 있다. 구멍들(90)은 도전 물질(68)로 채워지고, 상술되고 도 5에 예시된 바와 같이, 그 위에 SMT 배선들(30)이 형성된다.
도 5의 실시예의 장점은 센서 칩(36)과 프로세서 칩(84)을 위한 공통-패키징을 제공하는 것이다. 프로세싱 칩(84)은 각각의 광 검출기(40)로부터 휘도 및 색차 정보를 수집하고, 각 픽셀에 대한 보정 색상 및 밝기값을 계산/보간하기 위해 그 정보들을 사용하는 이미지 프로세서를 함께 구성하는 소프트웨어 알고리즘과 하드웨어 프로세서(들)의 조합을 포함한다. 이미지 프로세서는 주어진 픽셀의 색상과 밝기 데이터를 평가하고, 인접한 픽셀들의 데이터와 그 색상 및 밝기 데이터를 비교하여 불완전한 색상 샘플들로부터 전체 색상 이미지를 재구성하기 위해 디모자이킹(demosaicing) 알고리즘을 사용하여, 픽셀을 위한 적절한 밝기값을 생산한다. 또한, 이미지 프로세서는 전체 사진을 평가하고, 선명도를 보정하여, 그 이미지의 노이즈를 감소시킨다.
이미지 센서들의 발전은 이미지 센서들 내에 매우 많아진 픽셀 개수와 고속으로 동작할 수 있는 더 강력한 이미지 센서 프로세서들을 요구하는, 오토 포커스, 줌, 적목 제거, 페이스 트래킹 등과 같은 추가 카메라 기능을 가져왔다. 사진 찍은 사람들은 자신이 셔터를 누르기 전에 이러한 작업들을 완료하도록 카메라 이미지 프로세서들을 기다리기를 원치 않고, 심지어 그들은 카메라 내부에서 어떠한 처리들이 수행되고 있는지를 알고 싶어하지도 않는다. 따라서 이미지 프로세서들은 동일한 시간 또는 심지어 더 짧은 시간 내에 더 많은 데이터를 처리하기 위해 최적화되어야만 한다.
상술되고 도 1-5에서 예시된 센서 칩(36)은 전면 조명(FSI) 타입 센서로서, 광 검출기들(40), 서포팅 회로망 및 접촉 패드들(42), 컬러 필터들 및 마이크로렌즈들이 칩의 전면 표면상에 형성되고, 광 검출기들(40)이 칩의 전면 표면에 영향을 주는 광을 캡쳐/측정하도록 지향한다. 그러나 광 검출기들이 칩의 후면 표면을 통해 입사하는 광을 캡쳐/측정하도록 구성되고, 그로 인해 그 광이 실리폰 기판을 관통하여 광-검출기들로 전달되는 후면 조명(BSI) 타입 센서들도 알려져 있다. 컬러 필터들(44) 및 마이크로렌즈들(46)이 칩의 후면 표면에 탑재된다. BSI 센서들의 장점은, 주어진 회로망 레이어들이 일반적으로 광 검출기보다 칩의 전면 표면에 가깝다는 점에서, 광이 후면 표면으로부터 입사되었을 때, 회로망이 회피된다. 상술된 패키징 기술들은 도 6에 도시된 것과 같은 BSI 타입 센서 칩을 사용하여 구현될 수 있는데, 후면 표면(전면 표면을 대신함)이 계단(들, 18)에 탑재되고, 구멍들(64)은 접촉 패드들(42)을 노출시키기 위해 유전 물질(62)을 관통하는 정도만 확장(구멍들이 기판 내부까지 확장할 필요가 없음)한다.
본 발명이 본 명세서에 상술되고 예시된 실시예(들)에 한정되지 않지만, 첨부된 청구항들의 범주 내에 속하는 임의의 또는 모든 변형예들을 포괄한다는 것을 알 수 있을 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 참조는 임의의 청구항 또는 청구 용어의 범위를 제한하려고 의도되지는 않지만, 대신에 단지 하나 이상의 청구항들에 의해 덮개될 수 있는 하나 이상의 특징을 참조한다. 상술된 물질, 공정들, 및 수치 예시들은 단지 예시에 불과하며, 청구항들을 제한하는 것으로 간주되어서는 안 된다. 또한, 청구항들과 발명의 상세한 설명으로부터 명백해지는 것처럼, 모든 방법 단계가 예시 또는 청구된 그 순서대로 수행될 필요는 없으며, 오히려 본 발명의 이미지 센서 패키징의 바람직한 형성을 허용하는, 임의 순서로 분리되어 또는 동시에 수행될 수 있다. 물질의 단일 레이어들이 이러한 또는 유사한 물질의 다중 레이어로서 형성될 수 있으며, 이 반대의 경우도 가능하다.
본 명세서에서 사용한 것처럼, 용어 "위(over)"와 "상(on)" 모두는 "직접적으로 위에(directly on)"(사이에 마련된 중개 물질(intermediate materials), 요소, 또는 공간이 없음)과 "간접적으로 위에(indirectly on)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포괄적으로 포함한다. 이와 유사하게, 용어 "인접(adjacent)"은 "직접적 인접(directly adjacent)"(사이에 마련된 중개 물질, 요소, 또는 공간이 없음)과 "간접적 인접(indirectly adjacent)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포함하고, "~에 탑재된(mounted to)"은 "~에 직접적으로 탑재된(directly mounted to)"(사이에 마련된 중개 물질, 요소, 또는 공간이 없음)과 "~에 간접적으로 탑재된(indirectly mounted to)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포함하고, "~에 전기적으로 연결된(electrically coupled to)"은 "~에 직접적으로 전기적으로 연결된(directly electrically coupled to)"(사이에 마련된 중개 물질, 요소, 또는 공간이 없음)과 "~에 간접적으로 전기적으로 연결된(indirectly electrically coupled to)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포함한다. 예를 들어, "기판상에" 요소를 형성하는 것은 그 사이에 하나 이상의 중개 물질/요소를 가지고 그 기판상에 간접적으로 요소를 형성하는 것뿐만 아니라, 그 사이에 중개 물질/요소 없이 기판상에 직접적으로 요소를 형성하는 것을 포함할 수 있다.
6: 결정 핸들러
12: 캐비티
16: 개구
22: 도전 레이어
24: 유전 레이어
32: 덮개
36: 센서 칩
40: 광 검출기(들)
26, 42: 접촉 패드(들)
44: 컬러 필터(들)
46: 마이크로렌즈(들)

Claims (31)

  1. 이미지 센서 패키지로서,
    대향하는 제1 및 제2 표면을 가지는 결정 핸들러로서, 상기 제1 표면 내에 형성되는 캐비티 및 상기 캐비티의 측벽으로부터 확장하는 적어도 하나의 계단(step)을 구비하고, 상기 캐비티는 상기 제2 표면에 있는 개구(aperture)에서 끝나는 상기 결정 핸들러;
    광 파장의 적어도 한 대역에 광학적으로 투명하고, 상기 개구 위로 확장하여 그 개구를 덮는, 상기 제2 표면에 탑재된 덮개;
    상기 캐비티 내에 마련되고, 상기 적어도 하나의 계단에 탑재되는 센서 칩을 포함하고, 상기 센서 칩은
    대향하는 전면 및 후면 표면을 갖는 기판,
    상기 전면 표면에 형성된 복수의 광 검출기, 및
    상기 전면 표면에 형성되고, 상기 광 검출기들에 전기적으로 연결되는 복수의 접촉 패드를 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  2. 청구항 1에 있어서,
    상기 센서 칩의 전면 표면은 상기 적어도 하나의 계단에 탑재되는 것을 특징으로 하는 이미지 센서 패키지.
  3. 청구항 1에 있어서,
    상기 센서 칩의 후면 표면은 상기 적어도 하나의 계단에 탑재되는 것을 특징으로 하는 이미지 센서 패키지.
  4. 청구항 2에 있어서,
    각각이 상기 적어도 하나의 계단, 상기 캐비티의 측벽, 및 상기 제1 표면을 따라 확장하고, 상기 적어도 하나의 계단, 상기 캐비티의 측벽, 및 상기 제1 표면으로부터 절연되는 복수의 전기적 도전 트레이스; 및
    상기 기판의 전면 표면과 상기 적어도 하나의 계단 사이에 마련되는 복수의 전기적 커넥터를 더 포함하고, 상기 전기적 커넥터들 각각은 상기 트레이스들 중 하나와 상기 접촉 패드들 중 하나 사이에 전기적으로 연결되는 것을 특징으로 하는 이미지 센서 패키지.
  5. 청구항 2에 있어서,
    상기 캐비티 내에 마련되고, 상기 캐비티 내에 상기 센서 칩을 캡슐화시키는 유전 물질을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  6. 청구항 2에 있어서,
    상기 센서 칩은 상기 적어도 하나의 계단과 상기 전면 표면 사이에 마련된 유전 물질에 의해 상기 적어도 하나의 계단에 탑재되는 것을 특징으로 하는 이미지 센서 패키지.
  7. 청구항 2에 있어서,
    각각이 상기 후면 표면으로부터 상기 접촉 패드들 중 하나까지 확장하는, 상기 기판에 있는 복수의 구멍;
    상기 하나의 접촉 패드로부터 상기 후면 표면까지 확장하는, 상기 구멍들 각각에 있는 도전 물질; 및
    각각이 상기 제1 표면 또는 상기 후면 표면 위에 마련되고, 또한 각각이 상기 구멍들 중 하나에 있는 상기 도전 물질에 전기적으로 연결되는 복수의 표면 마운트 배선(surface mount interconnect)을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  8. 청구항 7에 있어서,
    상기 제1 및 후면 평면 위로 확장하여, 상기 캐비티 내에 상기 센서 칩을 캡슐화시키는 유전 물질을 더 포함하고, 상기 복수의 구멍 각각은 상기 유전 물질을 관통하여 확장하는 것을 특징으로 하는 이미지 센서 패키지.
  9. 청구항 2에 있어서,
    각각이 상기 후면 표면에서부터 상기 접촉 패드들 중 하나까지 확장하는, 상기 기판에 있는 복수의 구멍들; 및
    각각이 상기 제1 표면 또는 상기 후면 표면 위에 마련되고, 또한 각각이 도전 물질의 레이어들 중 하나에 전기적으로 연결되는 복수의 표면 마운트 배선을 더 포함하고,
    상기 구멍들 각각은 상기 하나의 접촉 패드와 전기적으로 접촉하고, 상기 구멍의 측벽을 따라서 확장하며, 상기 구멍의 측벽으로부터 절연되는 도전 물질의 레이어를 더 구비하는 것을 특징으로 하는 이미지 센서 패키지.
  10. 청구항 1에 있어서,
    상기 핸들러의 제1 표면 내에 형성된 제2 캐비티;
    상기 제2 캐비티 내에 마련되는 프로세서 칩을 더 포함하고, 상기 프로세서 칩은
    제2 기판,
    상기 제2 기판상에 형성된 프로세싱 회로망(processing circuitry), 및
    상기 제2 기판상에 형성되고, 상기 프로세싱 회로망에 전기적으로 연결되는 복수의 제2 접촉 패드를 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  11. 청구항 10에 있어서,
    상기 핸들러의 제1 표면, 상기 센서 칩, 및 상기 프로세서 칩의 위로 확장하여, 상기 캐비티 내에 상기 센서 칩을 캡슐화하고, 상기 제2 캐비티 내에 상기 프로세서 칩을 캡슐화하는 유전 물질을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  12. 청구항 11에 있어서,
    각각이 상기 센서 칩 기판을 관통하고, 상기 유전 물질을 관통하여 상기 센서 칩의 접촉 패드들 중 하나로부터 확장하는 복수의 제1 구멍;
    상기 센서 칩 기판을 관통하고, 상기 유전 물질을 관통하여 상기 센서 칩의 하나의 접촉 패드로부터 확장하는 상기 제1 구멍들 각각 내에 있는 도전 물질;
    각각이 상기 유전 물질을 관통하여 상기 프로세서 칩의 상기 접촉 패드들 중 하나로부터 확장하는 복수의 제2 구멍; 및
    상기 절연 물질을 관통하여 상기 프로세서 칩의 하나의 접촉 패드로부터 확장하는 상기 제2 구멍들 각각 내에 있는 도전 물질을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  13. 청구항 12에 있어서,
    각각이 상기 제1 표면 또는 상기 센서 칩 위에 마련되고, 또한 각각이 상기 제1 구멍들 중 하나에 있는 상기 도전 물질에 전기적으로 연결되는 제1 복수의 표면 마운트 배선; 및
    각각이 상기 제1 표면 또는 상기 프로세서 칩 위에 마련되고, 또한 각각이 상기 제2 구멍들 중 하나에 있는 상기 도전 물질에 전기적으로 연결되는 제2 복수의 표면 마운트 배선을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  14. 청구항 3에 있어서,
    상기 센서 칩은 상기 적어도 하나의 계단과 상기 후면 표면 사이에 마련된 유전 물질에 의해 상기 적어도 하나의 계단에 탑재되는 것을 특징으로 하는 이미지 센서 패키지.
  15. 청구항 3에 있어서,
    상기 제1 및 전면 표면 위로 확장하여, 상기 캐비티 내에 상기 센서 칩을 캡슐화하는 유전 물질;
    각각이 상기 유전 물질을 관통하여 상기 접촉 패드들 중 하나로 확장하는 복수의 구멍;
    상기 하나의 접촉 패드로부터 확장하는 상기 구멍들 각각 내에 있는 도전 물질; 및
    각각이 상기 제1 표면 또는 상기 전면 표면 위에 마련되고, 또한 각각이 상기 구멍들 중 하나에 있는 상기 도전 물질에 전기적으로 연결되는 복수의 표면 마운트 배선을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  16. 이미지 센서 패키지로서,
    대향하는 제1 및 제2 표면을 갖는 핸들러로서,
    상기 핸들러는 상기 제1 표면 내에 형성되고 상기 제2 표면에 도달하지 않는 캐비티를 포함하고,
    상기 캐비티는 상기 캐비티의 측벽으로부터 확장하는 적어도 하나의 계단을 포함하고, 및
    상기 핸들러는 광 파장의 적어도 한 대역에 광학적으로 투명한 상기 핸들러; 및
    상기 캐비티 내에 마련되고 상기 적어도 하나의 계단에 탑재되는 센서 칩을 포함하고,
    상기 센서 칩은
    대향하는 전면 및 후면 표면을 갖는 기판,
    상기 전면 표면에 형성된 복수의 광 검출기, 및
    상기 전면 표면에 형성되고 상기 광 검출기에 전기적으로 연결되는 복수의 접촉 패드를 구비하는 것을 특징으로 하는 이미지 센서 패키지.
  17. 청구항 16에 있어서, 상기 센서 칩의 전면 표면은 상기 적어도 하나의 계단과 상기 전면 표면 사이에 마련된 유전 물질에 의해 상기 적어도 하나의 계단에 탑재되는 것을 특징으로 하는 이미지 센서 패키지.
  18. 청구항 17에 있어서,
    각각이 상기 후면 표면으로부터 상기 접촉 패드 중 하나까지 확장하는, 상기 기판에 있는 복수의 구멍;
    상기 하나의 접촉 패드로부터 상기 후면 표면까지 확장하는, 상기 구멍들 각각에 있는 도전 물질; 및
    각각이 상기 제1 표면 또는 상기 후면 표면 위에 마련되고, 또한 각각이 상기 구멍들 중 하나에 있는 상기 도전 물질에 전기적으로 연결되는 복수의 표면 마운트 배선을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  19. 청구항 18에 있어서,
    상기 제1 및 후면 평면 위로 확장하여, 상기 캐비티 내에 상기 센서 칩을 캡슐화시키는 유전 물질을 더 포함하고, 상기 복수의 구멍 각각은 상기 유전 물질을 관통하여 확장하는 것을 특징으로 하는 이미지 센서 패키지.
  20. 청구항 16에 있어서, 상기 핸들러는 비정질(amorphous), 비-결정 유리인 것을 특징으로 하는 이미지 센서 패키지.
  21. 이미지 센서 패키지를 형성하는 방법으로서,
    대향하는 제1 및 제2 표면을 가지는 결정 핸들러를 제공하는 단계;
    상기 제1 표면 내에 캐비티를 형성하는 단계로서, 적어도 하나의 계단이 상기 캐비티의 측벽으로부터 확장하고, 상기 캐비티는 상기 제2 표면에 있는 개구에서 끝나는 상기 형성하는 단계;
    광 파장의 적어도 한 대역에 광학적으로 투명하고, 상기 개구 위로 확장하여 그 개구를 덮는 덮개를 상기 제2 표면에 탑재하는 단계;
    센서 칩을 캐비티 내에 및 상기 적어도 하나의 계단에 탑재하는 단계를 포함하고, 상기 센서 칩은
    대향하는 전면 및 후면 표면을 갖는 기판,
    상기 전면 표면에 형성된 복수의 광 검출기, 및
    상기 전면 표면에 형성되고, 상기 광 검출기들에 전기적으로 연결되는 복수의 접촉 패드를 구비하는 것을 특징으로 하는 방법.
  22. 청구항 21에 있어서, 상기 센서 칩의 전면 표면이 상기 적어도 하나의 계단에 탑재되고, 상기 방법은
    각각이 상기 적어도 하나의 계단, 상기 캐비티의 측벽, 및 상기 제1 표면을 따라 확장하고, 상기 적어도 하나의 계단, 상기 캐비티의 측벽, 및 상기 제1 표면으로부터 절연되는 복수의 전기적 도전 트레이스를 형성하는 단계; 및
    상기 기판의 전면 표면과 상기 적어도 하나의 계단 사이에 마련되는 복수의 전기적 커넥터를 형성하는 단계를 더 포함하고, 상기 전기적 커넥터들 각각은 상기 트레이스들 중 하나와 상기 접촉 패드들 중 하나 사이에 전기적으로 연결되는 것을 특징으로 하는 방법.
  23. 청구항 21에 있어서, 상기 센서 칩의 전면 표면이 상기 적어도 하나의 계단에 탑재되고, 상기 방법은
    각각이 상기 후면 표면으로부터 상기 접촉 패드 중 하나까지 확장하는, 상기 기판에 있는 복수의 구멍을 형성하는 단계;
    상기 하나의 접촉 패드로부터 상기 후면 표면까지 확장하는, 상기 구멍들 각각에 있는 도전 물질을 형성하는 단계; 및
    각각이 상기 제1 표면 또는 상기 후면 표면 위에 마련되고, 또한 각각이 상기 구멍들 중 하나에 있는 상기 도전 물질에 전기적으로 연결되는 복수의 표면 마운트 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  24. 청구항 21에 있어서, 상기 센서 칩의 전면 표면이 상기 적어도 하나의 계단에 탑재되고, 상기 방법은
    각각이 상기 후면 표면에서부터 상기 접촉 패드들 중 하나까지 확장하는, 상기 기판에 있는 복수의 구멍들을 형성하는 단계; 및
    각각이 상기 제1 표면 또는 상기 후면 표면 위에 마련되고, 또한 각각이 도전 물질의 레이어들 중 하나에 전기적으로 연결되는 복수의 표면 마운트 배선을 형성하는 단계를 더 포함하고,
    상기 구멍들 각각은 상기 하나의 접촉 패드와 전기적으로 접촉하고, 상기 구멍의 측벽을 따라서 확장하며, 상기 구멍의 측벽으로부터 절연되는 도전 물질의 레이어를 구비하는 것을 특징으로 하는 방법.
  25. 청구항 21에 있어서, 상기 센서 칩의 전면 표면이 상기 적어도 하나의 계단에 탑재되고, 상기 방법은
    상기 핸들러의 제1 표면 내에 형성된 제2 캐비티를 형성하는 단계;
    상기 제2 캐비티 내에 프로세서 칩을 삽입하는 단계를 더 포함하고, 상기 프로세서 칩은
    제2 기판,
    상기 제2 기판상에 형성된 프로세싱 회로망, 및
    상기 제2 기판상에 형성되고, 상기 프로세싱 회로망에 전기적으로 연결되는 복수의 제2 접촉 패드를 포함하는 것을 특징으로 하는 방법.
  26. 청구항 25에 있어서,
    상기 핸들러의 제1 표면, 상기 센서 칩, 및 상기 프로세서 칩의 위로 확장하여, 상기 캐비티 내에 상기 센서 칩을 캡슐화하고, 상기 제2 캐비티 내에 상기 프로세서 칩을 캡슐화하는 유전 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  27. 청구항 26에 있어서,
    각각이 상기 센서 칩 기판을 관통하고, 상기 유전 물질을 관통하여 상기 센서 칩의 접촉 패드들 중 하나로부터 확장하는 복수의 제1 구멍을 형성하는 단계;
    상기 센서 칩 기판을 관통하고, 상기 유전 물질을 관통하여 상기 센서 칩의 하나의 접촉 패드로부터 확장하는 상기 제1 구멍들 각각 내에 있는 도전 물질을 형성하는 단계;
    각각이 상기 유전 물질을 관통하여 상기 프로세서 칩의 상기 접촉 패드들 중 하나로부터 확장하는 복수의 제2 구멍을 형성하는 단계; 및
    상기 절연 물질을 관통하여 상기 프로세서 칩의 하나의 접촉 패드로부터 확장하는 상기 제2 구멍들 각각 내에 있는 도전 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  28. 청구항 27에 있어서,
    각각이 상기 제1 표면 또는 상기 센서 칩 위에 마련되고, 또한 각각이 상기 제1 구멍들 중 하나에 있는 상기 도전 물질에 전기적으로 연결되는 제1 복수의 표면 마운트 배선을 형성하는 단계; 및
    각각이 상기 제1 표면 또는 상기 프로세서 칩 위에 마련되고, 또한 각각이 상기 제2 구멍들 중 하나에 있는 상기 도전 물질에 전기적으로 연결되는 제2 복수의 표면 마운트 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  29. 청구항 21에 있어서, 상기 센서 칩의 후면 표면이 상기 적어도 하나의 계단에 탑재되고, 상기 방법은
    상기 제1 및 전면 표면 위로 확장하여, 상기 캐비티 내에 상기 센서 칩을 캡슐화하는 유전 물질을 형성하는 단계;
    각각이 상기 유전 물질을 관통하여 상기 접촉 패드들 중 하나로 확장하는 복수의 구멍을 형성하는 단계;
    상기 하나의 접촉 패드로부터 확장하는 상기 구멍들 각각 내에 있는 도전 물질을 형성하는 단계; 및
    각각이 상기 제1 표면 또는 상기 전면 표면 위에 마련되고, 또한 각각이 상기 구멍들 중 하나에 있는 상기 도전 물질에 전기적으로 연결되는 복수의 표면 마운트 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  30. 이미지 센서 패키지를 형성하는 방법으로서,
    광 파장의 적어도 한 대역에 광학적으로 투명하고, 대향하는 제1 및 제2 표면을 갖는 핸들러를 제공하는 단계;
    상기 제1 표면 내에 형성되고 상기 제2 표면에 도달하지 않는 캐비티를 형성하는 단계로서, 상기 캐비티는 상기 캐비티의 측벽으로부터 확장하는 적어도 하나의 계단을 포함하는 상기 캐비티를 형성하는 단계; 및
    센서 칩을 상기 캐비티 내에 및 상기 적어도 하나의 계단에 탑재하는 단계를 포함하고, 상기 센서 칩은
    대향하는 전면 및 후면 표면을 갖는 기판,
    상기 전면 표면에 형성된 복수의 광 검출기, 및
    상기 전면 표면에 형성되고 상기 광 검출기에 전기적으로 연결되는 복수의 접촉 패드를 포함하는 것을 특징으로 하는 방법.
  31. 청구항 30에 있어서, 상기 센서 칩의 전면 표면이 상기 적어도 하나의 계단과 상기 전면 표면 사이에 마련된 유전 물질에 의해 상기 적어도 하나의 계단에 탑재되고, 상기 방법은
    각각이 상기 후면 표면으로부터 상기 접촉 패드들 중 하나까지 확장하는, 상기 기판에 있는 복수의 구멍을 형성하는 단계;
    상기 하나의 접촉 패드로부터 상기 후면 표면까지 확장하는, 상기 구멍들 각각에 있는 도전 물질을 형성하는 단계; 및
    각각이 상기 제1 표면 또는 상기 후면 표면 위에 마련되고, 또한 각각이 상기 구멍들 중 하나에 있는 상기 도전 물질에 전기적으로 연결되는 복수의 표면 마운트 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
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