KR20130010847A - 후방 조명 이미지 센서를 위한 저 스트레스 캐비티 패키지와 그 제조 방법 - Google Patents

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Abstract

이미지 센서 패키지는 이미지 센서 칩 및 결정 핸들러를 구비한다. 이미지 센서 칩은 대향하는 전면 표면과 후면 표면을 갖는 기판과, 상기 전면 표면에 형성된 복수의 광 검출기와, 상기 전면 표면에 형성되고, 상기 광 검출기들에 전기적으로 연결된 복수의 접촉 패드를 구비한다. 결정 핸들러는 대향하는 제1 및 제2 표면과, 상기 제1 표면 내에 형성된 캐비티(cavity)를 구비한다. 컴플라이언트 유전 물질이 상기 캐비티 내에 마련된다. 상기 이미지 센서의 전면 표면이 상기 결정 기판 핸들러의 제2 표면에 부착된다. 복수의 전기 배선 각각은 상기 접촉 패드 중 하나에 나란하고, 상기 제2 표면에서 상기 캐비티로 확장하는 제1 부분과 상기 컴플라이언트 유전 물질을 관통하여 확장하는 제2 부분을 갖는 구멍, 상기 구멍의 제1 부분의 측벽을 따라서 형성된 절연 물질의 레이어, 및 상기 하나의 접촉 패드에 전기적으로 연결되고, 상기 구멍의 제1 및 제2 부분을 관통하여 확장하는 도전 물질을 구비한다.

Description

후방 조명 이미지 센서를 위한 저 스트레스 캐비티 패키지와 그 제조 방법{LOW STRESS CAVITY PACKAGE FOR BACK SIDE ILLUMINATED IMAGE SENSOR, AND METHOD OF MAKING SAME}
본 발명은 마이크로전자 디바이스의 패키징에 관한 것으로, 보다 상세하게는 광학 반도체 디바이스의 패키징에 관한 것이다.
반도체 디바이스에 대한 추세는 소형 패키지들(오프 칩 신호 연결성(off chip signaling connectivity)을 제공하면서 그 칩을 보호함)로 패키지되는, 소형 집적 회로(IC) 디바이스(칩으로도 일컬어짐)이다. 일 예시로서 이미지 센서가 있으며, 그 이미지 센서는 입사광(incident light)을 전기 시그널로 변환(양호한 공간 분해능(spatial resolution)으로 입사광의 강도(intensity) 및 색상 정보를 정확하게 반영함)하는 광 검출기를 구비하는 IC 디바이스이다.
이미지 센서 유형 중 하나인 전면 조명(FSI: front side illuminated) 이미지 센서는, 상면에 회로망(circuitry)이 마련되어 있는, 실리콘 칩상에 형성된 광 검출기를 갖는다. FSI 이미지 센서를 이용하여, 광은 광 검출기에 도달하기 전에 회로망의 레이어(들)를 관통한다. FSI 이미지 센서의 제한 중 하나는 회로망 레이어(들)가 각 픽셀의 개구(aperture)를 제한한다는 것이다. 더 많은 픽셀 수와 더 작은 칩 사이즈에 대한 요구로 인하여 픽셀 크기가 줄어들기 때문에, 전체 센서 영역에 대한 픽셀 영역의 비율이 감소되며, 이는 센서의 양자 효율(QE: quantum efficiency)을 감소시킨다.
이미지 센서의 다른 형태는 후방 조명(BSI: back side illuminated) 이미지 센서이다. BSI 이미지 센서는 광이 칩의 후방(기판측)을 통해 입사되도록 구성된다. 광은 어떤 회로망 레이어들도 관통할 필요없이, 그 실리콘 기판을 관통하여 광 검출기로 전달된다. BSI 이미지 센서의 장점은 회로망 레이어가 회피되어, 광이 각 광 검출기에 전달되는 것을 허용하기에 충분한 갭과 함께 형성될 필요가 없다는 점이다. 그러나 BSI 센서의 사용으로 광 경로가 짧아지므로, 마이크로-렌즈가 두꺼워진다(즉, 더욱 짧은 거리로 초점을 맞추기 위해 더욱 짧은 초점 거리를 달성하기 위함).
현재, 칩-온-보드(COB: Chip-On-Board) 및 쉘케이스 웨이퍼 레벨(Shellcase Wafer Level) CSP 공정들이 FSI 이미지 센서 구조를 위한 가장 우세한 패키징 및 어셈블리 공정들이다. 그러나 시장이 FSI에서, 접속 패드와 이미지 영역들이 칩/웨이퍼의 대향면측(opposite side)에 마련되는 BSI 센서로 이동하고 있기 때문에, COB 및 쉘케이스 WLCSP 기술은 이러한 BSI 센서를 패키징하고 어셈블링하는데 있어서 상당한 도전에 직면할 것이다.
본 발명은 새로운 웨이퍼 레벨로서, BSI 이미지 센서를 위한 저 스트레스 패키지이다. 이미지 센서 패키지는 이미지 센서 칩 및 결정 핸들러를 구비한다. 이미지 센서 칩은 대향하는 전면 표면과 후면 표면을 갖는 기판과, 상기 전면 표면에 형성된 복수의 광 검출기와, 상기 전면 표면에 형성되고, 상기 광 검출기들에 전기적으로 연결된 복수의 접촉 패드를 구비한다. 결정 핸들러는 대향하는 제1 및 제2 표면과, 상기 제1 표면 내에 형성된 캐비티(cavity)를 가지고, 컴플라이언트 유전 물질이 상기 캐비티 내에 마련되고, 상기 이미지 센서 칩 기판의 전면 표면이 상기 결정 기판 핸들러의 제2 표면에 부착된다. 상기 결정 핸들러는 복수의 전기 배선을 포함하고, 각 전기 배선은 상기 접촉 패드 중 하나에 나란하고, 상기 제2 표면에서 상기 캐비티로 확장하는 제1 부분과 상기 컴플라이언트 유전 물질을 관통하여 확장하는 제2 부분을 갖는 구멍, 상기 구멍의 제1 부분의 측벽을 따라서 형성된 절연 물질의 레이어, 및 상기 하나의 접촉 패드에 전기적으로 연결되고, 상기 구멍의 제1 및 제2 부분을 관통하여 확장하는 도전 물질을 구비한다.
이미지 센서 패키지를 형성하는 방법은 이미지 센서 칩(대향하는 전면 및 후면 표면을 갖는 기판, 상기 전면 표면에 형성된 복수의 광 검출기, 및 상기 전면 표면에 형성되고 상기 광 검출기에 전기적으로 연결된 복수의 접속 패드를 포함함)을 제공하는 단계; 대향하는 제1 및 제2 표면을 갖는 결정 핸들러를 제공하는 단계; 상기 결정 핸들러의 제2 표면에 상기 이미지 센서 칩 기판의 전면 표면을 부착하는 단계; 상기 제1 표면 내에 캐비티를 형성하는 단계; 상기 캐비티 내에 컴플라이언트 유전 물질을 형성하는 단계; 및 복수의 전기 배선을 형성하는 단계를 구비한다. 각 전기 배선들은 상기 제2 표면에서 상기 캐비티로 확장하는 제1 부분과 상기 컴플라이언트 유전 물질을 관통하여 확장하는 제2 부분을 갖고, 상기 접촉 패드들 중 하나에 정렬되는 구멍을 형성하고, 상기 구멍의 제1 부분의 측벽을 따라 절연 물질의 레이어를 형성하고, 상기 하나의 접촉 패드에 전기적으로 연결되고, 상기 구멍의 제1 부분과 제2 부분을 관통하여 확장하는 도전 물질을 형성함으로써, 형성된다.
본 발명의 그 밖의 목적 및 특징은 발명의 상세한 설명, 청구범위, 및 첨부 도면에 대한 검토에 의해 명확해질 것이다.
본 발명에 따르면, 광학 반도체 디바이스의 패키지를 제공할 수 있다.
도 1-6은 BSI 이미지 센서용 패키징 구조의 공정 단계를 순서적으로 나타내는 반도체 패키징 구조의 횡단면도들이다.
도 7-11은 집적화 프로세서로 BSI 이미지 센서용 패키징 구조의 공정 단계를 순서적으로 나타내는 반도체 패키징 구조의 대체 실시예의 횡단면도들이다.
본 발명은 웨이퍼 레벨로서, BSI 이미지 센서를 위한 이상적인 저 스트레스 패키지 솔루션이다. 저 스트레스 패키지 솔루션의 형성이 후술된다.
도 1에 도시된 바와 같이, 형성 공정은 BSI 이미지 센서 칩(10)으로 시작하는데, BSI 이미지 센서 칩(10)은 접촉 패드들(16)과 함께 복수의 광 검출기(14, 및 서포팅 회로망)가 형성된 기판(12)을 구비한다. 광 검출기(14, 및 서포팅 회로망)와 접촉 패드들(16)은, 도 1에 도시된 바와 같이 기판(12)의 아래쪽을 향하는(전면) 표면에 형성된다. 바람직하게, 모든 서포팅 회로는 광 검출기(14)의 아래에 형성되어, 기판(10)을 관통하여 이동한 광이 광 검출기들(14)에 도달하는 것을 방해하지 않게 한다. 접촉 패드들(16)은 오프 칩 시그널링을 제공하기 위하여 광 검출기(및/또는 그것들의 서포팅 회로망)들에 전기적으로 연결된다. 각 광 검출기는 칩의 후면(도 1에서 위쪽으로 향하는 표면)으로 입사되는 광 에너지를 전압 시그널로 변환한다. 칩상에 추가 회로망이 전압을 증폭하고, 및/또는 그 증폭된 전압을 디지털 데이터로 변환하기 위해 구비될 수 있다. 이 유형의 BSI 이미지 센서들은 당업계에서 잘 알려져 있으므로, 본 명세서에서 더 설명하지 않는다.
도 2에 도시된 바와 같이, BSI 이미지 센서 칩(10)은 광 검출기들(14, 및 서포팅 회로망) 및 접촉 패드들(16)이 마련된 기판(12)의 표면을 결정 핸들러(18)에 본딩함으로써 결정 핸들러(18)의 표면에 탑재된다. 본딩은 핸들러(18)와 기판(12) 사이에 본딩 물질(20)을 제공하고, 그것들을 함께 프레스함으로써 수행된다. 본딩 물질은 고분자 접착제(polymer glue), 폴리이미드(polyimide), 저온 용융 글래스(a low temperature melting glass) 등을 구비할 수 있다. 바람직하게, 비-제한 기술은 핸들러(18)와 기판(12)의 사이에 폴리이미드 유전체(20)를 제공하는 기술과, 2개의 웨이퍼 간에 폴리이미드(20)의 등각 확산(conformal spreading)을 위하여 핸들러(18)와 기판(12)을 회전시키는 기술과, 열 중합(heated curing) 기술(예컨대, 물질 특성에 따라서 450℃)을 구비할 수 있다. 이것들이 모두 완료되면, 기판(12)은 또한 실리콘 에칭에 의해 박화될 수 있다(예컨대, 두께가 약 5-10㎛ 만큼 낮은 광 검출기(14)를 이용하여 기판(12)의 두께가 약 50㎛까지 얇아짐). 결과 구조물이 도 2에 도시되어 있다.
컬러 필터들(22)과 마이크로렌즈들(24)이 기판(12)의 후면(즉, 광 검출기(14)가 형성된 면의 대향 표면(opposite surface))에 탑재된다. 반사 방지 코팅(anti-reflective coating)이 마이크로렌즈(24)에 도포되거나, 마이크로렌즈(24)상에 구비될 수 있다. 이어, 유리 덮개(26)가 기판(12, 및 필터/마이크로렌즈(22,24)의 위에)에 부착된다. 커버(26)는 필터들/마이크로렌즈들(22/24)를 수용하고 밀봉하기 위해, 정형(preformed) 캐비티(28)를 구비한다. 유리 덮개(26)의 부착은 바람직하게 에폭시의 박막 레이어(즉, ~1㎛)가 제공되고, 이어 프레스로 저온 본딩함으로써 구현될 수 있다. 다음으로, 캐비티(30)가 핸들러(18)에 형성된다. 캐비티(30)는 레이저, 플라즈마 에칭 공정, 샌드블라스팅 공정, 기계적 밀링 공정, 또는 기타 유사한 방법들의 사용으로 형성될 수 있다. 바람직하게, 캐비티(30)는 포토-리소그래피 플라즈마 에칭(photo-lithography plasma etching)에 의해 형성되고, 그 포토-리소그래피 플라즈마 에칭은 핸들러(18)상에 포토 레지스터의 레이어를 형성하는 단계, 핸들러(18)의 선택 부분을 노출시키기 위해 포토 레지스트의 레이어를 패터닝하는 단계, 캐비티(30)를 형성하기 위해 핸들러(18)의 노출된 부분을 제거하기 위해 플라즈마 에칭 공정(예컨대, SF6 플라즈마를 사용함)을 수행하는 것을 구비한다. 바람직하게, 캐비티는 결정 기판 두께의 3/4 이상으로 확장되지 않거나, 캐비티의 가장 얇은 부분에서 적어도 약 50μm 최소 두께를 남겨둔다. 플라즈마 에칭은 이방성(anisotropic), 테이퍼드(tapered), 등방성(isotropic), 또는 그것들의 조합이 될 수 있다. 결과 구조물이 도 3에 도시되어 있다.
이어, 캐비티(30)는 예를 들어, 스핀 코팅 공정, 스프레이 공정, 디스펜스(dispense) 공정, 전기화학 증착 공정, 적층 공정, 또는 기타 유사한 방법을 사용하여 컴플라이먼트 유전 물질(32)로 채워진다. 컴플라이언트 유전체는 모든 세 가지 직교 방향으로 컴플라이언스(compliance)를 나타내는 상대적으로 부드러운 물질(예컨대, 납땜 마스크(solder mask))이며, 결정 기판(~ 2.6ppm/℃)과 구리(~ 17ppm/℃) 배선 간의 열팽창(CTE) 계수의 부정합을 완화할 수 있다. 컴플라이언트 유전 물질(32)은 바람직하게 폴리머(예컨대, BCB(Benzocyclobutene), 납땜 마스크, 납땜 레지스트, 또는 BT 에폭시 수지)이다. 이어 접촉 패드들(16)을 노출시키기 위해, 유전 물질(32), 결정 핸들러(18)의 얇은 부분, 및 본딩 물질(20)을 관통하여, 구멍들(34)이 형성된다. 구멍들(34)은 보다 큰 크기의 구멍들(34)을 위해 CO2 레이저(예컨대, 약 70㎛의 스폿 크기)를 사용하여 형성되거나, 보다 작은 크기의 구멍들(34, 예컨대, 직경이 50㎛ 미만)을 위해 UV 레이저(예컨대, 355nm의 파장에서 약 20㎛의 스폿 크기)를 사용하여 형성될 수 있다. 140ns보다 짧은 펄스 길이에서 10 내지 50kHz 사이의 레이저 주파수가 사용될 수 있다. 구멍들(34)의 프로파일은 구멍들(34)이 형성된, 관통하는 표면에서 더 큰 크기로 테이퍼드될 수 있다. 바람직하게, 최소 및 최대 구멍 직경은 각각이 약 5 내지 250㎛이며, 벽들의 각도는 구멍(34)이 관통하여 형성된 표면에 직각인 방향에 대해서 0°내지 45°사이가 된다(즉, 구멍들(34)이 접촉 패드들에서 보다 작은 횡단 크기를 갖게 하기 위함). 절연 레이어(35)는 박막 코팅 및 포토리소그래피 공정에 의해, 구멍들(34)의 내부 핸들러(18)의 노출된 부분상에 형성된다. 결과 구조물은 도 4에 도시되어 있다.
구멍들(34)을 위한 금속화 공정이 다음으로 수행된다. 금속화 공정은 바람직하게 구멍들(34)의 내부 벽에 묻어 있는(smeared) 모든 폴리머(예컨대, 에폭시, 폴리이미드, 안산염 에스테르 수지(cyanate ester resins) 등과 같은 유전 물질을 통해 드릴링(drilling)함으로써 야기됨)를 제거하기 위한 디스미어(desmear) 공정으로 시작한다. 이 공정은 폴리머 스미어(polymer smear)를 부드럽게 하기 위해서, 감마-부티로락톤(gamma-butyrolactone)과 물의 혼합물에 상기 폴리머 스미어를 접촉시킨 다음, 부드러워진 수지를 제거하기 위해 알칼리 과망간산염 용액(alkaline permanganate solution)으로 처리하고, 그 과망간산염 잔유물을 중화시켜서 제거하기 위해 수성 산성 중화제(aqueous acidic neutralizer)로 처리하는 단계를 포함한다. 디스미어 처리 후에, 무전해 구리 도금(electroless copper plating)으로, 구멍(34)의 벽면 위와 컴플라이언트 유전체(32)의 바닥 표면에 초기 도전 금속화 레이어(36)가 형성된다. 도금 인터페이스에서, 표면 거칠기(surface roughness)로부터의 앵커(anchor) 효과에 의한 접착(adhesion)이 얻어진다. 결과 구조물이 도 5에 도시되어 있다.
이어, 구멍들(34)의 바깥 쪽에 있는 금속 레이어(36)는 포토리소그래피 공정에 의해 패턴화되어, 접촉 패드들(38)에서 끝나는, 금속 레이어(36)내에 트레이스들을 형성한다. 각 접촉 패드(38)는 금속 레이어(36)를 통해 구멍(34)의 끝에 있는 접촉 패드들(16) 중 하나에 전기적으로 연결된다. 이어, 캡슐화 절연 레이어(40)가 적층, 스프레이/스핀 코팅 등을 통해 금속 레이어(36, 및 금속 레이어(36)의 접촉 패드들(38)) 및 컴플라이언트 절연체(32)의 위에 형성된다. 레이어(40)는 납땜 마스트, BCB, E-코트(coat), BT-수지, FR4, 몰드 화합물 등일 수 있다. 이어서, 접촉 패드들(38)을 노출시키기 위해 레이어(40)의 선택적 에칭 백(selective etch back)이 행해진다. 선택적 에칭 백은 접촉 패드들(38) 위에 있는 레이어(40)의 이러한 부분들을 선택적으로 제거하기 위해 포토-리소그래피 공정에 의해 수행될 수 있다. 이어, BGA(Ball Grid Array) 배선들(42)이 납땜 합금(solder alloy)의 스크린 프린팅 공정을 사용하거나, 볼 배치 공정(ball placement process), 또는 도금 공정에 의해 접촉 패드들(38)상에 형성된다. BGA 배선들은 일반적으로 본딩 패드들 위에 금속 볼들을 납땜하거나 부분적으로 녹여서 형성되어, 대응 전도체와 물리적 및 전기적으로 접촉시키기 위한 둥근 전도체(rounded conductor)들이다. 결과 구조물이 도 6에 도시되어 있다.
상술한 설명 및 도면들에 도시된 바와 같이, 웨이퍼 레벨, BSI 이미지 센서를 위한 저 스트레스 페키지, 및 그것의 제조 방법은 여러 장점들을 갖는다. 첫째, 구멍들(34) 및 금속 레이어(36)의 내부에, BSI 이미지 센서의 접촉 패드들로부터의 시그널들을 패키지를 통해 BGA 배선들(42)로 전달하는 전기 배선들을 형성한다. 둘째, 유전체(32)와 핸들러(18)의 얇은 부분을 통해 구멍들(34)을 형성하는 것은, 결정 실리콘 핸들러(18)의 전체 두께를 관통하여 보다 긴 구멍들을 형성(고가의 실리콘 에칭 장비 및 공정을 요구함)하는 것과 비교하여, 보다 쉽고, 보다 저렴한 장비 및 공정을 필요로 한다. 셋째, 패키지가 자신의 전체 두께를 관통하는 결정 실리콘이었던 것과 비교하여, 유전 물질(32)의 열 및 기계적 특성들이 패키지가 탑재되어질 PCB의 특성들과 더 잘 매치하기 때문에, 기계적 스트레스가 감소된다. 넷째, 유전 물질(32)은 추가적으로, 우수한 기계적 및 전자적 절연재를 제공한다. 다섯째, 금속 도금을 통해 금속 배선들(즉, 금속 레이어(36))을 형성하는 것은 고가일 수 있는 스퍼터링 또는 증발 장비(evaporation equipment)의 사용을 회피하고, 도금 공정이 절연 물질(32 및 35)을 손상시킬 가능성이 낮다. 여섯째, 기울기를 갖도록 구멍들(34)의 벽을 형성함으로써, 90도 모서리로 인하여 결정 핸들러 상에 생길 수 있는 손상 유도 스트레스(damaging inducing stress)를 잠재적으로 감소시킨다. 일곱 번째, 구멍들(34)의 기울여진 측벽은 또한 유전 물질(32)로 형성된 갭을 만들 수 있는 음의 각 영역(negative angle area)들이 없다는 것을 의미한다. 여덟 번째, 먼저 유전 물질(32)을 형성하고, 이어서 그 위에 금속화 레이어(36)를 형성함으로써, 결정 핸들러(18)로의 금속 확산(metal diffusion)이 방지된다.
도 7-11은 이미지 센서 칩(10)을 위한 집적 프로세서를 구비하는 대체 실시예의 형성을 예시한다. 도 3에 도시된 구조물에서 시작하고, 캐비티(30)가 유전 물질(32)로 채워진 다음, 제2 캐비티(50)가 컴플라이언트 유전 물질(32)내에 형성된다. 캐비티(50)는 레이저, 샌드블래스팅 공정, 기계적 밀링 공정, 또는 기타 유사한 방법의 사용으로 형성될 수 있다. 바람직하게, 캐비티(50)는 캐비티가 컴플라이언트 유전 물질(32)을 완전하게 관통하여 확장하지 않는 방식으로 레이저를 사용하여 형성된다(핸들러(18)가 캐비티(50)에서 노출되지 않도록 하기 위함). 결과 구조물이 도 7에 도시되어 있다.
이어, 프로세서 IC 칩(52)이 캐비티(50)에 삽입된다. IC 칩(52)은 이미지 센서 칩(10)으로부터의 시그널들을 처리하기 위한 프로세서 집적 회로를 구비한다. IC 칩(52)은 온 및 오프 칩 상에 신호들을 전달하기 위하여 그것의 바닥 표면상에 노출된 도전 접촉 패드들(54)을 구비한다. 이어, 캡슐화 절연 레이어(56)가 그 구조물상에 형성되고, 그 구조물은 캐비티(50) 내부에 IC 칩(52)을 캡슐화한다. 레이어(56)는 납땜 마스크, BCB, E-코트, BT 수지, FR4, 몰드 컴파운드(mold compound), 또는 기타 유사한 절연 물질일 수 있다. 결과 구조물이 도 8에 도시되어 있다.
이어, 구멍들(34)은 도 4에 관하여 상술된 것과 유사한 방식으로 형성된다(접촉 패드들(16)을 노출시키기 위해 레이어(56), 컴플라이언트 유전체(32), 핸들러, 및 본딩 물질(20)을 관통함). 구멍들(34) 내부 핸들러(18)의 노출된 부분상에 있는 절연 레이어(35)도 상술된 것처럼 형성된다. 구멍들(58)은 구멍들(34)이 형성되는 것과 유사한 방식으로 프로세서 IC 칩(52)의 도전 패드들(52)을 노출시키기 위해 레이저(56)를 관통하여 형성된다. 결과 구조물이 도 9에 도시되어 있다.
도 5에 관하여 상술된 것과 같은 금속화 공정이 도전 금속화 레이어(36)를 형성하기 위해 수행된다. 본 실시예에서, 레이어(36)는 도 10에 도시된 바와 같이, 접촉 패드들(16, 이미지 센서 칩의) 및 접촉 패드들(54, 프로세서 IC 칩(52))에 전기적으로 연결된다. 이어, 구멍들(34, 58) 바깥측의 금속 레이어(36)가 도 6에 관하여 상술된 것과 같이 패턴화되어, 접촉 패드들(38)에서 끝나는 트레이스들을 형성한다. 이어, 캡슐화 절연 레이어(40)가 도 6을 참조하여 상술된 것처럼 BGA 배선들(42)과 함께 형성된다. 결과 구조물이 도 11에 도시되어 있다.
상술된 패키징 구성은 이미지 센서 칩을 갖는 프로세싱 칩을 공동-패키징(co-packaging)에 이상적이다. 이미지 프로세싱 칩은 각각의 광 검출기(14)로부터 휘도 및 색차 정보를 수집하고, 각 픽셀에 대한 보정 색상 및 밝기값을 계산/보간하기 위해 그 정보들을 사용하는 이미지 프로세서를 함께 구성하는 소프트웨어 알고리즘과 하드웨어 프로세서(들)의 조합을 포함한다. 이미지 프로세서는 주어진 픽셀의 색상과 밝기 데이터를 평가하고, 인접한 픽셀들의 데이터와 그 색상 및 밝기 데이터를 비교하여 불완전한 색상 샘플들로부터 전체 색상 이미지를 재구성하기 위해 디모자이킹(demosaicing) 알고리즘을 사용하여, 픽셀을 위한 적절한 밝기값을 생산한다. 또한, 이미지 프로세서는 전체 사진을 평가하고, 선명도를 보정하여, 그 이미지의 노이즈를 감소시킨다.
이미지 센서들의 발전은 이미지 센서들 내에 매우 많아진 픽셀 개수와 고속으로 동작할 수 있는 더 강력한 이미지 센서 프로세서들을 요구하는, 오토 포커스, 줌, 적목 제거, 페이스 트래킹 등과 같은 추가 카메라 기능을 가져왔다. 사진 찍은 사람들은 자신이 셔터를 누르기 전에 이러한 작업들을 완료하도록 카메라 이미지 프로세서들을 기다리기를 원치 않고, 심지어 그들은 카메라 내부에서 어떠한 처리들이 수행되고 있는지를 알고 싶어하지도 않는다. 따라서 이미지 프로세서들은 동일한 시간 또는 심지어 더 짧은 시간 내에 더 많은 데이터를 처리하기 위해 최적화되어야만 한다.
본 발명이 본 명세서에 상술되고 예시된 실시예(들)에 한정되지 않지만, 첨부된 청구항들의 범주 내에 속하는 임의의 또는 모든 변형예들을 포괄한다는 것을 알 수 있을 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 참조는 임의의 청구항 또는 청구 용어의 범위를 제한하려고 의도되지는 않지만, 대신에 단지 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징을 참조한다. 상술된 물질, 공정들, 및 수치 예시들은 단지 예시에 불과하며, 청구항들을 제한하는 것으로 간주되어서는 안 된다. 또한, 청구항들과 발명의 상세한 설명으로부터 명백해지는 것처럼, 모든 방법 단계가 예시 또는 청구된 그 순서대로 수행될 필요는 없으며, 오히려 본 발명의 BSI 이미지 센서 패키징의 바람직한 형성을 허용하는, 임의 순서로 분리되어 또는 동시에 수행될 수 있다. 물질의 단일 레이어들이 이러한 또는 유사한 물질의 다중 레이어로서 형성될 수 있으며, 이 반대의 경우도 가능하다.
본 명세서에서 사용한 것처럼, 용어 "위(over)"와 "상(on)" 모두는 "직접적으로 위에(directly on)"(사이에 마련된 중개 물질(intermediate materials), 요소, 또는 공간이 없음)과 "간접적으로 위에(indirectly on)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포괄적으로 포함한다. 이와 유사하게, 용어 "인접(adjacent)"은 "직접적 인접(directly adjacent)"(사이에 마련된 중개 물질, 요소, 또는 공간이 없음)과 "간접적 인접(indirectly adjacent)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포함하고, "~에 탑재된(mounted to)"은 "~에 직접적으로 탑재된(directly mounted to)"(사이에 마련된 중개 물질, 요소, 또는 공간이 없음)과 "~에 간접적으로 탑재된(indirectly mounted to)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포함하고, "~에 전기적으로 연결된(electrically coupled to)"은 "~에 직접적으로 전기적으로 연결된(directly electrically coupled to)"(사이에 마련된 중개 물질, 요소, 또는 공간이 없음)과 "~에 간접적으로 전기적으로 연결된(indirectly electrically coupled to)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포함한다. 예를 들어, "기판상에" 요소를 형성하는 것은 그 사이에 하나 이상의 중개 물질/요소를 가지고 그 기판상에 간접적으로 요소를 형성하는 것 뿐만 아니라, 그 사이에 중개 물질/요소 없이 기판상에 직접적으로 요소를 형성하는 것을 포함할 수 있다.
10: BSI 이미지 센서 칩
14: 광검출기(들)
16: 접촉 패드(들)
20: 본딩 물질
22; 컬러 필터(들)
24: 마이크로렌즈(들)
42: BGA 배선(들)

Claims (27)

  1. 이미지 센서 패키지로서,
    이미지 센서 칩으로서, 대향하는 전면 표면과 후면 표면을 갖는 기판과, 상기 전면 표면에 형성된 복수의 광 검출기와, 상기 전면 표면에 형성되고, 상기 광 검출기들에 전기적으로 연결된 복수의 접촉 패드를 구비하는 상기 이미지 센서 칩; 및
    결정 핸들러(crystalline handler)로서, 대향하는 제1 및 제2 표면과, 상기 제1 표면 내에 형성된 캐비티(cavity)를 가지고, 컴플라이언트(compliant) 유전 물질이 상기 캐비티 내에 마련되고, 상기 이미지 센서 칩 기판의 전면 표면이 상기 결정 기판 핸들러의 제2 표면에 부착되는 상기 결정 핸들러를 포함하고,
    상기 결정 핸들러는 복수의 전기 배선을 구비하고, 각 전기 배선은
    상기 접촉 패드 중 하나에 나란하고, 상기 제2 표면에서 상기 캐비티로 확장하는 제1 부분과 상기 컴플라이언트 유전 물질을 관통하여 확장하는 제2 부분을 갖는 구멍,
    상기 구멍의 제1 부분의 측벽(sidewall)을 따라서 형성된 절연 물질의 레이어, 및
    상기 하나의 접촉 패드에 전기적으로 연결되고, 상기 구멍의 제1 및 제2 부분을 관통하여 확장하는 도전 물질을 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  2. 청구항 1에 있어서,
    상기 컴플라이먼트 유전 물질은 폴리머는 구비하는 것을 특징으로 하는 이미지 센서 패키지.
  3. 청구항 1에 있어서, 상기 복수의 전기 배선 각각에 대하여
    상기 구멍은 테이퍼되어, 상기 제2 표면에서 보다 상기 컴플라이먼트 물질에서 횡단면적의 크기(cross-sectional dimension )가 더 큰 것을 특징으로 하는 이미지 센서 패키지.
  4. 청구항 1에 있어서, 상기 복수의 전기 배선 각각에 대하여
    상기 구멍의 측벽은 상기 제1 표면 및 상기 제2 표면에 수직인 방향에 대하여 5° 내지 45° 사이의 방향으로 확장되는 것을 특징으로 하는 이미지 센서 패키지.
  5. 청구항 1에 있어서, 상기 복수의 전기 배선 각각에 대하여
    상기 도전 물질은 상기 제1 및 제2 구멍 부분의 측벽을 따라 확장하는 금속의 레이어를 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  6. 청구항 1에 있어서, 상기 복수의 전기 배선 각각은
    상기 제1 표면 위에 마련되고, 상기 도전 물질에 전기적으로 연결되는 둥근 배선(rounded interconnect)을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  7. 청구항 1에 있어서,
    상기 후면 표면상에 입사하는 광을 필터링하고 포커싱하기 위하여 상기 후면 표면에 마련되는 복수의 광학 요소를 더 포함하고, 상기 광 검출기들은 상기 광학 요소들과 상기 기판을 관통하는 광을 수신하도록 구성된 것을 특징으로 하는 이미지 센서 패키지.
  8. 청구항 1에 있어서, 상기 광학 요소 위에 확장하고 상기 후면 표면에 부착되는 유리 덮개를 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  9. 청구항 1에 있어서, 상기 컴플라이언트 유전 물질이 상기 캐비티를 완전하게 채우는 것을 특징으로 하는 이미지 센서 패키지.
  10. 청구항 1에 있어서,
    상기 유전 물질에 형성된 제2 캐비티; 및
    상기 이미지 센서 칩으로부터의 시그널들을 처리하도록 구성되고, 상기 제2 캐비티 내에 마련된 프로세서 IC 칩을 더 포함하고, 상기 프로세서 IC 칩은 복수의 접촉 패드를 구비하는 것을 특징으로 하는 이미지 센서 패키지.
  11. 청구항 10에 있어서, 상기 프로세서 IC 칩 및 상기 제1 표면 위에 확장하는 절연 물질의 제2 레이어; 및
    복수의 구멍으로서, 각 구멍이 상기 절연 물질의 제2 레이어를 관통하여 확장하여 상기 프로세서 IC 칩의 접촉 패드들 중 하나를 노출시키는 상기 복수의 구멍을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  12. 청구항 11에 있어서, 각각이 상기 프로세서 IC 칩의 접촉 패드들 중 하나 위에 마련되고 전기적으로 연결되는 복수의 둥근 배선을 더 포함하는 것을 특징으로 하는 이미지 센서 패키지.
  13. 이미지 센서 패키지를 형성하는 방법으로서,
    대향하는 전면 및 후면 표면을 갖는 기판, 상기 전면 표면에 형성된 복수의 광 검출기, 및 상기 전면 표면에 형성되고 상기 광 검출기에 전기적으로 연결된 복수의 접속 패드를 구비하는 이미지 센서 칩을 제공하는 단계;
    대향하는 제1 및 제2 표면을 갖는 결정 핸들러를 제공하는 단계;
    상기 결정 핸들러의 제2 표면에 상기 이미지 센서 칩 기판의 전면 표면을 부착하는 단계;
    상기 제1 표면 내에 캐비티를 형성하는 단계;
    상기 캐비티 내에 컴플라이언트 유전 물질을 형성하는 단계; 및
    복수의 전기 배선을 형성하는 단계를 포함하고, 각 전기 배선들은
    상기 제2 표면에서 상기 캐비티로 확장하는 제1 부분과 상기 컴플라이언트 유전 물질을 관통하여 확장하는 제2 부분을 갖고, 상기 접촉 패드들 중 하나에 나란한 구멍을 형성하는 단계,
    상기 구멍의 제1 부분의 측벽을 따라 절연 물질의 레이어를 형성하는단계,
    상기 하나의 접촉 패드에 전기적으로 연결되고, 상기 구멍의 제1 부분과 제2 부분을 관통하여 확장하는 도전 물질을 형성하는 단계에 의해 형성되는 것을 특징으로 하는 방법.
  14. 청구항 13에 있어서, 상기 부착하는 단계는 상기 캐비티를 형성하는 단계 이전에 수행되는 것을 특징으로 하는 방법.
  15. 청구항 13에 있어서,
    상기 컴플라이먼트 유전 물질은 폴리머는 구비하는 것을 특징으로 하는 방법.
  16. 청구항 13에 있어서, 상기 복수의 전기 배선 각각에 대하여
    상기 구멍은 상기 레이저를 사용하여 형성되는 것을 특징으로 하는 방법.
  17. 청구항 13에 있어서, 상기 복수의 전기 배선 각각에 대하여
    상기 구멍은 테이퍼되어, 상기 제2 표면에서 보다 상기 컴플라이먼트 물질에서 횡단면적의 크기가 더 큰 것을 특징으로 하는 방법.
  18. 청구항 13에 있어서, 상기 복수의 전기 배선 각각에 대하여
    상기 구멍의 측벽은 상기 제1 표면 및 상기 제2 표면에 수직인 방향에 대하여 5° 내지 45° 사이의 방향으로 확장되는 것을 특징으로 하는 방법.
  19. 청구항 13에 있어서, 상기 복수의 전기 배선 각각에 대하여
    상기 도전 물질은 상기 제1 및 제2 구멍 부분의 측벽을 따라 확장하는 금속의 레이어를 포함하는 것을 특징으로 하는 방법.
  20. 청구항 19에 있어서, 상기 복수의 전기 배선 각각에 대하여
    상기 도전 물질은 금속 도금 공정을 사용하여 형성되는 것을 특징으로 하는 방법.
  21. 청구항 13에 있어서, 상기 복수의 전기 배선 각각의 형성은
    상기 제1 표면 위에 마련되고, 상기 도전 물질에 전기적으로 연결되는 둥근 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 청구항 13에 있어서,
    상기 후면 표면상에 입사하는 광을 필터링하고 포커싱하기 위하여 상기 후면 표면에 복수의 광학 요소를 부착하는 단계를 더 포함하고, 상기 광 검출기들은 상기 광학 요소들과 상기 기판을 관통하는 광을 수신하도록 구성된 것을 특징으로 하는 방법.
  23. 청구항 13에 있어서, 상기 광학 요소 위에 확장하는 유리 덮개를 상기 후면 표면에 부착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  24. 청구항 13에 있어서, 상기 컴플라이언트 유전 물질이 상기 캐비티를 완전하게 채우는 것을 특징으로 하는 방법.
  25. 청구항 13에 있어서,
    상기 유전 물질에 제2 캐비티를 형성하는 단계; 및
    상기 제2 캐비티에 프로세서 IC 칩을 삽입하는 단계를 더 포함하고,
    상기 프로세서 IC 칩은 상기 이미지 센서 칩으로부터의 시그널들을 처리하도록 구성되고, 복수의 접촉 패드를 구비하는 것을 특징으로 하는 방법.
  26. 청구항 25에 있어서,
    상기 프로세서 IC 칩 및 상기 제1 표면 위에 확장하는 절연 물질의 제2 레이어를 형성하는 단계; 및
    각각이 상기 절연 물질의 제2 레이어를 관통하여 확장하여 상기 프로세서 IC 칩의 접촉 패드들 중 하나를 노출시키는 복수의 구멍을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  27. 청구항 26에 있어서,
    각각이 상기 프로세서 IC 칩의 접촉 패드들 중 하나 위에 마련되고 전기적으로 연결되는 복수의 둥근 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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