KR20120140180A - 듀얼 다마신 공정용 개선된 갭 충전 방법 - Google Patents

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Abstract

본 발명은 반도체 장치를 제조하는 방법을 제공한다. 본 방법은 다수의 제1 개구부를 갖는 패터닝된 유전층을 형성하는 단계를 포함한다. 본 방법은 제1 개구부를 부분적으로 충전하는 도전성 라이너층을 패터닝된 유전층 상에 형성하는 단계를 포함한다. 본 방법은 제1 개구부 밖의 도전성 라이너층의 일부분 상에 트렌치 마스크층을 형성하여, 그 부분이 제1 개구부 상에 형성되는 다수의 제2 개구부를 형성하는 단계를 포함한다. 본 방법은 다수의 비어를 형성하기 위해 제1 개구부에 도전성 물질을 증착하고, 다수의 금속 라인을 형성하기 위해 제2 개구부에 도전성 물질을 증착하는 단계를 포함한다. 본 방법은 트렌치 마스크층을 제거하는 단계를 포함한다.

Description

듀얼 다마신 공정용 개선된 갭 충전 방법{AN IMPROVED GAP FILLING METHOD FOR DUAL DAMASCENE PROCESS}
본 발명은 반도체 장치 및 반도체 장치를 제조하는 방법에 관한 것이다.
반도체 집적회로(IC) 산업은 급속한 성장을 경험해 왔다. IC 물질 및 디자인에서의 기술 발전은 각각의 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC 세대를 만들어 왔다. 그러나, 이러한 발전은 IC를 처리하고 제조하는데 복잡성을 증가시켰고, 이러한 발전이 실현되기 위해서는, IC 처리 및 제조에서의 유사한 발전이 필요하다. IC의 진화 과정에서, 기하학적인 크기{즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 성분(또는 라인)}가 감소해 온 반면, 기능적인 밀도(즉, 칩 영역당 상호 연결된 장치의 수)는 일반적으로 증가해 왔다.
듀얼 다마신(damascene) 공정은 비어(via) 및 금속 라인과 같은 상호연결 특징부를 더욱더 형성하기 위해 개발되어 왔다. 듀얼 다마신 공정은 갭(gap) 또는 개구부(opening)를 형성하는 것과 관련되어 있다. 전통적인 듀얼 다마신 공정은 갭을 충전하기 위해 구리 도금 공정에 더하여 씨드층(seed layer)을 사용한다. 그러나, 이러한 접근법은 반도체 장치의 크기가 계속 줄어들수록 여러 문제를 겪게 된다. 예를 들어, 20nm 제조 공정에서, 갭은 너무 좁을 수 있어, 종래의 듀얼 다마신 공정에 의해 적절히 충전되지 않을 수 있다. 갭의 상부가 막힐 수 있는데, 이는 하부에 보이드(void)를 생성할 수 있다. 따라서, 반도체 장치의 성능이 저하된다.
그러므로, 기존의 듀얼 다마신 공정이 일반적으로 의도된 목적에 대하여는 적절했지만, 모든 면에서 완전히 만족스럽지는 않다.
본 발명의 넓은 형태 중 하나는 반도체 장치를 제조하는 방법에 관한 것으로, 본 방법은 다수의 제1 개구부를 갖는 패터닝된 유전층을 형성하는 단계, 제1 개구부를 부분적으로 충전하는 도전성 라이너층을 패터닝된 유전층 상에 형성하는 단계, 제1 개구부 밖의 도전성 라이너층의 일부분 상에 트렌치 마스크층을 형성하여, 그 부분이 제1 개구부 상에 형성되는 다수의 제2 개구부를 형성하는 단계, 다수의 비어를 형성하기 위해 제1 개구부에 도전성 물질을 증착하고 다수의 금속 라인을 형성하기 위해 제2 개구부에 도전성 물질을 증착하는 단계, 트렌치 마스크층을 제거하는 단계를 포함한다.
본 발명의 넓은 형태 중 다른 하나는 반도체 장치를 제조하는 방법에 관한 것으로, 본 방법은 다수의 제1 금속 라인 성분을 포함하는 상호 연결층을 기판 상에 형성하는 단계, 상호 연결층 상에 에칭 정지층을 형성하는 단계, 다수의 제1 개구부를 포함하는 제1 낮은 K의 유전층을 상호 연결층 상에 형성하는 단계, 제1 낮은 K의 유전층 상에 도전성 배리어층을 형성하는 단계, 도전성 배리어층 상에 도전성 라이너층을 형성하는 단계, 다수의 제2 개구부를 포함하는 트렌치 마스크층을 도전성 라이너층 및 제1 개구부 상에 형성하는 단계, 제1 개구부에 다수의 비어를 형성하고, 제2 개구부에 다수의 제2 금속 라인 성분을 형성하는 단계, 트렌치 마스크층을 제거하는 단계, 제거된 트렌치 마스크층 대신 다수의 제3 개구부를 포함하는 유전체 배리어층을 형성하는 단계 및 제3 개구부를 제2 낮은 K의 유전층으로 충전하는 단계를 포함하고, 도전성 배리어층 및 도전성 라이너층은 제1 개구부를 부분적으로 충전하며, 도전성 라이너층을 형성하는 단계는 화학 기상 증착 공정 및 원자층 증착 공정 중 하나를 사용하여 수행되고, 제2 개구부의 적어도 일부분이 그 아래의 제1 개구부와 정렬된다.
본 발명의 넓은 형태 중 또 다른 하나는 반도체 장치에 관한 것이다. 본 반도체 장치는 다수의 에칭 정지 세그먼트와 서로 맞물린 다수의 도전성 배리어 세그먼트를 포함하는 층, 에칭 정지 세그먼트 상에 배치된 다수의 제1 유전체 세그먼트, 도전성 배리어 세그먼트 상에 배치된 다수의 도전성 라이너 세그먼트, 제1 유전체 세그먼트 상에 각각 배치된 다수의 유전체 배리어 세그먼트, 개구부를 각각 충전하는 다수의 제2 유전체 세그먼트, 도전성 라이너 세그먼트 상에 각각 배치된 다수의 비어 및 다수의 금속 라인 성분을 포함하고, 도전성 라이너 세그먼트의 일부분은 제1 유전체 세그먼트의 측벽 상에 배치되며, 유전체 배리어 세그먼트는 다수의 개구부를 포함하고, 금속 라인 성분의 제1 부분은 각각의 하나의 비어 상에 각각 배치되며, 금속 라인 성분의 제2 부분은 각각의 하나의 제1 유전체 세그먼트 상에 배치된다.
본 발명은 비어 유일 구조를 형성하고 있고, CVD나 ALD를 사용하여 비교적 부합하는 도전성 라이너층을 형성하고 있어, 더 넓은 트렌치가 형성될 수 있기 때문에, 두꺼운 구리 씨드층이 더 이상 필요하지 않게 된다. 따라서, 트렌치가 돌출하는 문제가 실질적으로 완화되어, 갭(트렌치)의 충전 성능이 개선될 수 있다.
본 발명의 양태들은 첨부된 도면과 함께 읽어질 때 다음의 상세한 설명으로부터 잘 이해된다. 산업에서의 표준 관행에 따라 다양한 특징부들이 일정한 비율로 그려지지 않고, 예시적인 목적으로만 사용됨을 강조한다. 사실, 다양한 특징부의 치수들이 논의의 명료화를 위해 임의로 증가하거나 감소될 수 있다.
도 1은 본 발명의 다양한 양태에 따른 임계 치수(critical dimension)를 감소하기 위해 반도체 장치를 제조하는 방법을 나타내는 흐름도.
도 2 내지 도 10은 도 1의 방법에 따른 다양한 제조 단계에서 반도체 장치의 도식적인 단면도.
다음의 설명은 본 발명의 다른 특징부들을 구현하기 위한 수많은 다른 실시예 또는 예를 제공하고 있음을 이해해야 한다. 성분이나 배열의 특정한 예들이 본 발명을 간소화하기 위해 이하 설명된다. 물론 단지 예들이고 여기에 제한되지 않는다. 예를 들어, 이하 설명 중 제2 특징부 위 또는 상의 제1 특징부의 형성은 제1 및 제2 특징부가 직접적인 콘택으로 형성되는 실시예를 포함할 수 있고, 또한 추가적인 특징부가 제1 및 제2 특징부 사이에 형성되어, 제1 및 제2 특징부가 직접적인 콘택을 하고 있지 않을 수 있는 실시예도 포함할 수 있다. 또한, 본 발명은 다양한 예들에서 참조 숫자 및/또는 문자를 반복할 수 있다. 이러한 반복은 간소화 및 명료화를 위한 것이고, 그 자체가 다양한 실시예들 사이의 관계 및/또는 논의된 구성들에 영향을 주지 않는다.
도 1은 듀얼 다마신 공정의 갭 충전 성능을 개선하기 위한 방법(10)의 흐름도를 나타낸다. 도 2 내지 도 10은 다양한 제조 단계 중 반도체 장치의 실시예를 나타내는 단면도이다. 반도체 장치는 저항, 커패시터, 인덕터, 다이오드, MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, BJT(bipolar junction transistor), LDMOS(laterally diffused MOS) 트랜지스터, 고성능 MOS 트랜지스터 또는 다른 형태의 트랜지스터와 같은 다양한 수동 및 능동 마이크로 전자 장치를 포함할 수 있는 집적회로(IC: integrated circuit) 칩, 시스템 온 칩(SoC: system on chip) 또는 이들의 부분일 수 있다. 도 2 내지 도 10은 본 발명의 창의적인 개념을 보다 잘 이해하기 위해 단순화되었음을 알 수 있다. 따라서, 추가적인 공정이 도 1의 방법(10)의 이전, 방법 내, 방법 이후에 제공될 수 있고, 일부 다른 공정이 여기서는 간략히만 설명될 수 있음을 주지해야 한다.
도 1을 참조하면, 방법(10)은 다수의 제1 개구부를 갖는 패터닝된 유전층이 형성되는 블록(15)으로 시작한다. 방법(10)은 도전성 라이너층(liner layer)이 패터닝된 유전층 상에 형성되는 블록(20)으로 진행한다. 방법(10)은 제1 개구부 밖의 도전성 라이너층의 일부분에 트렌치 마스크층이 형성되어, 그 부분이 제1 개구부 상에 형성된 다수의 제2 개구부를 형성하는 블록(25)으로 진행한다. 방법(10)은 도전성 물질 다수의 비어를 형성하기 위해 제1 개구부에 증착되고, 다수의 금속 라인을 형성하기 위해 제2 개구부에 증착되는 블록(30)으로 진행한다. 방법(10)은 트렌치 마스크층이 제거되는 블록(35)으로 진행한다. 추가적인 공정이 반도체 장치의 제조를 완성하기 위해 블록(15-35)의 이전, 블록 내, 블록 이후에 수행될 수 있고, 이러한 공정은 간소화를 위해 도시되지 않음을 알 수 있다.
도 2 내지 도 10은 다양한 제조 단계에서 반도체 장치(50)의 일부분의 도식적인 부분 단면도이다. 도 2를 참조하면, 반도체 장치(50)는 기판(60)을 포함한다. 기판(60)은 반도체 웨이퍼의 일부분일 수 있다. 예를 들어, 기판(60)은 실리콘을 포함할 수 있다. 기판(60)은 선택적으로 다이아몬드나 게르마늄과 같은 적절한 기본 반도체, 실리콘 탄화물, 인듐 비화물(arsenide), 또는 인듐 인화물과 같은 적절한 화합물 반도체, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적절한 합금 반도체로 만들어질 수 있다. 일 실시예에서, 기판(60)은 CMOSFET, 이미지 센서, 메모리 셀, 및/또는 용량성 성분과 같은 다양한 마이크로 전자 성분에 대한 다양한 도핑 특징부를 포함할 수 있다.
층간 유전체(ILD)층(70)은 기판(60) 상에 형성된다. ILD층(70)은, 예를 들어, USG(Undoped Silicate Glass) 또는 PSG(Phosphosilicate Glass)인 유전 물질을 포함한다.
상호 연결층(80)이 ILD층(70) 상에 형성된다. 상호 연결층(80)은 또한 금속층으로 간주될 수 있다. 일 실시예에서, 상호 연결층(80)은 금속-1(M1) 층이다. 상호 연결층(80)은 유전층(90)을 포함한다. 일 실시예에서, 유전층(90)은, 예를 들어, 실리콘(Si), 산소(O), 탄소(C) 및 수소(H)의 부분집합으로 만들어진 화합물인 낮은 K의 물질을 포함한다. 예를 들어, 이 화합물은 실리콘 산화물 또는 실리콘 탄화물일 수 있다. 일 실시예에서, 유전층(90)은 약 1000Å보다 작은 두께를 갖는다.
도시된 실시예에서, 유전층(90)은 다수의 세그먼트를 포함한다. 유전층(90)의 각 세그먼트는 유전체 배리어층(100)에 의해 적어도 부분적으로 둘러싸여 있거나 휘감겨 있다. 일 실시예에서, 유전체 배리어층(100)은 Si, O, C, 질소(N) 및 붕소(B)의 부분집합으로 만들어진 화합물을 포함한다. 예를 들어, 이 화합물은 실리콘 질화물이나 실리콘 탄화물일 수 있다. 일 실시예에서, 유전체 배리어층(100)은 약 50Å보다 작은 두께를 갖는다. 유전체 배리어층(100)은 금속 확산을 감소하는데 기여한다.
상호 연결층(80)은 또한 도전성 배리어층(110)을 포함한다. 도전성 배리어층(110)은 도전성 물질을 포함한다. 일 실시예에서, 도전성 물질은 탄탈(Ta), 탄탈 질화물(TaNx), 티탄(Ti), 티탄 질화물(TiNx), 망간 산화물(MnOx) 및 이들의 조합으로 구성된 그룹으로부터 선택된다. 일 실시예에서, 도전성 배리어층(110)은 약 50Å보다 작은 두께를 갖는다. 도시된 실시예에서, 도전성 배리어층(110)은 다수의 세그먼트를 포함한다. 도전성 배리어층(110)의 각 세그먼트는 ILD층(70) 상 및 유전층(90)의 세그먼트들 사이에 배치된다.
상호 연결층(80)은 또한 도전성 라이너층(120)을 포함한다. 도전성 라이너층(120)은 도전성 물질을 포함한다. 일 실시예에서, 도전성 물질은 예를 들어, 루테늄(Ru), 코발트(Co), 텅스텐(W), 또는 이들의 조합인 금속이다. 일 실시예에서, 도전성 라이너층(120)은 약 50Å보다 작은 두께를 갖는다. 도시된 실시예에서, 도전성 라이너층(120)은 다수의 세그먼트를 포함한다. 도전성 라이너층(120)의 각 세그먼트는 도전성 배리어층(110) 상 및 유전층(90)의 세그먼트들 사이에 배치된다.
상호 연결층(80)은 또한 도전층(130)을 포함한다. 도전층(130)은 도전성 물지를 포함한다. 일 실시예에서, 도전성 물질은 구리(Cu)이다. 일 실시예에서, 도전층(130)은 약 900Å보다 작은 두께를 갖는다. 도시된 실시예에서, 도전층(130)은 다수의 세그먼트를 포함한다. 도전층(130)의 각 세그먼트는 도전성 라이너층(120)의 각 세그먼트 상 및 유전층(90)의 세그먼트들 사이에 배치된다. 도전층(130)의 세그먼트는 상호 연결층(80)에서 금속 라인의 역할을 한다.
상호 연결층(80)은 라인 피치(135)를 갖는다. 일 실시예에서, 라인 피치는 약 64nm보다 작다.
에칭 정지층(140)은 상호 연결층(80) 상에 형성된다. 에칭 정지층은 유전 물질을 포함한다. 일 실시예에서, 에칭 정지층(140)은 Si, O, C, N 및 B의 부분집합으로 만들어진 화합물을 포함한다. 예를 들어, 이 화합물은 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산화물일 수 있다. 에칭 정지층(140)의 물질은 유전층(90)에 충분한 에칭 선택도를 갖도록 선택된다. 다시 말하여, 에칭 정지층(140) 및 유전층(90)은 상이한 물질 조성을 포함한다. 일 실시예에서, 에칭 정지층(140)은 약 300Å보다 작은 두께를 갖는다.
유전층(150)은 에칭 정지층(140) 상에 형성된다. 일 실시예에서, 유전층(150)은 예를 들어, Si, O, C 및 H의 부분집합으로 만들어진 화합물인 낮은 K의 물질을 포함한다. 예를 들어, 이 화합물은 실리콘 산화물이나 실리콘 탄화물일 수 있다. 일 실시예에서, 유전층(150)은 약 1000Å보다 작은 두께를 갖는다.
이제 도 3을 참조하면, 패터닝 공정(200)이 유전층(150)에 다수의 개구부를 형성하기 위해 반도체 장치(50)에서 수행된다. 패터닝 공정(200)은 포토리소그래피, 액침 노광, 이온 빔 쓰기(ion-beam writing) 또는 다른 적절한 공정과 같은 공정을 사용하여 (도시하지 않은) 패턴닝된 포토레지스트층을 형성하는 것을 포함할 수 있다. 예를 들어, 포토리소그래피 공정은 스핀 코팅, 소프트 베이킹(soft-baking), 노출, 포스트 베이킹(post-baking), 현상, 세척(rinsing), 건조 및 다른 적절한 공정을 포함할 수 있다. 패터닝 공정은 또한 패터닝된 포토레지스트층이 유전층(140) 및 층(150)에 개구부를 에칭하기 위해 마스크로 사용될 수 있는 에칭 공정을 포함할 수 있다.
간소화를 위해, 단지 개구부(210 내지 216)가 여기에 도시되고 있지만, 많은 다른 개구부들이 형성되고 있음을 알 수 있다. 개구부(210 내지 216) 각각은 그 아래의 도전층(130)의 세그먼트 각각에 (수직으로) 대략 맞추어진다. 일 실시예에서, 개구부(210 내지 216)는 도전층(130)의 세그먼트보다 약간 넓을 수 있다. 일 실시예에서, 개구부(210 내지 216)의 최소 폭은 약 32nm이거나 또는 라인 피치(135)의 약 1/2이다.
이 점에서, 유전층(150)은 "비어 유일 구조(via-only structure)"를 구성한다고 말할 수 있다. 다시 말하여, 개구부(210 내지 216)는 이후의 공정에서 비어의 형성을 위해 예비되지만, 금속 라인의 형성을 위해서는 아니다. 이것은 비어 위의 금속 라인 뿐만 아니라 비어의 형성을 위해 예비된 트렌치를 포함하는 구조가 형성되는 종래의 듀얼 다마신 공정과는 상이하다.
도 4를 참조하면, 증착 공정(230)이 유전층(150) 상에 도전성 배리어층(240)을 형성하고, 개구부(210 내지 216)를 부분적으로 충전하기 위해 수행된다. 도전성 배리어층(240)은 또한 개구부(210 내지 216)에서의 유전층(150)의 측벽 상에 형성된다. 이들 측벽 상의 도전성 배리어층(240)의 일부분은 얇고, 이것은 간소화를 위해 여기서는 특별히 도시되지 않는다. 일 실시예에서, 증착 공정(230)은 화학 기상 증착(CVD) 공정을 포함한다. 다른 실시예에서, 증착 공정(230)은 원자층 증착(ALD) 공정을 포함한다. 도전성 배리어층(240)은 도전성 물질을 포함한다. 일 실시예에서, 도전성 물질은 탄탈(Ta), 탄탈 질화물(TaNx), 티탄(Ti), 티탄 질화물(TiNx), 망간 산화물(MnOx) 및 이들의 조합으로 구성된 그룹으로부터 선택된다. 일 실시예에서, 도전성 배리어층(240)은 약 50Å보다 작은 두께를 갖는다.
이제 도 5를 참조하면, 증착 공정(250)이 도전성 배리어층(240) 상에 도전성 라이너층(260)을 형성하고, 개구부(210 내지 216)를 부분적으로 충전하기 위해 수행된다. 일 실시예에서, 증착 공정(250)은 CVD 공정을 포함한다. 다른 실시예에서, 증착 공정(250)은 ALD 공정을 포함한다. 도전성 라이너층(260)은 도전성 물질을 포함한다. 일 실시예에서, 도전성 물질은 구리가 아닌 물질일 수 있는 금속이다. 일 실시예에서, 도전성 라이너층(260)은 약 50Å보다 작은 두께를 갖는다. 도전성 라이너층(260)은 전기 도금 공정용 전통적인 씨드층(seed layer)에 비해 낮은 도전율을 갖는다. 낮은 도전율로 인해, 도전성 라이너층(260)은 이하 더 구체적으로 설명될 무전해 증착 공정에서 사용될 수 있다.
이제 도 6을 참조하면, 패터닝 공정(280)이 트렌치 마스크층(290)을 형성하기 위해 반도체 장치(50)에서 수행된다. 일 실시예에서, 트렌치 마스크층(290)은 도 3을 참조하여 상술된 것과 유사한 포토리소그래피 공정을 사용하여 패터닝된 포토레지스트 물질을 포함한다. 다른 실시예에서, 트렌치 마스크층(290)은 패터닝된 포토레지스트층에 의해 패터닝될 수 있는, 예를 들어, 실리콘 산화물인 유전 물질을 포함한다. 트렌치 마스크층(290)의 형성은 사실상 다수의 부가적인 개구부(210A 내지 216A)를 생성한다. 개구부(210A 내지 216A)의 부분집합이 개구부(210 내지 216) 상에 각각 (맞추어져) 배치된다. 대안으로는, 개구부(210A 내지 216A)의 부분집합이 개구부(210 내지 216)의 연장으로 간주될 수 있다. 개구부(210A 내지 216A)는 또한 트렌치로도 간주될 수 있다. 도시된 실시예에서, 개구부(210A, 212A, 216A)는 개구부(211A, 213A 내지 215A)보다 더 넓다. 개구부(210A 내지 216A)는 이후 공정에서 금속 라인 성분의 형성을 위해 예비되지만, 개구부(210 내지 216)는 이후 공정에서 비어의 형성을 위해 예비된다.
이제 도 7을 참조하면, 듀얼 다마신 증착 공정(300)이 반도체 장치(50)에서 수행된다. 듀얼 다마신 증착 공정(300)은 도전성 물질을 증착한다. 일 실시예에서, 도전성 물질은 구리(Cu)이다. 일 실시예에서, 듀얼 다마신 증착 공정(300)은 무전해 증착(ELD: electro-less deposition) 공정을 포함한다. 다른 실시예에서, 듀얼 다마신 증착 공정(300)은 전기 도금 공정(ECP: electro plating process)을 포함할 수 있다. 화학적 기계 연마(CMP: chemical mechanical polishing) 공정은 듀얼 다마신 증착 공정(300) 이후 그 다음에 수행된다. 듀얼 다마신 공정 및 그 다음의 CMP 공정의 결과로, 다수의 비어(310 내지 316)가 개구부(210 내지 216)에 형성되고, 다수의 금속 라인(320 내지 326)이 개구부(210A 내지 216A)에 형성된다. 비어(310 내지 316)는 도전성 라이너층(260) 상에 형성된다. 금속 라인(320 내지 326)은 비어(310 내지 316) 상에 형성된다. 일 실시예에서, 비어(314) 및 그 위에 형성된 금속 라인(324)은 단일 비어로 고려될 수 있다. 비어(315) 및 금속 라인(325)에 대하여도 동일하게 말할 수 있다. 금속 라인(320 내지 326) 및 트렌치 마스크층(290)은 서로 맞물리거나 인터리빙(interleaving) 방식으로 배치된다.
듀얼 다마신 공정에서 비어를 형성하는 전통적인 방법은 씨드층을 형성하기 위해 물리 기상 증착(PVD) 공정을 사용하는 것과 관련되어 있다. PVD 공정에 의해 형성된 이러한 씨드층은 어떤 부분에서는 얇고 다른 부분에서는 실질적으로 두꺼울 수 있음을 의미하는 나쁜 부합성(conformity)을 가질 수 있다. 씨드층이 측벽 부분에서 너무 얇다면(예를 들어, 약 50Å 미만), 씨드 기능(seeding function)을 적절히 수행할 수 없다. 반면, 씨드층이 측벽 부분에서 충분히 두껍게 형성되면(예를 들어, 약 50Å 초과), 너무 두꺼운 상부의 코너를 가질 수 있어, 트렌치 개구부(210 내지 216)(도 5)를 차단하는 돌출부를 일으킬 수 있다. 이 돌출부는 그 다음의 비어 증착을 막아 보이드(void)에 이를 수 있다.
비교해 보면, 여기서 개시된 도전성 라이너층(260)은 비어(310 내지 316)를 형성하기 위해 무전해 증착 공정이 사용될 수 있게 한다. 이것은 또한 직접적인 도금 공정으로 간주될 수 있다. 비어를 형성하는 종래의 공정과 달리, 이러한 공정에 대하여 어떠한 씨드층도 요구되지 않는다. 도전성 라이너층(260)을 형성하기 위해 여기서 사용된 ALD나 CVD 공정은 양호한 균일성 제어를 갖도록 조정될 수 있다. 결과적으로, 도전성 라이너층(260)은 하부 및 측벽부 모두에 대하여 얇고(50Å 미만) 부합하도록 형성될 수 있다. 이것은 돌출부의 출현 및 가능성을 감소시켜, 개구부들이 그 다음의 듀얼 다마신 증착 공정(300)에서 비어(310 내지 316)에 의해 보다 쉽게 충전되도록 한다. 또한, 도전성 라이너층(260)이 형성된 이후에 트렌치 마스크층(290)이 형성되기 때문에, 도전성 라이너층(260)의 어떤 부분도 트렌치 마스크층(290)의 측벽에 형성되지 않는다. 이것은 또한 씨드층이 비어 위의 금속 라인의 형태를 규정하는 유전층의 측벽에 형성되는 종래의 방법에 비교하여 트렌치 개구부가 더 넓어지도록 한다. 위에서 논의된 이러한 이유로 인해, 트렌치 충전 성능이 본 발명의 방법에 의해 개선된다.
이제 도 8을 참조하면, 트렌치 마스크층(290)이 제거된다. 그리고 나서, 금속 라인(320 내지 326)에 의해 덮히지 않은 도전성 라이너층(260) 및 도전성 배리어층(240)의 일부분이 유전층(150)의 일부분이 노출되는 방식으로 제거된다.
이제 도 9를 참조하면, 유전체 배리어층(350)이 유전층(150)의 노출된 부분 및 금속 라인(320 내지 326)의 상부 및 측벽 상에 형성된다. 유전체 배리어층(350)은 Si, O, C, N 및 B로 구성되는 그룹으로부터 선택된 다수의 성분으로 만들어진 화합물인 물질을 포함한다. 유전체 배리어층(350)은 다수의 개구부(370 내지 377)를 형성하도록 만들어진다. 제거된 트렌치 마스크층(290)(도 7) 대신 유전체 배리어층(350) {및 개구부(370 내지 377)}가 형성된다고 말할 수 있다.
이제 도 10을 참조하면, 유전층(380)이 유전체 배리어층(350) 상에 형성되고 개구부(370 내지 377)를 충전한다. 일 실시예에서, 유전층(380)은 낮은 K의 물질을 포함한다. 유전층(380)의 상부면이 금속 라인(320 내지 326)과 실질적으로 동일 평면상에 있을 때까지 CMP 공정이 이후 유전층(380)에 수행된다. 유전층(380)은 유전체 배리어층(350)에 의해 적어도 부분적으로 둘러싸이거나 휘감기는 다수의 세그먼트를 포함한다. 유전체 배리어층(350)은 금속 라인(320 내지 326)과 같은 인접한 금속 구조로부터의 금속 확산을 감소시키는데 기여한다. 이러한 유전체 배리어층(350)은 종래의 듀얼 다마신 공정에 의해 형성되는 금속층에는 없을 수 있다. 제조의 관점에서, 금속 라인(320 내지 326)은 유전체 배리어층(350)의 개구부(370 내지 377)를 충전하는 유전층(380)의 세그먼트들과 서로 맞물려 또는 인터리빙 방식으로 배치된다.
위에서 논의된 공정들은 사실상 유전층(380)의 세그먼트 및 금속 라인(320 내지 326)을 포함하는 상호 연결층(400)을 생성한다. 상호 연결층(400)은 상호 연결층(80) 위에 위치하는 것으로 고려된다. 따라서, 상호 연결층(80)이 금속-1 층인 실시예에서, 상호 연결층(400)은 금속-2(M2) 층이다. 비어(310 내지 316)는 상부의 상호 연결층(400)의 금속 라인(320 내지 326)과 하부의 상호 연결층(80)의 금속 라인(130)을 전기적으로 함께 연결한다. 도시된 실시예에서, 비어(310 내지 316)는 비어-1 층 내에 배치된다고 말할 수 있다.
상호 연결층(80)의 제조 공정이 상세히 논의되지는 않았지만, 상호 연결층(400)을 형성하기 위해 사용된 공정이 상호 연결층(80)을 형성하기 위해 유사한 방식으로 구현될 수 있음을 알 수 있다. 예를 들어, 일 실시예에 따르면, 도전성 배리어층(110)이 ILD층(70) 상에 형성된다. 도전성 라이너층(120)이 도전성 배리어층(110) 상에 형성된다. {트렌치 마스크층(290)과 유사한} 트렌치 마스크층이 도전성 라이너층(120) 상에 형성된다. 트렌치 마스크층은 이후 다수의 개구부나 트렌치를 형성하기 위해 패터닝된다. 금속 라인(130)이 그 다음의 CMP 공정에 의해 추종되는 증착 공정으로 이러한 개구부들을 충전하도록 형성된다. 트렌치 마스크층은 이후 제거되고, 하나 이상의 에칭 공정이 금속 라인(130)에 의해 보호되지 않는 도전성 배리어층(110) 및 도전성 라이너층(120)의 일부분을 제거하도록 수행된다. 그리고 나서, 유전체 배리어층(100)이 형성된다. 유전층(90)은 이후 유전체 배리어층(100)에 의해 둘러싸이도록 형성된다. 상호 연결층(80) 및 상호 연결층(400) (및 그 사이의 비어층)을 형성하기 위해 사용된 방법이 상호 연결층(400) 상에, 예를 들어, 금속-3이나 금속-4 층인 부가적인 상호 연결층 및 비어층을 형성하도록 적용될 수 있다.
여기에 개시된 실시예들은 종래의 듀얼 다마신 방법에 비해 이점을 제공한다. 그러나, 다른 실시예들은 다른 이점을 제공할 수 있고, 모든 실시예들에 대하여 특정한 이점이 요구되지 않음을 알 수 있다. 하나의 이점은 여기에 개시된 실시예가 상술한 바와 같은 비어 유일 구조의 형성에 의해, 그리고 비교적 부합하는 도전성 라이너층을 형성하기 위해 CVD나 ALD를 사용함으로써 더 넓은 트렌치가 형성될 수 있도록 한다는 것이다. 두꺼운 구리 씨드층이 더 이상 필요하지 않다. 그와 같이, 트렌치 돌출부 이슈가 실질적으로 완화되어, 갭(트렌치) 충전 성능이 개선된다. 다른 이점은 여기에 개시된 공정들은 기존의 반도체 제조 흐름과 호환된다. 그러므로, 본 발명의 실시예들을 구현하기에 비싸지 않을 것이다.
본 발명의 넓은 형태 중 하나는 반도체 장치를 제조하는 방법에 관한 것으로, 본 방법은 다수의 제1 개구부를 갖는 패터닝된 유전층을 형성하는 단계, 제1 개구부를 부분적으로 충전하는 도전성 라이너층을 패터닝된 유전층 상에 형성하는 단계, 제1 개구부 밖의 도전성 라이너층의 일부분 상에 패터닝된 트렌치 마스크층을 형성하여 다수의 제2 개구부를 형성하는 단계로서, 상기 다수의 제2 개구부 중 적어도 일부는 제1 개구부 상에 증착되는, 제2 개구부 형성 단계, 다수의 비어를 형성하기 위해 제1 개구부에 도전성 물질을 증착하고 다수의 금속 라인을 형성하기 위해 제2 개구부에 도전성 물질을 증착하는 단계, 트렌치 마스크층을 제거하는 단계를 포함한다.
일 실시예에 있어서, 본 방법은 트렌치 마스크층을 제거한 후에, 금속 라인에 의해 덮여지지 않는 도전성 라이너층의 일부분을 제거하는 단계, 패터닝된 유전층의 일부분 및 금속 라인의 측벽 상에 유전체 배리어층을 형성하여, 다수의 제3 개구부를 형성하는 단계, 제3 개구부를 낮은 K의 유전 물질로 충전하는 단계 및 낮은 K의 물질에 화학적 기계 연마(CMP) 공정을 수행하는 단계를 더 포함한다.
일 실시예에 있어서, 도전성 라이너층을 형성하는 단계는 원자층 증착 공정 및 화학 기상 증착 공정 중 하나를 포함한다.
일 실시예에 있어서, 증착 단계는 무전해 증착 공정으로 구리를 도전성 물질로서 증착하는 것을 포함한다.
일 실시예에 있어서, 본 방법은 패터닝된 유전층을 형성하는 단계 이전에, 다수의 부가적인 금속 라인을 함유하는 상호 연결층을 기판 상에 형성하는 단계 및 상호 연결층 상에 에칭 정지층을 형성하는 단계를 더 포함하고, 패터닝된 유전층을 형성하는 단계는 에칭 정지층 상에 패터닝된 유전층을 형성하는 것을 포함하며, 패터닝된 유전층은 낮은 K의 유전 물질을 함유한다.
일 실시예에 있어서, 본 방법은 도전성 라이너층을 형성하는 단계 이전에, 패터닝된 유전층 상에 도전성 배리어층을 형성하는 단계를 더 포함하고, 도전성 라이너층은 도전성 배리어층 상에 형성된다.
일 실시예에 있어서, 도전성 라이너층은 구리가 아닌 금속 물질을 포함하고, 도전성 배리어층은 탄탈, 탄탈 질화물, 티탄, 티탄 질화물 및 망간 산화물로 구성되는 그룹으로부터 선택된 물질을 포함한다.
일 실시예에 있어서, 도전성 배리어층 및 도전성 라이너층은 각각 약 50Å보다 얇다.
본 발명의 넓은 형태 중 다른 하나는 반도체 장치를 제조하는 방법에 관한 것으로, 본 방법은 다수의 제1 금속 라인 성분을 포함하는 상호 연결층을 기판 상에 형성하는 단계, 상호 연결층 상에 에칭 정지층을 형성하는 단계, 다수의 제1 개구부를 포함하는 제1 낮은 K의 유전층을 상호 연결층 상에 형성하는 단계, 제1 낮은 K의 유전층 상에 도전성 배리어층을 형성하는 단계, 도전성 배리어층 상에 도전성 라이너층을 형성하는 단계, 다수의 제2 개구부를 포함하는 트렌치 마스크층을 도전성 라이너층 및 제1 개구부 상에 형성하는 단계, 제1 개구부에 다수의 비어를 형성하고, 제2 개구부에 다수의 제2 금속 라인 성분을 형성하는 단계, 트렌치 마스크층을 제거하는 단계, 제거된 트렌치 마스크층 대신 다수의 제3 개구부를 포함하는 유전체 배리어층을 형성하는 단계 및 제3 개구부를 제2 낮은 K의 유전층으로 충전하는 단계를 포함하고, 도전성 배리어층 및 도전성 라이너층은 제1 개구부를 부분적으로 충전하며, 도전성 라이너층을 형성하는 단계는 화학 기상 증착 공정 및 원자층 증착 공정 중 하나를 사용하여 수행되고, 제2 개구부의 적어도 일부분이 그 아래의 제1 개구부와 정렬된다.
일 실시예에 있어서, 트렌치 마스크층을 형성하는 단계는 제2 개구부의 적어도 일부가 그 아래 배치된 각각의 제1 개구부보다 더 넓어지도록 하는 방식으로 수행된다.
일 실시예에 있어서, 다수의 비어 및 다수의 제2 금속 라인 성분을 형성하는 단계는 구리 물질을 무전해 도금 공정으로 증착함으로써 수행된다.
일 실시예에 있어서, 도전성 라이너층은 구리가 없는 금속 물질을 포함하고, 도전성 배리어층은 탄탈, 탄탈 질화물, 티탄, 티탄 질화물 및 망간 산화물로 구성되는 그룹으로부터 선택된 물질을 포함한다.
일 실시예에 있어서, 도전성 배리어층 및 도전성 라이너층은 각각 약 50Å보다 두껍지 않다.
본 발명의 넓은 형태 중 또 다른 하나는 반도체 장치에 관한 것이다. 본 반도체 장치는 다수의 에칭 정지 세그먼트와 서로 맞물린 다수의 도전성 배리어 세그먼트를 포함하는 층, 에칭 정지 세그먼트 상에 배치된 다수의 제1 유전체 세그먼트, 도전성 배리어 세그먼트 상에 배치된 다수의 도전성 라이너 세그먼트, 제1 유전체 세그먼트 상에 각각 배치된 다수의 유전체 배리어 세그먼트, 개구부를 각각 충전하는 다수의 제2 유전체 세그먼트, 도전성 라이너 세그먼트 상에 각각 배치된 다수의 비어 및 다수의 금속 라인 성분을 포함하고, 도전성 라이너 세그먼트의 일부분은 제1 유전체 세그먼트의 측벽 상에 배치되며, 유전체 배리어 세그먼트는 다수의 개구부를 포함하고, 금속 라인 성분의 제1 부분은 각각의 하나의 비어 상에 각각 배치되며, 금속 라인 성분의 제2 부분은 각각의 하나의 제1 유전체 세그먼트 상에 배치된다.
일 실시예에 있어서, 금속 라인 성분은 제2 유전체 세그먼트와 서로 맞물린다.
일 실시예에 있어서, 도전성 라이너 세그먼트는 각각 구리가 없는 금속 물질을 포함하고, 도전성 배리어 세그먼트는 각각 탄탈, 탄탈 질화물, 티탄, 티탄 질화물 및 망간 산화물로 구성되는 그룹으로부터 선택된 물질을 포함한다.
일 실시예에 있어서, 각각의 도전성 배리어 세그먼트 및 각각의 도전성 라이너 세그먼트는 약 50Å보다 두껍지 않다.
일 실시예에 있어서, 본 반도체 장치는 기판, 기판 상에 배치된 층간 유전체(ILD: interlayer dielectric)층 및 ILD 상에 배치된 상호 연결층을 더 포함하고, 상호 연결층은 다수의 부가적인 금속 라인 성분을 포함하며, 도전성 배리어 세그먼트를 포함하는 층은 상호 연결층 상에 배치된다.
일 실시예에 있어서, 상호 연결층은, ILD층 상에 배치된 다수의 부가적인 도전성 배리어 세그먼트, 도전성 배리어 세그먼트 상에 각각 배치된 다수의 부가적인 도전성 라이너 세그먼트, ILD층 상에 배치된 다수의 부가적인 유전체 배리어 세그먼트 및 부가적인 개구부를 각각 충전하는 다수의 제3 유전체 세그먼트를 더 포함하고, 부가적인 유전체 배리어 세그먼트는 부가적인 개구부를 다수 포함하며, 부가적인 금속 라인 성분은 부가적인 도전성 라이너 세그먼트 상에 각각 배치되고, 부가적인 금속 라인 성분은 제3 유전체 세그먼트와 서로 맞물린다.
일 실시예에 있어서, 제1, 제2 및 제3 유전체 세그먼트는 모두 낮은 K의 유전체 물질을 포함하고, 유전체 배리어 세그먼트는 모두 실리콘, 산소, 탄소, 질화물 및 붕소로 구성되는 그룹으로부터 선택된 다수의 성분으로 이루어진 화합물인 물질을 포함한다.
앞서 설명한 것들은 여러 실시예들의 특징부의 개요를 말해 주고 있어, 그 기술분야에서 숙련된 자는 본 발명의 양태들을 잘 이해할 수 있다. 그 기술분야에서 숙련된 자는 여기에 소개된 실시예들의 동일한 목적을 수행하고 또는 수행하거나 동일한 이점을 달성하기 위해 다른 공정 및 구조를 디자인하거나 수정하기 위한 기초로서 본 발명을 쉽게 사용할 수 있음을 알아야 한다. 그 기술분야에서 숙련된 자는 또한 이와 동등한 구성들이 본 발명의 정신 및 범위로부터 벗어나지 않고, 본 발명의 정신 및 범위로부터 벗어남이 없이 다양한 변경, 대체 및 개조할 수 있음을 알아야 한다.
50 : 반도체 장치
60 : 기판
70 : 층간 유전체(ILD) 층
80, 400 : 상호 연결층
90, 150 : 유전층
100, 350 : 유전체 배리어층
110, 240 : 도전성 배리어층
120, 260 : 도전성 라이너층
130 : 도전층
135 : 라인 피치
140 : 에칭 정지층
210 내지 216, 210A 내지 216A, 370 내지 377 : 개구부
290 : 트렌치 마스크층
310 내지 316 : 비어
320 내지 326 : 금속 라인

Claims (10)

  1. 반도체 장치를 제조하는 방법에 있어서,
    다수의 제1 개구부를 갖는 패터닝된 유전층을 형성하는 단계,
    상기 제1 개구부를 부분적으로 충전하는 도전성 라이너층(liner layer)을 상기 패터닝된 유전층 상에 형성하는 단계,
    상기 제1 개구부 밖의 상기 도전성 라이너층의 일부분 상에 패터닝된 트렌치 마스크층을 형성하여, 제2 개구부의 적어도 일 부분이 상기 제1 개구부 상에 배치되는 다수의 제2 개구부를 형성하는 단계,
    다수의 비어(via)를 형성하기 위해 상기 제1 개구부에 도전성 물질을 증착하고, 다수의 금속 라인을 형성하기 위해 상기 제2 개구부에 상기 도전성 물질을 증착하는 단계 및
    상기 트렌치 마스크층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 트렌치 마스크층을 제거한 후에, 상기 금속 라인에 의해 덮여지지 않는 상기 도전성 라이너층의 일부분을 제거하는 단계,
    상기 패터닝된 유전층의 일부분 및 상기 금속 라인의 측벽 상에 유전체 배리어층을 형성하여, 다수의 제3 개구부를 형성하는 단계,
    상기 제3 개구부를 낮은 K의 유전 물질로 충전하는 단계 및
    상기 낮은 K의 물질에 화학적 기계 연마(CMP: chemical-mechanical-polishing) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 도전성 라이너층을 형성하는 단계는 원자층 증착 공정 및 화학 기상 증착 공정 중 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 증착 단계는 무전해(electro-less) 증착 공정이나 전기 도금 공정으로 구리를 상기 도전성 물질로서 증착하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 장치를 제조하는 방법에 있어서,
    다수의 제1 금속 라인 성분을 포함하는 상호 연결층을 기판 상에 형성하는 단계,
    상기 상호 연결층 상에 에칭 정지층을 형성하는 단계,
    다수의 제1 개구부를 포함하는 제1 낮은 K의 유전층을 상기 상호 연결층 상에 형성하는 단계,
    상기 제1 낮은 K의 유전층 상에 도전성 배리어층을 형성하는 단계,
    상기 도전성 배리어층 상에 도전성 라이너층을 형성하는 단계,
    다수의 제2 개구부를 포함하는 트렌치 마스크층을 상기 도전성 라이너층 및 상기 제1 개구부 상에 형성하는 단계,
    상기 제1 개구부에 다수의 비어를 형성하고, 상기 제2 개구부에 다수의 제2 금속 라인 성분을 형성하는 단계,
    상기 트렌치 마스크층을 제거하는 단계,
    상기 제거된 트렌치 마스크층 대신 다수의 제3 개구부를 포함하는 유전체 배리어층을 형성하는 단계 및
    상기 제3 개구부를 제2 낮은 K의 유전층으로 충전하는 단계를 포함하고,
    상기 도전성 배리어층 및 상기 도전성 라이너층은 상기 제1 개구부를 부분적으로 충전하며,
    상기 도전성 라이너층을 형성하는 단계는 화학 기상 증착 공정 및 원자층 증착 공정 중 하나를 사용하여 수행되고,
    상기 제2 개구부의 적어도 일부분이 그 아래의 상기 제1 개구부와 정렬되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 트렌치 마스크층을 형성하는 단계는 상기 제2 개구부의 적어도 일부가 그 아래 배치된 상기 각각의 제1 개구부보다 더 넓어지도록 하는 방식으로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 다수의 비어 및 상기 다수의 제2 금속 라인 성분을 형성하는 단계는 구리 물질을 무전해 도금 공정으로 증착함으로써 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 장치에 있어서,
    다수의 에칭 정지 세그먼트와 서로 맞물린 다수의 도전성 배리어 세그먼트를 포함하는 층,
    상기 에칭 정지 세그먼트 상에 배치된 다수의 제1 유전체 세그먼트,
    상기 도전성 배리어 세그먼트 상에 배치된 다수의 도전성 라이너 세그먼트,
    상기 제1 유전체 세그먼트 상에 각각 배치된 다수의 유전체 배리어 세그먼트,
    개구부를 각각 충전하는 다수의 제2 유전체 세그먼트,
    상기 도전성 라이너 세그먼트 상에 각각 배치된 다수의 비어 및
    다수의 금속 라인 성분을 포함하고,
    상기 도전성 라이너 세그먼트의 일부분은 상기 제1 유전체 세그먼트의 측벽 상에 배치되며,
    상기 유전체 배리어 세그먼트는 다수의 개구부를 포함하고,
    상기 금속 라인 성분의 제1 부분은 각각의 하나의 비어 상에 각각 배치되며,
    상기 금속 라인 성분의 제2 부분은 각각의 하나의 제1 유전체 세그먼트 상에 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    기판,
    상기 기판 상에 배치된 층간 유전체(ILD: interlayer dielectric)층 및
    상기 ILD 상에 배치된 상호 연결층을 더 포함하고,
    상기 상호 연결층은 다수의 부가적인 금속 라인 성분을 포함하며,
    상기 도전성 배리어 세그먼트를 포함하는 상기 층은 상기 상호 연결층 상에 배치되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 상호 연결층은,
    상기 ILD층 상에 배치된 다수의 부가적인 도전성 배리어 세그먼트,
    상기 도전성 배리어 세그먼트 상에 각각 배치된 다수의 부가적인 도전성 라이너 세그먼트,
    상기 ILD층 상에 배치된 다수의 부가적인 유전체 배리어 세그먼트 및
    부가적인 개구부를 각각 충전하는 다수의 제3 유전체 세그먼트를 더 포함하고,
    상기 부가적인 유전체 배리어 세그먼트는 상기 부가적인 개구부를 다수 포함하며,
    상기 부가적인 금속 라인 성분은 상기 부가적인 도전성 라이너 세그먼트 상에 각각 배치되고,
    상기 부가적인 금속 라인 성분은 상기 제3 유전체 세그먼트와 서로 맞물리는 것을 특징으로 하는 반도체 장치.
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