KR20120137255A - 스트레스 감소 배선을 갖는 3ｄ 집적 마이크로전자 어셈블리 및 그 제조 방법 - Google Patents

스트레스 감소 배선을 갖는 3ｄ 집적 마이크로전자 어셈블리 및 그 제조 방법 Download PDF

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Abstract

마이크로전자 어셈블리와 그 제조 방법에 관한 것으로서, 제1 마이크로전자 요소(대향하는 제1 표면과 제2 표면을 갖는 기판, 반도체 디바이스, 및 상기 반도체 디바이스에 전기적으로 결합되는, 상기 제1 표면에 있는 전도 패드들을 포함함) 및 제2 마이크로전자 요소(대향하는 제1 표면과 제2 표면을 갖는 핸들러, 제2 반도체 디바이스, 및 상기 제2 반도체 디바이스에 전기적으로 연결되는, 상기 핸들러 제1 표면에 있는 전도 패드들을 포함함)을 포함한다. 상기 제1 마이크로전자 요소와 상기 제2 마이크로전자 요소는 상기 제2 표면들이 서로 마주보도록 집적된다. 상기 제1 마이크로전자 요소는 각각이 자신의 전도 패드들 중 하나로부터 상기 기판을 관통하여 상기 제2 표면으로 확장하는, 상기 제1 마이크로전자 요소의 전도 요소들을 포함한다. 상기 제1 마이크로전자 요소의 상기 전도 요소들은 상기 제2 마이크로전자 요소의 상기 전도 요소에 전기적으로 연결된다.

Description

스트레스 감소 배선을 갖는 3Ｄ 집적 마이크로전자 어셈블리 및 그 제조 방법{3D INTEGRATED MICROELECTRONIC ASSEMBLY WITH STRESS REDUCING INTERCONNECTS AND METHOD OF MAKING SAME}
본 발명은 반도체 패키징에 관한 것으로, 특히 다른 반도체 디바이스 패키지를 포함하는 패키지 구조상에 탑재되는 반도체 디바이스 패키지가 있는 3D 집적 패키지에 관한 것이다.
반도체 디바이스에 대한 추세는 소형 패키지들(오프 칩 신호 연결성(off chip signaling connectivity)을 제공하면서 그 칩을 보호함)로 패키지되는, 소형 집적 회로(IC) 디바이스(칩으로도 일컬어짐)이다. 관련 칩 디바이스(이미지 센서 및 그것의 프로세서 등)를 이용하여, 크기 감소를 달성하기 위한 한 가지 방식은 동일한 IC 칩의 부분으로서 양 디바이스를 형성하는 것(즉 단일 집적 회로 디바이스에 두 디바이스를 집적함)이다. 그러나 이 방식은 작동, 비용, 및 수득율(yield)에 부정적인 영향을 줄 수 있는 많은 복잡한 제조 문제를 유발한다. 관련 칩 디바이스를 결합하는 다른 기술은 단일 패키지 내에 별개의 칩을 적층시키거나, 다른 칩 패키지에 하나의 칩 패키지를 적층시킴으로써, 공간을 절약하는 3D IC 패키징이다.
3D 패키징은 증가된 밀도와 작은 형상 계수(form factor), 더 나은 전기적 성능(짧은 배선(interconnect) 길이가 디바이스 속도를 향상시키고, 소비 전력을 낮출 수 있기 때문에), 더 나은 이기종 집적(heterogeneous integration, 즉 이미지 센서와 그것의 프로세서와 같은 다른 기능성 레이어들을 집적함), 및 낮은 비용을 달성할 수 있다.
그러나 마이크로전자 패키징을 위한 3D 집적은 예컨대, 3D 처리 기반 시설과 지속 가능한 공급 체인에 높은 비용이 소요된다고 하는 어려움도 직면해 있다. 비아-퍼스트(Via-First), 비아-라스트(Via-Last), 및 비아-중간 공정(Via-middle processes)을 포함하는, TSV's(through-silicon via's)를 형성하기 위해 현존하는 3D IC 패키징 기술은 본질적으로 복잡하고 비용이 많이 소요되는 반도체 리소그래피 공정(semiconductor lithographic processes)을 사용한다. 그 결과, 세계적으로 소수 회사들이 페이스(pace)를 유지하기 위해 매년 CMOS R&D에 수십억 달러를 지불할 수 있다. 또한, 작동하는 동안 초래되는 온도 또는 진동 스트레스(thermal or vibrational stresses)뿐만 아니라, 제조 및 탑재하는 동안 초래되는 스트레스들로 인해 IC 패키지들간의 배선이 끊어(fail)질 수 있다. 보완적으로, 비용-효율이 높은 TSV 솔루션은 이미지 센서상의 픽셀 어레이 영역이 최대화될 수 있도록, 분리되었지만 근접하게 결합되어 있는 이미지 프로세서의 사용을 가능하게 할 필요가 있고, 다중 칩들을 적층시켜 수직으로 상호연결함으로써 직접 메모리 액세스를 가능하게 할 필요가 있다.
본 발명은 IC 디바이스를 패키지/캡슐화(encapsulate)하기 위한 새로운 웨이퍼 레벨 3D 집적 패키지를 제공하는 마이크로전자 어셈블리로서, 예컨대 자신의 프로세서를 갖는 이미지 센서처럼 별개이지만, 다중 관련된(multi related) IC 디바이스의 3D 집적을 가능하게 한다.
본 마이크로전자 어셈블리는 제1 마이크로전자 요소와 제2 마이크로전자 요소를 포함한다. 상기 제1 마이크로전자 요소는 대향하는 제1 표면과 제2 표면을 갖는 기판, 반도체 디바이스, 및 상기 반도체 디바이스에 전기적으로 결합되는, 상기 제1 표면에 있는 전도 패드들을 포함한다. 상기 제2 마이크로전자 요소는 대향하는 제1 표면과 제2 표면을 갖는 핸들러, 제2 반도체 디바이스, 및 상기 제2 반도체 디바이스에 전기적으로 연결되는, 상기 핸들러 제1 표면에 있는 전도 패드들을 포함한다. 상기 제1 마이크로전자 요소와 상기 제2 마이크로전자 요소는 상기 제2 표면들이 서로 마주보도록 서로 집적된다. 상기 제1 마이크로전자 요소는 각각이 상기 전도 패드들 중 하나로부터 상기 기판을 관통하여 상기 제2 표면으로 확장하는, 상기 제1 마이크로전자 요소의 전도 요소들을 포함한다. 상기 제2 마이크로전자 요소는 각각이 상기 핸들러의 상기 제1 표면과 상기 제2 표면 사이를 확장하는 전도 요소들을 포함한다. 상기 제1 마이크로전자 요소의 전도 요소들 각각은 상기 제2 마이크로전자 요소의 전도 요소들 중 적어도 하나에 전기적으로 연결된다.
상기 마이크로전자 어셈블리를 형성하는 방법은 제1 마이크로전자 요소와 제2 마이크로전자 요소를 제공하는 단계를 포함한다. 상기 제1 마이크로전자 요소는 대향하는 제1 표면과 제2 표면을 갖는 기판, 반도체 디바이스, 및 상기 반도체 디바이스에 전기적으로 결합되는, 상기 제1 표면에 있는 전도 패드들을 포함한다. 상기 제2 마이크로전자 요소는 대향하는 제1 표면과 제2 표면을 갖는 핸들러, 제2 반도체 디바이스, 및 상기 제2 반도체 디바이스에 전기적으로 연결되는, 상기 핸들러 제1 표면에 있는 전도 패드들을 포함한다. 본 방법은 상기 제1 마이크로전자 요소는 각각이 상기 전도 패드들 중 하나로부터 확장되고, 상기 제2 표면으로 상기 기판을 관통하는 상기 제1 마이크로전자 요소의 전도 요소들을 형성하고, 각각이 상기 핸들러의 상기 제1 표면과 상기 제2 표면 사이를 확장하는 전도 요소들을 형성하고, 상기 제1 마이크로전자 요소의 전도 요소들 각각이 상기 제2 마이크로전자 요소의 전도 요소들 중 적어도 하나에 전기적으로 연결되도록 하고, 상기 제2 표면들이 서로 마주보도록 상기 제1 마이크로전자 요소와 상기 제2 마이크로전자 요소를 서로 집적하는 단계를 더 포함한다.
본 발명의 다른 목적과 특징들은 발명의 상세한 설명, 청구항들, 및 첨부 도면의 검토에 의해 명백해 질 것이다.
본 발명은 다른 반도체 디바이스 패키지를 포함하는 패키지 구조상에 탑재되는 반도체 디바이스 패키지가 있는 3D 집적 패키지를 제공할 수 있다.
도 1 내지 10은 반도체 패키징 구조의 횡단면도로서, 제1 패키징 구조의 형성에서 패기지 구조의 프로세싱에 대한 순차적 단계를 나타낸다.
도 11 내지 17은 반도체 패키징 구조의 횡단면도로서, 제2 패키징 구조의 형성에서 패키징 구조의 프로세싱에 대한 순차적 단계를 나타낸다.
도 18은 제1 패키징 구조에 탑재된 제2 패키징 구조의 횡단면도이다.
본 발명은 IC 디바이스를 패키지/캡슐화하기 위해 이상적인 웨이퍼 레벨 3D IC 칩적 패키지 솔루션으로서, 이미지 센서들과 그것들의 프로세서와 같은 다중 관련된 IC 다비이스의 3D 집적을 가능하게 한다. 3D 집적 패키지의 형성이 아래에 설명되는데, 먼저 제1 IC 디바이스를 위한 제1 패키지의 형성 관점에서 설명되고, 이어 제2 IC 패키지를 위한 제2 패키지의 형성 관점에서 설명되며, 다음으로 두 개의 IC 디바이스를 집적하는 마이크로전자 어셈블리를 형성하기 위한 두 패키지의 집적 관점에서 설명된다.
도 1 내지 10은 제1 패키지(1)의 형성을 예시한다. 제1 패키지 형성 공정은 도 1에 도시된 바와 같이, 결정 핸들러(10)로 시작한다. 비-제한 예시는 약 600μm의 두께를 갖는 결정질의 핸들러를 포함할 수 있다. 도 2에 도시된 바와 같이, 캐비티(12)가 핸들러 내에 형성된다. 캐비티(12)는 레이저, 플라즈마 에칭 공정, 샌드브래스팅(sandblasting) 공정, 기계적 밀링 공정, 또는 기타 유사한 방법의 사용으로 형성된다. 바람직하게, 캐비티(12)는 포토-리소그래피 플라즈마 에칭(photo-lithography plasma etching)에 의해 형성되는데, 이 포토-리소그래피 플라즈마는 핸들러(10) 상의 포토 레지스트 레이어를 형성하는 단계, 핸들러(10)의 선택 부분을 노출시키기 위해 그 포토 레지스트 레이어를 패턴화하는 단계, 및 캐비티(12)를 형성하기 위해 핸들러(10)의 노출된 부분을 제거하는 플라즈마 에칭 공정(예컨대, SF6 플라즈마를 사용함)을 수행하는 단계를 포함한다. 바람직하게, 캐비티(12)는 결정 기판 두께의 3/4 이상으로 확장되지 않거나, 캐비티의 바닥에서 적어도 약 50μm 최소 두께를 남겨둔다. 플라즈마 에팅은 이방성(anisotropic), 테이퍼드(tapered), 등방성(isotropic), 또는 그것들의 조합이 될 수 있다.
관통 구멍들(비아, 14)은 도 3에 도시된 바와 같이, 캐비티(12)에 인접하지만 연결되지는 않은 핸들러(10)의 두께를 관통하여 형성된다. 구멍들(14)은 플라즈마 에칭 공정, 샌드브래스팅 공정, 기계적 밀링 공정, 또는 이와 유사한 방법으로 형성될 수 있다. 바람직하게, 관통 구멍들(14)은 캐비티(12)의 형성과 유사한 방식으로(그 구멍들(14)이 결정 핸들러(10)의 두께를 완전히 관통하여 확장되는 것을 예외함) 플라즈마 에칭에 의해 형성된다. 플라즈마 실리콘 에칭(예컨대, 이방성, 테이퍼드, 등방성, 또는 그것들의 조합)은 비아 프로파일(via profile)의 다양한 모양을 허용한다. 바람직하게, 구멍들(14)의 프로파일은 캐비티(12)가 형성된, 관통하는 표면에서 더 큰 크기로 테이퍼드되어 있다. 바람직하게, 구멍들(14)의 프로파일은 테이퍼되어, 캐비티(12)가 관통 형성되는 표면에서 치수가 더 크다. 바람직하게 최소 구멍 직경은 약 25μm이고, 벽들의 각도는 구멍들(14)이 관통 형성된 결정 핸들러의 표면에 직각인 방향에 대해서 5°내지 35°이어서, 구멍(14)은 결정 핸들러(10)의 일 표면에서, 다른 표면보다 작은 단면 크기를 갖는다.
이어, 관통 구멍들(14)은 스핀 코팅 공정, 스프레이 공정, 디스펜스(dispense) 공정, 전기화학 증착 공정, 적층 공정, 또는 기타 유사한 방법을 사용하여, 도 4에 도시된 바와 같이, 컴플라이언트 유전 물질(16)로 채워진다. 컴플라이언트 유전체는 모든 세 가지 직교 방향으로 컴플라이언스(compliance)를 나타내는 상대적으로 부드러운 물질(예컨대, 납땜 마스크(solder mask)이며, 실리콘(~ 2.6ppm/℃)과 구리(~ 17ppm/℃) 배선 간의 열팽창(CTE) 계수의 부정합을 완화할 수 있다. 컴플라이언트 유전 물질(16)은 바람직하게 폴리머(예컨대, BCB(Benzocyclobutene), 납땜 마스크, 납땜 레지스트, 또는 BT 에폭시 수지)이다.
이어, 관통 구멍들(18)이 유전 물질(16)을 통과하여 형성된다. 구멍(18)들은 보다 큰 크기의 구멍(18)을 위해 CO2 레이저(예컨대, 약 70μm의 스폿 크기)를 사용하여 형성되거나, 보다 작은 크기의 구멍들(18, 예컨대 직경이 50μm보다 작음)을 위해 UV 레이저(예컨대, 355nm의 파장에서 약 20μm의 스폿 크기)를 사용하여 형성될 수 있다. 140ns보다 작은 펄스 길이에서 10 내지 50kHz 사이의 레이저 펄스 주파수들이 사용될 수 있다. 이어, 관통 구멍(18)의 측벽(side wall)들이 금속화(즉, 금속화 레이어(20)로 코팅됨)된다. 금속화 공정은 바람직하게 관통 구멍들(18)의 내부 벽에 묻어 있는(smeared) 모든 수지(에폭시, 폴리이미드, 안산염 에스테르 수지(cyanate ester resins) 등과 같은 유전 물질을 통해 드릴링(drilling)함으로써 야기됨)를 제거하기 위한 디스미어(desmear) 공정으로 시작한다. 이 공정은 수지 스미어(resin smear)를 부드럽게 하기 위해, 감마-부티로락톤(gamma-butyrolactone)과 물의 혼합물에 상기 수진 스미어를 접촉시킨 다음, 부드러워진 수지를 제거하기 위해 알카라인 과망간산염 용액(alkaline permanganate solution)으로 처리하고, 그 과망간산염 잔류물을 중화시켜서 제거하기 위해 수성 산성 중화제(aqueous acidic neutralizer)로 처리하는 단계를 포함한다. 디스미어 처리 후에, 무전해 구리 도금(electroless copper plating)되어 초기 전도 금속화 레이어(20)가 형성되고, 구멍들(18)의 양단에서 짧은 거리(예컨대, 25㎛정도)만큼 유전체(16)를 따라 확장(결정 핸들러(10)와 전기적으로 접촉할 정도로 길지는 않음)하도록 포토-리소그래피 에칭 백(photo-lithography etch back)이 행해진다. 도금 인터페이스에서, 표면 거칠기(surface roughness)로부터의 앵커 효과(anchor effect)에 의한 접착(adhesion)이 얻어진다. 결과 구조물이 도 5에 도시되어 있다.
이어, 캐비티(12)에 대한 개구(opening)를 포함하지 않는 핸들러의 표면상에 유전 레이어(22)가 형성된다. 바람직하게, 이 과정은 스핀 코팅 공정 또는 스프레이 공정의 사용에 의해 핸들러 표면상에 감광성 유전체(photo-imagable dielectric)를 도포함으로써 완료된다. 이어서, 포토-리소그래피 공정(즉, UV 노출, 선택적 물질 제거)을 사용하여, 관통 구멍들(18) 위의 유전 레이어(22)의 부분을 선택적으로 제거(따라서 이를 노출시킴)하고 또한 금속화 레이어(20)의 수평 부분을 선택적으로 제거한다. 이어서, 금속 레이어가 유전 레이어(22) 위에 스퍼터(sputter)된다. 포토-리소그래피 공정(즉, 레지스트 레이어 퇴적, 마스크를 통한 UV 노출, 금속 레이어의 선택된 부분들을 노출시키기 위해 레지스트의 선택된 부분들의 제거, 및 포토 레지스트 제거)을 사용하여 금속 레이어의 부분들을 선택적으로 제거함으로써, 관통 구멍들(18) 위에 마련되고 또한 금속화 레이어(20)와 전기적으로 접촉된 금속 패드들(24)을 남긴다. 결과 구조물이 도 6에 도시되어 있다. 도시되지 않았지만, 그 금속 패드들(24)의 중앙에는 작은 구멍이 있을 수 있고, 이 구멍을 통해 관통 구멍(28)과 정렬된다.
도 7에 도시된 바와 같이, IC 칩(26)이 캐비티(12)내에 삽입된다. IC 칩(26)은 집적 회로(27, 즉 반도체 디바이스)를 포함한다. IC 칩(26)은 유전 절연 레이어(28)에 의해 핸들러(10)로부터 절연된다. IC 칩(26)의 삽입 및 절연 레이어(28)의 형성은 여러 가지 방법으로 수행될 수 있다. 한 가지 방식은 베어 IC 칩(26)의 삽입 전에 캐비티(12)의 벽상에 절연 레이어(28)를 형성(예컨대, 스프레이 코팅 에폭시, 전자-화학 증착 등에 의해)하는 것이다. 두 번째 방식은 IC 칩이 캐비티(12)에 삽입되기 전에 IC 칩(26)의 후면상에 절연 레이어(28)를 형성하는 것이다. 세 번째 방식은 칩 삽입 전에 캐비티 벽상 및 IC 칩 후면상 양쪽에 절연 레이어들을 형성하는 것으로, 2개의 절연 레이어는 절연 레이어(28)를 형성하기 위해, 칩이 삽입되면 함께 본딩(bond)된다. IC 칩(26)은 당해 저면(bottom surface)상에 노출된 본딩 패드들(30)을 포함한다.
이어, 캡슐화된 절연 레이어(32, encapsulation insulation layer)가 캐비티(12) 내부에 IC 칩(26)을 캡슐화하는 구조상에 형성된다. 바람직하게, 레이어(32)는 감광성 유전체(예컨대, 납땜 마스크)를 사용하여 형성된다. 레이어가 용매(solvent)를 부분적으로 제거하기 위해 사전 경화(pre-cure)되어, 그 표면이 끈적거리지(tacky) 않는다. 포토-리소그래피 단계가 수행된 후(즉, 마스크를 통해 UV 노출), IC 칩 본딩 패드들(30)과 관통 구멍들(18) 밖으로 확장된 금속화 레이어(20)를 노출시키기 위해, 절연 레이어(32)의 선택 부분들이 제거된다. 이어, 레이어(32)의 표면 강도를 증가시기 위해 후 경화(post cure)가 수행될 수 있다. 이어, 금속 레이어가 절연 레이어(32) 위에 증착(예컨대, 금속 스퍼터링후에 감광성 레지스트 레이어가 증착됨으로써)된다. 다음으로, 포토-리소그래피 단계가 수행되고(즉, 마스크를 통한 UV 노출과 선택적 레지스트 레이어 제거), 이어서 포토 레지스트 제거에 의해 노출된 부분들에 대한 선택적 금속 에칭을 행하여, IC 칩 본딩 패드(30)와 전기적으로 접촉된 금속 팬-아웃 및 팬-인 본딩 패드(34)를 남기고, 관통 구멍들(18)의 밖으로 확장되는 금속화 레이어(20)와 전기적으로 접촉된 배선 본딩 패드(36)를 남긴다. 여기에서, 본딩 패드들(34, 36)에 대해 금속 도금도 행해질 수 있다. 결과 구조물이 도 8에 도시되어 있다(포토 레지스트 제거 이후).
이어, 캡슐화된 절연 레이어(38)가 절연 레이어(32)와 본딩 패드(34, 36) 위에 형성되고, 본딩 패드들(34, 36)을 노출시키기 위해 선택적 에칭 백이 행해진다. 선택적 에칭 백은 본딩 패드(34, 36) 위에 레이어(38)의 이러한 부분들을 선택적으로 제거하기 위해 포토-리소그래피 공정에 의해 수행될 수 있다. 이어, BGA(Ball Grid Array) 배선들(40)이 납땜 합금(solder alloy)의 스크린 인쇄 공정을 사용하거나, 볼 배치 공정(ball placement process), 또는 도금 공정에 의해 본딩 패드들(34, 36)상에 형성된다. BGA 배선들은 일반적으로 본딩 패드들 위에 금속 볼들을 납땜하거나 부분적으로 녹여서 형성되어, 대응 전도체와 물리적 및 전기적으로 접촉시키기 위한 둥근 전도체(rounded conductor)들이다. 결과 구조물이 도 9에 도시되어 있다.
이어, 금속 레이어가 절연 레이어(22)상에 증착(예컨대, 금속 스퍼터링이 행해진 후, 감광성 레지스트 레이어의 증착이 행해짐으로써)된다. 이어, 포토 리소그래피 단계가 수행되고(즉, 마스크를 통한 UV 노출 및 선택적 레지스트 레이어 제거), 포토 레지스트 제거에 의해 노출된 부분들을 선택적으로 금속 에칭시켜, 금속 패드들(24)에 전기적으로 접촉된 금속 팬-아웃 및 팬-인 본딩 패드들(52)을 남긴다. 이 과정에서 본딩 패드들(52)의 금속 도금도 행해질 수 있다. 이어, 절연 레이어(22)와 본딩 패드들(52) 위에 절연 레이어(54)가 형성되고, 본딩 패드들(52)의 선택 부분들을 노출시키기 위해 선택적 에칭 백이 행해진다. 이 선택적 에칭 백은 본딩 패드들(52)의 선택 부분들상에서 레이어(54)의 이러한 부분들을 선택적으로 제거하기 위해 포토-리소그래피 공정에 의해 수행될 수 있다. 이 결과 구조물이 도 10에 도시되어 있는 마이크로전자 디바이스이다(포토 레지스트 제거 후).
도 11 내지 17은 제2 패키지의 형성을 예시한다. 제2 패키지 형성 공정은 예를 들어, 폴러머 시트(polymer sheet, 60)와 같은 컴플라이언트 지지 구조물(compliant supportive structure)로 시작한다. 비-제한 예시는 약 100㎛의 두께를 갖는 폴리머 시트를 포함할 수 있다. 구멍(62)은 도 12에 도시된 바와 같이, 폴리머 시트 지지 구조(60)을 관통하여 형성된다. 구멍(62)은 레이저, 플라즈마 에칭 공정, 샌딩블라스트 공정, 기계적 밀링 공정, 또는 기타 유사한 방법들을 사용하여 형성될 수 있다. 바람직하게, 구멍(62)은 레이저로 형성된다. 투명 유리 웨이퍼와 같은 투명 보호 레이어(transparent protective layer, 64)는 도 13에 도시된 바와 같이, 컴플라이언트 폴리머 시트(60)에 부착되어 구멍(62)을 덮는다. 바람직하게, 보호 레이어(64)의 두께는 적어도 100㎛이다.
이어, 컴플라이언트 시트 및 보호 레이어(60/64)는 도 14에 도시된 바와 같이, 제2 IC 칩(6)에 부착된다. 도 14의 예시적 실시예에 있어서, IC 칩(66)은 이미지 센서로서, 기판(68), 픽셀 센서들(70)의 어레이, 픽셀 센서들(70)상의 컬러 필터와 마이크로렌즈 어레이(72), 및 각 픽셀 센서들로부터의 출력 전기적 신호들을 공급하기 위해 픽셀 센서들(70)에 전기적으로 연결된 본딩 패드들(74)을 포함한다. 실리폰 기판(68)의 박막화가 기판/커버(60, 64)의 부착 후에 선택적으로 수행될 수 있고, 바람직하게, 두께가 적어도 50㎛인 기판(68)이 남겨진다.
전기적 배선들이 핸들러(10)를 관통하여 형성되는 전기적 배선들에 대하여 상술된 것과 유사한 방식으로, 실리콘(68) 내에 형성된다. 특히, 구멍들(76)은 도 15에 도시된 바와 같이, 구멍들(76)이 본딩 패드들(74)에 도달하여 그 본딩 패드들(74)을 노출시킬 때까지 기판(68)의 바닥 표면 내에 형성된다. 구멍들(76)은 레이저, 플라즈마 에칭 공정, 샌딩블라스트 공정, 기계적 밀링 공정, 또는 기타 유사한 방법들을 사용하여 형성될 수 있다. 바람직하게, 구멍들(76)은 구멍 프로파일의 다양한 모양을 허용하는, 플라즈마 에칭(예컨대, 이방성, 테이퍼드, 등방성, 또는 이러한 조합들)으로 형성된다. 바람직하게, 구멍들(76)의 프로파일은 테이퍼드되어, 구멍들(76)이 관통 형성되는 표면에서 치수가, 본딩 패드들(74)에서의 치수보다 크다. 바람직하게, 본딩 패드들(74)의 최소 구멍 직경은 약 10㎛이고, 벽들의 각도는 구멍들(76)이 관통 형성된 실리콘(68)의 표면에 직각인 방향에 대해서 5°내지 35°이다.
컴플라이언트 유전 물질(78)로 된 레이어가 스핀 코딩 공정, 스프레이 공정, 디스펜스 공정, 전기화학 증착 공정, 적층 공정, 또는 기타 유사한 방법을 사용하여 형성되고, 도 16에 도시된 바와 같이, 기판(68)의 바닥 표면을 덮고 구멍(76)을 채운다. 컴플라이언트 유전 물질(78)은 바람직하게, 폴리머(예컨대, BCB(Benzocyclobutene), 납땜 마스크, 납땜 레지스트, BT 에폭시 수지, 또는 에폭시 아크릴산염)이다. 구멍들(80)들은 보다 큰 크기의 구멍(80)을 위해 CO2 레이저(예컨대, 약 70μm의 스폿 크기)를 사용하여 형성되거나, 보다 작은 크기의 구멍들(80, 예컨대 직경이 50μm보다 작음)을 위해 UV 레이저(예컨대, 355nm의 파장에서 약 20μm의 스폿 크기)를 사용하여 형성될 수 있다. 140ns보다 작은 펄스 길이에서 10 내지 50kHz 사이의 레이저 펄스 주파수들이 사용될 수 있다. 이어, 구멍들(80)의 측벽들이 금속화(즉, 금속화 레이어(82)로 코팅됨)되어, 본딩 패드들(74)과 전기적 접촉을 형성한다. 금속화 공정은 바람직하게 구멍들(80)의 내부 벽에 묻어 있는 모든 수지(에폭시, 폴리이미드, 안산염 에스테르 수지 등과 같은 유전 물질을 통해 드릴링함으로써 야기됨)를 제거하기 위한 디스미어 공정으로 시작한다. 이 공정은 수지 스미어를 부드럽게 하기 위해, 감마-부티로락톤과 물의 혼합물에 상기 수진 스미어를 접촉시킨 다음, 부드러워진 수지를 제거하기 위해 알카라인 과망간산염 용액으로 처리하고, 그 과망간산염 잔류물을 중화시켜서 제거하기 위해 수성 산성 중화제로 처리하는 단계를 포함한다. 디스미어 처리 후에, 무전해 구리 도금되어 초기 전도 금속화 레이어(82)가 형성되고, 그 후 포토-리소그래피 에칭 백이 수행되어 금속화 레이어는 유전체(78)를 따라 구멍들(80)로부터 외측으로 짧은거리 확장한다. 도금 인터페이스에서, 표면 거칠기로부터의 앵커 효과(anchor effect)에 의한 접착이 얻어진다. 결과 구조물이 도 16에 도시되어 있다.
이어, 금속 레이어가 절연 레이어(78) 위에 형성(예컨대, 금속 스퍼터링후에 감광성 레지스트 레이어가 증착됨으로써)된다. 다음으로, 포토-리소그래피 단계가 수행되고(즉, 마스크를 통한 UV 노출과 선택적 레지스트 레이어 제거), 이어서 포토 레지스트 제거에 의해 노출된 부분들에 대한 선택적 금속 에칭을 행하여, 구멍들(80)로부터 확장된 금속화 레이어(82)와 전기적으로 접촉된 금속 본딩 패드들(84)을 남긴다. 이어, 절연 레이어(86)가 절연 레이어(78)와 본딩 패드들(84)상에 형성된 다음, 본딩 패드들(84)을 노출하기 위해 선택적 에칭 백이 행해진다. 선택적 에칭 백은 본딩 패드들(84) 위에 있는 레이어(86)의 이러한 부분들을 선택적으로 제거하기 위해 포토-리소그래피 공정에 의해 수행될 수 있다. 이어, BGA 배선들(88)이 납땜 합금의 스크린 인쇄 공정을 사용하거나, 볼 배치 공정, 또는 도금 공정을 사용하여 본딩 패드들(84)상에 형성된다. BGA 배선들은 일반적으로 본딩 패드들 위에 금속 볼들을 납땜하거나 부분적으로 녹여서 형성되어, 대응 전도체들과 물리적 및 전기적으로 접촉시키기 위한 둥근 전도체들이다. 결과 구조물이 도 17이 도시된 마이크로전자 디바이스이다.
이어, 제2 패키지(2)가 도 18에 도시된 바와 같이, 제1 패키지(1)에 집적(즉, 기계적 부착 또는 탑재)되는데, 도 18에 의하면 제2 패키지(2)의 BGA 배선들(88)은 제1 패키지(1)의 본딩 패드들(52)에 접촉되어 그 본딩 패드들(52)과 전기적 연결을 만든다. 집적화는 종래 픽-앤-플레이스 또는 다이 부착 장비를 사용하여 수행될 수 있다. 바람직하게, 이 과정은 가열된 환경에서 수행되어, BGA 배선들(88)이 양 패키지(1,2) 모두에 본딩(및 패키지(1, 2)간의 안전한 전기적 연결)되게 한다. 그 결과 구조물은 서로 부착된 한 쌍의 마이크로전자 디바이스이며, 서로 마주보지 않는 표면 각각(외향 표면들)에 본딩 패드들이 있다. 마이크로전자 디바이스들 중 한 디바이스의 본딩 패드들은 다른 마이크로전자 디바이스의 외향 표면상에 있는 본드 패드들에 결합되어(제1 마이크로전자 디바이스를 관통하여 확장된 전도 요소들과, 제2 마이크로전자 디바이스를 관통하여 확장된 전도 요소들을 전기적으로 통함), 상기 다른 마이크로전자 디바이스의 외향 표면상에 있는 본딩 패드들은 양쪽 마이크로전자 디바이스로부터 신호들을 제공할 수 있다.
도면에 예시되고, 상술된 IC 패키징 기술과 그 제조 방법은 여러 장점들을 갖는다. 첫째, 실리콘 기반 IC 칩(26)은 핸들러(10)의 내부에 수용되며, 이는 IC 칩(26)을 기계적 및 환경적으로 보호한다. 둘째, 핸들러(10) 내부에 IC 칩(26)을 보호하기 위하여 컴플라이언트 유전 물질(28)을 이용하여 부정적 영향을 줄 수 있는 열 및 기계적 스트레스를 모두 감소시킨다. 셋째, IC 칩(26)을 패키징하기 위하여 팬-인 및 팬 아웃 패드들(패키징(10)에 삽입하기 전에 개별적으로 테스트 및 검증을 할 수 있음)을 갖는 핸들러 구조를 사용하여 신뢰성과 수득율을 향상시킨다. 넷째, 두 칩을 위한 전기적 연결은 효율적인 신호 커플링 및 연결을 위하여, 핸들러(10)의 공통 표면(common surface)상에 제공된다. 다섯째, 레이어(32)에 웨이퍼 레벨 유전체 적층을 이용하여 매우 넓은 주파수 범위에 걸쳐 매우 낮은 임피던스를 제공한다. 이 임피던스는 기존 스프레이 및 스핀 코팅된 절연체의 임피던스와 같은 크기이거나 그보다 작을 수 있다. 이러한 초박 절연체 적층은 또한 전원 및 그라운드 평면(power and ground planes) 상에서 노이즈를 둔화시키는 장점을 제공하고, 미래 고속 디지털 설계에서 수용할 수 있는 전기적 성능을 달성하는데 중요해질 것이다.
구멍들(18)을 통해 형성된 관통-폴리머-배선(through-polymer-interconnect)에도 여러 장점이 있다. 첫째, 이러한 배선들은 패키지(2)로부터의 전기적 신호를, 핸들러 구조(10)을 통해 그 핸들러 구조(10)의 동일면(IC 칩(26)용 전기적 접촉을 포함하는 면)에, 신뢰할 수 있게 리루트(reroute)하는 전도적 요소이다. 둘째, 관통 구멍들(14)의 벽들을 경사지게 형성함으로써, 90도 모서리들로부터 발생할 수 있는, 결정질상의 손상 유도 스트레스(damaging inducing stress)를 잠재적으로 감소시킨다. 셋째, 구멍들(14)의 경사진 측벽들은 유전 물질(16)과 함께 갭을 만들 수 있는 음각 영역(negative angle area)들이 존재하지 않음을 의미한다. 넷째, 먼저 절연 물질(16)을 형성한 다음, 그 위에 금속화 레이어(20)를 형성함으로써, 핸들러(10)의 결정 기판 구조 내에 금속이 확산하는 것이 방지된다. 다섯째, 도금 공정은 절연 물질(16)을 손상시킬 가능성이 낮기 때문에, 도금 공정을 사용하여 금속화 레이어(20)를 형성하는 것이 스퍼터 증착과 같은 다른 금속화 기술보다 우월하다. 여섯째, 구멍들(18)의 측벽들을 형성하기 위하여 컴플라이언트 절연 물질(16)을 사용하는 것이 더 신뢰할 만하다. 마지막으로, 폴리머를 관통하는 레이저 드릴링, 디스미어링, 금속 도금을 사용하여 관통-폴리머-배선들을 생성하는 것은 반도체 스퍼터링 및 금속 증착 도구들을 사용하는 것보다 저렴하다.
구멍들(80)을 통해 형성된 관통-폴리머-배선들은, 상술된 관통 구멍(18)을 통해 형성된 관통-폴리머-배선들(즉, 본딩 패드들(84)을 통해 본딩 패드들(52)과 전기적으로 연결시키기 위해, 기판(68)을 관통하여 본딩 패드들(74)로부터의 전기적 신호들을 라우팅하는 전도 요소들)과 같은 장점들을 제공한다. 추가적으로, 구멍들(18, 80)을 통해 형성된 관통-폴리머-배선들은, 컴플라이언트 물질(16, 78)을 사용하는 경우, 주변 구조물들을 손상시킬 수 있는 스트레스들을 흡수한다. 본딩 패드들(74)에서 끝나는 구멍들(80)내 배선들을 갖고, 본딩 패드들(80) 위에 컴플라이언트 기판들을 갖으며, 절연 레이어(86)를 위해 컴플라이언트 물질을 사용함으로써, 추가적인 스트레스들이 흡수된다.
상술된 패키징 구성은 이미지 센서인 IC 칩(66), 그 이미지 센서로부터의 신호들을 처리하는 프로세서인 IC 칩(26, 하지만 이것들에 제한되지 않음)에 이상적이며, 이들의 맥락으로 설명되어 있다. 이미지 센서는 픽셀 센서들의 어레이를 포함하는 집적 회로를 포함하는 CMOS(Complementary Metal-Oxide Semiconductor)이며, 각 픽셀은 포토검출기 및 바람직하게는 자신의 능동 증폭기를 포함한다. 각 픽셀 센서는 빛 에너지를 전압 신호로 변환한다. 칩상의 추가 회로가 그 전압을 디지털 데이터로 변환하기 위해 포함될 수 있다. 이미지 프로세싱 칩은 하드웨어 프로세서(들) 및 소프트웨어 알고리즘들의 조합을 포함한다. 이미지 프로세서는 각각의 픽셀 센서들로부터 휘도 및 색차 정보를 수집하여, 각 픽셀에 대한 보정 색상 및 밝기값을 계산/보간하기 위해 그 정보들을 사용한다. 이미지 프로세서는 주어진 픽셀의 색상과 밝기 데이터를 평가하고, 인접한 픽셀들의 데이터와 그 색상 및 밝기 데이터를 비교하여 불완전한 색상 샘플들로부터 전체 색상 이미지를 재구성하기 위해 디모자이킹(demosaicing) 알고리즘을 사용하여, 픽셀을 위한 적절한 밝기값을 생산한다. 또한, 이미지 프로세서는 전체 사진을 평가하고, 선명도를 보정하여, 그 이미지의 노이즈를 감소시킨다.
이미지 센서들의 발전은 이미지 센서들 내에 매우 많아진 픽셀 개수와 고속으로 동작할 수 있는 더 강력한 이미지 센서 프로세서들을 요구하는, 오토 포커스, 줌, 적목 제거, 페이스 트래킹 등과 같은 추가 카메라 기능을 가져왔다. 사진 찍은 사람들은 자신이 셔터를 누르기 전에 이러한 작업들을 완료하도록 카메라 이미지 프로세서들을 기다리기를 원치 않고, 심지어 그들은 카메라 내부에서 어떠한 처리들이 수행되고 있는지를 알고 싶어하지도 않는다. 따라서 이미지 프로세서들은 동일한 시간 또는 심지어 더 짧은 시간 내에 더 많은 데이터를 처리하기 위해 최적화되어야만 한다.
본 발명이 본 명세서에 상술되고 예시된 실시예(들)에 한정되지 않지만, 첨부된 청구항들의 범주 내에 속하는 임의의 또는 모든 변형예들을 포괄한다는 것을 알 수 있을 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 참조는 임의의 청구항 또는 청구 용어의 범위를 제한하려고 의도되지는 않지만, 대신에 단지 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징을 참조한다. 상술된 물질, 공정들, 및 수치 예시들은 단지 예시에 불과하며, 청구항들을 제한하는 것으로 간주되어서는 안 된다. 또한, 청구항들과 발명의 상세한 설명으로부터 명백해지는 것처럼, 모든 방법 단계가 예시 또는 청구된 그 순서대로 수행될 필요는 없으며, 오히려 본 발명의 IC 패키징의 바람직한 형성을 허용하는, 임의 순서로 분리되어 또는 동시에 수행될 수 있다. 물질의 단일 레이어들이 이러한 또는 유사한 물질의 다중 레이어로서 형성될 수 있으며, 이 반대의 경우도 가능하다. 독창적인 패키징 구성이 이미지 센서 프로세서인 IC 칩(26)과 이미지 센서인 IC 칩(66)의 맥락으로 개시되었지만, 본 발명이 이러한 IC 칩들에 국한될 필요는 없다.
본 명세서에서 사용한 것처럼, 용어 "위(over)"와 "상(on)" 모두는 "직접적으로 위에(directly on)"(사이에 마련된 중개 물질(intermediate materials), 요소, 또는 공간이 없음)과 "간접적으로 위에(indirectly on)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포괄적으로 포함한다. 이와 유사하게, 용어 "인접(adjacent)"은 "직접적 인접(directly adjacent)"(사이에 마련된 중개 물질, 요소, 또는 공간이 없음)과 "간접적 인접(indirectly adjacent)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포함하고, "~에 탑재된(mounted to)"은 "~에 직접적으로 탑재된(directly mounted to)"(사이에 마련된 중개 물질, 요소, 또는 공간이 없음)과 "~에 간접적으로 탑재된(indirectly mounted to)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포함하고, "~에 전기적으로 연결된(electrically coupled to)"은 "~에 직접적으로 전기적으로 연결된(directly electrically coupled to)"(사이에 마련된 중개 물질, 요소, 또는 공간이 없음)과 "~에 간접적으로 전기적으로 연결된(indirectly electrically coupled to)"(사이에 중개 물질, 요소, 또는 공간이 마련됨)을 포함한다. 예를 들어, "기판상에" 요소를 형성하는 것은 그 사이에 하나 이상의 중개 물질/요소를 가지고 그 기판상에 간접적으로 요소를 형성하는 것 뿐만 아니라, 그 사이에 중개 물질/요소 없이 기판상에 직접적으로 요소를 형성하는 것을 포함할 수 있다.
1: 제1 패키지
2: 제2 패키지
26: 제1 IC 칩
66: 제2 IC 칩
52: 본딩 패드
88: BGA 배선

Claims (30)

  1. 마이크로전자 어셈블리(microelectronic assembly)로서,
    제1 마이크로전자 요소와 제2 마이크로전자 요소를 포함하고,
    상기 제1 마이크로전자 요소는
    대향하는 제1 표면과 제2 표면을 갖는 기판,
    반도체 디바이스, 및
    상기 반도체 디바이스에 전기적으로 결합되는, 상기 제1 표면에 있는 전도 패드들을 포함하고,
    상기 제2 마이크로전자 요소는
    대향하는 제1 표면과 제2 표면을 갖는 핸들러,
    제2 반도체 디바이스, 및
    상기 제2 반도체 디바이스에 전기적으로 연결되는, 상기 핸들러 제1 표면에 있는 전도 패드들을 포함하며,
    상기 제1 마이크로전자 요소와 상기 제2 마이크로전자 요소는 상기 제2 표면들이 서로 마주보도록 서로 집적되고;
    상기 제1 마이크로전자 요소는 각각이 상기 전도 패드들 중 하나로부터 상기 기판을 관통하여 상기 제2 표면으로 확장하는, 상기 제1 마이크로전자 요소의 전도 요소(conductive elements)들을 포함하며,
    상기 제2 마이크로전자 요소는 각각이 상기 핸들러의 상기 제1 표면과 상기 제2 표면 사이를 확장하는 전도 요소들을 포함하고,
    상기 제1 마이크로전자 요소의 전도 요소 각각은 상기 제2 마이크로전자 요소의 전도 요소 중 적어도 하나에 전기적으로 결합되는 것을 특징으로 하는 마이크로전자 어셈블리.
  2. 청구항 1에 있어서, 상기 제1 마이크로전자 요소의 상기 반도체 디바이스는 상기 기판상에 형성되는 것을 특징으로 하는 마이크로전자 어셈블리.
  3. 청구항 1에 있어서, 상기 제1 마이크로전자 요소의 전도 요소들 각각은
    상기 기판내에 형성되고, 상기 기판의 제2 표면으로부터 상기 제1 마이크로전자 요소의 상기 전도 패드들 중 하나로 확장하는 측벽(sidewall)을 갖는 구멍과;
    상기 측벽을 따라서 마련되는 컴플라이언트 유전 물질(compliant dielectric material); 및
    상기 기판의 제2 표면과 상기 제1 마이크로전자 요소의 한쪽 전도 패드 사이를 확장하고, 상기 컴플라이언트 유전 물질을 따라서 마련되는 전도 물질을 포함하는 것을 특징으로 하는 마이크로전자 어셈블리.
  4. 청구항 3에 있어서, 상기 컴플라이언트 유전 물질은 폴리머를 포함하는 것을 특징으로 하는 마이크로전자 어셈블리.
  5. 청구항 3에 있어서, 상기 제1 마이크로전자 요소의 전도 요소들 각각에 대하여
    상기 구멍은 테이퍼되어, 상기 기판의 제2 표면에서 보다 상기 한쪽 전도 패드에서 상기 구멍의 단면적 크기가 더 작은 것을 특징으로 하는 마이크로전자 어셈블리.
  6. 청구항 3에 있어서, 상기 제1 마이크로전자 요소의 전도 요소들 각각에 대하여
    상기 측벽이 상기 기판의 상기 제1 표면 및 상기 제2 표면에 수직인 방향에 대하여 5°내지 35°방향으로 확장되는 것을 특징으로 하는 마이크로전자 어셈블리.
  7. 청구항 1에 있어서, 상기 제2 마이크로전자 요소는
    상기 핸들러내에 형성되는 캐비티를 더 포함하고,
    상기 제2 마이크로전자 요소의 반도체 디바이스는 상기 캐비티내에 마련되는 것을 특징으로 하는 마이크로전자 어셈블리.
  8. 청구항 1에 있어서, 상기 제2 마이크로전자 요소의 반도체 디바이스는 상기 캐비티내에 마련된 상기 기판상에 형성되는 것을 특징으로 하는 마이크로전자 어셈블리.
  9. 청구항 1에 있어서, 상기 제2 마이크로전자 요소의 전도 요소들 각각은
    상기 핸들러내에 형성되고, 상기 핸들러의 제1 표면과 제2 표면 사이를 확장하는 측벽을 갖는 구멍과;
    상기 측벽을 따라서 마련되는 컴플라이언트 유전 물질; 및
    상기 핸들러의 제1 표면과 제2 표면 사이를 확장하고, 상기 컴플라이언트 유전 물질을 따라서 마련되는 전도 물질을 포함하는 것을 특징으로 하는 마이크로전자 어셈블리.
  10. 청구항 9에 있어서, 상기 컴플라이언트 유전 물질은 폴리머를 포함하는 것을 특징으로 하는 마이크로전자 어셈블리.
  11. 청구항 9에 있어서, 상기 제2 마이크로전자 요소의 전도 요소들 각각에 대하여
    상기 구멍은 테이퍼되어, 상기 핸들러의 제1 표면에서 보다 상기 제2 표면에서 상기 구멍의 단면적 크기가 더 작은 것을 특징으로 하는 마이크로전자 어셈블리.
  12. 청구항 9에 있어서, 상기 제2 마이크로전자 요소의 전도 요소들 각각에 대하여
    상기 측벽은 상기 핸들러의 상기 제1 표면 및 상기 제2 표면에 수직인 방향에 대하여 5°내지 35°방향으로 확장되는 것을 특징으로 하는 마이크로전자 어셈블리.
  13. 청구항 1에 있어서, 상기 제1 마이크로전자 요소의 상기 반도체 디바이스는 이미지 센서이고,
    상기 제2 마이크로전자 요소의 반도체 디바이스는 상기 이미지 센서로부터의 신호들을 처리하기 위한 프로세서인 것을 특징으로 하는 마이크로전자 어셈블리.
  14. 청구항 13에 있어서,
    상기 이미지 센서는 픽셀 센서들의 어레이를 포함하고, 상기 픽셀 센서 각각은 빛 에너지를 전압 신호로 변환하기 위한 광검출기를 포함하며, 상기 프로세서는 상기 전압 신호를 수신하고, 상기 픽셀 센서들로부터의 상기 전압 신호들 각각에 대하여 색상 및 밝기값을 계산하거나 보간하도록 구성되는 것을 특징으로 하는 마이크로전자 어셈블리.
  15. 청구항 1에 있어서, 상기 제1 마이크로전자 요소와 상기 제2 마이크로전자 요소의 집적은 복수의 BGA 배선을 포함하고, 상기 복수의 BGA 각각은 상기 제1 마이크로전자 요소의 상기 전도 패드들 중 하나와 상기 제2 마이크로전자 요소의 상기 전도 패드들 중 하나 사이에서 전기적으로 연결되는 것을 특징으로 하는 마이크로전자 어셈블리.
  16. 마이크로전자 어셈블리를 형성하는 방법으로서,
    대향하는 제1 표면과 제2 표면을 갖는 기판,
    반도체 디바이스, 및
    상기 반도체 디바이스에 전기적으로 결합되는, 상기 제1 표면에 있는 전도 패드들을 포함하는 제1 마이크로전자 요소를 제공하는 단계;
    대향하는 제1 표면과 제2 표면을 갖는 핸들러,
    제2 반도체 디바이스, 및
    상기 제2 반도체 디바이스에 전기적으로 결합되는, 상기 핸들러 제1 표면에 있는 전도 패드들을 포함하는 제2 마이크로전자 요소를 제공하는 단계;
    각각이 상기 제1 마이크로전자 요소의, 상기 전도 패드들 중 하나로부터 상기 기판을 관통하여 상기 제2 표면으로 확장하는 전도 요소들을 형성하는 단계;
    각각이 상기 핸들러의 상기 제1 표면과 상기 제2 표면 사이를 확장하는 전도요소들을 형성하는 단계; 및
    상기 제2 표면들이 서로 마주보도록 하고, 상기 제1 마이크로전자 요소의 전도 요소들 각각이 상기 제2 마이크로전자 요소의 전도 요소들 중 적어도 하나에 전기적으로 연결되도록 하기 위해, 상기 제1 마이크로전자 요소와 상기 제2 마이크로전자 요소를 서로 집적하는 단계를 포함하는 마이크로전자 어셈블리를 형성하는 방법.
  17. 청구항 16에 있어서, 상기 제1 마이크로전자 요소의 상기 반도체 디바이스는 상기 기판상에 형성되는 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  18. 청구항 16에 있어서, 상기 제1 마이크로전자 요소의 전도 요소들 각각을 형성하는 단계는
    상기 기판의 제2 표면으로부터 상기 제1 마이크로전자 요소의 상기 전도 패드들 중 하나로 확장하는 측벽을 갖는 구멍을 상기 기판에 형성하는 단계와;
    상기 측벽을 따라서 마련되는 컴플라이언트 유전 물질을 형성하는 단계; 및
    상기 기판의 제2 표면과 상기 제1 마이크로전자 요소의 한쪽 전도 패드 사이를 확장하고, 상기 컴플라이언트 유전 물질을 따라서 마련되는 전도 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  19. 청구항 18에 있어서, 상기 컴플라이언트 유전 물질은 폴리머를 포함하는 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  20. 청구항 18에 있어서, 상기 제1 마이크로전자 요소의 전도 요소들 각각에 대하여
    상기 구멍은 테이퍼되어, 상기 기판의 제2 표면에서 보다 상기 한쪽 전도 패드에서 상기 구멍의 단면적 크기가 더 작은 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  21. 청구항 18에 있어서, 상기 제1 마이크로전자 요소의 전도 요소들 각각에 대하여
    상기 측벽이 상기 기판의 상기 제1 표면 및 상기 제2 표면에 수직인 방향에 대하여 5°내지 35°방향으로 확장되는 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  22. 청구항 16에 있어서,
    상기 핸들러내에 캐비티를 형성하는 단계; 및
    상기 캐비티내에 상기 제2 마이크로전자 요소의 반도체 디바이스를 마련하는 단계를 더 포함하는 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  23. 청구항 16에 있어서, 상기 제2 마이크로전자 요소의 반도체 디바이스는 상기 캐비티내에 마련된 상기 기판상에 형성되는 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  24. 청구항 16에 있어서, 상기 제2 마이크로전자 요소의 전도 요소들 각각을 형성하는 단계는
    상기 핸들러의 제1 표면과 제2 표면 사이를 확장하는 측벽을 갖는 구멍을 상기 핸들러내에 형성하는 단계와;
    상기 측벽을 따라서 마련되는 컴플라이언트 유전 물질을 형성하는 단계; 및
    상기 핸들러의 제1 표면과 제2 표면 사이를 확장하고, 상기 컴플라이언트 유전 물질을 따라서 마련되는 전도 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  25. 청구항 24에 있어서, 상기 컴플라이언트 유전 물질은 폴리머를 포함하는 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  26. 청구항 24에 있어서, 상기 제2 마이크로전자 요소의 전도 요소들 각각에 대하여
    상기 구멍은 테이퍼되어, 상기 핸들러의 제1 표면에서 보다 상기 제2 표면에서 상기 구멍의 단면적 크기가 더 작은 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  27. 청구항 24에 있어서, 상기 제2 마이크로전자 요소의 전도 요소들 각각에 대하여
    상기 측벽은 상기 핸들러의 상기 제1 표면 및 상기 제2 표면에 수직인 방향에 대하여 5°내지 35°방향으로 확장되는 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  28. 청구항 16에 있어서, 상기 제1 마이크로전자 요소의 상기 반도체 디바이스는 이미지 센서이고,
    상기 제2 마이크로전자 요소의 반도체 디바이스는 상기 이미지 센서로부터의 신호들을 처리하기 위한 프로세서인 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  29. 청구항 28에 있어서,
    상기 이미지 센서는 픽셀 센서들의 어레이를 포함하고, 상기 픽셀 센서 각각은 빛 에너지를 전압 신호로 변환하기 위한 광검출기를 포함하며, 상기 프로세서는 상기 전압 신호를 수신하고, 상기 픽셀 센서들로부터의 상기 전압 신호들 각각에 대하여 색상 및 밝기값을 계산하거나 보간하도록 구성되는 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
  30. 청구항 16에 있어서, 상기 집적하는 단계는 복수의 BGA 배선을 형성하는 단계를 포함하고, 상기 복수의 BGA 각각은 상기 제1 마이크로전자 요소의 상기 전도 패드들 중 하나와 상기 제2 마이크로전자 요소의 상기 전도 패드들 중 하나 사이에서 전기적으로 연결되는 것을 특징으로 하는 마이크로전자 어셈블리를 형성하는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8970044B2 (en) * 2011-06-23 2015-03-03 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnects and method of manufacture thereof
US8604576B2 (en) * 2011-07-19 2013-12-10 Opitz, Inc. Low stress cavity package for back side illuminated image sensor, and method of making same
US9190390B2 (en) 2012-08-22 2015-11-17 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9064977B2 (en) 2012-08-22 2015-06-23 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
EP2731129A1 (en) * 2012-11-07 2014-05-14 ams AG Molded semiconductor sensor device and method of producing the same at a wafer-level
KR20140065282A (ko) * 2012-11-21 2014-05-29 삼성전자주식회사 Ｔｓｖ를 포함한 반도체 소자, 및 그 반도체 소자를 포함한 반도체 패키지
CN104051489B (zh) * 2013-03-12 2017-09-08 奥普蒂兹公司 小轮廓图像传感器
US9299670B2 (en) 2013-03-14 2016-03-29 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9524950B2 (en) 2013-05-31 2016-12-20 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9496247B2 (en) * 2013-08-26 2016-11-15 Optiz, Inc. Integrated camera module and method of making same
US9461190B2 (en) 2013-09-24 2016-10-04 Optiz, Inc. Low profile sensor package with cooling feature and method of making same
US9263420B2 (en) 2013-12-05 2016-02-16 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and methods of their fabrication
US9496297B2 (en) 2013-12-05 2016-11-15 Optiz, Inc. Sensor package with cooling feature and method of making same
US9305911B2 (en) 2013-12-05 2016-04-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and adjacent trenches and methods of their fabrication
US9667900B2 (en) 2013-12-09 2017-05-30 Optiz, Inc. Three dimensional system-on-chip image sensor package
WO2015129061A1 (ja) * 2014-02-27 2015-09-03 京セラ株式会社 圧電アクチュエータおよびこれを備えた圧電振動装置、携帯端末、音響発生器、音響発生装置、電子機器
US9666730B2 (en) 2014-08-18 2017-05-30 Optiz, Inc. Wire bond sensor package
US10388607B2 (en) 2014-12-17 2019-08-20 Nxp Usa, Inc. Microelectronic devices with multi-layer package surface conductors and methods of their fabrication
KR20160099440A (ko) * 2015-02-12 2016-08-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 기판 분리 및 비도핑 채널을 갖는 집적 회로 구조물
US9543347B2 (en) 2015-02-24 2017-01-10 Optiz, Inc. Stress released image sensor package structure and method
US10090241B2 (en) * 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
EP3243793B1 (en) * 2016-05-10 2018-11-07 ams AG Sensor assembly and arrangement and method for manufacturing a sensor assembly
EP3267484B1 (en) * 2016-07-04 2021-09-01 ams International AG Sensor chip stack and method of producing a sensor chip stack
US9996725B2 (en) 2016-11-03 2018-06-12 Optiz, Inc. Under screen sensor assembly
US10103191B2 (en) * 2017-01-16 2018-10-16 Semiconductor Components Industries, Llc Semiconductor die and method of packaging multi-die with image sensor
US10644046B2 (en) * 2017-04-07 2020-05-05 Samsung Electronics Co., Ltd. Fan-out sensor package and optical fingerprint sensor module including the same
CN107425031B (zh) * 2017-09-05 2022-03-01 盛合晶微半导体(江阴)有限公司 背照式cmos传感器的封装结构及封装方法
JP7389029B2 (ja) * 2018-06-29 2023-11-29 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、電子機器、および固体撮像装置の製造方法
US11408589B2 (en) 2019-12-05 2022-08-09 Optiz, Inc. Monolithic multi-focus light source device

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
JP2001007468A (ja) * 1999-06-24 2001-01-12 Nec Kansai Ltd 配線基板，多層配線基板およびその製造方法
IL133453A0 (en) 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US7033664B2 (en) 2002-10-22 2006-04-25 Tessera Technologies Hungary Kft Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
SG114585A1 (en) * 2002-11-22 2005-09-28 Micron Technology Inc Packaged microelectronic component assemblies
US7030481B2 (en) 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
US7145226B2 (en) * 2003-06-30 2006-12-05 Intel Corporation Scalable microelectronic package using conductive risers
KR101078621B1 (ko) 2003-07-03 2011-11-01 테쎄라 테크놀로지스 아일랜드 리미티드 집적회로 디바이스를 패키징하기 위한 방법 및 장치
US7335972B2 (en) * 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
US7294897B2 (en) * 2004-06-29 2007-11-13 Micron Technology, Inc. Packaged microelectronic imagers and methods of packaging microelectronic imagers
US7394148B2 (en) 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
US7498240B2 (en) * 2005-08-31 2009-03-03 Micron Technology, Inc. Microfeature workpieces, carriers, and associated methods
JP4512545B2 (ja) * 2005-10-27 2010-07-28 パナソニック株式会社 積層型半導体モジュール
US20070190747A1 (en) 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7807508B2 (en) 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US7538413B2 (en) * 2006-12-28 2009-05-26 Micron Technology, Inc. Semiconductor components having through interconnects
US20080173792A1 (en) * 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
US7446303B2 (en) * 2007-01-31 2008-11-04 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd Ambient light sensing using a color sensor
WO2008108970A2 (en) 2007-03-05 2008-09-12 Tessera, Inc. Chips having rear contacts connected by through vias to front contacts
KR101572600B1 (ko) 2007-10-10 2015-11-27 테세라, 인코포레이티드 다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리
US20100053407A1 (en) 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
US20090212381A1 (en) 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US8253230B2 (en) * 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
JP2010021219A (ja) 2008-07-09 2010-01-28 Nec Schott Components Corp パッケージングデバイス装置およびパッケージ用ベース部材
KR20100046760A (ko) * 2008-10-28 2010-05-07 삼성전자주식회사 반도체 패키지
KR101461630B1 (ko) * 2008-11-06 2014-11-20 삼성전자주식회사 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
TWI460844B (zh) * 2009-04-06 2014-11-11 King Dragon Internat Inc 具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法
US20110024899A1 (en) * 2009-07-28 2011-02-03 Kenji Masumoto Substrate structure for cavity package
JP2011040602A (ja) * 2009-08-12 2011-02-24 Renesas Electronics Corp 電子装置およびその製造方法
US8399987B2 (en) * 2009-12-04 2013-03-19 Samsung Electronics Co., Ltd. Microelectronic devices including conductive vias, conductive caps and variable thickness insulating layers
US8519537B2 (en) * 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
KR101710178B1 (ko) * 2010-06-29 2017-02-24 삼성전자 주식회사 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8351221B2 (en) * 2011-01-14 2013-01-08 Rf Micro Devices, Inc. Stacked shield compartments for electronic components
US20120194719A1 (en) * 2011-02-01 2012-08-02 Scott Churchwell Image sensor units with stacked image sensors and image processors

Also Published As

Publication number Publication date
TWI545710B (zh) 2016-08-11
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US8552518B2 (en) 2013-10-08
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