KR20120136662A - 저항성 메모리 장치 및 그에 따른 센싱 마진 트리밍 방법 - Google Patents

저항성 메모리 장치 및 그에 따른 센싱 마진 트리밍 방법 Download PDF

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Abstract

저항성 메모리 장치 및 그에 따른 센싱 마진 트리밍 방법이 개시된다. 그러한 저항성 메모리 장치는, 메모리 셀 어레이 및 트리밍 회로를 포함한다. 메모리 셀 어레이는 복수의 저항성 메모리 셀들을 구비하며, 트리밍 회로는 상기 저항성 메모리 셀들의 특성 분포 시프트 값에 따라 트리밍 신호를 생성한다. 본 발명의 실시예적 구성에 따르면, 메모리 셀들의 특성 분포가 변화되더라도 센싱 마진이 안정적으로 확보되므로 리드 동작 에러가 최소화 또는 감소된다. 따라서, 저항성 메모리 장치의 제조 수율이 높아진다.

Description

저항성 메모리 장치 및 그에 따른 센싱 마진 트리밍 방법{Resistive memory device and therefor method of sensing margin trimming}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 저항성 메모리 장치 및 그에 따른 센싱 마진 트리밍 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 데 사용되며, 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 대별될 수 있다.
휘발성 반도체 메모리 장치에서는 커패시터의 충전 또는 방전이나 플립플롭의 래치동작에 의해 데이터가 저장된다.
RAM(Random Access Memory) 등의 휘발성 반도체 메모리 장치에서는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 소실된다. 그러한 휘발성 반도체 메모리 장치는 컴퓨터의 메인 메모리로서 흔히 사용된다.
비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 반도체 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용에서 프로그램 및 데이터를 비휘발적으로 저장하는 데 사용된다.
반도체 메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 그러한 차세대 메모리 장치로서는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistive Random Access Memory), 그리고 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory)등이 있다. 차세대 메모리 장치에서 메모리 셀을 구성하는 물질들의 공통점들 중의 하나는 전류 또는 전압에 따라 저항값이 가변된다는 것이다.
위와 같은 저항성 메모리 장치에서, 단위 메모리 셀은 하나의 가변저항 소자와 하나의 스위칭 소자로 이루어지고, 가변저항 소자는 비트 라인과 스위칭 소자 사이에 연결되며, 스위칭 소자는 일반적으로 가변저항 소자와 워드라인 사이에 연결된다. 저항성 메모리 장치는 이러한 단위 메모리 셀들로 구성된 가변 저항 메모리 셀 어레이를 포함한다.
저항성 메모리 장치는 메모리 셀을 구성하는 가변저항 소자의 종류에 따라 PRAM, RRAM, MRAM 등으로 분류될 수 있다. 예를 들어, 가변저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다.
가변저항 소자가 상부 전극, 하부 전극, 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다.
가변저항 소자가 자성체의 상부 전극, 자성체의 하부 전극, 및 그 사이에 있는 유전체(dielectric material)로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 안정된 리드 동작을 갖는 저항성 메모리 장치를 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 센싱 마진을 충분히 보장할 수 있는 저항성 메모리 장치 및 그에 따른 센싱 마진 트리밍 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 일 양상에 따른 저항성 메모리 장치는:
복수의 저항성 메모리 셀들을 구비하는 메모리 셀 어레이; 및
상기 저항성 메모리 셀들의 특성 분포 시프트 값에 따라 트리밍 신호를 생성하는 트리밍 회로를 포함한다.
본 발명의 실시 예에서, 상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들에 대한 리셋전류의 피크 분포 값의 시프트를 측정함에 의해 얻어질 수 있다.
본 발명의 실시 예에서, 상기 트리밍 신호는 리드 동작 보상을 위해 상기 저항성 메모리 장치의 리드 회로에 인가될 수 있다.
본 발명의 실시 예에서, 상기 트리밍 신호는 상기 리드 회로 내의 센스 앰프의 센싱 기준 값으로서 인가될 수 있다.
본 발명의 실시 예에서, 상기 트리밍 신호는 상기 리드 회로 내의 바이어스부의 바이어스 값으로서 인가될 수 있다.
본 발명의 실시 예에서, 상기 트리밍 신호는 라이트 동작 보상을 위해 상기 저항성 메모리 장치의 라이트 회로에 적용될 수 있다.
본 발명의 실시 예에서, 상기 트리밍 신호에 의존하여 상기 라이트 회로에 연결되는 퓨즈들이 커팅될 수 있다.
본 발명의 실시 예에서, 상기 저항성 메모리 장치는 PRAM 또는 MRAM일 수 있다.
본 발명의 실시 예에서, 상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들에 대해 측정된 저항 분포에서 셋 테일과 리셋 테일의 저항값들에 의존하여 결정될 수 있다.
본 발명의 실시 예에서, 상기 트리밍 신호는 상기 셋 테일과 리셋 테일의 저항값들 사이의 중간값을 나타내는 레벨로서 결정될 수 있다.
본 발명의 실시 예에서, 상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들에 대하여 측정된 저항 분포에서 셋 피크와 리셋 피크의 저항값들에 의존하여 결정될 수 있다.
본 발명의 실시 예에서, 상기 트리밍 신호는 상기 셋 피크와 리셋 피크의 저항값들 사이의 중간값을 나타내는 레벨로서 결정될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시 예의 다른 양상에 따라, 복수의 저항성 메모리 셀들을 구비하는 저항성 메모리 장치의 리드 방법은:
상기 저항성 메모리 셀들의 특성 분포 시프트 값에 대응되는 트리밍 신호를 생성하고;
상기 트리밍 신호에 따라 리드 기준 레벨을 생성하고;
상기 리드 기준 레벨에 따라 센싱 노드의 데이터 레벨을 결정하는 단계들을 구비한다.
본 발명의 실시 예에서, 상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들에 대한 리셋 전류의 피크 분포 값으로부터 획득될 수 있다.
본 발명의 실시 예에서, 상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들에 대해 측정된 저항 분포에서 샘플링된 셋 메모리 셀들에 대한 셋 테일의 저항값들과 샘플링된 리셋 메모리 셀들에 대한 리셋 테일의 저항값들에 의존하여 결정될 수 있다.
본 발명의 실시예적인 구성에 따르면, 메모리 셀들의 특성 분포가 변화되더라도 센싱 마진이 안정적으로 확보되므로 리드 동작 에러가 최소화 또는 감소된다. 따라서, 저항성 메모리 장치의 제조 수율이 높아진다.
도 1은 본 발명의 실시 예에 따른 저항성 메모리 장치의 블록도,
도 2는 도 1의 저항성 메모리 장치의 예시를 보인 구체 회로도,
도 3은 도 1에 적용되는 메모리 셀의 상변화 특성을 나타낸 그래프,
도 4는 도 1에 적용되는 메모리 셀에 데이터를 라이트할 때 인가되는 전류 펄스의 파형들을 나타낸 그래프,
도 5는 도 1중 트리밍 회로의 일 구현 예시도,
도 6은 도 1중 트리밍 회로의 다른 구현 예시도,
도 7은 도 1의 일 예에 따라 리셋 전류의 특성 분포 시프트를 보여주는 도면,
도 8 및 도 9는 도 1의 다른 예들에 따라 셋 테일과 리셋 테일의 저항값들에 대한 특성 분포 시프트를 보여주는 도면,
도 10 및 도 11은 도 1의 또 다른 예들에 따라 셋 피크와 리셋 피크의 저항값들에 대한 특성 분포 시프트를 보여주는 도면,
도 12는 본 발명의 실시 예에 따른 트리밍 신호 생성의 제어 흐름도,
도 13은 본 발명의 다른 실시 예에 따른 저항성 메모리 장치의 블록도,
도 14는 도 13중 트리밍 회로 및 라이트 회로의 복합적 구현 예시도.
도 15는 전자 시스템에 채용된 본 발명의 제1 응용 예를 도시한 블록도,
도 16은 데이터 처리 장치에 채용된 본 발명의 제2 응용 예를 도시한 블록도,
도 17은 메모리 카드에 채용된 본 발명의 제3 응용 예를 도시한 블록도, 및
도 18은 휴대용 단말기에 채용된 본 발명의 제4 응용 예를 도시한 블록도.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 저항성 메모리 장치에 대한 기본적 동작과 트리밍 동작에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 저항성 메모리 장치의 블록도이다.
도면을 참조하면, 저항성 메모리 장치(1000)는 리드 회로(30)와 트리밍 회로(100)를 포함한다. 상기 리드 회로(30)는 상기 트리밍 회로(100)로부터 인가되는 트리밍 신호에 의존하여 리드 동작 보상을 수행할 수 있다.
상기 저항성 메모리 장치(1000)는 이외에도 도 2에서 보여지는 바와 같은 회로 블록들을 포함할 수 있다.
도 2는 도 1의 저항성 메모리 장치의 예시를 보인 구체 회로도이다.
도면을 참조하면, 저항성 메모리 장치(1000)는 리드 회로(30)와 트리밍 회로(100)외에도, 라이트 회로(20), 컬럼 디코더(40), 로우 디코더(50), 어레이 콘트롤부(60), 및 메모리 셀 어레이(70)를 포함할 수 있다.
도 2에서 메모리 셀 어레이(70)를 구성하는 메모리 셀(72)이, 상변화 물질(GST)로 구성된 가변 저항소자(VR)와 억세스 다이오드(D)로 이루어진 상변화 메모리 셀인 경우에 상기 저항성 메모리 장치(1000)는 PRAM이 될 수 있다.
본 발명의 실시 예에서는 설명의 편의상 PRAM을 위주로 리드 동작 에러를 최소화 또는 감소시키기 위한 센싱 마진 개선이 설명될 것이다. 그러나, RRAM, MRAM 등에도 본 발명의 기술이 적용될 수 있음은 물론이다.
상변화 메모리 셀(72)의 일부를 이루는 다이오드(D)의 캐소드는 메모리 셀 어레이의 행을 이루는 워드라인(WL)과 연결될 수 있으며, 상기 가변 저항소자(VR)의 일단은 메모리 셀 어레이의 열을 구성하는 비트라인(BL)과 연결될 수 있다.
상기 상변화 메모리 셀(72)의 상변화 특성의 이해와, 라이트 데이터를 상변화 메모리 셀(72)에 라이트하는 동작의 원리는 도 3 및 도 4를 참조로 설명될 것이다.
도 3은 도 1에 적용되는 메모리 셀의 상변화 특성을 나타낸 그래프이고, 도 4는 도 1에 적용되는 메모리 셀에 데이터를 라이트할 때 인가되는 전류 펄스의 파형들을 나타낸 그래프이다.
도 3을 참조하면, 상변화 물질(GST)에 대한 시간 대 온도에 따른 상변화 특성이 보여진다. 도면에서, 가로축은 시간(time)을 나타내며, 세로축은 온도(T)를 나타낸다. 상기 상변화 물질(GST)의 비정질화 상태는, 그래프 참조부호들(12,10,14)을 따라 나타나는 바와 같이, 상기 상변화 물질(GST)을 용융점(Tm: melting temperature) 이상으로 가열한 후 급속히 냉각시키는 것에 의해 달성된다. 또한 결정화 상태는, 그래프 참조부호들(22,21,24)을 따라 나타나는 바와 같이, 상기 상변화 물질(GST)을 일정시간동안 결정화 온도(Tx:crystallization temperature) 이상으로 가열한 후, 냉각시키는 것에 의해 달성된다.
도 3에서와 같이 상변화 물질을 비정질화 및 결정화 상태로 만들기 위한 전류 펄스의 파형들은 도 4와 같이 주어질 수 있다.
도 4를 참조하면, 도 2의 상변화 메모리 셀(72)을 제1,2 저항상태로 변화시키기 위한 전류펄스의 파형들이 보여진다. 도면에서, 가로축은 시간(time)을 나타내며, 세로축은 전류(I)를 나타낸다. 전류의 세기를 비교시, 리셋 전류펄스(G1)의 레벨은 셋 전류 펄스(G2)의 레벨보다 높다. 전류의 인가시간을 비교시, 셋 전류 펄스(G2)의 인가시간은 리셋전류 펄스(G1)의 인가시간보다 상대적으로 길다. 도 4의 리셋 전류 펄스(G1)와 셋 전류 펄스(G2)는 라이트 동작 모드에서 바이너리 1 또는 바이너리 0을 저장하기 위해 상변화 메모리 셀에 인가되어야 하는 라이트 전류를 의미한다.
상기 상변화 물질(GST)의 상태가 비정질화 상태에서 결정화 상태로 바뀌는 경우를 셋(SET)이라고 정의하면, 결정화 상태에서 비정질화 상태로 다시 바뀌는 경우는 리셋(RESET)으로 정의될 수 있다. 상기 상변화 물질(GST)이 비정질화 상태로 존재하는 경우에 저항값은 결정화 상태로 존재하는 경우의 저항값에 비해 현저히 크다. 즉, 리셋된 메모리 셀의 저항값은 셋된 메모리 셀의 저항값 보다 크다.
상기 상변화 물질(GST)의 상태를 바꾸는 방법으로서는, 레이저빔을 이용하는 방법과 전류를 이용하는 방법 등이 알려져 있는데, 메모리 칩의 구현용이성 측면에서 전류를 이용하는 방법이 선호될 수 있다. 전류를 이용하는 방법을 적용 시, 상기 도 4에서 보여지는 바와 같은 전류 펄스들이 도 2의 라이트 회로(20)를 통해 선택적으로 생성되고, 이는 데이터 라이팅을 위해 컬럼 게이트들(80-1,80-2,80-(m-1))중 선택된 컬럼 게이트를 통해 비트라인에 제공된다. 결국, 상기 상변화 물질(GST)은 전류의 세기(magnitude) 및 전류의 인가시간에 따라 발생되는 주울열(joule heating)에 의해 셋 또는 리셋 상태로 될 수 있다.
도 5는 도 1중 트리밍 회로의 일 구현 예시도이고, 도 6은 도 1중 트리밍 회로의 다른 구현 예시도이다.
도 5를 참조하면, 트리밍 회로(101)는 전원전압(VDD)과 접지(VSS)간에 직렬로 연결된 복수의 저항들(R1,R2-R6)과, 보상 기준 노드(RN1)에 보상 기준전압(REFC)을 트리밍 신호로서 출력하기 위해 보상 제어 신호들(PC1-PC4)에 각기 응답하여 구동되는 제1-4 엔형 모오스 트랜지스터(NM1-NM4)를 포함한다.
상기 보상 제어 신호들(PC1-PC4)이 "1100"으로서 인가되는 경우에 상기 제1,2 엔형 모오스 트랜지스터(NM1,NM2)가 턴온되므로 저항들(R2,R3)은 상기 보상 기준전압(REFC)의 레벨 결정에 영향을 미치지 않는다. 이 경우에 상기 보상 기준전압(REFC)의 레벨은 포지티브 시프트 또는 네거티브 시프트를 고려하여 적절한 중간값으로 설정될 수 있다.
특성 분포 시프트 값이 포지티브 시프트인 경우에 상기 보상 기준전압(REFC)의 레벨은 높아질 필요가 있다. 이를 위해, 상기 보상 제어 신호들(PC1-PC4)이 "1000"으로서 인가될 수 있다. 이에 따라 상기 제1 엔형 모오스 트랜지스터(NM1)가 턴온되므로 저항(R2)이 상기 보상 기준전압(REFC)의 레벨 결정에 참여하지 않는다. 결국, 저항들(R1,R3,R4,R5,R6)에 의해 상기 보상 기준전압(REFC)의 레벨이 결정되므로, 상기 보상 기준전압(REFC)의 레벨은 상승된다.
반대로, 특성 분포 시프트 값이 네거티브 시프트인 경우에 상기 보상 기준전압(REFC)의 레벨은 그에 다라 낮아질 필요가 있다. 이를 위해, 상기 보상 제어 신호들(PC1-PC4)이 "1101"로서 인가될 수 있다. 이에 따라 상기 제1,2,4 엔형 모오스 트랜지스터(NM1,NM2,NM4)가 턴온되므로 저항들(R2,R3,R5)이 상기 보상 기준전압(REFC)의 레벨 결정에 참여하지 않는다. 결국, 저항들(R1,R4,R6)에 의해 상기 보상 기준전압(REFC)의 레벨이 결정되므로, 상기 보상 기준전압(REFC)의 레벨은 하강한다.
상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들의 리셋전류의 피크 값의 시프트를 측정함에 의해 결정되거나, 상기 저항성 메모리 셀들에 대해 측정된 저항 분포에서 샘플링된 셋 메모리 셀들에 대한 셋 테일의 저항값들과 샘플링된 리셋 메모리 셀들에 대한 리셋 테일의 저항값들에 의존하여 결정될 수 있다. 또한, 상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들에 대해 측정된 저항 분포에서 샘플링된 셋 메모리 셀들에 대한 셋 피크의 저항값들과 샘플링된 리셋 메모리 셀들에 대한 리셋 피크의 저항값들에 의존하여 결정될 수 있다.
상기 트리밍 신호로서 생성된 상기 보상 기준전압(REFC)은 리드 동작 보상을 위해 상기 저항성 메모리 장치의 리드 회로(30)에 인가될 수 있다. 상기 트리밍 신호는 상기 리드 회로(30) 내의 센스 앰프(36)의 센싱 기준 값(VREF)으로서 인가되거나 상기 리드 회로(30) 내의 바이어스부(34)의 바이어스 값(VBIAS)으로서 인가될 수 있다.
제품의 출하 이전에 상기 트리밍 신호의 레벨을 영구적으로 세팅할 필요가 있는 경우에 레이저 빔 또는 전류에 의해 블로잉 가능한 퓨즈들을 가지는 트리밍 회로의 예는 도 6에 도시된다.
도 6을 참조하면, 트리밍 회로(102)는 전원전압(VDD)과 접지(VSS)간에 직렬로 연결된 복수의 저항들(R1,R2-R6)과, 보상 기준 노드(RN1)에 보상 기준전압(REFC)을 트리밍 신호로서 출력하기 위해 선택적으로 커팅되는 제1-4 퓨즈(F1-F4)를 포함한다.
상기 제1-4 퓨즈(F1-F4)가 노커팅된 상태에서 상기 보상 기준전압(REFC)의 레벨은 포지티브 시프트 또는 네거티브 시프트를 고려하여 적절한 중간값으로 설정된다.
특성 분포 시프트 값이 포지티브 시프트인 경우에 상기 제3,4 퓨즈(F3,F4)중에서 최소한 하나가 커팅된다. 이에 따라 저항(R4) 또는 저항들(R4,R5)이 저항(R6)과 함께 상기 보상 기준전압(REFC)의 레벨 결정에 참여한다. 결국, 출력 노드(RN1)의 하부에 위치된 합성 저항값들이 높아지므로 상기 보상 기준전압(REFC)의 레벨은 상승된다.
반대로, 특성 분포 시프트 값이 네거티브 시프트인 경우에 상기 제1,2 퓨즈(F1,F2)중에서 최소한 하나가 커팅된다. 이에 따라 저항(R2) 또는 저항들(R2,R3)이 저항(R1)과 함께 상기 보상 기준전압(REFC)의 레벨 결정에 참여한다. 결국, 출력 노드(RN1)의 상부에 위치된 합성 저항값들이 높아지므로 상기 보상 기준전압(REFC)의 레벨은 하강한다.
마찬가지로, 상기 트리밍 신호로서 생성된 상기 보상 기준전압(REFC)은 리드 동작 보상을 위해 도 2의 리드 회로(30)에 인가될 수 있다. 상기 트리밍 신호는 상기 리드 회로(30) 내의 센스 앰프(36)의 센싱 기준 값(VREF)으로서 인가되거나 상기 리드 회로(30) 내의 바이어스부(34)의 바이어스 값(VBIAS)으로서 인가될 수 있다.
도 7은 도 1의 일 예에 따라 리셋 전류의 피크 값의 특성 분포 시프트를 보여주는 도면이다.
도면을 참조하면, 리셋 상태로 되어 있는 상변화 메모리 셀들에 대한 리셋 전류 분포가 3가지의 경우로서 나타나 있다. 도 7에서 가로축은 리셋 전류(Ireset)를 나타내고, 세로축은 셀의 개수를 가리킨다.
리셋 전류의 피크 분포를 얻을 시 메모리 셀 어레이 내의 모든 메모리 셀들이 측정 대상이 될 필요는 없다. 즉, 필요에 따라 샘플링된 메모리 셀들에 대하여 리셋 전류가 측정될 수 있다.
예를 들어 설계된 리셋 전류의 피크 특성 분포가 그래프(700)와 같고, 측정된 리셋 전류의 피크 특성 분포가 그래프(701)와 같은 경우에 리셋 전류의 피크 특성 분포는 ΔS 만큼 시프트됨을 알 수 있다. 리셋 전류의 피크 특성 분포는 포지티브 시프트로 측정된 경우이므로 그에 따라 트리밍 신호도 조절될 필요가 있다.
또한, 설계된 리셋 전류의 특성 분포가 그래프(700)와 같고, 측정된 리셋 전류의 피크 특성 분포가 그래프(702)와 같은 경우에 리셋 전류의 피크 특성 분포는 -ΔS 만큼 시프트됨을 알 수 있다. 리셋 전류의 피크 특성 분포는 네거티브 시프트로 측정된 경우이므로 그에 따라 트리밍 신호가 조절될 필요가 있다. PRAM 메모리 셀의 일반적인 특징은 리셋 전류(Ireset)가 증가하는 경우에 셋 저항이 감소하는 것으로 알려져 있다.
도 8 및 도 9는 도 1의 다른 예들에 따라 셋 테일과 리셋 테일의 저항값들에 대한 특성 분포 시프트를 보여주는 도면이다.
도 8 및 도 9의 그래프들에서 가로축은 저항값을 나타내고, 세로축은 셀의 개수를 가리킨다.
도 8에서 저항성 메모리 셀들에 대해 측정된 저항 분포에서 그래프(801)는 셋된 상변화 메모리 셀들의 설계된 저항 분포를 나타내고, 그래프(802)는 리셋된 상변화 메모리 셀들의 설계된 저항 분포를 나타낸다.
공정 변화(Process variation)에 기인하여 트랜지스터들의 문턱전압 변동, 또는 메모리 셀의 하부전극에 대한 두께 변동이 발생될 경우에 저항 분포는 시프트될 수 있다. 예를 들어, 그래프(801)는 그래프(803)와 같이 ΔS 만큼 시프트되고, 그래프(802)는 그래프(804)와 같이 ΔS 만큼 시프트되어, 특성 분포가 포지티브 시프트로서 측정될 수 있다. 이 경우에 트리밍 신호는 상기 셋 테일과 리셋 테일의 실제 측정된 저항값들 사이의 중간값을 나타내는 레벨로서 결정될 필요가 있으므로, 기준값(ref)에서 포지티브 보정 기준값(refc1)으로 변경된다. 이에 따라 센싱 마진이 충분히 보장된다. 여기서, 셋 테일은 상기 그래프들(801,803)의 우측 테일을 가리키고, 리셋 테일은 상기 그래프들(802,804)의 좌측 테일을 의미한다. 결국, 저항 분포가 포지티브 시프트로 나타나는 경우에 기준 값도 그에 따라 포지티브 시프트됨에 의해, 리드 동작에서의 센싱 마진이 보장된다.
한편, 도 9에서와 같이, 그래프(901)는 그래프(903)와 같이 -ΔS 만큼 시프트되고, 그래프(902)는 그래프(904)와 같이 -ΔS 만큼 시프트되어, 특성 분포가 네거티브 시프트로서 측정될 수 있다. 이 경우에 트리밍 신호는 상기 셋 테일과 리셋 테일의 실제 측정된 저항값들 사이의 중간값을 나타내는 레벨로서 결정될 필요가 있으므로, 기준값(ref)에서 네거티브 보정 기준값(refc2)으로 변경된다. 여기서, 셋 테일은 상기 그래프들(901,903)의 우측 테일을 가리키고, 리셋 테일은 상기 그래프들(902,904)의 좌측 테일을 의미한다. 결국, 저항 분포가 네거티브 시프트로 나타나는 경우에 기준 값도 그에 따라 네거티브 시프트됨에 의해, 리드 동작에서의 센싱 마진이 보장된다.
이와 같은 트리밍은 웨이퍼 대 웨이퍼, 웨이퍼 내의 변동(variation)이 발생된 경우에 센싱 마진(Sensing Margin)이 감소되는 것을 막기 위해 유용하다. 공정 변동이 생겨서, 특성 분포값의 시프트(shift)가 나타나는 경우에 기준(reference)도 그에 따라 동일하게 시프트하면, 리드 에러가 방지 또는 최소화된다.
도 10 및 도 11은 도 1의 또 다른 예들에 따라 셋 피크와 리셋 피크의 저항값들에 대한 특성 분포 시프트를 보여주는 도면이다.
도 10 및 도 11의 그래프들에서 가로축은 저항값을 나타내고, 세로축은 셀의 개수를 가리킨다.
도 10에서 저항성 메모리 셀들에 대해 측정된 저항 분포에서 그래프(1001)는 셋된 상변화 메모리 셀들의 설계된 저항 분포를 나타내고, 그래프(1002)는 리셋된 상변화 메모리 셀들의 설계된 저항 분포를 나타낸다.
공정 변화(Process variation)에 기인하여 트랜지스터들의 문턱전압 변동, 또는 메모리 셀의 하부전극에 대한 두께 변동이 발생될 경우에 저항 분포는 시프트될 수 있다. 예를 들어, 그래프(1001)는 그래프(1003)와 같이 ΔS 만큼 시프트되고, 그래프(1002)는 그래프(1004)와 같이 ΔS 만큼 시프트되어, 특성 분포가 포지티브 시프트로서 측정될 수 있다. 이 경우에 트리밍 신호는 상기 셋 피크와 리셋 피크의 실제 측정된 저항값들 사이의 중간값을 나타내는 레벨로서 결정될 필요가 있으므로, 기준값(ref_p)에서 포지티브 보정 기준값(refc1_p)으로 변경된다. 이에 따라 센싱 마진이 충분히 보장된다. 여기서, 셋 피크는 상기 그래프들(1001,1003)의 분포 피크 값을 가리키고, 리셋 피크는 상기 그래프들(1002,1004)의 분포 피크값을 나타낸다. 결국, 저항 분포가 포지티브 시프트로 나타나는 경우에 기준 값도 그에 따라 포지티브 시프트됨에 의해, 리드 동작에서의 센싱 마진이 보장된다.
한편, 도 11에서와 같이, 그래프(1100)는 그래프(1103)와 같이 -ΔS 만큼 시프트되고, 그래프(1101)는 그래프(1104)와 같이 -ΔS 만큼 시프트되어, 특성 분포가 네거티브 시프트로서 측정될 수 있다. 이 경우에 트리밍 신호는 상기 셋 피크와 리셋 피크의 실제 측정된 저항값들 사이의 중간값을 나타내는 레벨로서 결정될 필요가 있으므로, 기준값(ref_p)에서 네거티브 보정 기준값(refc2_p)으로 변경된다. 여기서, 셋 피크는 상기 그래프들(1100,1103)의 분포 피크 값을 가리키고, 리셋 피크는 상기 그래프들(1101,1104)의 분포 피크값을 나타낸다. 결국, 저항 분포가 네거티브 시프트로 나타나는 경우에 기준 값도 그에 따라 네거티브 시프트됨에 의해, 리드 동작에서의 센싱 마진이 보장된다.
이와 같은 트리밍은 웨이퍼 대 웨이퍼, 웨이퍼 내의 변동(variation)이 발생된 경우에 센싱 마진(Sensing Margin)이 감소되는 것을 막기 위해 유용하다. 공정 변동이 생겨서, 특성 분포값의 시프트(shift)가 나타나는 경우에 기준(reference)도 그에 따라 동일하게 시프트하면, 리드 에러는 최소화 또는 방지된다.
도 12는 본 발명의 실시 예에 따른 트리밍 신호 생성의 제어 흐름도이다. 도면을 참조하면, 단계 S120에서 트리밍 모드가 진입되면, 제1,2,3 모드 중에서 어느 하나의 모드가 선택될 수 있다.
단계 S121에서 제1 모드의 유무가 체크된다. 여기서, 편의상 제1 모드는 리셋 전류값들의 분포를 측정하여 트리밍 신호를 생성하는 동작 모드를 나타낸다.
단계 S122에서 제2 모드의 유무가 체크된다. 여기서, 편의상 제2 모드는 도 8 및 도 9에서 보여지는 바와 같이, 저항성 메모리 셀들에 대해 측정된 저항 분포에서 셋 테일과 리셋 테일의 저항값들을 측정하여 트리밍 신호를 생성하는 동작 모드를 나타낸다.
단계 S123에서 제3 모드의 유무가 체크된다. 여기서, 편의상 제3 모드는 도 10 및 도 11에서 보여지는 바와 같이, 저항성 메모리 셀들에 대해 측정된 저항 분포에서 셋 피크와 리셋 피크의 저항값들을 측정하여 트리밍 신호를 생성하는 동작 모드를 나타낸다.
제1 모드에서는 단계 S124, 단계 S125, 및 단계 S126이 차례로 수행된다.
제2 모드에서는 단계 S128, 단계 S129, 및 단계 S126이 차례로 수행된다.
제3 모드에서는 단계 S130, 단계 S129, 및 단계 S126이 차례로 수행된다.
상기 단계 S124에서는 리셋 전류값에 대한 샘플링이 수행된다. 상기 단계 S125에서는 특성 분포 시프트 값이 결정된다. 또한, 상기 단계 S125에서 결정되는 특성 분포 시프트 값은 측정된 리셋 전류값들의 분포 시프트에 대응되어 나타나는 값이다.
상기 단계 S126에서는 트리밍 신호가 생성된다.
상기 단계 S128에서는 저항성 메모리 셀들에 대해 측정된 저항 분포에서 셋 테일과 리셋 테일의 저항값들을 측정하는 동작이 수행된다.
상기 단계 S130에서는 저항성 메모리 셀들에 대해 측정된 저항 분포에서 셋 피크와 리셋 피크의 저항값들을 측정하는 동작이 수행된다.
상기 단계 S129에서는 특성 분포 시프트 값이 결정된다. 상기 단계 S129에서 결정되는 특성 분포 시프트 값은 셋 메모리 셀들과 리셋 메모리 셀들의 저항값 시프트에 대응되어 나타나는 값이다.
다시 도 2로 돌아가면, 트리밍 회로(100)에 의해 발생된 트리밍 신호(REFC)는 리드 회로(30)내의 센스 앰프(36)의 기준전압(VREF)으로서 인가될 수 있다. 이에 따라, 센스 앰프(36)의 기준전압(VREF)의 레벨은 특성 분포 시프트 값에 따라 조절된다. 예를 들어, 도 8과 같이 포지티브 시프트가 발생된 경우에 상기 기준전압(VREF)의 레벨도 그에 따라 포지티브 시프트된다. 따라서, 센스 앰프(36)는 트리밍된 상기 기준전압(VREF)의 레벨과 센싱 노드(NSA)에 나타나는 셀 전압을 비교하여 데이터 1 또는 0을 출력단(OUT)으로 출력한다. 싱글비트 메모리 셀인 경우에 1 또는 0이 출력되지만, 멀티비트 메모리 셀인 경우에 00,01,10,11이 출력되기 위해서는 상기 센스 앰프는 2개로 구성될 수 있다. 이 경우에 서로 다른 2개의 기준전압이 주어질 수 있으며, 센싱 마진은 더욱 타이트해진다. 따라서, 상기 트리밍 회로(100)는 멀티비트 메모리 셀인 경우에 리드 에러를 더욱 방지하는 효과를 야기할 수 있다.
메모리 셀(72)로 데이터를 라이트하는 통상적인 라이트 동작은, 행 어드레스(XADD)를 수신하는 로우 디코더(50)에 의해 워드라인(WL0)이 활성화되고, 열 어드레스(YADD)를 수신하는 컬럼 디코더(40)에 의해 컬럼 게이트(80-2)가 구동되며, 라이트 데이터(WDATA)와 인에이블 신호(EN)를 수신하는 라이트 회로(20)에 의해 발생된 리셋 펄스 또는 셋 펄스가 노드(ND1)를 통해 데이터 라인(DL)에 인가됨으로써, 달성된다. 이때, 어레이 콘트롤부(60)는 펄스 신호(nPULSE)와 인에이블 신호(CE)에 응답하여 선택된 비트라인(BL1)을 전원전압 또는 적절한 전압레벨로 유지한다. 한편 비선택된 비트라인들은 접지 또는 플로팅 상태로 유지된다.
따라서, 상변화 메모리 셀(72)은 리셋 전류 펄스에 의해 리셋되는 경우에 데이터 1을 저장하고 있게 되며, 셋 전류 펄스에 의해 셋되는 경우에 데이터 0을 저장하고 있게 된다.
한편, 리드 동작에서는 상기 리드 회로(30)가 활성화된다. 상기 리드 회로(30)는 선택된 상변화 메모리 셀(72)에 전류를 인가하고, 선택된 상변화 메모리 셀(72)을 관통하여 흐르는 전류(Icell)에 의해 발생하는 센싱 노드(NSA)의 레벨 변화를 감지함에 의해, 데이터를 리드한다. 상기 리드 회로(30)는 프리차지부(38), 바이어싱부(34), 클램핑부(32), 및 센스 앰프(36)를 포함할 수 있다.
상기 프리차지부(38)는 센싱 동작 이전의 프리차지 기간 동안 센싱 노드(NSA)를 일정 레벨 예를 들어, 전원 전압(VDD)으로 프리차지하는 역할을 한다. 상기 프리차지부(38)는 도 2에서 도시된 바와 같이, 전원 전압(VDD)과 센싱 노드(NSA) 사이에 연결되고, 프리차지 제어 신호(VPRE)를 게이트로 수신하는 PMOS 트랜지스터로 구현될 수 있다.
상기 바이어싱부(34)는 선택된 상변화 메모리 셀(72)을 관통하여 흐르는 전류(Icell)에 의해 발생하는 센싱 노드(NSA)의 레벨 감소를 막기 위해, 센싱 노드(NSA)에 바이어싱 전류를 제공하는 역할을 한다. 구체적으로, 상변화 메모리 셀(72)이 셋 상태인 경우에는 상변화 물질의 저항이 작기 때문에 관통 전류(Icell)의 양이 크고, 리셋 상태인 경우에는 상변화 물질의 저항이 크기 때문에 관통 전류(Icell)의 양이 작다. 여기서, 바이어싱부(34)에서 제공하는 전류의 양은 리셋 상태에서의 관통 전류(Icell)를 보상하는 정도일 수 있다. 이와 같이 하게 되면, 리셋 상태에서의 센싱 노드(NSA)의 레벨은 일정하게 유지되는 반면, 셋 상태에서의 센싱 노드(NSA)의 레벨은 떨어 지게 된다. 따라서, 리셋 상태에서의 센싱 노드(NSA)의 레벨과 셋 상태에서의 센싱 노드(NSA)의 레벨은 큰 차이를 갖게 되므로, 셋 상태와 리셋 상태를 구분하기가 용이하다. 이와 같이 함으로써 센싱 마진을 증가시킬 수 있다.
상기 바이어싱부(34)는 도 2에서 도시된 바와 같이, 전원 전압(VDD)과 센싱 노드(NSA) 사이에 연결되고, 바이어싱 제어 신호(VBIAS)를 게이트로 수신하는 PMOS트랜지스터로 구현될 수 있다.
클램핑부(32)는 비트 라인(BL)의 레벨을 리드(read)하기 적절한 범위 내로 클램핑시켜 주는 역할을 한다. 상기 클램핑부(32)는 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 상기 비트라인의 레벨을 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 상변화 메모리 셀(72)의 상변화 물질의 상이 변화할 수 있기 때문이다. 클램핑부(32)는 도시된 바와 같이, 비트 라인(BL)과 센싱 노드(NSA) 사이에 연결되고, 클램핑 제어 신호(VCLAMP)를 게이트로 수신하는 NMOS 트랜지스터일 수 있다.
상기 센스 앰프(36)는 센싱 노드(NSA)의 레벨과 본 발명의 실시 예에 따라 트리밍된 기준전압 레벨(VREF)을 비교하여, 비교 결과를 출력단(OUT)으로 출력한다.
상기 센스 앰프(36)는 기준전압 레벨(VREF)로써 센싱 노드의 전압 레벨을 비교하는 전압 센스 앰프로서 구현되었다. 그러나, 사안이 다른 경우에 기준 전류에 대해 선택된 상변화 메모리 셀(72)의 비트 라인(BL)을 통해서 흘러나가는 전류의 변화를 감지하는 전류 센스 앰프가 채용될 수도 있다.
상기 어레이 콘트롤부(60)는 선택된 메모리 셀의 비트라인에 전원 전압(VDD)을 인가하기 위해 인에이블 신호(CE)에 응답하여 턴 온 되는 트랜지스터들을 내부적으로 구비한다. 또한, 상기 어레이 콘트롤부(60)는 리드 동작이나 라이트(또는 프로그램)동작 이전에 펄스 신호(nPULSE)에 응답하여 비트 라인을 접지 전압(VSS)레벨로 만드는 트랜지스터들을 더 구비할 수 있다.
이와 같이, 셀 특성 분포 시프트의 정도를 감안하여 기준(reference)도 그에 따라 시프팅하는 경우에 유효(effective)한 센싱 마진의 게인이 증가된다.
도 13은 본 발명의 다른 실시 예에 따른 저항성 메모리 장치의 블록도이다.
도면을 참조하면, 저항성 메모리 장치(1000)는 라이트 회로(20)와 트리밍 회로(100)를 포함한다. 상기 라이트 회로(20)는 상기 트리밍 회로(100)의 트리밍 동작에 따라 라이트 동작 보상을 수행할 수 있다.
상기 라이트 회로(20)와 상기 트리밍 회로(100)의 구성은 도 14와 같이 예시적으로 구현될 수 있다.
도 14는 도 13중 트리밍 회로 및 라이트 회로의 복합적 구현 예시도이다. 도 14의 회로는 전류 조절부(25), 출력 전압 조절부(26), 및 전류 구동부(27)를 포함한다.
상기 전류 조절부(25)내의 리셋 전류 조절부(120)는 제1-제4 엔형 모오스 트랜지스터(N1-N4)와, 제1-제3 퓨즈(F1-F3)로 구성된다. 드레인-소오스 채널이 시리즈로 연결된 상기 제1-제4 엔형 모오스 트랜지스터(N1-N4)는 각각의 게이트 단자를 통해 제1 선택 펄스신호(PRESET)를 공통으로 수신한다. 상기 제1-제3 퓨즈(F1-F3)는 상기 제1-제3 엔형 모오스 트랜지스터(N1-N3)에 각기 대응적으로 연결된다. 예를 들어, 상기 제3 퓨즈(F3)가 커팅된 경우에 상기 제4 엔형 모오스 트랜지스터(N4)의 소오스에 나타나는 전류는 상기 제3 엔형 모오스 트랜지스터(N3)를 통해서만 흐른다. 그러나, 상기 제3 퓨즈(F3)가 노커팅된 경우에 상기 제4 엔형 모오스 트랜지스터(N4)의 소오스에 나타나는 전류는 상기 제3 엔형 모오스 트랜지스터(N3)를 통과함이 없이도 상기 제3 퓨즈(F3)를 통해 상기 제3 엔형 모오스 트랜지스터(123)의 소오스에 인가된다.
유사하게, 전류 조절부(25)내의 셋전류 조절부(130)도, 제1-제4 엔형 모오스 트랜지스터(N5-N8)와, 제1-제3 퓨즈(F4-F6)로 구성된다. 드레인-소오스 채널이 시리즈로 연결된 상기 제1-제4 엔형 모오스 트랜지스터(N5-N8)는 각각의 게이트 단자를 통해 제2 선택 펄스신호(PSET)를 공통으로 수신한다. 상기 제1-제3 퓨즈(F4-F6)는 상기 제1-제3 엔형 모오스 트랜지스터(N5-N7)에 각기 대응적으로 연결된다. 예를 들어, 상기 제3 퓨즈(F6)가 커팅된 경우에 상기 제1 엔형 모오스 트랜지스터(N8)의 소오스에 나타나는 전류는 상기 제3 엔형 모오스 트랜지스터(N7)를 통해서만 접지로 흐를 수 있다. 그러나, 상기 제3 퓨즈(F6)가 노커팅된 경우에 상기 제4 엔형 모오스 트랜지스터(N8)의 소오스에 나타나는 전류는 상기 제3 퓨즈(F6)를 통해 제3 엔형 모오스 트랜지스터(N7)의 소오스에 인가될 수 있다. 한편, 상기 노드(NO1)는 전류 공급단에 대응된다.
출력전압 조절부(26)는 제1-제3 피형 모오스 트랜지스터(P1-P3)와, 제1-제2 퓨즈(F7-F8)로 구성된다. 상기 제1-제4 피형 모오스 트랜지스터(P1-P3)의 소오스 단자들은 공통으로 전원전압(VDD)에 연결되고, 게이트 단자들은 공통으로 전압출력단(VO)에 연결된다.
상기 제2-제3 피형 모오스 트랜지스터(P2-P3)의 드레인 단자들은 각기 대응되는 상기 제1-제2 퓨즈(F7-F8)를 통하여 상기 전압출력단(VO)에 공통연결된다. 상기 제1 피형 모오스 트랜지스터(P1)의 드레인 단자는 상기 전압출력단(VO)에 연결된다.
예를 들어, 상기 제1 퓨즈(F7)가 커팅된 경우에 상기 제2 피형 모오스 트랜지스터(P2)의 드레인 단자는 상기 전압출력단(VO)과는 전기적으로 분리된 상태가 되므로 상기 제2 피형 모오스 트랜지스터(P2)에 의한 구동전류는 상기 전압출력단(VO)에 존재하지 않는다. 결국, 제2 피형 모오스 트랜지스터(P2)가 전류구동에 참여하지 않으면 노드(NO1)의 전압레벨은 그 만큼 낮아진다.
도면에서, 전류 구동부(27)는 피형 모오스 트랜지스터(P4)로 구성되어 있다. 상기 피형 모오스 트랜지스터(P4)의 라이트 전류의 출력 레벨 즉, 라이트 전류의 세기는 상기 노드(NO1)에 나타나는 전압레벨에 의존함을 알 수 있다.
이와 같이, 저항성 메모리 셀들의 특성 분포 시프트 값에 따라 트리밍 신호를 생성하고 그에 대응하여 상기 퓨즈들을 적절히 커팅함에 의해, 선택된 저항성 메모리 셀에 인가되는 셋 전류 펄스 또는 리셋 전류 펄스의 세기가 조절된다. 결국, 트리밍 신호에 의해 상기 퓨즈들이 선택적으로 커팅되는 셈이다. 그럼에 의해, 메모리 셀이 가지는 저항 값이 적절히 트리밍되어 라이트 동작 보상이 달성된다. 이러한 라이트 동작 보상에 의해, 센싱 마진이 개선되므로 리드 동작 에러가 최소화 또는 감소된다.
도 15는 전자 시스템에 채용된 본 발명의 제1 응용 예를 도시한 블록도이다. 도면을 참조하면, 전자 시스템(1200)은 입력 장치(1100), 출력 장치(1120), 프로세서 장치(1130), 캐시 시스템(1133), 그리고 메모리 장치(1140)를 포함한다.
도 15에서 상기 메모리 장치(1140)는 본 발명의 실시 예에 따라 PRAM 등과 같은 저항성 메모리 장치(1150)를 구비할 수 있다. 상기 프로세서 장치(1130)는 각각 해당하는 인터페이스를 통해 입력 장치(1100), 출력 장치(1120), 그리고 메모리 장치(1140)를 제어한다. 도 15의 경우에, 도 1과 같은 저항성 메모리 장치(1150)를 채용한 메모리 장치(1140)를 프로세서 디바이스(1130)가 활용하면 상기 저항성 메모리 장치(1150)의 센싱 마진이 최적으로 결정되므로 리드 동작이 보다 안정하게 보장된다. 따라서 그러한 저항성 메모리 장치(1150)를 채용한 전자 시스템의 동작 성능이 개선된다.
도 16은 데이터 처리 장치에 채용된 본 발명의 제2 응용 예를 도시한 블록도 이다.
도면을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 데이터 처리 장치에 본 발명의 실시 예에 따른 PRAM(1340)이 장착될 수 있다. 도 16에서, 센싱 마진이 개선된 PRAM(1340)을 데이터 처리 장치가 활용하면 데이터의 리드 동작 에러가 최소화 또는 감소된다. 따라서, 그러한 PRAM(1340)를 채용하는 데이터 처리 장치의 전체 성능이 향상될 수 있다.
도 16에서, 상기 데이터 처리 장치(1300)는 플래시 메모리 시스템(1310)과, 시스템 버스(1360)를 통해 각기 연결된 모뎀(1320), 중앙처리장치(1330), 캐시 시스템(1333), PRAM(1340), 및 유저 인터페이스(1350)를 포함할 수 있다. 상기 플래시 메모리 시스템(1310)은 일반적인 메모리 시스템과 실질적으로 동일하게 구성될 수 있으며, 메모리 콘트롤러(1312)와 플래시 메모리(1311)를 포함할 수 있다. 상기 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 불휘발적으로 저장될 수 있다. 여기서, 상기 플래시 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로써도 구현될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 도시되지 않았지만, 본 발명에 따른 데이터 처리 장치(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 또는 입출력 장치 등이 더 제공될 수 있다.
또한, 상기 데이터 처리 장치(1300)를 구성하는 구성요소들은 다양한 형태의 패키지들 중의 어느 하나를 통해 구현될 수 있다. 예를 들면, 각 구성요소들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 패키지로서 패키지화될 수 있다.
도 17은 메모리 카드에 채용된 본 발명의 제3 응용 예를 도시한 블록도이다. 도면을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1400)는 본 발명의 실시 예에 따른 PRAM(1221)을 메모리 컨트롤러(1220)내에 포함할 수 있다. 도 17에서, 도 1과 같은 PRAM(1221)을 메모리 카드(1400)가 활용하면 PRAM(1221)의 데이터 리드 동작이 안정화됨에 따라 메모리 카드의 전체 성능이 향상될 수 있다.
상기 메모리 카드(1400)는 호스트(Host)와 플래시 메모리(1210)간의 데이터 교환을 전반적으로 제어하는 메모리 컨트롤러(1220)를 포함한다.
상기 메모리 컨트롤러(1220)내에서, 상기 PRAM(1221)은 센트럴 프로세싱 유닛(1222)의 작업용 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1400)와 호스트 간의 데이터 교환 인터페이스를 담당한다. 에러 정정 블록(1224)은 플래시 메모리(1210)로부터 리드된 데이터에 포함된 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 상기 CPU(1222)와 플래시 메모리(1210) 사이의 데이터 인터페이싱을 담당한다. CPU(1222)는 메모리 컨트롤러(1220)의 데이터 교환에 관련된 동작을 전반적으로 제어한다. 비록 도면에는 도시되지 않았지만, 상기 메모리 카드(1400)에는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
도 18은 휴대용 단말기에 채용된 본 발명의 제4 응용 예를 도시한 블록도이다. 도면을 참조하면, PMP, 셀룰라 폰, 또는 스마트 폰 등과 같은 휴대용 단말기는 시스템 버스(3)를 통해 서로 연결되는 CPU(1), PRAM(2), DRAM(4), 및 호스트 인터페이스 콘트롤러(5)를 구비할 수 있다.
휴대용 단말기의 경우에 단말기의 콤팩트화는 제품 경쟁력에 큰 영향을 미치므로 상기 PRAM(2) 및 DRAM(4)의 점유면적 증가가 최소화될 필요성이 있다. 특히, 듀얼 프로세싱동작을 위해 듀얼 프로세서를 탑재할 경우에 각 프로세서마다 PRAM(2) 및 DRAM(4)을 대응 설치하는 것은 회피된다. 그러한 경우에 하나의 PRAM(2)이나 DRAM(4)은 듀얼 포트 및 공유 메모리 영역을 가질 수 있다. 도 18에서, 도 1과 같은 저항성 메모리 장치로서의 PRAM(2)을 채용하여 휴대용 단말기에서 활용하면 PRAM(2)의 데이터 리드 에러가 최소화 또는 줄어들어 리드 동작이 보다 안정화된다. 따라서, 그러한 PRAM(2)을 채용하는 휴대용 단말기의 전체 성능이 개선될 수 있다.
상기한 설명에서는 본 발명의 실시 예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 트리밍 신호의 생성하는 특성 분포 시프트 값의 분야를 변경하거나 트리밍 신호의 생성 제어 흐름을 다양하게 변경 또는 변형할 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
20: 라이트 회로
30: 리드 회로
100: 트리밍 회로
1000: 저항성 메모리 장치

Claims (10)

  1. 복수의 저항성 메모리 셀들을 구비하는 메모리 셀 어레이; 및
    상기 저항성 메모리 셀들의 특성 분포 시프트 값에 따라 트리밍 신호를 생성하는 트리밍 회로를 포함함을 특징으로 하는 저항성 메모리 장치.
  2. 제1항에 있어서, 상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들에 대한 리셋전류의 피크 분포 값의 시프트를 측정함에 의해 얻어짐을 특징으로 하는 저항성 메모리 장치.
  3. 제2항에 있어서, 상기 트리밍 신호는 리드 동작 보상을 위해 상기 저항성 메모리 장치의 리드 회로에 인가됨을 특징으로 하는 저항성 메모리 장치.
  4. 제3항에 있어서, 상기 트리밍 신호는 상기 리드 회로 내의 센스 앰프의 센싱 기준 값으로서 인가됨을 특징으로 하는 저항성 메모리 장치.
  5. 제1항에 있어서, 상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들에 대해 측정된 저항 분포에서 셋 테일과 리셋 테일의 저항값들에 의존하여 결정됨을 특징으로 하는 저항성 메모리 장치.
  6. 제1항에 있어서, 상기 트리밍 신호는 상기 셋 테일과 리셋 테일의 저항값들 사이의 중간값을 나타내는 레벨로서 결정됨을 특징으로 하는 저항성 메모리 장치.
  7. 제1항에 있어서, 상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들에 대하여 측정된 저항 분포에서 셋 피크와 리셋 피크의 저항값들에 의존하여 결정됨을 특징으로 하는 저항성 메모리 장치.
  8. 복수의 저항성 메모리 셀들을 구비하는 저항성 메모리 장치의 리드 방법에 있어서:
    상기 저항성 메모리 셀들의 특성 분포 시프트 값에 대응되는 트리밍 신호를 생성하고;
    상기 트리밍 신호에 따라 리드 기준 레벨을 생성하고;
    상기 리드 기준 레벨에 따라 센싱 노드의 데이터 레벨을 결정함을 특징으로 하는 저항성 메모리 장치의 리드 방법.
  9. 제8항에 있어서, 상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들에 대한 리셋 전류의 피크 분포 값의 시프트로부터 획득되는 것을 특징으로 하는 저항성 메모리 장치의 리드 방법.
  10. 제8항에 있어서, 상기 특성 분포 시프트 값은 상기 저항성 메모리 셀들에 대해 측정된 저항 분포에서 샘플링된 셋 메모리 셀들에 대한 셋 테일의 저항값들과 샘플링된 리셋 메모리 셀들에 대한 리셋 테일의 저항값들에 의존하여 결정됨을 특징으로 하는 저항성 메모리 장치의 리드 방법.
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