KR20120135351A - 회로 기판 및 표시 장치 - Google Patents

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Abstract

본 발명은, 회로 면적이 축소화된 회로 기판 및 그 회로 기판을 구비하여, 협소 프레임화가 이루어진 표시 장치를 제공한다. 본 발명의 회로 기판은, 제1 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 갖는 보톰 게이트형 박막 트랜지스터, 및 제2 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 갖는 톱 게이트형 박막 트랜지스터를 갖는 회로 기판이며, 상기 제1 반도체층과 상기 제2 반도체층은, 동일 재료로 구성되고, 상기 제1 드레인 전극 또는 제1 소스 전극과 상기 제2 게이트 전극은, 다른 박막 트랜지스터를 개재하지 않고 접속되며, 또한 서로 동일 전위인 회로 기판이다.

Description

회로 기판 및 표시 장치{CIRCUIT BOARD AND DISPLAY DEVICE}
본 발명은, 회로 기판 및 표시 장치에 관한 것이다. 보다 상세하게는, 표시 장치의 구동 회로로서 적절하게 사용되는 회로 기판 및 그 회로 기판을 구비한 표시 장치에 관한 것이다.
액티브 매트릭스형의 표시 장치는, 매트릭스 형상으로 배열된 화소 전극을 행 단위로 선택하고, 선택한 화소 전극에 표시 데이터에 따른 전압을 기입함으로써 화상을 표시한다. 화소 전극을 행 단위로 선택하기 위해서는, 표시 장치 내에 박막 트랜지스터(TFT:Thin Film Transistor) 등의 스위칭 소자를 설치할 필요가 있으며, TFT를 사용할 경우에는, 게이트 드라이버, 소스 드라이버 등의 구동 회로를 설치할 필요가 있다. TFT는, 반도체층을 갖고, 또한 게이트 전극, 소스 전극 및 드레인 전극의 3개의 단자를 갖는 전계 효과 트랜지스터이며, 게이트 전극은 게이트 드라이버와 접속되고, 소스 전극은 소스 드라이버와 접속된다. 또한, 소스 전극은, 반도체층을 통해 드레인 전극과 접속된다.
구동 회로는, 일반적으로는 IC(Integral Circuit:집적 회로) 칩에 집약되어, 패널의 외부에 설치된다. 패널 외부의 구동 회로에서도 TFT는 적절하게 사용되어, 게이트 드라이버, 소스 드라이버 등의 고속 동작을 가능하게 한다. TFT의 반도체층의 재료로는, 비정질 실리콘(아몰퍼스 실리콘), 미결정 실리콘, 다결정 실리콘(폴리 실리콘), 단결정 실리콘 등의 실리콘계 재료가 많이 사용된다. 또한, TFT는, 게이트 전극이 소스 전극 및 드레인 전극보다 하층에 형성되는 보톰 게이트형과, 게이트 전극이 소스 전극 및 드레인 전극보다 상층에 형성되는 톱 게이트형으로 크게 구별된다.
반도체층의 재료로서 어느 재료를 사용할지, 또한, 보톰 게이트형 및 톱 게이트형 중 어느 것을 채용할지에 대해서는, 설계에 따라서 적절하게 결정하면 되는데, 예를 들어, 서로 다른 특성을 갖는 트랜지스터를 동일 기판에 형성하기 위해서, 단결정 실리콘의 반도체층을 갖는 톱 게이트형의 트랜지스터와, 아몰퍼스 실리콘의 반도체층을 갖는 보톰 게이트형의 트랜지스터를, 각각 동일 기판에 형성해도 좋다(예를 들어, 특허 문헌 1 참조).
최근에는, 비용 저감 및 협소 프레임화의 관점에서, 화소부와 구동 회로부를 동일 패널에 형성하는 게이트 모놀리식 회로의 개발이 진행되고 있으며, 예를 들어, 화소부에서의 TFT 및 구동 회로부에서의 TFT 양쪽 모두를 한번에 제작하는 방법에 대해서 검토가 이루어지고 있다.
일본 특허 출원 공개 제2009-33145호 공보
본 발명자들은, 게이트 모놀리식형의 표시 장치를 제작함에 있어서, 구동 회로부의 면적을 줄이고, 협소 프레임화를 행하기 위한 고안에 대해서 다양한 검토를 행하고 있었다.
도 18은, 일반적인 표시 장치의 구동 회로의 일부를 도시하는 회로도다. 도 18에 도시한 바와 같이, 표시 장치의 구동 회로에서는, 회로 내의 일부에 상류측의 TFT(101)의 드레인 전극을 하류측의 TFT(102)의 게이트 전극에 접속시키는 부위를 형성하는 경우가 있다.
이와 같은 회로에서는, 각 TFT는, 이하와 같은 배치 구성으로 된다. 도 19는, 일반적인 표시 장치의 구동 회로의 TFT의 구성의 일부를 도시하는 평면 모식도이며, 도 20은, 일반적인 표시 장치의 구동 회로의 TFT의 구성의 일부를 도시하는 단면 모식도다.
도 19에 도시한 바와 같이, 빗형의 소스 전극(125) 및 드레인 전극(126)을 사용할 경우에는, 상기 소스 전극(125)과 상기 드레인 전극(126)은, 서로의 빗살이 일정 간격을 두고 맞물린 구성을 취하며, 이들 빗살 전체와 중첩하도록 게이트 전극(121)이 배치된다. 게이트 전극(121)과, 소스 전극(125) 및 드레인 전극(126)과의 사이에는, 게이트 절연막 및 반도체층(123)이 배치되고, 게이트 전극(121)에 신호가 공급되는 타이밍에서, 소스 전극(125)에 공급된 신호가 반도체층(123)을 통해 드레인 전극(126)에 공급된다.
도 20에 도시한 바와 같이, 상류측의 TFT(101) 및 하류측의 TFT(102)는 모두, 게이트 전극(121), 게이트 절연막(122), 반도체층(123), 층간 절연막(124), 소스 전극(125) 및 드레인 전극(126), 및 층간 절연막(127)이 적층되어 구성되어 있다. 상류측의 TFT(101)와 하류측의 TFT(102)의 사이에는, 게이트와 소스 및 드레인과의 연결을 바꾸는 영역을 설치할 필요가 있으며, 상류측의 TFT(101)와 하류측의 TFT(102)의 사이에는, 상류측의 TFT(101)의 드레인 전극(126)과, 하류측의 TFT(102)의 게이트 전극(121)을 접속하기 위한 콘택트부(105)가 형성되어 있다. 층간 절연막(124) 및 층간 절연막(127) 내에 콘택트 홀을 형성하고, 노출된 게이트 전극(121), 층간 절연막(124), 드레인 전극(126), 층간 절연막(127)의 표면을 덮도록 투명 도전막(155)을 배치함으로써, 콘택트부(105)가 형성된다.
그러나, 이와 같은 콘택트부를 형성하는 것은, 표시 장치의 협소 프레임화의 관점에서는 바람직하지 않다. 콘택트부는, 제1 TFT 및 제2 TFT와 병렬로 별개 형성할 필요가 있으므로, 포토리소그래피의 얼라인먼트 정밀도, 도통용 콘택트 홀의 완성도 편차, 전극간의 콘택트 저항의 저감 등을 고려하면, 여분으로 큰 면적을 확보할 필요가 있다. 그로 인해, 표시 장치의 협소 프레임화를 도모한다는 관점에서는, 이러한 배치 구성에는 아직 개선의 여지가 있었다.
본 발명은, 상기 현상을 감안해서 이루어진 것이며, 회로 면적이 축소화된 회로 기판 및 그 회로 기판을 구비하여, 협소 프레임화가 이루어진 표시 장치를 제공하는 것을 목적으로 하는 것이다.
본 발명자들은, 회로 면적의 축소에 효과적인 TFT의 구성에 대해서 다양하게 검토한 결과, 서로 다른 TFT의 드레인 전극 또는 소스 전극과 게이트 전극을 서로 접속하기 위한 콘택트부에 착안했다. 그리고, 본 발명자들은, 회로 구성에 있어서 각 TFT를 보톰 게이트형 또는 톱 게이트형 중 어느 하나로 통일시켰기 때문에, 새롭게 콘택트부를 형성할 필요가 있음을 알아냄과 함께, 서로 구조가 반대인 보톰 게이트형의 TFT와 톱 게이트형의 TFT의 2개를 사용해서 이것들을 접속하고, 또한 서로 동일한 재료로 구성된 반도체층을 사용함으로써, 게이트 전극과 드레인 전극 또는 소스 전극과의 연결을 바꾸기 위한 콘택트부를 형성하지 않아도, 서로 거의 동일한 특성을 갖는 각 TFT의 게이트 전극과 드레인 전극 또는 소스 전극을 접속할 수 있음을 알아냈다. 이렇게 해서 본 발명자들은, 상기 과제를 훌륭하게 해결할 수 있음에 상도하여, 본 발명에 이른 것이다.
즉, 본 발명은, 제1 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 갖는 보톰 게이트형 박막 트랜지스터, 및 제2 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 갖는 톱 게이트형 박막 트랜지스터를 갖는 회로 기판이며, 상기 제1 반도체층과 상기 제2 반도체층은, 동일 재료로 구성되고, 상기 제1 드레인 전극 또는 제1 소스 전극과 상기 제2 게이트 전극은, 다른 박막 트랜지스터를 개재하지 않고 접속되고, 또한 서로 동일 전위인 회로 기판(이하, 본 발명의 제1 회로 기판이라고도 함)이기도 하다.
또한 본 발명은, 제3 반도체층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 갖는 톱 게이트형 박막 트랜지스터, 및 제4 반도체층, 제4 게이트 전극, 제4 소스 전극 및 제4 드레인 전극을 갖는 보톰 게이트형 박막 트랜지스터를 갖는 회로 기판이며, 상기 제3 반도체층과 상기 제4 반도체층은, 동일 재료로 구성되고, 상기 제3 드레인 전극 또는 제3 소스 전극과 상기 제4 게이트 전극은, 다른 박막 트랜지스터를 개재하지 않고 접속되고, 또한 서로 동일 전위인 회로 기판(이하, 본 발명의 제2 회로 기판이라고도 함)이다.
본 발명의 제1 및 제2 회로 기판의 구성으로는, 이와 같은 구성 요소를 필수로 해서 형성되는 것인 한, 그 밖의 구성 요소에 의해 특별히 한정되는 것은 아니다. 또한, 본 발명의 제1 회로 기판의 구성을 갖는 박막 트랜지스터의 조합과, 본 발명의 제2 회로 기판의 구성을 갖는 박막 트랜지스터의 조합 모두를, 하나의 회로 기판 내에 형성해도 좋다.
본 발명의 제1 회로 기판은, 제1 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 갖는 보톰 게이트형 박막 트랜지스터, 및 제2 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 갖는 톱 게이트형 박막 트랜지스터를 갖는다. 또한, 본 발명의 제2 회로 기판은, 제3 반도체층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 갖는 톱 게이트형 박막 트랜지스터, 및 제4 반도체층, 제4 게이트 전극, 제4 소스 전극 및 제4 드레인 전극을 갖는 보톰 게이트형 박막 트랜지스터를 갖는다. 본 명세서에서, 보톰 게이트형 박막 트랜지스터(TFT)란, 게이트 전극이, 소스 전극 및 드레인 전극의 어느 것보다도 하층에 위치하는 것을 말하며, 톱 게이트형 박막 트랜지스터(TFT)란, 게이트 전극이, 소스 전극 및 드레인 전극의 어느 것보다도 상층에 위치하는 것을 말한다.
상기 제1 반도체층과 상기 제2 반도체층은, 동일 재료로 구성되어 있다. 또한, 상기 제3 반도체층과 상기 제4 반도체층은, 동일 재료로 구성되어 있다. TFT의 특성은 반도체층의 특성에 의해 거의 결정되기 때문에, 보톰 게이트형 TFT 및 톱 게이트형 TFT의 반도체층의 재료를 각각 동일하게 함으로써, 보톰 게이트형 및 톱 게이트형의 구별 없이, 거의 동일한 특성을 갖는 TFT를 얻을 수 있어, 양호한 회로를 얻을 수 있다.
본 발명의 제1 회로 기판에 있어서, 상기 제1 드레인 전극 또는 제1 소스 전극과 상기 제2 게이트 전극은, 다른 박막 트랜지스터를 개재하지 않고 접속되며, 또한 서로 동일 전위다. 즉, 본 발명의 제1 회로 기판에서는, 보톰 게이트형 TFT의 드레인 전극 또는 소스 전극과 톱 게이트형 TFT의 게이트 전극이 직접 연결되어 있어, 보톰 게이트형 TFT의 드레인 전극 또는 소스 전극에 일정 전압이 인가되었을 때에는, 톱 게이트형 TFT의 게이트 전극에도, 동일한 전압이 인가되게 된다. 즉, 보톰 게이트형 TFT의 드레인 전극 또는 소스 전극과 톱 게이트형 TFT의 게이트 전극은, 전기적으로는 동일 부재다.
본 발명의 제2 회로 기판에 있어서, 상기 제3 드레인 전극 또는 제3 소스 전극과 상기 제4 게이트 전극은, 다른 박막 트랜지스터를 개재하지 않고 접속되며, 또한 서로 동일 전위다. 즉, 본 발명의 제2 회로 기판에서는, 톱 게이트형 TFT의 드레인 전극 또는 소스 전극과 보톰 게이트형 TFT의 게이트 전극이 직접 연결되어 있어, 톱 게이트형 TFT의 드레인 전극 또는 소스 전극에 일정 전압이 인가되었을 때에는, 보톰 게이트형 TFT의 게이트 전극에도, 동일한 전압이 인가되게 된다. 즉, 톱 게이트형 TFT의 드레인 전극 또는 소스 전극과 보톰 게이트형 TFT의 게이트 전극은, 전기적으로는 동일 부재다.
본 발명의 제1 및 제2 회로 기판에 따르면, 보톰 게이트형 TFT와 톱 게이트형 TFT의 조합에 의해 회로의 일부가 구성되어 있으므로, 여분의 콘택트부를 형성할 필요가 없어, 예를 들어 표시 장치에 적용했을 때에 협소 프레임화가 가능해진다.
본 발명의 제1 및 제2 회로 기판에서의 바람직한 형태에 대해 이하에 상세하게 설명한다.
본 발명의 제1 회로 기판에 있어서, 상기 제1 게이트 전극과, 상기 제2 소스 전극과, 상기 제2 드레인 전극은, 동일 재료로 구성되어 있는 것이 바람직하다. 또한, 상기 제1 게이트 전극과, 상기 제2 소스 전극과, 상기 제2 드레인 전극은, 동일층에 배치되어 있는 것이 바람직하다. 이들 전극을 동일 재료로 구성 또는 동일층에 배치함으로써 제조 공정이 효율화된다.
본 발명의 제2 회로 기판에 있어서, 상기 제3 게이트 전극과, 상기 제4 소스 전극과, 상기 제4 드레인 전극은, 동일 재료로 구성되어 있는 것이 바람직하다. 또한, 상기 제3 게이트 전극과, 상기 제4 소스 전극과, 상기 제4 드레인 전극은, 동일층에 배치되어 있는 것이 바람직하다. 이들 전극을 동일 재료로 구성 또는 동일층에 배치함으로써 제조 공정이 효율화된다.
본 발명의 제1 회로 기판에 있어서, 상기 제1 반도체층 및 상기 제2 반도체층의 재료는, 산화물 반도체인 것이 바람직하다. 또한, 본 발명의 제2 회로 기판에 있어서, 상기 제3 반도체층 및 상기 제4 반도체층의 재료는, 산화물 반도체인 것이 바람직하다. 상기 산화물 반도체로는, Ga(갈륨), In(인듐), Zn(아연) 및 O(산소)를 구성 원자로서 포함하는 것이 바람직하다. 이에 의해, 우수한 전기 특성 및 프로세스 내성을 갖는 TFT를 용이하게 실현할 수 있다. 따라서, 산화물 반도체를 사용함으로써 적은 채널 폭으로도 충분한 도전 특성을 얻을 수 있기 때문에, 박막 트랜지스터의 사이즈를 작게 설정할 수 있어, 회로 면적을 줄일 수 있다. 산화물 반도체의 조성은, 오거 전자 분광법(AES:Auger Electron Spectroscopy), X선 광전자 분광법(XPS:X-ray Photoelectron Spectroscopy) 등으로 확인할 수 있다.
본 발명의 제1 회로 기판은, 신호 버스 라인과, 상기 신호 버스 라인의 일부로부터 연신되고, 상기 제1 게이트 전극과 접속된 게이트 인출 배선과, 상기 신호 버스 라인의 다른 일부로부터 연신되고, 상기 제1 소스 전극과 접속된 소스 인출 배선을 갖고, 상기 제1 게이트 전극과 상기 게이트 인출 배선은, 동일 재료로 구성되고, 상기 제1 소스 전극과 상기 소스 인출 배선은, 동일 재료로 구성되고, 상기 신호 버스 라인과 상기 게이트 인출 배선은, 각각 다른 재료로 구성되고, 상기 신호 버스 라인의 폭은, 상기 게이트 인출 배선의 폭보다 크고, 상기 신호 버스 라인과 상기 게이트 인출 배선은, 상기 신호 버스 라인과 겹치는 위치의 절연막을 관통하는 콘택트부를 통해 접속되어 있는 것이 바람직하다.
본 발명의 제2 회로 기판은, 신호 버스 라인과, 상기 신호 버스 라인의 일부로부터 연신되고, 상기 제3 게이트 전극과 접속된 게이트 인출 배선과, 상기 신호 버스 라인의 다른 일부로부터 연신되고, 상기 제3 소스 전극과 접속된 소스 인출 배선을 갖고, 상기 제3 게이트 전극과 상기 게이트 인출 배선은, 동일 재료로 구성되고, 상기 제3 소스 전극과 상기 소스 인출 배선은, 동일 재료로 구성되고, 상기 신호 버스 라인과 상기 게이트 인출 배선은, 각각 다른 재료로 구성되고, 상기 신호 버스 라인의 폭은, 상기 게이트 인출 배선의 폭보다도 크고, 상기 신호 버스 라인과 상기 게이트 인출 배선은, 상기 신호 버스 라인과 겹치는 위치의 절연막을 관통하는 콘택트부를 통해 접속되어 있는 것이 바람직하다.
이들 형태는, 버스 라인의 굵기가 회로 내 배선보다 굵게 형성되는 점에 착안한 것으로, 게이트 인출 배선과 신호 버스 라인의 사이의 도통점을 신호 버스 라인과 겹치는 위치에 형성함으로써, 회로 내에 콘택트부를 형성하지 않아도 되므로, 회로 면적을 축소할 수 있다.
본 발명은 또한, 상기 본 발명의 제1 및 제2 회로 기판의 적어도 한쪽을 구비하는 표시 장치이기도 하다. 본 발명의 제1 및 제2 회로 기판에 따르면, 회로 면적을 축소 형성할 수 있으므로, 프레임 면적이 좁은 표시 장치를 얻을 수 있다.
본 발명의 회로 기판에서는, 보톰 게이트형 TFT와 톱 게이트형 TFT의 조합에 의해 회로의 일부가 구성되어 있으므로, 여분의 콘택트부를 형성할 필요가 없고, 회로 면적을 삭감할 수 있고, 표시 장치에 적용했을 때에 협소 프레임화가 가능해진다.
도 1은 실시 형태 1의 회로 기판의 보톰 게이트형 TFT와 톱 게이트형 TFT의 접속 부분을 도시하는 평면 모식도다.
도 2는 비교예 1의 회로 기판의 2개의 보톰 게이트형 TFT의 접속 부분을 도시하는 평면 모식도다.
도 3은 비교예 1의 회로 기판의 콘택트부를 도시하는 단면 모식도다.
도 4는 실시 형태 1의 회로 기판의 단면 모식도다.
도 5는 실시 형태 1의 회로 기판의 단위 회로의 회로도다.
도 6은 실시 형태 1의 회로 기판의 각 신호의 타이밍 챠트다.
도 7은 실시 형태 1의 회로 기판의 일부를 도시하는 평면 모식도다.
도 8은 비교예 1의 회로 기판의 일부를 도시하는 평면 모식도다.
도 9는 실시 형태 1의 회로 기판을 액티브 매트릭스형의 액정 표시 장치에 적용했을 때의 블록도다.
도 10은 실시 형태 2의 회로 기판의 단면 모식도다.
도 11은 실시 형태 3의 회로 기판에서의 회로도다.
도 12는 비교예 2의 회로 기판에서의 회로도다.
도 13은 실시 형태 4의 회로 기판에서의 톱 게이트형 TFT의 단면 모식도다.
도 14는 실시 형태 5의 회로 기판에서의 톱 게이트형 TFT를 도시하는 단면 모식도다.
도 15는 실시 형태 5의 회로 기판에서의 톱 게이트형 TFT를 도시하는 단면 모식도다.
도 16은 실시 형태 6의 회로 기판에서의 톱 게이트형 TFT를 도시하는 단면 모식도다.
도 17은 실시 형태 6의 회로 기판에서의 톱 게이트형 TFT를 도시하는 단면 모식도다.
도 18은 일반적인 표시 장치의 구동 회로의 일부를 도시하는 회로도다.
도 19는 일반적인 표시 장치의 구동 회로의 TFT의 구성의 일부를 도시하는 평면 모식도다.
도 20은 일반적인 표시 장치의 구동 회로의 TFT의 구성의 일부를 도시하는 단면 모식도다.
이하에 실시 형태를 들어, 본 발명에 대해 도면을 참조해서 더욱 상세하게 설명하지만, 본 발명은 이들 실시 형태에만 한정되는 것이 아니다.
실시 형태 1
도 1은, 실시 형태 1의 회로 기판의 보톰 게이트형 TFT와 톱 게이트형 TFT의 접속 부분을 도시하는 평면 모식도다. 한편, 도 2는, 비교예 1의 회로 기판의 2개의 보톰 게이트형 TFT의 접속 부분을 도시하는 평면 모식도다.
도 1에 도시한 바와 같이, 실시 형태 1의 회로 기판은, 상류측에 배치된 보톰 게이트형 TFT(1)와, 하류측에 배치된 톱 게이트형 TFT(2)를 갖는다. 보톰 게이트형 TFT(1)와 톱 게이트형 TFT(2)는 서로 접속되어 있고, 보톰 게이트형 TFT(1)의 드레인 전극(제1 드레인 전극)(26)과, 톱 게이트형 TFT(2)의 게이트 전극(제2 게이트 전극)(35)이 직접 연결되기 때문에, 이들 전극은 동일 전위다. 보톰 게이트형 TFT(1)와 톱 게이트형 TFT(2)의 사이에, 다른 TFT는 개재되어 있지 않다. 즉, 실시 형태 1의 회로 기판은, 본 발명의 제1 회로 기판에 상당한다.
보톰 게이트형 TFT(1)는, 반도체층(제1 반도체층)(23), 게이트 전극(제1 게이트 전극)(21), 소스 전극(제1 소스 전극)(25) 및 드레인 전극(제1 드레인 전극)(26)을 갖는다. 도 1에 도시한 바와 같이, 보톰 게이트형 TFT(1)에서, 소스 전극(25) 및 드레인 전극(26)은, 모두 빗형 구조를 가지며, 서로의 빗살이 일정 간격을 두고 맞물려 배치되어 있다. 소스 전극(25)과 드레인 전극(26)의 사이에는, 반도체층(23)이 배치되어 있고, 게이트 전극(21)에 대해 주사 신호가 공급되는 타이밍에서 소스 전극(25)과 드레인 전극(26)이 도통한다.
톱 게이트형 TFT(2)는, 반도체층(제2 반도체층)(33), 게이트 전극(제2 게이트 전극)(35), 소스 전극(제2 소스 전극)(31) 및 드레인 전극(제2 드레인 전극)(32)을 갖는다. 톱 게이트형 TFT(2)에서도, 소스 전극(31) 및 드레인 전극(32)은, 모두 빗형 구조를 갖고, 서로의 빗살이 일정 간격을 두고 맞물려서 배치되어 있다. 소스 전극(31)과 드레인 전극(32)의 사이에는, 반도체층(33)이 배치되어 있고, 게이트 전극(35)에 대해 주사 신호가 공급되는 타이밍에서, 소스 전극(31)과 드레인 전극(32)이 도통한다.
실시 형태 1에서는, 보톰 게이트형 TFT(1)와 톱 게이트형 TFT(2)의 사이에 드레인과 게이트를 바꿔 연결하는 콘택트부를 형성하지 않고, 보톰 게이트형 TFT(1)의 드레인 전극(26)에 공급된 신호를, 톱 게이트형 TFT(2)에서의 주사 신호로서 톱 게이트형 TFT(2)의 게이트 전극(35)에 공급할 수 있다.
한편, 도 2에 도시한 바와 같이, 비교예 1의 회로 기판은, 상류측에 배치된 보톰 게이트형 TFT(101)와, 하류측에 배치된 보톰 게이트형 TFT(102)를 갖는다. 보톰 게이트형 TFT(101)와 보톰 게이트형 TFT(102)의 사이에는 콘택트부(105)가 배치되어 있고, 콘택트부(105)를 통해, 보톰 게이트형 TFT(101)와 보톰 게이트형 TFT(102)가 서로 접속되어 있다. 콘택트부(105)는, 보톰 게이트형 TFT(101)의 드레인 전극(126)과, 보톰 게이트형 TFT(102)의 게이트 전극(135)을 서로 다른 층으로 바꿔 연결하기 위해 설치된 구성이며, 보톰 게이트형 TFT(101)의 드레인 전극(126)과 보톰 게이트형 TFT(102)의 게이트 전극(135)은 동일 전위인데, 그러기 위해서는 콘택트부(105)의 형성이 필수적이 된다.
도 3은, 비교예 1의 회로 기판의 콘택트부를 도시하는 단면 모식도다. 제2 절연막(124) 및 제3 절연막(127)에는, 이것들을 관통하는 콘택트 홀이 형성되어 있고, 노출된 게이트 전극(151), 제2 절연막(124), 드레인 전극(126), 제3 절연막(127)의 표면을 덮도록, 화소 전극으로 사용되는 투명 전극막(155)이 형성되어 있다.
또한, 비교예 1의 구성은, 톱 게이트형 TFT가 2개 조합해서 사용되는 경우도 마찬가지로 콘택트부의 형성이 필수적이 된다.
도 1과 도 2를 비교하면 알 수 있듯이, 비교예 1의 회로 기판에서는, 모두가 보톰 게이트형인 2개의 TFT에 의해 회로의 일부가 구성되어 있기 때문에, 각 TFT간에, 드레인과 게이트의 전환을 행하기 위한 콘택트부를 형성할 필요가 있어, 일정 범위의 공간을 확보할 필요가 있다. 이에 반해, 실시 형태 1의 회로 기판에서는, 서로 구조가 반대인 보톰 게이트형 TFT와 톱 게이트형 TFT로 회로의 일부가 구성되어 있으므로, 콘택트부를 새롭게 설치할 필요가 없어, 회로 면적의 축소가 가능해진다. 구체적으로는, 도 1에서의 점선으로 둘러싼 영역이 빈 공간으로 되어, 이 영역에 다른 부재를 이동 배치할 수 있기 때문에, 전체적으로 회로 면적이 축소화된다. 또한, 실시 형태 1의 회로 기판의 회로도는, 도 18에 도시되는 회로도와 마찬가지다.
도 4는, 실시 형태 1의 회로 기판의 단면 모식도다. 도 4에 도시한 바와 같이, 실시 형태 1의 회로 기판은, 유리 기판(12)을 모체로서 갖고, 보톰 게이트형 TFT(1) 및 톱 게이트형 TFT(2)는, 각각 유리 기판(12) 위에 배치되어 있다. 유리 기판(12)은, 표면이 절연성을 갖는 한, 다른 재료를 대체해서 사용할 수 있다.
실시 형태 1에서 보톰 게이트형 TFT(1)는, 유리 기판측(12)에서부터, 게이트 전극(21), 게이트 절연막(제1 절연막)(22), 반도체층(23), 제2 절연막(24), 및 소스 전극(25) 및 드레인 전극(26)을 이 순서대로 적층해서 갖고 있다. 또한, 실시 형태 1에서 톱 게이트형 TFT(2)는, 유리 기판(12)측에서부터, 소스 전극(31) 및 드레인 전극(32), 반도체층(33), 게이트 절연막(제4 절연막)(34), 및 게이트 전극(35)을 이 순서대로 적층해서 갖고 있다. 보톰 게이트형 TFT(1)와 톱 게이트형 TFT(2)를 제작하는 방법에 대해서 이하 상세하게 서술한다.
우선, 유리 기판(12) 위에 막 두께 200 내지 600nm의 도전막을 스퍼터법에 의해 형성한 후, 포토리소그래피 공정에 의해 원하는 형상으로 패터닝함으로써, 보톰 게이트형 TFT(1)의 게이트 전극(21), 톱 게이트형 TFT(2)의 소스 전극(31) 및 톱 게이트형 TFT(2)의 드레인 전극(32)을 형성한다. 각 전극의 재료로는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo) 등의 고융점 금속, 또는 이들 고융점 금속을 주성분으로 하는 합금 혹은 화합물이 적합하다. 또한, 고융점 금속을 주성분으로 하는 화합물로는 질화물이 적합하다. 이에 의해, 동일층에 배치되고, 또한 동일한 재료로 구성된 보톰 게이트형 TFT(1)의 게이트 전극(21), 톱 게이트형 TFT(2)의 소스 전극(31) 및 톱 게이트형 TFT(2)의 드레인 전극(32)을 일괄로 제작할 수 있다.
다음으로, 보톰 게이트형 TFT(1)의 게이트 전극 위(21)에, 보톰 게이트형 TFT(1)용의 게이트 절연막(22)을 형성한다. 게이트 절연막(22)은, 실리콘을 포함하는 절연 재료(예를 들어, SiO2, SiN, SiNO)를 사용한 플라즈마 CVD법 또는 스퍼터법에 의해 막 두께 30 내지 100nm의 절연막을 형성한 후, 포토리소그래피법에 의해 원하는 형상으로 패터닝함으로써 형성할 수 있다.
다음으로, 보톰 게이트형 TFT(1)의 게이트 절연막(22) 위, 및 톱 게이트형 TFT(2)의 소스 전극(31) 위 및 드레인 전극(32) 위에 반도체층(23, 33)을 형성한다. 반도체층(23, 33)의 재료로는, 비정질 실리콘(아몰퍼스 실리콘), 미결정 실리콘, 다결정 실리콘(폴리 실리콘), 단결정 실리콘 등의 실리콘계 재료를 사용해도 되는데, 바람직하게는, In, Ga, Zn 및 O를 포함한 산화물 반도체(IGZO)이다. 산화물 반도체를 사용할 경우, 우선, 스퍼터법을 사용해서 막 두께 10 내지 300nm의 산화물 반도체의 재료를 퇴적시켜 막을 형성한 후, 포토리소그래피법을 사용해서 원하는 형상으로 패터닝함으로써 형성할 수 있다. 이에 의해, 동일층에 배치되고, 또한 동일한 재료로 구성된 보톰 게이트형 TFT(1)의 반도체층(23)과, 톱 게이트형 TFT(2)의 반도체층(33)을 일괄로 제작할 수 있다. 또한, 산화물 반도체는, 불순물(예를 들어, N+)의 도핑을 행하는 타입의 반도체 재료에 비해 우수한 도전 특성을 갖고 있기 때문에, 각 TFT의 채널 폭을 일반적인 사이즈보다 작게 설계해도 되어, 회로 면적을 줄이는 것이 가능해진다.
다음으로, 보톰 게이트형 TFT(1)용의 제2 절연막(24)과, 톱 게이트형 TFT(2)용의 게이트 절연막(34)을 형성한다. 우선, 막 두께 30 내지 100nm의 절연막을 전체 면에 형성한 후, 포토리소그래피법에 의해 보톰 게이트형 TFT(1)의 소스 전극(25) 및 드레인 전극(26)이 반도체층(23)과 도통되는 부분이 개방되도록 패터닝을 행한다.
다음으로, 막 두께 200 내지 600nm의 도전막을 스퍼터법에 의해 형성한 후, 포토리소그래피 공정에 의해 원하는 형상으로 패터닝함으로써, 보톰 게이트형 TFT(1)의 소스 전극(25), 보톰 게이트형 TFT(1)의 드레인 전극(26) 및 톱 게이트형 TFT(2)의 게이트 전극(35)을 형성한다. 각 전극의 재료로는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo) 등의 고융점 금속, 또는 이들 고융점 금속을 주성분으로 하는 합금 혹은 화합물이 적합하다. 또한, 고융점 금속을 주성분으로 하는 화합물로는 질화물이 적합하다. 이에 의해, 동일층에 배치되고, 또한 동일한 재료로 구성된 보톰 게이트형 TFT(1)의 소스 전극(25), 보톰 게이트형 TFT(1)의 드레인 전극(26) 및 톱 게이트형 TFT(2)의 게이트 전극(35)을 일괄로 제작할 수 있다.
실시 형태 1의 회로 기판의 구성에 대해서 이하에 의해 상세하게 설명한다. 실시 형태 1에서 회로 기판은, 복수 개의 단위 회로가 다단 접속된 회로를 갖고 있다. 도 5는, 실시 형태 1의 회로 기판의 단위 회로의 회로도이며, 시프트 레지스터를 구성하고 있다. 각 단위 회로는, 입력 단자(INa 및 INb)와, 클록 단자(CK 및 CKB)와, 전원 단자(VSS)와, 클리어 단자(CLR)와, 출력 단자(OUT)를 갖는다.
도 5에 도시한 바와 같이, 각 단위 회로는, TFT(11a 내지 11j)와 용량부(41)를 포함하고 있다. TFT(11a)의 드레인은 클록 단자(CK)에 접속되고, 소스는 출력 단자(OUT)에 접속된다. TFT(11b)의 드레인과 게이트는 입력 단자(INa)에 접속되고, 소스는 TFT(11a)의 게이트에 접속된다. TFT(11a)의 게이트 및 소스 간에는 용량부(41)가 설치된다. TFT(11c)의 드레인은 출력 단자(OUT)에 접속되고, TFT(11d)의 드레인은 TFT(11a)의 게이트에 접속된다. TFT(11c 및 11d)의 게이트는 입력 단자(INb)에 접속되고, 소스는 전원 단자(VSS)에 접속된다.
TFT(11e)의 드레인은 출력 단자(OUT)에 접속되고, 게이트는 클록 단자(CKB)에 접속되고, 소스는 전원 단자(VSS)에 접속된다. TFT(11f)의 드레인은 TFT(11a)의 게이트에 접속되고, 게이트는 클리어 단자에 접속되고, 소스는 전원 단자(VSS)에 접속된다.
TFT(11g)의 드레인은 TFT(11a)의 게이트에 접속되고, 소스는 전원 단자(VSS)에 접속된다. TFT(11g)의 게이트에는, TFT(11h)의 소스와 TFT(11i 및 11j)의 드레인이 접속된다. TFT(11h)의 드레인과 게이트는 클록 단자(CKB)에 접속된다. TFT(11i)의 게이트는 TFT(11a)의 게이트에 접속되고, 소스는 전원 단자(VSS)에 접속된다. TFT(11j)의 게이트는 클록 단자(CK)에 접속되고, 소스는 전원 단자(VSS)에 접속된다.
TFT(11a)는, 클록 단자(CK)와 출력 단자(OUT)의 사이에 설치되어, 게이트 전위에 따라서 클록 신호를 통과시킬 것인지의 여부를 전환하는 출력 트랜지스터(전송 게이트)로서 기능한다. 또한, TFT(11a)의 게이트는, 출력 단자(OUT)측의 도통 단자(소스)와 용량 결합되어 있다. 이로 인해, 후술하는 바와 같이, TFT(11a)가 온 상태에서, 클록 신호(CK)가 하이 레벨이 되는 기간에서는, TFT(11a)의 게이트 전위는 클록 신호(CK)의 하이 레벨 전위보다 높아진다. 이하, TFT(11a)의 게이트가 접속된 노드를 netA라고 한다.
도 6은, 실시 형태 1의 회로 기판의 각 신호의 타이밍 챠트다. 도 6에는, 홀수단째의 단위 회로의 입출력 신호 및 노드(netA)의 전압 변화가 도시되어 있다. 홀수단째의 단위 회로에는, 클록 단자(CK)로부터 클록 신호(CK1)가 입력되고, 클록 단자(CKB)로부터 클록 신호(CK2)가 입력된다. 클록 신호(CK1)는, 전위가 하이 레벨인 기간의 길이가 1/2 주기보다 약간 짧은 클록 신호다. 클록 신호(CK2)는, 클록 신호(CK1)를 1/2 주기만큼 지연시킨 신호다. 즉, 클록 신호(CK1)와 클록 신호(CK2)는, 전위가 하이 레벨인 기간이 서로 겹치지 않는 위상 관계를 갖고 있다.
또한, 이하의 설명에서는, 특별히 언급하지 않는 한, 하이 레벨 전위를 VGH, 로우 레벨 전위를 VGL이라고 한다. 또한, 전원 단자(VSS)는, 로우 레벨 전위(VGL)와 동일한 것으로 한다. 또한, 회로의 임의의 단자 경유로 입력 또는 출력되는 신호를 당해 단자와 동일한 명칭으로 부른다. 예를 들어, 클록 단자(CK) 경유로 입력되는 신호를 클록 신호(CK)라고 한다. n과 m은 2 이상의 정수, i는 1 이상 n 이하의 정수, j는 1 이상 m 이하의 정수로 한다.
스타트 펄스(SP)는, 시프트 동작의 개시 전에, 클록 신호(CK1)의 전위가 하이 레벨인 기간과 동일한 길이의 시간만큼 하이 레벨이 된다. 엔드 펄스 시프트 동작의 종료 후에, 클록 신호(CK1)의 전위가 하이 레벨인 기간과 동일한 길이의 시간만큼 하이 레벨이 된다.
시각(t1)에서, 입력 신호(INa)(전단의 단위 회로의 출력 신호)가 로우 레벨에서 하이 레벨로 변화되면, 다이오드 접속된 TFT(11b)를 통해 노드(netA)의 전위도 하이 레벨로 변화되어, TFT(11a)는 온 상태가 된다.
시각(t2)에서, 입력 신호(INa)가 로우 레벨로 변화되면, TFT(11b)는 오프 상태로 되고, 노드(netA)는 플로팅 상태가 되지만, TFT(11a)는 온 상태를 유지한다.
시각(t3)에서, 클록 신호(CK)(클록 신호(CK1))가 로우 레벨에서 하이 레벨로 변화되면, 부트스트랩 효과에 의해 노드(netA)의 전위는 클록 신호의 진폭(Vck)(=VGH-VGL)의 2배 정도까지 상승한다. TFT(11a)의 게이트 전위가 충분히 높기 때문에, 클록 신호(CK)는 TFT(11a)를 전압 강하하지 않고 통과한다.
클록 신호(CK)가 하이 레벨이 되는 시각(t3)에서 시각(t4)까지의 동안에, 노드(netA)의 전위는 Vck의 2배 정도가 되고, 출력 신호(OUT)는 하이 레벨이 된다.
시각(t4)에서, 노드(netA)의 전위는 하이 레벨이 되고, 출력 신호(OUT)는 로우 레벨이 된다.
시각(t5)에서, 입력 신호(INb)(후단의 단위 회로의 출력 신호)가 로우 레벨에서 하이 레벨로 변화되면, TFT(11c 및 11d)는 온 상태가 된다. TFT(11c)가 온 상태인 동안에, 출력 단자(OUT)에는 로우 레벨 전위가 인가된다. 또한, TFT(11d)가 온 상태로 되면, 노드(netA)의 전위는 로우 레벨로 변화되어, TFT(11a)는 오프 상태가 된다.
시각(t6)에서, 입력 신호(INb)가 로우 레벨로 변화되면, TFT(11c 및 11d)는 오프 상태가 된다. 이때, 노드(netA)는 플로팅 상태가 되지만, TFT(11a)는 오프 상태를 유지한다. 입력 신호(INa)가 다음의 하이 레벨로 될 때까지, 이상적으로는 TFT(11a)는 오프 상태를 유지하고, 출력 신호(OUT)는 로우 레벨을 유지한다.
TFT(11e)는, 클록 신호(CKB)(클록 신호(CK2))가 하이 레벨일 때에 온 상태로 된다. 이로 인해, 클록 신호(CKB)가 하이 레벨이 될 때마다, 출력 단자(OUT)에는 로우 레벨 전위가 인가된다. 이렇게 TFT(11e)는, 출력 단자(OUT)를 반복해서 로우 레벨로 설정하여, 출력 신호(OUT)를 안정시키는 기능을 갖는다.
TFT(11f)는, 클리어 신호(CLR)(클리어 펄스(CP))가 하이 레벨일 때에 온 상태로 된다. 이때, 노드(netA)에는 로우 레벨 전위가 인가된다. 이렇게 TFT(11f)는, 노드(netA)의 전위를 로우 레벨로 초기화하는 기능을 갖는다.
TFT(11h)는, 클록 신호(CKB)(클록 신호(CK2))가 하이 레벨일 때에 온 상태로 된다. 이때, 노드(netB)에는, 클록 신호(CKB)의 하이 레벨 전위가 인가된다. TFT(11i)는, 노드(netA)의 전위가 Vck 이상일 때에 온 상태로 된다. 이때, 노드(netB)에는 로우 레벨 전위가 인가된다. TFT(11j)는, 클록 신호(CK)(클록 신호(CK1))가 하이 레벨일 때에 온 상태로 된다. 이때, 노드(netB)에는 로우 레벨 전위가 인가된다.
이로 인해, 노드(netB)의 전위는, 클록 신호(CK)가 로우 레벨, 클록 신호(CKB)가 하이 레벨, 또한, 노드(netA)의 전위가 로우 레벨일 때에는 하이 레벨이 되고, 그 외의 경우에는 로우 레벨이 된다. TFT(11g)는, 노드(netB)의 전위가 하이 레벨일 때에는 온 상태로 된다. 이때, 노드(netA)에는, 로우 레벨 전위가 인가된다. 이렇게 TFT(11g 내지 11j)는, 노드(netA)의 전위에 인가되는 로우 레벨 전위를 유지하는 기능을 갖는다.
이상과 같이, TFT(11c 및 11e)는, 출력 신호(OUT)의 출력시 이외의 경우에, 출력 단자(OUT)에 로우 레벨 전압을 인가하기 위해서 기능하는 TFT(Low 인출용 TFT)이다.
한편, TFT(11d, 11f 내지 11h 및 11j)는, TFT(11a)(출력 TFT)를 온 상태로 하기 위한 기간 이외에, TFT(11a)의 게이트에 접속된 노드(netA)에 로우 레벨 전압을 인가하기 위해서 기능하는 TFT(Low 인출용 TFT)이다.
또한, TFT(11i)는, 입력 신호(INa)가 입력되었을 때에 온 상태로 되어, 노드(netB)에 로우 레벨 전압을 인가하기 위해서 기능하는 TFT다. 그로 인해 그 기간 중에는 TFT(11g)가 온 상태로 되지 않아, 노드(netA)에 입력 신호(INa)를 인가할 수 있다. 이와 같이, TFT(11i)는, TFT(11a)(출력 TFT)를 온 상태로 하기 위한 기간에, TFT(11g)의 게이트에 접속된 노드(netB)에 로우 레벨 전압을 인가하기 위해서 기능하는 TFT(Low 인출용 TFT)이다.
도 7은, 실시 형태 1의 회로 기판의 일부를 도시하는 평면 모식도다. 도 8은, 비교예 1의 회로 기판의 일부를 도시하는 평면 모식도다. 실시 형태 1의 회로 기판과 비교예 1의 회로 기판은, 회로로서는 동일한 것이지만, 실제의 구성이 각각 다르다. 도 7에 도시하는 각 TFT(11b, 11c, 11d, 11f, 11g, 11h, 11i, 11j)는, 도 5에서의 각 TFT(11b, 11c, 11d, 11f, 11g, 11h, 11i, 11j)에 각각 상당한다. 각 TFT는, 인출 배선을 통해 서로 접속되어 있고, 필요에 따라서 콘택트부가 형성되어 있다.
실시 형태 1에서, TFT(11b, 11c, 11d, 11f, 11g)가 보톰 게이트형 TFT이며, TFT(11h, 11i, 11j)가 톱 게이트형 TFT다. 또한, TFT(11b, 11c, 11d, 11i, 11j)가 소스 전극 및 드레인 전극이 빗형 구조를 갖는 TFT이며, TFT(11f, 11h)가 소스 전극 및 드레인 전극이 빗형 구조를 가지지 않는 TFT다. 한편, 비교예 1에서는, TFT(11b, 11c, 11d, 11f, 11g, 11h, 11i, 11j) 모두가 보톰 게이트형 TFT다.
도 7에 도시한 바와 같이, 실시 형태 1의 회로 기판에서는, 보톰 게이트형 TFT와 톱 게이트형 TFT의 조합에 의해 회로의 일부가 구성되어 있는 점에서, 콘택트부를 형성하지 않아도 각 TFT의 접속이 가능하여, 회로 면적의 삭감이 가능해진다. 한편, 도 8에 도시한 바와 같이, 비교예 1의 회로 기판에서는, 2개의 보톰 게이트형 TFT의 조합에 의해 회로의 일부가 구성되어 있는 점에서, 콘택트부를 형성하지 않으면 안되는 부위가 있다. 도 7에서, 점선으로 나타낸 콘택트부는, 실시 형태 1에서 불필요하게 된 콘택트부를 도시하고 있으며, 구체적으로는, 실시 형태 1에 따르면, TFT(11b)와 TFT(11i)의 사이의 접속을 위한 콘택트부, TFT(11h)와 TFT(11g)의 사이의 접속을 위한 콘택트부를 삭감할 수 있다. 도 7과 도 8을 비교하면 알 수 있는 바와 같이, 실시 형태 1의 회로 기판에 따르면, 대폭적으로 회로 면적을 줄이는 것이 가능해진다.
또한, 실시 형태 1에서도, 예를 들어 배선의 겹침을 해소하기 위해, 필요에 따라서 콘택트부를 형성하는 것은 가능하다.
도 9는, 실시 형태 1의 회로 기판을 액티브 매트릭스형의 액정 표시 장치에 적용했을 때의 블록도다. 도 9에 도시한 바와 같이, 실시 형태 1의 액정 표시 장치는, 화소부(62), 표시 제어 회로(63), 게이트 드라이버(64) 및 소스 드라이버(65)를 구비하고 있다. 실시 형태 1에서는, 본 발명의 보톰 게이트형 TFT와 톱 게이트형 TFT의 조합이 시프트 레지스터(61)의 일부를 구성하고 있고, 게이트 드라이버(64)에 채용되어 있다.
화소부(62) 및 게이트 드라이버(64)는 유리 기판 등의 투명한 절연 기판 위에 형성되고, 소스 드라이버(65)는 플렉시블 프린트 기판에 형성되고, 표시 제어 회로(63)는 컨트롤 기판에 형성되어 있다. 이와 같이, 게이트 드라이버(64)는 하나의 기판 위에 화소부(62)와 모놀리식으로 만들어 넣어져 있다. 게이트 모놀리식, 게이트 드라이버리스, 패널 내장 게이트 드라이버, 게이트인 패널 등으로 불리는 게이트 드라이버는 모두 게이트 드라이버(64)에 포함될 수 있다.
화소부(62)는, n개의 주사 신호선(G1 내지 Gn)과, m개의 데이터 신호선(S1 내지 Sm)과, (m×n)개의 화소 회로(Pij)를 포함하고 있다. 주사 신호선(G1 내지 Gn)은 서로 평행하게 배치되고, 데이터 신호선(S1 내지 Sm)은 주사 신호선(G1 내지 Gn)과 직교하도록 서로 평행하게 배치된다. 주사 신호선(Gi)과 데이터 신호선(Sj)의 교점 근방에는, 화소 회로(Pij)가 설치된다. 그리고, 이러한 (m×n)개의 화소 회로(Pij)는, 행 방향으로 m개씩, 열 방향으로 n개씩, 2차원 형상(매트릭스 형상)으로 설치된다. 주사 신호선(Gi)은 i행면에 설치된 화소 회로(Pij)에 공통적으로 접속되고, 데이터 신호선(Sj)은 j열째에 설치된 화소 회로(Pij)에 공통적으로 접속된다. 또한, 화소 회로(Pij)에는 각각, 스위칭 소자로서 화소용 TFT가 배치되고, 화소용 TFT의 게이트 전극은 주사 신호선(Gi)에 접속되고, 상기 TFT의 소스 전극은 데이터 신호선(Sj)에 접속되고, 화소용 TFT의 드레인 전극은 화소 전극에 접속되어 있다.
실시 형태 1의 액정 표시 장치의 표시 제어 회로(63)에 대해서는, 수평 동기 신호(HSYNC), 수직 동기 신호(VSYNC) 등의 제어 신호와, 표시 데이터(DT)가 공급된다. 표시 제어 회로(63)는, 이들 신호에 기초하여, 게이트 드라이버(64)에 대해 클록 신호(CK1 및 CK2)와 스타트 펄스(SP)를 출력하고, 소스 드라이버(65)에 대하여 제어 신호(SC)와 표시 데이터(DT)를 출력한다.
게이트 드라이버(64)는, n단의 시프트 레지스터(61)로 구성되어 있다. 시프트 레지스터(61)는, 클록 신호(CK1 및 CK2)에 기초하여, 출력 신호(SROUT1 내지 SROUTn)를 1개씩 순서대로 하이 레벨(선택 상태를 나타낸다)로 제어한다. 출력 신호(SROUT1 내지 SROUTn)는, 각각 주사 신호선(G1 내지 Gn)에 주어진다. 이에 의해, 주사 신호선(G1 내지 Gn)이 1개씩 순서대로 선택되고, 1행분의 화소 회로(Pij)가 일괄적으로 선택된다.
소스 드라이버(65)는, 제어 신호(SC)와 표시 데이터(DT)에 기초하여, 데이터 신호선(S1 내지 Sm)에 대해 표시 데이터(DT)에 따른 전압을 인가한다. 이에 의해, 선택된 1행분의 화소 회로(Pij)에 표시 데이터(DT)에 따른 전압이 기입된다. 이와 같이 하여, 액정 표시 장치(100)는 화상을 표시한다.
실시 형태 1의 액정 표시 장치에서는, 구동 회로 내에서 콘택트부를 여분으로 형성할 필요가 없으므로, 협소 프레임화가 가능해진다.
실시 형태 2
실시 형태 2의 회로 기판은, 보톰 게이트형의 TFT와 톱 게이트형의 TFT의 접속 순서가 실시 형태 1과 반대인 점 이외에는, 실시 형태 1과 마찬가지다. 즉, 실시 형태 2에서는, 톱 게이트형의 TFT와 보톰 게이트형의 TFT가 이 순서대로 접속된 부위가 있다. 톱 게이트형 TFT의 드레인 전극(제3 드레인 전극)과 보톰 게이트형 TFT의 게이트 전극(제4 드레인 전극)이 직접 연결되어 있기 때문에, 이들 전극은 동일 전위다. 톱 게이트형 TFT(3)와 보톰 게이트형 TFT(4)의 사이에, 다른 TFT는 개재되어 있지 않다. 즉, 실시 형태 2의 회로 기판은, 본 발명의 제2 회로 기판에 상당한다. 또한, 실시 형태 2의 회로 기판의 회로도로는, 실시 형태 1에서의 도 5와 마찬가지가 된다.
도 10은, 실시 형태 2의 회로 기판의 단면 모식도다. 도 10에 도시한 바와 같이, 실시 형태 2의 회로 기판은, 유리 기판(12)을 모체로서 갖고, 톱 게이트형 TFT(3) 및 보톰 게이트형 TFT(4)는, 각각 유리 기판 위에 배치되어 있다. 유리 기판(12)은, 표면이 절연성을 갖는 한, 다른 재료를 대체해서 사용할 수 있다.
실시 형태 2에서, 톱 게이트형 TFT(3)는, 유리 기판(12)측에서부터 소스 전극(31) 및 드레인 전극(32), 반도체층(33), 게이트 절연막(제4 절연막)(34), 및 게이트 전극(35)을 이 순서대로 적층해서 갖고 있다. 또한, 실시 형태 2에서, 보톰 게이트형 TFT(4)는, 유리 기판(12)측에서부터 게이트 전극(21), 게이트 절연막(제1 절연막)(22), 반도체층(23), 제2 절연막(24), 및 소스 전극(25) 및 드레인 전극(26)을 이 순서대로 적층해서 갖고 있다.
실시 형태 2와 같이, 보톰 게이트형의 TFT와 톱 게이트형의 TFT의 접속 순서를 실시 형태 1의 경우와 반대로 했을 때에도, 서로 구조가 반대인 보톰 게이트형의 TFT와 톱 게이트형의 TFT의 2종류의 TFT가 사용되고 있기 때문에, 실시 형태 1과 마찬가지로, 이들 TFT간에서 하층과 상층을 바꿔 연결하는 콘택트부를 새롭게 설치할 필요가 없어, 회로 면적의 축소 효과를 얻을 수 있다.
실시 형태 3
도 11은, 실시 형태 3의 회로 기판에서의 회로도다. 실시 형태 3의 회로 기판은, 서로 접속된 보톰 게이트형 TFT 및 톱 게이트형 TFT를 갖는다. 보톰 게이트형 TFT 및 톱 게이트형 TFT의 접속 순서는 특별히 한정되지 않고, 실시 형태 3의 회로 기판은, 본 발명의 제1 회로 기판 및 본 발명의 제2 회로 기판 중 어느 것을 적용해도 좋다.
도 12는, 비교예 2의 회로 기판에서의 회로도다. 비교예 2의 회로 기판은, 회로도로서는 실시 형태 3과 동일하지만, 모두 보톰 게이트형인 2개의 TFT, 또는 모두 톱 게이트형인 2개의 TFT에 의해 회로의 일부가 구성되어 있기 때문에, 드레인과 게이트의 연결을 바꾸는 콘택트부의 위치가 상이하다.
도 11 및 도 12에 도시한 바와 같이, 실시 형태 3 및 비교예 2의 회로 기판에서는, 제1 신호 버스 라인(76, 176)의 일부로부터 제1 인출 배선(게이트 인출 배선)(73, 173)이 연신되어, 상류 영역의 TFT(71, 171)(이하, 제1 TFT라고도 함)의 게이트 전극과 접속되어 있다. 또한, 제2 신호 버스 라인(77, 177)의 일부로부터 제2 인출 배선(소스 인출 배선)(74, 174)이 연신되어, 제1 TFT(71, 171)의 소스 전극 및 하류 영역의 TFT(72, 172)(이하, 제2 TFT라고도 함)의 소스 전극과 각각 접속되어 있다. 또한, 제1 TFT(71, 171)와 제2 TFT(72, 172)의 사이에는, 이것들을 연결하는 제3 인출 배선(게이트 인출 배선)(75, 175)이 연신되어 있어, 제1 TFT(71, 171)와 제2 TFT(72, 172)가 각각 접속되어 있다.
이와 같은 회로 구성에 따르면, 제1 TFT(71, 171)의 게이트 전극에 인가된 신호에 기초하여, 제2 인출 배선(74, 174)을 통해 제1 TFT(71, 171)의 소스 전극에 공급된 신호가, 제3 인출 배선(75, 175)을 통해 제2 TFT(72, 172)의 게이트 전극에 공급된다. 그리고, 제2 TFT(72, 172)의 게이트 전극에 인가된 신호에 기초하여, 제2 인출 배선(74, 174)을 통해 제2 TFT(72, 172)의 소스 전극에 공급된 신호가, 제2 TFT(72, 172)의 드레인 전극에 공급되어, 그대로 외부로 흐른다.
도 11에서 도시되는 실시 형태 3에서는, 제1 인출 배선(73)은, 모두 제1 TFT(71)의 게이트 전극과 동일한 재료(이하, 게이트 메탈이라고도 함)로 구성되어 있고, 또한 이것들은 동일층에 형성되어 있다. 제2 인출 배선(74)은, 분기점을 갖고, 분기점을 경계로 제1 TFT(71)로 진행하는 경로와, 제2 TFT(72)로 진행하는 경로로 나뉜다. 이 중, 제2 신호 버스 라인(77)에서부터 상기 분기점까지, 및 상기 분기점에서부터 제1 TFT(71)의 소스 전극까지의 배선은, 제1 TFT(71)의 소스 전극 및 드레인 전극과 동일한 재료(이하, 소스 메탈이라고도 함)로 구성되어 있고, 또한 이것들은 동일층에 형성되어 있다. 한편, 상기 분기점에서부터 제2 TFT(72)까지의 배선은, 게이트 메탈이 사용되고 있다. 상기 분기점에는, 소스 메탈로 형성되는 배선이 배치된 층과, 게이트 메탈로 형성되는 배선이 배치된 층을 연결하는 콘택트부(81)가 형성되어 있고, 각층은, 이들 간에 배치된 절연막을 관통하는 콘택트부(81)를 통해 각각 접속되어 있다. 제1 TFT(71)와 제2 TFT(72)의 사이를 연결하는 제3 인출 배선(75)은, 소스 메탈로 구성되어 있고, 또한 상술한 소스 메탈로 형성된 배선이 배치된 층과 동일층에 형성되어 있다. 또한, 제1 신호 버스 라인(76)과 제1 인출 배선(73)의 분기점에서, 제1 신호 버스 라인(76)의 일부와 겹치는 절연막을 관통하는 콘택트부(82)가 형성되어 있으며, 콘택트부(82)를 통해, 제1 신호 버스 라인(76)과 제1 인출 배선(73)이 서로 접속되어 있다.
각 신호 버스 라인(76, 77)의 폭은, 회로 내 배선의 각각의 폭보다 크게 형성되어 있다. 구체적으로는, 각 신호 버스 라인(76, 77)의 폭은 20 내지 50㎛로 형성할 수 있다. 그로 인해, 각 단위 회로 내에 별개 콘택트부를 형성하지 않아도, 콘택트부를 제1 신호 버스 라인(76)과 겹치는 위치에 설치함으로써, 도통에 필요한 공간을 회로 내 배선 밖에 확보할 수 있어, 보다 회로 면적을 축소할 수 있다.
도 12에서 도시되는 비교예 2에서는, 제2 인출 배선(174)은, 모두 소스 메탈로 구성되어 있다. 한편, 제1 인출 배선(173)은, 분기점을 갖고, 분기점을 경계로 제1 TFT(171)로 진행하는 경로와, 외부로 진행하는 경로로 나뉜다. 이 중, 상기 분기점에서부터 제1 TFT(171)까지의 배선은, 게이트 메탈로 구성되어 있고, 상기 분기점에서부터 외부로 이어지는 배선은, 소스 메탈로 구성되어 있다. 상기 분기점에는, 소스 메탈로 형성되는 배선이 배치된 층과, 게이트 메탈로 형성되는 배선이 배치된 층을 연결하는 콘택트부(181)가 형성되어 있고, 각층은, 이들 간에 배치된 절연막을 관통하는 콘택트부(181)를 통해 각각 접속되어 있다. 제1 TFT(71)와 제2 TFT(72)의 사이를 연결하는 제3 인출 배선(75)은, 게이트 메탈로 구성된 배선과 소스 메탈로 구성된 배선을 갖고, 이들 배선은 서로 다른 층에 배치되며, 또한 절연막을 관통하는 콘택트부(182)를 통해 각각 접속되어 있다.
도 12에서 도시되는 비교예 2에서는, 모두 보톰 게이트형인 2개의 TFT, 또는, 모두 톱 게이트형인 2개의 TFT에 의해 회로의 일부가 구성되어 있기 때문에, 회로 내 배선 중에 적어도 2군데의 콘택트부를 형성할 필요가 있다. 따라서, 실시 형태 3에 따르면, 비교예 2에 비해 보다 회로 면적을 줄일 수 있다.
실시 형태 4
실시 형태 4의 회로 기판은, 톱 게이트형 TFT의 구조가 다른 점을 제외하고, 실시 형태 2와 마찬가지다. 즉, 실시 형태 4의 회로 기판은, 본 발명의 제2 회로 기판이다.
도 13은, 실시 형태 4의 회로 기판에서의 톱 게이트형 TFT의 단면 모식도다. 도 13에 도시한 바와 같이, 실시 형태 4에서 톱 게이트형 TFT(3)는, 유리 기판(12) 위에 반도체층(33), 게이트 절연막(제4 절연막)(34), 및 소스 전극(31), 드레인 전극(32) 및 게이트 전극(35)을 적층해서 갖고 있다. 소스 전극(31), 드레인 전극(32) 및 게이트 전극(35)은, 모두 동일한 재료로 구성되어 있고, 또한 동일층에 설치되어 있지만, 이것들은 서로가 도통하지 않도록 일정 간격을 두고 설치되어 있다. 또한, 실시 형태 4에서는, 톱 게이트형 TFT(3)에서의 모든 전극이, 보톰 게이트형 TFT의 소스 전극 및 드레인 전극과 동일 재료로 구성되어 있다.
이와 같은 구성에 따르면, 소스 전극, 드레인 전극 및 게이트 전극을 일괄적으로 형성할 수 있으므로, 제조 공정이 간략화된다. 또한, 톱 게이트형 TFT와 보톰 게이트형 TFT에 의해 회로의 일부가 구성되어 있기 때문에, 콘택트부를 줄임으로 인한 회로 면적의 삭감 효과를 얻을 수 있다.
실시 형태 5
실시 형태 5의 회로 기판은, 톱 게이트형 TFT의 구조가 다른 점을 제외하고, 실시 형태 2와 마찬가지다. 즉, 실시 형태 5의 회로 기판은, 본 발명의 제2 회로 기판이다.
도 14 및 도 15는, 실시 형태 5의 회로 기판에서의 톱 게이트형 TFT를 도시하는 단면 모식도다. 도 14 및 도 15에 도시한 바와 같이, 실시 형태 5에서 톱 게이트형 TFT(3)는, 유리 기판(12) 위에 반도체층(33), 게이트 절연막(제4 절연막)(34), 및 소스 전극(31), 드레인 전극(32) 및 게이트 전극(35)을 적층해서 갖고 있다. 소스 전극(31), 드레인 전극(32) 및 게이트 전극(35)은, 적어도 일부가 동일한 재료를 포함해서 구성되어 있지만, 소스 전극(31) 및 드레인 전극(32)은, 상이한 재료가 적층해서 구성되어 있기 때문에, 이것들은 게이트 전극(35)의 층 구조와는 다르다.
구체적으로는, 톱 게이트형 TFT(3)의 소스 전극(31) 및 드레인 전극(32)은, 각각 하층막(31a, 32a)과 상층막(31b, 32b)으로 나뉘며, 하층막(31a, 32a)이, 보톰 게이트형 TFT의 게이트 전극과 동일한 재료로 구성되고, 상층막(31b, 32b)이, 보톰 게이트형 TFT의 소스 전극 및 드레인 전극과 동일한 재료로 구성되어 있다.
또한, 보톰 게이트형 TFT의 게이트 전극과, 톱 게이트형 TFT(3)의 소스 전극의 하층막(31a) 및 드레인 전극의 하층막(32a)이, 동일층에 형성되어 있고, 보톰 게이트형 TFT의 소스 전극 및 드레인 전극과, 톱 게이트형 TFT(3)의 소스 전극의 상층막(31b), 드레인 전극의 상층막(32b) 및 게이트 전극(35)이, 동일층에 형성되어 있다.
도 14에 도시하는 예에서는, 소스 전극의 하층막(31a) 및 드레인 전극의 하층막(32a)이, 반도체층(33)과 동일층에 배치되어 있는데 반해, 도 15에 도시하는 예에서는, 소스 전극의 하층막(31a) 및 드레인 전극의 하층막(32a)이, 반도체층(33)보다 하층에 배치되어 있다.
실시 형태 5과 같이, TFT를 구성하는 각 전극은 적층막으로 구성되어도 좋고, 설계에 따라서 적절하게 변경할 수 있다. 또한, 톱 게이트형 TFT와 보톰 게이트형 TFT에 의해 회로의 일부가 구성되어 있기 때문에, 콘택트부를 줄임으로 인한 회로 면적의 삭감 효과를 얻을 수 있다.
실시 형태 6
실시 형태 6의 회로 기판은, 톱 게이트형 TFT의 구조가 다른 점을 제외하고, 실시 형태 2와 마찬가지다. 즉, 실시 형태 6의 회로 기판은, 본 발명의 제2 회로 기판이다.
도 16 및 도 17은, 실시 형태 6의 회로 기판에서의 톱 게이트형 TFT를 도시하는 단면 모식도다. 도 16 및 도 17에 도시한 바와 같이, 실시 형태 6에서 톱 게이트형 TFT(3)는, 유리 기판(12) 위에 반도체층(33), 게이트 절연막(제4 절연막)(34), 및 소스 전극(31), 드레인 전극(32) 및 게이트 전극(35)을 적층해서 갖고 있다. 소스 전극(31), 드레인 전극(32) 및 게이트 전극(35)은, 적어도 일부가 동일한 재료를 포함해서 구성되어 있지만, 소스 전극(31) 및 드레인 전극(32)은, 상이한 재료가 적층해서 구성되어 있기 때문에, 이것들은 게이트 전극(35)의 층 구조와는 다르다.
구체적으로는, 톱 게이트형 TFT(3)의 소스 전극(31) 및 드레인 전극(32)은, 모두 하층막(31a, 32a)과 상층막(31c, 32c)으로 나뉘며, 하층막(31a, 32a)이, 보톰 게이트형 TFT의 게이트 전극과 동일한 재료로 구성되고, 상층막(31c, 32c)은, 보톰 게이트형 TFT 및 톱 게이트형 TFT(3)에서 사용하는 재료와 상이한 재료로 구성되어 있다. 톱 게이트형 TFT(3)의 소스 전극(31) 및 드레인 전극(32)의 상층막(31c, 32c)으로는, 예를 들어, 화소 전극에 사용되는 ITO(인듐 산화 주석) 등의 투명 도전막을 사용해서 형성할 수 있다.
보톰 게이트형 TFT의 게이트 전극과, 톱 게이트형 TFT(3)의 소스 전극의 하층막(31a) 및 드레인 전극의 하층막(32a)이, 동일층에 형성되어 있고, 보톰 게이트형 TFT의 소스 전극 및 드레인 전극과, 톱 게이트형 TFT(3)의 게이트 전극(35)이, 동일층에 형성되어 있고, 톱 게이트형 TFT(3)의 소스 전극의 상층막(31c)과 드레인 전극의 상층막(32c)이, 동일층에 형성되어 있다. 톱 게이트형 TFT(3)의 게이트 전극(35)은, 톱 게이트형 TFT(3)의 소스 전극의 상층막(31c) 및 드레인 전극의 상층막(32c)보다 하층에 배치되어 있다. 게이트 전극(35)과 소스 전극 및 드레인 전극의 사이에는, 제5 절연막(36)이 형성되어 있다.
도 16에 도시하는 예에서는, 톱 게이트형 TFT(3)의 소스 전극의 하층막(31a) 및 드레인 전극의 하층막(32a)이, 반도체층(33)과 동일층에 배치되어 있는데 반해, 도 17에 도시하는 예에서는, 톱 게이트형 TFT(3)의 소스 전극의 하층막(31a) 및 드레인 전극의 하층막(32a)이, 반도체층(33)보다 하층에 배치되어 있다.
또한, 도 16에 도시하는 예에서는, 톱 게이트형 TFT(3)의 소스 전극(31) 및 드레인 전극(32)이, 하나의 콘택트부를 통해 보톰 게이트형의 TFT와 접속되어 있는데 반해, 도 17에 도시하는 예에서는, 톱 게이트형 TFT(3)의 소스 전극(31) 및 드레인 전극(32)이, 2개의 콘택트부를 통해 보톰 게이트형의 TFT와 접속되어 있다.
실시 형태 6과 같이, TFT를 구성하는 각 전극은 적층막으로 구성되어도 좋고, 설계에 따라서 적절하게 변경할 수 있다. 또한, 톱 게이트형 TFT와 보톰 게이트형 TFT에 의해 회로의 일부가 구성되어 있기 때문에, 콘택트부를 줄임으로 인한 회로 면적의 삭감 효과를 얻을 수 있다.
또한, 본원은, 2010년 5월 13일에 출원된 일본 특허 출원 2010-111423호를 기초로 하여, 파리조약 내지 이행국에서의 법규에 기초하는 우선권을 주장하는 것이다. 상기 출원의 내용은, 그 전체가 본원 중에 참조로서 포함되어 있다.
1, 4 : 보톰 게이트형 TFT(박막 트랜지스터)
2, 3 : 톱 게이트형 TFT(박막 트랜지스터)
11a 내지 11j, 111a 내지 111j : TFT(박막 트랜지스터)
12, 112 : 유리 기판 21, 121 : 게이트 전극
22, 122 : 게이트 절연막(제1 절연막)
23, 123 : 반도체층 24 : 제2 절연막
25, 125 : 소스 전극 26, 126 :드레인 전극
27 : 제3 절연막 31, 131 : 소스 전극
31a : 하층막 31b, 31c : 상층막
32, 132 : 드레인 전극 32a : 하층막
32b, 32c : 상층막 33, 133 : 반도체층
34 : 게이트 절연막(제4 절연막) 35, 135 : 게이트 전극
36 : 제5 절연막 41 : 용량부
61 : 시프트 레지스터 62 : 화소부
63 : 표시 제어 회로 64 : 게이트 드라이버
65 : 소스 드라이버 71, 171 : 제1 TFT
72, 172 : 제2 TFT 73, 173 : 제1 인출 배선
74, 174 : 제2 인출 배선 75, 175 : 제3 인출 배선
76, 176 : 제1 신호 버스 라인 77, 177 : 제2 신호 버스 라인
81, 82, 181, 182 : 콘택트부 105 : 콘택트부
124, 127 : 층간 절연막 151 : 게이트 전극
155 : 투명 도전막

Claims (11)

  1. 제1 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 갖는 보톰 게이트형 박막 트랜지스터, 및 제2 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 갖는 톱 게이트형 박막 트랜지스터를 갖는 회로 기판으로서,
    상기 제1 반도체층과 상기 제2 반도체층은 동일 재료로 구성되고,
    상기 제1 드레인 전극 또는 제1 소스 전극과 상기 제2 게이트 전극은, 다른 박막 트랜지스터를 개재하지 않고 접속되고, 또한 서로 동일 전위인
    것을 특징으로 하는 회로 기판.
  2. 제1항에 있어서,
    상기 제1 게이트 전극과, 상기 제2 소스 전극과, 상기 제2 드레인 전극은 동일 재료로 구성되어 있는 것을 특징으로 하는 회로 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 게이트 전극과, 상기 제2 소스 전극과, 상기 제2 드레인 전극은 동일층에 배치되어 있는 것을 특징으로 하는 회로 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 반도체층 및 상기 제2 반도체층의 재료는 산화물 반도체인 것을 특징으로 하는 회로 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 회로 기판은, 신호 버스 라인과, 상기 신호 버스 라인의 일부로부터 연신되고, 상기 제1 게이트 전극과 접속된 게이트 인출 배선과, 상기 신호 버스 라인의 다른 일부로부터 연신되고, 상기 제1 소스 전극과 접속된 소스 인출 배선을 갖고,
    상기 제1 게이트 전극과 상기 게이트 인출 배선은 동일 재료로 구성되고,
    상기 제1 소스 전극과 상기 소스 인출 배선은 동일 재료로 구성되고,
    상기 신호 버스 라인과 상기 게이트 인출 배선은 각각 다른 재료로 구성되고,
    상기 신호 버스 라인의 폭은 상기 게이트 인출 배선의 폭보다 크고, 상기 신호 버스 라인과 상기 게이트 인출 배선은 상기 신호 버스 라인과 겹치는 위치의 절연막을 관통하는 콘택트부를 통해 접속되어 있는 것을 특징으로 하는 회로 기판.
  6. 제3 반도체층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 갖는 톱 게이트형 박막 트랜지스터, 및 제4 반도체층, 제4 게이트 전극, 제4 소스 전극 및 제4 드레인 전극을 갖는 보톰 게이트형 박막 트랜지스터를 갖는 회로 기판으로서,
    상기 제3 반도체층과 상기 제4 반도체층은 동일 재료로 구성되고,
    상기 제3 드레인 전극 또는 제3 소스 전극과 상기 제4 게이트 전극은 다른 박막 트랜지스터를 개재하지 않고 접속되고, 또한 서로 동일 전위인 것을 특징으로 하는 회로 기판.
  7. 제6항에 있어서,
    상기 제3 게이트 전극과, 상기 제4 소스 전극과, 상기 제4 드레인 전극은 동일 재료로 구성되어 있는 것을 특징으로 하는 회로 기판.
  8. 제6항 또는 제7항에 있어서,
    상기 제3 게이트 전극과, 상기 제4 소스 전극과, 상기 제4 드레인 전극은 동일층에 배치되어 있는 것을 특징으로 하는 회로 기판.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 제3 반도체층 및 상기 제4 반도체층의 재료는 산화물 반도체인 것을 특징으로 하는 회로 기판.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 회로 기판은, 신호 버스 라인과, 상기 신호 버스 라인의 일부로부터 연신되고, 상기 제3 게이트 전극과 접속된 게이트 인출 배선과, 상기 신호 버스 라인의 다른 일부로부터 연신되고, 상기 제3 소스 전극과 접속된 소스 인출 배선을 갖고,
    상기 제3 게이트 전극과 상기 게이트 인출 배선은, 동일 재료로 구성되고,
    상기 제3 소스 전극과 상기 소스 인출 배선은, 동일 재료로 구성되고,
    상기 신호 버스 라인과, 상기 게이트 인출 배선은 각각 다른 재료로 구성되고,
    상기 신호 버스 라인의 폭은 상기 게이트 인출 배선의 폭보다 크고, 상기 신호 버스 라인과 상기 게이트 인출 배선은 상기 신호 버스 라인과 겹치는 위치의 절연막을 관통하는 콘택트부를 통해 접속되어 있는 것을 특징으로 하는 회로 기판.
  11. 제1항 내지 제10항 중 어느 한 항의 회로 기판을 구비하는 것을 특징으로 하는 표시 장치.
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