KR20120130130A - 위상 동기 회로 및 위상 동기 회로를 사용한 반도체 장치 - Google Patents
위상 동기 회로 및 위상 동기 회로를 사용한 반도체 장치 Download PDFInfo
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Abstract
스탠바이 상태로부터의 복귀후, 전압 제어 발진기에 입력되는 전압 신호가 단시간에 일정해지는, 소비 전력이 저감된 위상 동기 회로를 제공하는 것을 과제로 한다.
전압 제어 발진기의 입력 단자와 루프 필터를 구성하는 용량 소자 사이에, 산화물 반도체 재료를 사용하여 반도체층을 형성한 트랜지스터를 형성하고, 통상 동작 상태일 때에는 상기 트랜지스터를 온 상태로, 스탠바이 상태일 때에는 상기 트랜지스터를 오프 상태로 한다.
전압 제어 발진기의 입력 단자와 루프 필터를 구성하는 용량 소자 사이에, 산화물 반도체 재료를 사용하여 반도체층을 형성한 트랜지스터를 형성하고, 통상 동작 상태일 때에는 상기 트랜지스터를 온 상태로, 스탠바이 상태일 때에는 상기 트랜지스터를 오프 상태로 한다.
Description
본 발명은 위상 동기 회로에 관한 것이다. 또한 본 발명은, 상기 위상 동기 회로를 사용한 반도체 장치에 관한 것이다.
위상 동기 회로(PLL: Phase Locked Loop)는, 외부로부터 입력된 주기 신호에 동기한 주기 신호를 생성하는 기능이나, 외부로부터 입력된 주기 신호에 대해 N배(N은 자연수)의 주기를 갖는 주기 신호를 생성하는 기능을 가진다. 또는, 위상 동기 회로는, 주기 신호에 가까운 데이터 신호가 입력되면, 안정된 주기 신호를 생성하는 기능을 가진다.
위상 동기 회로의 기본적인 구성에 관해서는, 하기 특허문헌 1 등에 기재되어 있다.
위상 동기 회로의 구성으로서는, 예를 들면, 도 3에 도시하는 바와 같이, 위상 동기 회로(100)는 위상 비교기(102)(PFD: Phase Frequency Detector), 차지 펌프(104)(CP: Charge Pump), 루프 필터(106)(LPF: Loop Filter), 전압 제어 발진기(108)(VCO: Voltage Controlled Oscillator), 분주기(110)를 구비한 구성이 있다. 또한, 루프 필터(106)는, 용량 소자(122)를 구비하고 있다.
위상 비교기(102)에는, 외부로부터 입력된 주기 신호와, 전압 제어 발진기(108)로부터의 출력 신호를 분주기(110)로 분주한 주기 신호의 2개의 주기 신호가 입력되고, 2개의 주기 신호의 위상차에 따른 신호(이하, 위상차 신호라고 기재하는 경우도 있다)를 출력한다.
위상 비교기(102)로부터 출력되는 위상차 신호는, 차지 펌프(104) 및 루프 필터(106)에 의해 전압 신호로 변환된다. 그리고, 상기 전압 신호가 전압 제어 발진기(108)에 입력된다.
전압 제어 발진기(108)는, 루프 필터(106)로부터 입력되는 전압 신호에 기초하여, 분주기(110) 및 외부로 주기 신호를 출력하고, 다시 분주기(110)로부터 위상 비교기(102)에 주기 신호가 입력된다.
위상 동기 회로(100)는 전체적으로 피드백 제어계를 이루고 있고, 상기의 동작이 연속적으로 행해져, 외부로부터 위상 비교기(102)에 입력되는 주기 신호와, 분주기(110)로부터 위상 비교기(102)에 입력되는 주기 신호의 위상차가 제로가 된 시점에서, 위상 동기 회로(100)는 로크(lock)된다. 즉, 전압 제어 발진기(108)에 입력되는 전압 신호가 일정(이하, 안정 전압이라고 약기하는 경우도 있다)해지고, 전압 제어 발진기(108)로부터 출력되는 주기 신호의 주기(주파수)가 일정해진다.
또한, 위상 비교기(102)로부터 출력되는 위상차 신호를, 전압 제어 발진기(108)에 입력하는 전압 신호로 변환하는데 있어서, 전압 신호의 안정성이나 응답성은 차지 펌프(104) 및 루프 필터(106)에 크게 의존하고 있다. 그리고, 전압 신호의 안정성과 응답성은 트레이드오프의 관계에 있다.
도 2a 및 도 2b에, 피드백 제어계의 안정성과 응답성의 관계에 관한 개념을 기재한다. 도 2a는, 「응답성은 나쁘지만 안정성은 양호한」 경우의 일례이며, 전압 신호의 변화는 느리지만, 전압 신호가 안정될 때까지의 시간(이하, 안정화 시간이라고 약기하는 경우도 있다. 도 2a의 안정화 시간 A에 상당)은 짧다. 이에 대해 도 2b는, 「응답성은 양호하지만 안정성이 나쁜」 경우의 일례이며, 전압 신호의 변화는 빠르지만, 지나치게 빠르기 때문에 전압 신호가 발진해 버려 안정화 시간(도 2b의 안정화 시간 B에 상당)이 길다.
위상 동기 회로는, 도 2a에 도시하는 「높은 안정성과」, 도 2b에 도시하는 「높은 응답성」을 양립하는 것이 이상적이지만, 상기한 바와 같이, 전압 신호의 안정성과 응답성은 트레이드오프의 관계에 있기 때문에, 어떤 위상 동기 회로에 있어서도 안정화 시간이 필요해진다.
또한, 상기에서 기재한 「전압 신호가 안정」이란, 전압 신호가 완전하게 일정해지는 것만을 가리키는 것이 아니며, 전압 신호의 변동이, 각각의 장치를 동작시키기 위한 허용 범위내에 들어가 있는 상태를 포함시킨 것이다.
한편, 작금의 집적 회로는, 스탠바이 기능(파워 오프 기능)을 구비하고 있는 경우가 많으며, 위상 동기 회로의 동작을 모두 정지시킴으로써, 소비 전력을 대폭 억제할 수 있다. 그러나, 위상 동기 회로를 스탠바이 상태로 하면, 차지 펌프나 전압 제어 발진기의 동작도 정지되기 때문에, 루프 필터 중의 용량 소자에 축적된 전위(전하)가 없어져 버린다. 이로 인해, 스탠바이 상태로부터 복귀한 후에, 차지 펌프와 루프 필터에 의해, 전압 제어 발진기에 입력되는 전압 신호를 다시 안정 전압으로 되돌리는 동작이 필요해지기 때문에, 상기 동작에 시간을 필요로 한다고 하는 문제가 있다. 또한, 전압 신호를 일정 상태로 되돌리기까지 동안에, 쓸데 없이 전력을 소비해 버린다.
본 발명은, 상기의 과제를 감안하여 이루어진 것이다. 따라서, 본 발명은, 스탠바이 상태로부터의 복귀후, 전압 제어 발진기에 입력되는 전압 신호가 단시간에 일정해지는, 소비 전력이 저감된 위상 동기 회로를 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해서, 본 발명에서는, 위상 동기 회로 중의 전압 제어 발진기의 입력 단자와, 루프 필터를 구성하는 용량 소자 사이에, 반도체층(적어도 채널 형성 영역)에 산화물 반도체 재료를 함유하는 트랜지스터(이하, OS(Oxide Semiconductor) 트랜지스터라고 약기하는 경우도 있다)를 형성하고, 위상 동기 회로가 통상 동작 상태일 때에는 OS 트랜지스터를 온 상태로, 위상 동기 회로가 스탠바이 상태일 때에는 OS 트랜지스터를 오프 상태로 한다.
OS 트랜지스터는 오프 전류를 충분히 작게 할 수 있기 때문에, OS 트랜지스터를 오프 상태로 한 경우, 용량 소자에 축적된 전위(전하)를 장기간에 걸쳐 유지할 수 있다.
이것에 의해, 위상 동기 회로가 로크된 상태(즉, 전압 제어 발진기에 입력되는 전압 신호가 일정해지고, 전압 제어 발진기로부터 출력되는 주기 신호의 주기가 일정해진 상태)에서 위상 동기 회로를 스탠바이 상태로 하고, 차지 펌프나 전압 제어 발진기의 동작을 정지시켜도, 용량 소자에는 위상 동기 회로가 로크된 상태에 대응한 전위(전하)가 축적되어 있다.
따라서, 위상 동기 회로를 스탠바이 상태로부터 복귀시키면, 용량 소자에 축적된 전위(전하)가 신속히 전압 제어 발진기에 입력되기 때문에, 위상 동기 회로는 단시간에 로크된 상태로 이행한다.
즉, 본 발명의 일 형태는, 트랜지스터 및 용량 소자를 갖는 루프 필터를 구비하는 위상 동기 회로이며, 트랜지스터의 반도체층은 산화물 반도체 재료를 함유하고, 트랜지스터가 오프 상태가 된 후에 위상 동기 회로가 스탠바이 상태가 되고, 트랜지스터가 온 상태가 된 후에 위상 동기 회로가 스탠바이 상태로부터 복귀하는 위상 동기 회로이다.
또한, 상기 위상 동기 회로에 있어서, 반도체층으로서 In, Ga, Sn 및 Zn으로부터 선택된 1종 이상의 원소를 함유하여 이루어지는 층을 사용할 수 있다.
또한, 본 발명의 일 형태는, 제 1 주기 신호 및 제 2 주기 신호가 입력되고, 제 1 주기 신호 및 제 2 주기 신호의 위상차에 따른 제 3 주기 신호를 출력하는 위상 비교기와, 제 3 주기 신호가 입력되고, 제 3 주기 신호에 따른 제 1 아날로그 신호를 출력하는 차지 펌프와, 제 1 아날로그의 신호가 입력되고, 제 1 아날로그 신호를 평활화한 제 2 아날로그 신호를 출력하는 루프 필터와, 제 2 아날로그 신호가 입력되고, 제 2 아날로그 신호에 따른 제 4 주기 신호를 출력하는 전압 제어 발진기와, 제 4 주기 신호가 입력되고, 제 4 주기 신호를 분주한 제 1 주기 신호를 출력하는 분주기를 구비하고, 루프 필터는 트랜지스터 및 용량 소자를 가지고, 트랜지스터의 반도체층은 산화물 반도체 재료를 함유하고, 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은 차지 펌프 및 전압 제어 발진기와 전기적으로 접속되고, 또한, 트랜지스터의 소스 전극 또는 드레인 전극의 다른쪽은 용량 소자와 전기적으로 접속되고, 트랜지스터가 오프 상태가 된 후에 위상 동기 회로가 스탠바이 상태가 되고, 트랜지스터가 온 상태가 된 후에 위상 동기 회로가 스탠바이 상태로부터 복귀하는 위상 동기 회로이다.
또한, 상기 위상 동기 회로에 있어서, 반도체층으로서 In, Ga, Sn 및 Zn으로부터 선택된 1종 이상의 원소를 함유하여 이루어지는 층을 사용할 수 있다.
스탠바이 상태로부터의 복귀후, 단시간에 로크하는 것이 가능한, 소비 전력이 저감된 위상 동기 회로를 제공할 수 있다.
또한, 본 명세서에 있어서, 오프 전류란, 광의적으로 트랜지스터가 오프 상태일 때에 흐르는 드레인 전류를 가리킨다.
또한, 트랜지스터의 오프 상태란, n채널형 트랜지스터에 있어서, 게이트 전압이 임계값 전압보다 낮은 상태를 가리키고, p채널형 트랜지스터에 있어서, 게이트 전압이 임계값 전압보다 높은 상태를 가리킨다.
또한, 드레인 전류란, 트랜지스터의 소스-드레인간의 전류를 가리키고, 게이트 전압이란, 소스 전위를 기준으로 했을 때의 게이트 전위와의 전위차를 가리킨다.
도 1은 본 발명의 일 형태에 따르는 위상 동기 회로의 회로 구성을 설명하는 도면.
도 2a 및 도 2b는 전압 신호의 안정성과 응답성의 관계에 관한 개념도.
도 3은 위상 동기 회로의 회로 구성예를 설명하는 도면.
도 4a1, 도 4a2, 도 4b1, 및 도 4b2는 본 발명의 일 형태에 따르는 위상 동기 회로와 일반적인 위상 동기 회로의 전압 신호의 변동의 차이에 관해서 설명하는 도면.
도 5a 및 도 5b는 본 발명의 일 형태에 따르는 OS 트랜지스터의 상면도 및 단면도.
도 6a 내지 도 6e는 본 발명의 일 형태에 따르는 OS 트랜지스터의 제작 방법을 설명하는 도면.
도 7a 내지 도 7c는 본 발명의 일 형태에 따르는 OS 트랜지스터의 제작 방법을 설명하는 도면.
도 8은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 9a 내지 도 9c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 10a 내지 도 10c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 11a 내지 도 11c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 12a 및 도 12b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 13a 내지 도 13c는 In, Sn, Zn을 주성분으로 한 산화물 반도체막을 반도체층으로서 사용한 트랜지스터의 특성도.
도 14a 및 도 14b는 In, Sn, Zn을 주성분으로 한 산화물 반도체막을 반도체층으로서 사용한 트랜지스터의 특성도.
도 15a 및 도 15b는 In, Sn, Zn을 주성분으로 한 산화물 반도체막을 반도체층으로서 사용한 트랜지스터의 특성도.
도 16은 In, Sn, Zn을 주성분으로 한 산화물 반도체막의 XRD 스펙트럼도.
도 17은 In, Sn, Zn을 주성분으로 한 산화물 반도체막을 반도체층으로서 사용한 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수의 관계를 도시하는 도면.
도 18은 산화물 반도체막 성막후에 650℃의 가열 처리를 행한 시료의 트랜지스터에 관한, 기판 온도와 전기적 특성의 관계도.
도 19a 및 도 19b는 산화물 반도체막 성막후에 650℃의 가열 처리를 행한 시료의 트랜지스터에 관한, 기판 온도와 전기적 특성의 관계도.
도 20a 내지 도 20e는 산화물 재료의 구조를 설명하는 도면.
도 21a 내지 도 21c는 산화물 재료의 구조를 설명하는 도면.
도 22a 내지 도 22c는 산화물 재료의 구조를 설명하는 도면.
도 23a 및 도 23b는 산화물 재료의 결정 구조를 설명하는 도면.
도 24a 및 도 24b는 본 발명의 일 형태에 기재된 위상 동기 회로를 구비하는 반도체 장치의 도면.
도 2a 및 도 2b는 전압 신호의 안정성과 응답성의 관계에 관한 개념도.
도 3은 위상 동기 회로의 회로 구성예를 설명하는 도면.
도 4a1, 도 4a2, 도 4b1, 및 도 4b2는 본 발명의 일 형태에 따르는 위상 동기 회로와 일반적인 위상 동기 회로의 전압 신호의 변동의 차이에 관해서 설명하는 도면.
도 5a 및 도 5b는 본 발명의 일 형태에 따르는 OS 트랜지스터의 상면도 및 단면도.
도 6a 내지 도 6e는 본 발명의 일 형태에 따르는 OS 트랜지스터의 제작 방법을 설명하는 도면.
도 7a 내지 도 7c는 본 발명의 일 형태에 따르는 OS 트랜지스터의 제작 방법을 설명하는 도면.
도 8은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 9a 내지 도 9c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 10a 내지 도 10c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 11a 내지 도 11c는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 12a 및 도 12b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 13a 내지 도 13c는 In, Sn, Zn을 주성분으로 한 산화물 반도체막을 반도체층으로서 사용한 트랜지스터의 특성도.
도 14a 및 도 14b는 In, Sn, Zn을 주성분으로 한 산화물 반도체막을 반도체층으로서 사용한 트랜지스터의 특성도.
도 15a 및 도 15b는 In, Sn, Zn을 주성분으로 한 산화물 반도체막을 반도체층으로서 사용한 트랜지스터의 특성도.
도 16은 In, Sn, Zn을 주성분으로 한 산화물 반도체막의 XRD 스펙트럼도.
도 17은 In, Sn, Zn을 주성분으로 한 산화물 반도체막을 반도체층으로서 사용한 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수의 관계를 도시하는 도면.
도 18은 산화물 반도체막 성막후에 650℃의 가열 처리를 행한 시료의 트랜지스터에 관한, 기판 온도와 전기적 특성의 관계도.
도 19a 및 도 19b는 산화물 반도체막 성막후에 650℃의 가열 처리를 행한 시료의 트랜지스터에 관한, 기판 온도와 전기적 특성의 관계도.
도 20a 내지 도 20e는 산화물 재료의 구조를 설명하는 도면.
도 21a 내지 도 21c는 산화물 재료의 구조를 설명하는 도면.
도 22a 내지 도 22c는 산화물 재료의 구조를 설명하는 도면.
도 23a 및 도 23b는 산화물 재료의 결정 구조를 설명하는 도면.
도 24a 및 도 24b는 본 발명의 일 형태에 기재된 위상 동기 회로를 구비하는 반도체 장치의 도면.
개시하는 발명의 실시형태의 일례에 관해서, 도면을 사용하여 이하에 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단하게 하기 위해, 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 이로 인해, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등으로 한정되지 않는다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따르는 위상 동기 회로(300)의 블록도의 일례를, 도 1을 사용하여 설명하는 동시에, 본 발명에 있어서 특이한 효과를 발휘하는 루프 필터(306)에 착안하여 위상 동기 회로(300)의 구동 방법에 관해서 설명을 행한다.
<본 실시형태에 있어서의 위상 동기 회로의 블록도의 일례>
본 실시형태에 나타내는 위상 동기 회로(300)는, 위상 비교기(302)와, 차지 펌프(304)와, 루프 필터(306)와, 전압 제어 발진기(308)와, 분주기(310)를 갖는 구조이며, 루프 필터(306)는 내부에 트랜지스터(320) 및 용량 소자(322)를 구비하고 있다.
위상 비교기(302)에는, 입력 단자(301)로부터 주기 신호가 입력되는 동시에, 전압 제어 발진기(308)로부터 출력된 후에 분주기(310)에 의해 분주된 주기 신호가 입력되고, 이들 2개의 주기 신호의 위상차에 따른 주기 신호(위상차 신호)를 차지 펌프(304)로 출력하는 기능을 가지고 있다. 또한, 위상 동기 회로(300)가 로크된 상태(즉, 전압 제어 발진기(308)에 입력되는 전압 신호가 일정해지고, 전압 제어 발진기(308)로부터 출력되는 주기 신호의 주기가 일정해진 상태)에서는, 위상 비교기(302)에 입력되는 2개의 주기 신호에 위상차가 없기 때문에, 위상 비교기(302)로부터 주기 신호는 출력되지 않는 상태가 된다.
차지 펌프(304)는, 위상 비교기(302)로부터 입력되는 위상차 신호를 전류 신호로 변환하고, 상기 전류 신호를 루프 필터(306)로 출력하는 기능을 가지고 있다.
루프 필터(306)는, 차지 펌프(304)로부터 출력되는 전류 신호를 전압 신호로 변환하는 기능을 가지며, 변환된 전압 신호를 전압 제어 발진기(308)로 출력하는 기능을 가지고 있다.
변환되는 전압(V)은, 루프 필터(306)에 입력되는 전류 신호를 i, 용량 소자(322)의 용량을 C로 하면, 이하의 수학식에 의해 표기할 수 있다.
루프 필터(306)는, 원래의 신호를 적분하는, 즉, 변화가 심한 신호 성분(고주파 성분)을 필터링하여 평활화하는 역할이 있다. 이것은, 제어를 안정 동작시키기 위해서 중요하며, C를 크게 함으로써 응답성은 나빠지지만 안정성은 양호해진다.
또한, 루프 필터(306)는, 전압 제어 발진기(308)의 입력 단자와 용량 소자(322) 사이에, 반도체층(적어도 채널 형성 영역)에 산화물 반도체 재료를 함유하는 OS 트랜지스터(320)(도면 중에서는 통상의 트랜지스터와 차별화하기 위해서, 트랜지스터 부호에「OS」의 문자를 붙여 기재한다)를 가지고 있다. OS 트랜지스터(320)는, 위상 동기 회로(300)가 통상 동작 상태일 때는 온 상태로 해 두고, 위상 동기 회로(300)를 스탠바이 상태로 하기 직전에 오프 상태로 한다. OS 트랜지스터(320)는 오프 전류가 매우 작기 때문에, 위상 동기 회로(300)를 스탠바이 상태로 한 후에 있어서도, 용량 소자(322)에는, OS 트랜지스터(320)를 오프 상태로 했을 때의 전위(전하)가 장기간 유지된다. 또한, 위상 동기 회로(300)를 스탠바이 상태로부터 복귀시키기 직전에 OS 트랜지스터(320)를 온 상태로 한다. 이것에 의해, 용량 소자(322)에 유지된, OS 트랜지스터(320)를 오프 상태로 했을 때의 전위(전하)를, 전압 제어 발진기(308)에 신속하게 공급할 수 있기 때문에, 전압 제어 발진기(308)에 입력되는 전압 신호를 안정 전압으로 되돌리는 시간을 단축시킬 수 있다. 또한, OS 트랜지스터(320)의 제작 방법 등에 관해서는, 실시형태 2에서 상세하게 설명한다.
또한, 위상 동기 회로(300)가 로크될 때까지의 과정에 있어서, 차지 펌프(304)로부터 출력되는 전류 신호의 크기에 따라 용량 소자(322)가 충방전을 반복하고, 위상 동기 회로(300)가 로크된 시점에서 전압 신호가 일정하게 안정된다. 최근에는 위상 동기 회로(300)는 무선 LAN, 휴대 전화, 디지털 방송 등의, 주파수를 고속으로 전환하는 용도에도 다용되고 있으며, 이에 따라 루프 필터(306)에는 대단히 높은(빠른) 응답 특성이 요구되고 있다. 이로 인해, 전압 제어 발진기(308)와 용량 소자(322) 사이에 형성하는 OS 트랜지스터에 있어서도, 높은(빠른) 응답 특성, 즉 높은 이동도가 요구된다. 본 명세서에 있어서 설명하는, 반도체층(적어도 채널 형성 영역)에 산화물 반도체 재료를 함유하는 트랜지스터는, 상기의 높은 이동도가 요구되는 용도로의 사용에도 충분히 견딜 수 있을 만큼의 특성을 가지고 있다. OS 트랜지스터(320)가 갖는 상기 특성에 관해서는, 실시형태 2 및 실시형태 3에서 상세하게 설명한다.
전압 제어 발진기(308)는, 루프 필터(306)로부터 입력되는 전압 신호에 따른 주기 신호를 출력 단자(309) 및 분주기(310)로 출력하는 기능을 가지고 있다.
분주기(310)는, 전압 제어 발진기(308)로부터 입력되는 주기 신호를 분주하고, 위상 비교기(302)로 출력하는 기능을 가지고 있다.
이상이, 본 실시형태에 있어서의 위상 동기 회로(300)의 블록도예의 설명이다.
<본 실시형태에 있어서의 위상 동기 회로의 구동 방법>
본 실시형태에 있어서의 위상 동기 회로(300)의 구동 방법은, 기본적으로는, 상기한 일반적인 위상 동기 회로의 구동 방법과 같다. 그러나, 본 실시형태와 같이, 루프 필터(306) 중에 OS 트랜지스터(320)를 사용함으로써, 위상 동기 회로(300)를 스탠바이 상태로부터 복귀했을 때의, 루프 필터(306)로부터 출력되는 전압 신호의 변동에 특이한 효과가 나타난다.
그래서 이하에서는, 본 실시형태에 있어서의 위상 동기 회로(300)에 있어서, 출력 단자(309)로부터 원하는 주기(주파수)의 주기 신호가 얻어진 후에 위상 동기 회로(300)를 스탠바이 상태로 하고, 일정 시간후에 위상 동기 회로(300)를 스탠바이 상태로부터 복귀하여 다시 출력 단자(309)로부터 원하는 주기(주파수)의 주기 신호가 얻어질 때까지의 기간에, 루프 필터(306)로부터 출력되는 전압 신호의 변동이, 일반적인 위상 동기 회로(100)의 전압 신호의 변동과 어떻게 상이한지에 관해서, 도 4a1, 도 4a2, 도 4b1, 및 도 4b2를 사용하여 설명한다.
또한, 위상 비교기(102)와 위상 비교기(302), 차지 펌프(104)와 차지 펌프(304), 루프 필터(106)와 루프 필터(306), 전압 제어 발진기(108)와 전압 제어 발진기(308), 분주기(110)와 분주기(310) 및 용량 소자(122)와 용량 소자(322)는, 각각 동일한 기능 및 특성을 가지고 있는 것으로 가정하고 설명을 행한다.
도 4a1 및 도 4a2는, 일반적인 위상 동기 회로(100)에 있어서의, 루프 필터(106)로부터 출력되는 전압 신호의 변동(도 4a1) 및 용량 소자(122)의 전하의 변동(도 4a2)을 도시하는 개요도이며, 도 4b1 및 도 4b2는, 본 실시형태의 위상 동기 회로(300)에 있어서의, 루프 필터(306)로부터 출력되는 전압 신호의 변동(도 4b1) 및 용량 소자(322)의 전하의 변동(도 4b2)을 도시하는 개요도이다.
우선, 위상 동기 회로가 시동하여 루프 필터로부터 출력되는 전압 신호가 안정되고, 그 후에 위상 동기 회로를 스탠바이 상태로 할 때까지의 기간(도 4a1, 도 4a2, 도 4b1 및 도 4b2의 기간(401)에 상당)에 있어서는, 위상 동기 회로(300) 중의 OS 트랜지스터(320)는 통상 동작 상태에서는 온 상태로 되어 있어 출력 전압의 변동에 영향을 미치지 않기 때문에, 루프 필터(106)로부터의 출력 전압과 루프 필터(306)로부터의 출력 전압은 같은 변동을 나타낸다.
다음에, 위상 동기 회로를 스탠바이 상태로 하고, 일정 시간후에 복귀시킬 때까지의 기간(도 4a1, 도 4a2, 도 4b1 및 도 4b2의 기간(402)에 상당)에 있어서는, 루프 필터(106)로부터의 출력 전압과 루프 필터(306)로부터의 출력 전압은 기간(401)과 동일하게 같은 변동을 나타낸다. 그러나, 용량 소자(122)와 용량 소자(322)의 전하를 비교하면, 용량 소자(122)에 관해서는 스탠바이 상태가 되는 동시에 전하는 급속하게 방전되어 단시간에 0이 되는(도 4a2 참조) 것에 대해, 용량 소자(322)에서는, 전압 제어 발진기(308)의 입력 단자와 용량 소자(322) 사이에 OS 트랜지스터(320)가 설치되어 있고, 상기 트랜지스터는 스탠바이 상태가 되기 직전에 오프 상태로 되기 때문에, 용량 소자(322)의 전하는 스탠바이 상태가 되기 직전의 용량을 유지할 수 있다(도 4b2 참조).
그리고, 위상 동기 회로를 스탠바이 상태로부터 복귀시키면, 위상 동기 회로(100)에서는, 용량 소자(122)를 다시 충전할 필요가 있기 때문에, 전압 신호가 안정화되기까지 시간을 요한다(도 4a1의 기간(403)에 대응). 이것에 대해, 위상 동기 회로(300)에서는, 용량 소자(322)에 스탠바이 상태가 되기 직전의 전하가 유지되고 있고, 복귀하여 즉시, 용량 소자(322)에 유지된 전위(전하)가 전압 제어 발진기(308)에 입력되기 때문에, 위상 동기 회로(100)와 비교하여 단시간에 전압 신호가 안정화된다(도 4b1의 기간(403)에 대응). 즉, 위상 동기 회로(300)는 스탠바이 상태로부터 복귀후, 단시간에 로크된 상태로 이행한다고 할 수 있다. 이것에 의해, 로크된 상태에 이르기까지에 소비하는 전력을 억제할 수 있기 때문에, 위상 동기 회로의 소비 전력 저감으로도 이어진다.
이상이, 본 실시형태에 있어서의 위상 동기 회로의 구동 방법의 설명이다.
이와 같이, 전압 제어 발진기(308)의 입력 단자와, 루프 필터(306)를 구성하는 용량 소자(322) 사이에, OS 트랜지스터(320)를 형성하고, 통상 동작 상태일 때에는 OS 트랜지스터(320)를 온 상태로, 스탠바이 상태일 때에는 OS 트랜지스터(320)를 오프 상태로 함으로써, 위상 동기 회로(300)는, 스탠바이 상태로부터의 복귀후에 단시간에 로크된 상태로 이행하는 것이 가능해지고, 또한, 소비 전력을 저감시키는 것이 가능해진다.
(실시형태 2)
본 실시형태에서는, 상기의 실시형태에서 기재한, 반도체층(적어도 채널 형성 영역)에 산화물 반도체 재료를 함유하는 트랜지스터의 구성예 및 제작 방법예에 관해서, 도 5a로부터 도 7c를 사용하여 설명하는 동시에, 상기 트랜지스터의 제특성에 관한 설명을 행한다.
<본 실시형태에 있어서의 OS 트랜지스터의 구성>
도 5a 및 도 5b는, 코플레이너형인 톱 게이트·톱 컨택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 5a에 트랜지스터의 상면도를 도시하는 동시에, 도 5a의 일점 쇄선 A-B에 대응하는 단면도를 도 5b에 도시한다. 또한, 도 5a에서는, 일부의 구성 요소를 기재하고 있지 않지만, 이것은 도면의 이해를 쉽게 하기 위해서이다.
도 5b에 도시하는 트랜지스터는, 기판(500)과, 기판(500) 위에 형성된 하지 절연층(502)과, 하지 절연층(502) 위에 형성된 보호 절연층(504)과, 하지 절연층(502) 및 보호 절연층(504) 위에 형성된 고저항 영역(506a)(「진성의 반도체 영역」이라고 기재하는 경우도 있다.) 및 저저항 영역(506b)(「반도체 영역」이라고 기재하는 경우도 있다)을 갖는 산화물 반도체층(506)과, 산화물 반도체층(506) 위에 형성된 게이트 절연층(509)과, 게이트 절연층(509)을 개재하여 고저항 영역(506a)과 중첩되어 형성된 게이트 전극(510)과, 게이트 전극(510)의 측벽과 접하는 측벽 절연층(512)과, 적어도 저저항 영역(506b) 및 측벽 절연층(512)과 접하는 한 쌍의 전극(514)을 가진다. 또한, 보호 절연층(504)은, 산화물 반도체층(506)의 단부와 중첩되고, 한 쌍의 전극(514)과 접하는 것이 바람직하다. 또한, 상기 트랜지스터를 덮고 형성된 층간 절연층(516)과, 층간 절연층(516)에 형성된 개구부를 개재하여 한 쌍의 전극(514)과 접속하는 배선(518)을 가져도 상관없다.
도 5b에 도시하는 트랜지스터는, 게이트 전극(510)을 마스크로 사용하고, 자기 정합적으로 산화물 반도체층(506)의 저저항 영역(506b)을 형성할 수 있다. 이로 인해, 저저항 영역(506b)(및 동시에 형성되는 고저항 영역(506a))을 위한 포토리소그래피 공정을 생략할 수 있다. 또한, 저저항 영역(506b)과 게이트 전극(510)의 중첩이 거의 없기 때문에, 저저항 영역(506b), 게이트 절연층(509) 및 게이트 전극(510)에 의한 기생 용량이 발생하지 않아 트랜지스터의 고속 동작이 가능해진다. 또한, 고저항 영역(506a)은, 게이트 전극(510)과 소스 전극 사이에 트랜지스터의 임계값 전압 이상의 전압이 인가되었을 때에 채널 영역이 형성된다.
도 5b에 도시하는 트랜지스터는, 측벽 절연층(512)을 가지기 때문에, 트랜지스터의 동작시에는, 저저항 영역(506b)을 개재하여, 한 쌍의 전극(514)으로부터 고저항 영역(506a)에 전계가 인가되게 된다. 저저항 영역(506b)을 개재함으로써, 고저항 영역(506a)에 인가되는 전계가 완화되어 채널 길이가 짧은 미세한 트랜지스터에 있어서도 핫 캐리어 열화 등의 열화를 억제할 수 있어 신뢰성이 높은 트랜지스터를 얻을 수 있다.
<본 실시형태에 있어서의 OS 트랜지스터의 제작 방법>
우선, 기판(500) 위에 하지 절연층(502)을 형성한다(도 6a 참조).
기판(500)으로서는, 예를 들면, 유리 기판(바륨보로실리케이트 유리 기판이나 알루미노보로실리케이트 유리 기판 등), 절연체로 이루어지는 기판(세라믹 기판, 석영 기판, 사파이어 기판 등), 결정화 유리 기판, 플라스틱 기판, 또는 반도체 기판(실리콘 기판 등)을 사용할 수 있다. 또한, 기판(500)으로서 플라스틱 기판 등의 높은 가요성을 갖는 기판을 사용하는 경우, 유리 기판 등의 가요성이 낮은 기판 위에 박리층을 개재하여 본 실시형태에 기재하는 트랜지스터를 포함하는 회로를 형성한 후, 상기 회로를 유리 기판 등의 가요성이 낮은 기판으로부터 박리하여 가요성 기판으로 전재(轉載)하는 방법을 사용할 수도 있다.
하지 절연층(502)을 형성하는 방법으로서는, 우선 기판(500) 위에 전자빔 증착법이나 스퍼터링법 등의 PVD(Physical Vapor Deposition)법, 열 CVD법이나 플라즈마 CVD법 등의 CVD(Chemical Vapor Deposition)법 등을 사용하여 하지 절연막을 성막하고, 상기 하지 절연막 위에 포토리소그래피법이나 잉크젯법 등의 공지의 기술을 사용하여 가공하고 싶은 패턴 형상에 따른 레지스트를 형성하고, 드라이 에칭법이나 웨트 에칭법 등의 공지의 기술을 사용하여 하지 절연막의 불필요 부분을 선택적으로 제거하고, 하지 절연층(502)을 형성하면 좋다.
하지 절연층(502)의 형성에 사용하는 하지 절연막으로서는, 산화규소, 질화규소, 산화질화규소, 질화산화규소, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈 및 산화마그네슘 중 적어도 1 이상을 선택하여 성막하면 좋다.
하지 절연층(502)은, 단층 구조, 적층 구조의 어느 쪽이라도 좋고, 적층 구조로 하는 경우에는, 상기의 막을 조합하여 형성하면 좋다. 또한, 하지 절연층(502)의 두께는 특별히 한정되지 않지만, 예를 들면, 10nm 이상 500nm 이하로 하는 것이 바람직하다. 10nm보다 얇은 막 두께인 경우에는, 성막 장치에 기인한 기판면 내의 막 두께 분포에 의해, 하지 절연층(502)이 형성되지 않는 영역이 발생할 가능성이 있다. 또한, 500nm보다 두꺼운 막 두께는, 성막 시간이나 생산 비용의 증가로 이어질 우려가 있다.
하지 절연층(502)은, 가열 처리에 의해 산소를 방출하는 절연막을 사용하는 것이 바람직하다. 나중의 공정에서 형성하는 산화물 반도체층(506)과 접하는 막에, 가열 처리에 의해 산소를 방출하는 절연막을 사용함으로써, 하지 절연층(502)으로부터 산화물 반도체층(506)으로 산소가 공급되어 산화물 반도체층(506)의 내부나 산화물 반도체층(506)과 게이트 절연층(509)의 계면 근방에 발생하는 산소 결함을 수복할 수 있다. 이 결과, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한, 상기의 「가열 처리에 의해 산소를 방출한다」란, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석으로, 산소 원자로 환산한 산소의 방출량이 1.0×1018/㎤ 이상, 바람직하게는 3.0×1020/㎤ 이상인 것을 말한다.
다음에, 하지 절연층(502)과 표면이 일치한 보호 절연층(504)을 형성한다(도 6b 참조).
보호 절연층(504)을 형성하는 방법으로서는, 우선 하지 절연층(502) 위에 전자빔 증착법이나 스퍼터링법 등의 PVD(Physical Vapor Deposition)법, 열 CVD법이나 플라즈마 CVD법 등의 CVD(Chemical Vapor Deposition)법 등을 사용하여 보호 절연층(504)으로서 기능하는 보호 절연막을 성막한 후에, 화학 기계 연마(CMP: Chemical Mechanical Polishing) 처리에 의해, 하지 절연층(502)과 표면이 일치하도록 보호 절연막을 연마함으로써, 보호 절연층(504)을 형성한다. 또한, 하지 절연층(502)과 보호 절연층(504)의 표면은, 개략 표면의 높이가 일치하고 있으면 좋지만, 양자의 단차가 3nm 이하, 바람직하게는 1nm 이하, 더욱 바람직하게는 0.5nm 이하인 것이 바람직하다.
또한, 나중의 공정에서 형성하는 산화물 반도체층(506)의 표면의 평탄성을 향상시키기 위해서, 하지 절연층(502) 및 보호 절연층(504)의 표면을 최대한 평탄하게 하는 것이 바람직하다. 구체적으로는, 평균면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.3nm 이하로 하는 것이 바람직하다.
또한, Ra는, JIS B0601에서 정의되고 있는 중심선 평균 거칠기를 면에 대해 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면에서 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 수학식으로 정의된다.
또한, 상기에 있어서, S0는, 측정면(좌표(x1,y1)(x1,y2)(x2,y1)(x2,y2)의 4점으로 나타내는 사각형의 영역)의 면적을 가리키고, Z0는 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
보호 절연층(504)의 형성에 사용하는 보호 절연막으로서는, 질화규소, 질화산화규소, 질화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈 및 산화마그네슘 중 1종 이상을 선택하여 성막하면 좋다.
보호 절연층(504)은, 단층 구조, 적층 구조 중 어느 쪽이라도 좋고, 적층 구조로 하는 경우에는, 상기의 막을 조합하여 형성하면 좋다. 또한, 보호 절연층(504)의 두께는 특별히 한정되지 않지만, 상기한 바와 같이 하지 절연층(502)과 표면을 개략 일치시키는 것이 바람직하다.
보호 절연층(504)은, 250℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 800℃ 이하의 온도 범위에 있어서, 예를 들면 1시간의 가열 처리를 행해도 산소를 투과하지 않는 성질을 갖는 것이 바람직하다.
보호 절연층(504)이 상기와 같은 성질을 가짐으로써, 보호 절연층(504)을 산화물 반도체층(506)의 단부와 중첩되도록 하지 절연층(502) 위에 형성하는 구조로 함으로써, 가열 처리에 의해 하지 절연층(502)으로부터 방출된 산소가 트랜지스터의 외방으로 확산되어 가는 것을 억제할 수 있기 때문에, 나중의 공정에서 형성하는 산화물 반도체층(506)에 대해 효율적으로 산소를 공급할 수 있다. 이것에 의해, 트랜지스터의 전기적 특성 및 신뢰성을 높일 수 있다.
또한, 본 실시형태에서는 보호 절연층(504)을 형성하는 구조에 관해서 설명했지만, 보호 절연층(504)은 반드시 형성할 필요는 없고, 설치할지 여부에 관해서는, 트랜지스터의 필요 특성 등에 따라 적절히 선택하면 좋다.
다음에, 하지 절연층(502) 및 보호 절연층(504) 위에 산화물 반도체층(506)을 형성한다(도 6c 참조).
산화물 반도체층(506)을 형성하는 방법으로서는, 우선 하지 절연층(502) 및 보호 절연층(504) 위에 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 산화물 반도체막을 형성하고, 상기 산화물 반도체막 위에 포토리소그래피법이나 잉크젯법 등의 공지의 기술을 사용하여, 가공하고 싶은 패턴 형상에 따른 레지스트를 형성하고, 드라이 에칭법이나 웨트 에칭법 등의 공지의 기술을 사용하여 산화물 반도체막의 불필요 부분을 선택적으로 제거하고, 산화물 반도체층(506)을 형성하면 좋다.
산화물 반도체층은, 단결정, 다결정(폴리크리스탈이라고도 한다.) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체층은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은, 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS 막은, 비정질상으로 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 1변이 100nm 미만인 입방체 안에 들어가는 크기인 경우가 많다. 또한, 투과형 전자현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 함유되는 비정질부와 결정부의 경계는 명확하지는 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 한다.)는 확인할 수 없다. 이로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지고, c축에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부간에, 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측에서부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막으로 불순물을 첨가함으로써, 상기 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써, 또는 성막후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 상기 트랜지스터는, 신뢰성이 높다.
산화물 반도체층(506)은, 바람직하게는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 혼입되기 어려운 스퍼터링법에 의해, 기판 가열 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하로 하고, 산소 가스 분위기에서 성막한다. 산화물 반도체층의 두께는, 1nm 이상 40nm 이하, 바람직하게는 3nm 이상 20nm 이하로 한다. 성막시의 기판 가열 온도가 높을수록, 얻어지는 산화물 반도체막의 불순물 농도는 낮아진다. 또한, 산화물 반도체막 중의 원자 배열이 정렬되고, 고밀도화되어, 다결정막 또는 CAAC-OS막 등의 결정성을 갖는 막이 형성되기 쉬워진다. 또한, 산소 가스 분위기에서 성막함으로써도, 희가스 등의 여분의 원자가 함유되지 않기 때문에, 다결정막 또는 CAAC-OS막 등의 결정성을 갖는 막이 형성되기 쉬워진다. 단, 산소 가스와 희가스의 혼합 분위기로 해도 좋고, 그 경우는 산소 가스의 비율은 30체적% 이상, 바람직하게는 50체적% 이상, 더욱 바람직하게는 80체적% 이상으로 한다. 또한, 산화물 반도체층은 얇을수록, 트랜지스터의 단채널 효과가 저감된다. 단, 지나치게 얇게 하면 계면 산란의 영향이 강해져, 전계 효과 이동도의 저하가 일어나는 경우가 있다.
또한, 산화물 반도체막의 에칭으로서 드라이 에칭을 사용하는 경우, 에칭 가스로서는, 염소를 함유하는 가스(염소계 가스, 예를 들면 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 함유하는 가스(불소계 가스, 예를 들면 사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 사용하는 에칭액으로서, 인산과 아세트산과 질산을 혼합한 용액, 시트르산이나 옥살산 등의 유기산을 사용할 수 있다. 예를 들면, ITO-07N(칸토가가쿠사 제조)을 사용할 수 있다.
산화물 반도체층(506)에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라고 하는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등) 에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체막으로서 In-Ga-Zn-O계 재료를 스퍼터링법으로 성막하는 경우, 바람직하게는, 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4로 나타내는 In-Ga-Zn-O 타깃을 사용한다. 상기의 원자수비를 갖는 In-Ga-Zn-O 타깃을 사용하여 산화물 반도체막을 성막함으로써, 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다.
또한, 산화물 반도체막으로서 In-Sn-Zn-O계 재료를 스퍼터링법으로 성막하는 경우, 바람직하게는, 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2, 또는 20:45:35로 나타내는 In-Sn-Zn-O 타깃을 사용한다. 상기의 원자수비를 갖는 In-Sn-Zn-O 타깃을 사용하여 산화물 반도체막을 성막함으로써, 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다.
또한, 타깃 중의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상인 것이 바람직하다. 상대 밀도가 높은 타깃을 사용함으로써, 치밀한 구조의 산화물 반도체막을 성막하는 것이 가능하다.
In-Sn-Zn계 산화물에서는 높은 이동도가 얻어지는 것이 보고되어 있다(Eri Fukumoto, Toshiaki Arai, Narihiro Morosawa, Kazuhiko Tokunaga, Yasuhiro Terai, Takashige Fujimori, Tatsuya Sasaoka, 「High Mobility Oxide Semiconductor TFT for Circuit Integration of AM-OLED」, IDW'10, p.631-p634). 그러나, In-Ga-Zn계 산화물에 있어서도, 벌크내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)의 산화물의 조성 근방이다란, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 말하고, r로서는, 예를 들면, 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
또한, 반도체층(적어도 채널 형성 영역)에 상기의 In, Sn, Zn을 주성분으로 하는 산화물 반도체 재료를 함유하는 트랜지스터를 제작하는 경우, 기판을 의도적으로 가열하여 성막 및/또는 성막후에 열처리함으로써, 제작되는 트랜지스터의 제특성을 양호한 것으로 할 수 있다. 상세한 것에 관해서는, 실시형태 3에서 설명을 행한다.
상기의 산화물 반도체를 사용하여 형성한 산화물 반도체층(506)은, 단결정이라도, 비단결정이라도 좋다. 후자의 경우, 비정질이라도, 미결정(마이크로크리스탈, 나노크리스탈 등)이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도, 비비정질이라도 좋다.
산화물 반도체층(506)으로서, 상기의 CAAC-OS막을 사용하는 것이 바람직하다. 또한, CAAC-OS막의 구체적한 설명은, 실시형태 4에서 상세하게 행한다.
또한, 비정질 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 벌크내 결함을 보다 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 이로 인해, 상기한 바와 같이, 하지 절연층(502)과 보호 절연층(504)의 표면을 최대한 평탄하게 하는 것이 바람직하다.
산화물 반도체막을 스퍼터링법에 의해 성막할 때는, 예를 들면, 감압 상태로 유지된 처리실내에 피처리물을 유지하고, 피처리물의 온도가 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하가 되도록 피처리물을 가열한다. 또는, 산화물 반도체막의 성막시의 피처리물의 온도는, 실온으로 해도 좋다. 그리고, 처리실 내의 수분을 제거하면서, 수분, 수소, 질소 등이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체막을 성막한다. 피처리물을 가열하면서 산화물 반도체막을 성막함으로써, 산화물 반도체막에 들어오는 수소나 물 등의 불순물을 저감시킬 수 있고, 전계 효과 이동도를 향상시키는 효과를 예상할 수 있다. 또한, 스퍼터링에 의한 손상을 경감시킬 수 있다. 처리실 내의 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프 등을 사용하는 것이 바람직하다. 또한, 터보 펌프에 콜드트랩을 가한 것을 사용할 수도 있다. 크라이오 펌프 등을 사용하여 배기함으로써, 처리실로부터 수분 등의 불순물을 제거할 수 있기 때문에, 산화물 반도체막 중의 불순물 농도를 저감시킬 수 있다.
스퍼터링법에 의해 성막할 때의 각종 설정 조건으로서는, 예를 들면, 피처리물과 타깃 사이의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기와 같은 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 파티클(성막시에 형성되는 분말 상태의 물질 등)을 저감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 산화물 반도체막의 두께는, 1nm 이상 50nm 이하, 바람직하게는 1nm 이상 30nm 이하, 보다 바람직하게는 1nm 이상 10nm 이하로 하는 것이 바람직하다. 이러한 두께의 산화물 반도체막을 사용하여 산화물 반도체층(506)을 형성함으로써, 미세화에 따르는 단채널 효과를 억제하는 것이 가능해진다. 단, 적용하는 산화물 반도체 재료나, 반도체 장치의 용도 등에 따라 적절한 두께는 상이하기 때문에, 그 두께는, 사용하는 재료나 용도 등에 따라 적절히 선택하면 좋다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여 성막면의 부착물을 제거하는 것이 바람직하다. 여기에서, 역스퍼터링이란, 통상의 스퍼터링법에 있어서는, 스퍼터링 타깃에 이온을 충돌시키는 점을, 반대로, 처리 표면에 이온을 충돌 시킴으로써 그 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기 하에서 처리 표면측에 고주파 전압을 인가하여, 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용해도 좋다.
상기한 바와 같은 방법으로 산화물 반도체막을 성막해도, 산화물 반도체막에는 불순물로서의 수분 또는 수소(수산기를 포함한다)가 함유되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 그래서, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)시키기 위해서, 산화물 반도체막에 대해, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하 등에 있어서, 탈수화 또는 탈수소화의 가열 처리(이하, 제 1 가열 처리라고 약기한다)를 행해도 좋다.
산화물 반도체막에 제 1 가열 처리를 행함으로써, 표면 및 내부에 존재하는 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분 이상 6분 이하 정도로 행하면 좋다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 변형점을 초과하는 온도로도 처리할 수 있다.
가열 처리 장치는 전기로로 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 기체로는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
제 1 가열 처리에 있어서는, 감압 분위기나, 질소, 헬륨, 네온 또는 아르곤 등의 불활성 분위기에서 행한다. 또한, 수분 또는 수소 등이 함유되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열 처리를 행한 산화물 반도체막에, 제 2 가열 처리를 행해도 좋다. 제 2 가열 처리는, 산화성 분위기에서 가열 처리함으로써 산화물 반도체막 중에 산소를 공급하고, 제 1 가열 처리시에 산화물 반도체막 중에 발생한 산소 결손을 보충하는 목적이 있다. 이로 인해, 제 2 가열 처리는 가산소화 처리라고 할 수도 있다. 제 2 가열 처리는, 예를 들면 200℃ 이상 기판의 변형점 미만으로 행하면 좋다. 바람직하게는, 250℃ 이상 450℃ 이하로 한다. 처리 시간은 3분 내지 24시간으로 한다. 처리 시간을 길게 할수록 비정질 영역에 대해 결정 영역의 비율이 많은 산화물 반도체층(506)을 형성할 수 있지만, 24시간을 초과하는 열처리는 생산성의 저하를 초래하기 때문에 바람직하지 못하다.
산화성 분위기란 산화성 가스를 함유하는 분위기이다. 산화성 가스란, 산소, 오존 또는 아산화질소 등이며, 물, 수소 등이 함유되지 않는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 산소, 오존, 아산화질소의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 미만, 바람직하게는 0.1ppm 미만)으로 하는 것이 바람직하다. 산화성 분위기는, 산화성 가스를 불활성 가스와 혼합하여 사용해도 좋다. 그 경우, 산화성 가스가 적어도 10ppm 이상 함유되는 것으로 한다. 또한, 불활성 분위기란, 질소, 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논) 등의 불활성 가스를 주성분으로 하는 분위기이다. 구체적으로는, 산화성 가스 등의 반응성 가스를 10ppm 미만으로 한다.
또한, 제 2 가열 처리에 사용하는 열처리 장치 및 가스 종류는, 제 1 가열 처리와 동일한 것을 사용할 수 있다. 또한, 탈수화 또는 탈수소화의 가열 처리인 제 1 가열 처리와, 가산소화의 가열 처리인 제 2 가열 처리는 연속하여 행하는 것이 바람직하다. 연속하여 행함으로써, 반도체 장치의 생산성을 향상시킬 수 있다.
산화물 반도체막은, 성막시의 기판 가열에 더하여, 가열 처리를 행함으로써 막 중의 불순물 준위를 매우 작게 하는 것이 가능해진다. 그 결과, 트랜지스터의 전계 효과 이동도를 후술하는 이상적인 전계 효과 이동도 가까이까지 높이는 것이 가능해진다.
또한, 상기에서는 산화물 반도체막에 대해 제 1 가열 처리나 제 2 가열 처리를 행하고 있지만, 산화물 반도체층(506)을 형성한 후에, 제 1 가열 처리나 제 2 가열 처리를 행해도 좋다.
또한, 산화물 반도체막의 성막후, 산화물 반도체층(506)의 형성후의 어느 한쪽 또는 양쪽에 있어서, 산화물 반도체층(506)(또는, 산화물 반도체막)에 산소 첨가 처리를 행하고, 열처리에 의해 상기 산화물 반도체에 함유되는 수소나 수산기 또는 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 또는 재결정화 처리에 의해, 산화물 반도체층(506)(또는, 산화물 반도체막)의 결정성을 보다 높일 수 있다.
여기에서, 산소 첨가 처리란, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함한다)를 산화물 반도체층(506)(또는, 산화물 반도체막)의 벌크에 첨가하는 것을 말한다. 또한, 상기 「벌크」라는 용어는, 산소를, 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다. 또한, 「산소 도프」에는, 플라즈마화한 산소를 벌크에 첨가하는 「산소 플라즈마 도프」가 포함된다. 산소 첨가 처리를 행함으로써, 산화물 반도체층(506)에 함유되는 산소를, 화학량론적 조성비보다 많게 할 수 있다. 또한, 나중의 공정에서 게이트 절연층(509)(또는, 게이트 절연층(509)의 형성에 사용하는 절연층)을 형성한 후, 게이트 절연층(509)(또는, 게이트 절연층(509)의 형성에 사용하는 절연층)에 산소 첨가 처리를 행하여 게이트 절연층(509)(또는, 게이트 절연층(509)의 형성에 사용하는 절연층)에 함유되는 산소를, 화학량론적 조성비보다 많게 할 수 있다.
산소 도프 처리는, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마)방식을 사용하여 마이크로파(예를 들면, 주파수 2.45GHz)에 의해 여기된 산소 플라즈마를 사용하여 행하는 것이 바람직하다.
또한, 상기 산소 첨가 처리는, 산화물 반도체막(또는, 산화물 반도체층(506))이나 절연막(또는 게이트 절연층(509)) 등에 함유되는 산소를, 화학량론적 조성비보다도 많게 하는 처리이기 때문에, 과산소화 처리라고도 할 수 있다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 변형 등을 주지 않고 산화물 반도체 중에 함유시킬 수 있다.
다음에, 보호 절연층(504) 및 산화물 반도체층(506) 위에 절연층(508)을 형성하고, 절연층(508) 위에 산화물 반도체층(506)과 중첩되는 게이트 전극(510)을 형성한다(도 6d 참조).
절연층(508)은, 하지 절연층(502)과 같은 방법 및 같은 재료를 사용하여 형성하면 좋다.
게이트 전극(510)의 형성 방법으로서는, 우선 절연층(508) 위에 전자빔 증착법이나 스퍼터링법 등의 PVD(Physical Vapor Deposition)법 등을 사용하여 도전막을 성막한 후에, 하지 절연층(502)과 같이 불필요 부분을 선택적으로 제거하고, 게이트 전극(510)을 형성하면 좋다.
게이트 전극(510)의 형성에 사용하는 도전막으로서는, 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈 및 텅스텐, 이들의 질화물, 산화물 및 합금으로부터 1종 이상 선택하고, 단층으로 또는 적층하여 사용하면 좋다. 또한, 산화물 반도체층(506)과 같은 재료를 사용해도 좋다.
다음에, 게이트 전극(510)을 마스크로서 사용하고, 산화물 반도체층(506)의 저항값을 저감시키는 기능을 갖는 불순물 원소(520)를, 절연층(508)을 개재하여 산화물 반도체층(506) 중에 첨가하고, 산화물 반도체층(506)에 자기 정합적으로 고저항 영역(506a) 및 저저항 영역(506b)을 형성한다(도 6e 참조).
산화물 반도체층(506)의 저항값을 저감시키는 기능을 갖는 불순물 원소(520)로서는, 예를 들면 인, 질소, 보론 등의 원소를 사용할 수 있다. 상기 원소를 산화물 반도체층(506) 중에 첨가하는 방법으로서는, 이온 주입법이나 이온 도핑법 등을 사용할 수 있다. 또한, 산화물 반도체층(506)에 수소가 첨가되는 것을 최대한 억제하는 것이 바람직하기 때문에, 첨가 원소의 질량 분석을 행하는 이온 주입법(이온 임플란테이션법이라고도 한다)을 사용하는 것이 바람직하다.
또한, 절연층(508)을 개재하여 불순물 원소(520)를 첨가함으로써, 불순물 원소(520)를 첨가할 때에 산화물 반도체층(506)에 발생하는 대미지를 저감시킬 수 있다.
다음에, 절연층(508) 위에, 게이트 전극(510)의 측벽에 접하는 측벽 절연층(512)을 형성하는 동시에, 측벽 절연층(512)을 마스크로 하여 절연층(508)을 가공하여 게이트 절연층(509)을 형성한다(도 7a 참조).
측벽 절연층(512)을 형성하는 방법으로서는, 우선 절연층(508) 및 게이트 전극(510) 위에 전자빔 증착법이나 스퍼터링법 등의 PVD(Physical Vapor Deposition)법, 열 CVD법이나 플라즈마 CVD법 등의 CVD(Chemical Vapor Deposition)법 등을 사용하여 절연막을 성막하고, 상기 절연막 위에 포토리소그래피법이나 잉크젯법 등의 공지의 기술을 사용하여, 가공하고 싶은 패턴 형상에 따른 레지스트를 형성하고, 드라이 에칭법이나 웨트 에칭법 등의 공지의 기술을 사용하여 절연막의 불필요 부분을 선택적으로 제거하고, 측벽 절연층(512)을 형성하면 좋다. 또한, 측벽 절연층(512)을 형성후, 측벽 절연층(512)을 마스크로 하여 절연층(508)에 대해 에칭 처리함으로써, 게이트 절연층(509)을 형성할 수 있다.
또한, 상기 에칭법으로서 이방성이 높은 에칭법을 사용하는 것이 바람직하다. 이것에 의해, 측벽 절연층(512)을 자기 정합적으로 형성할 수 있다. 여기에서, 이방성이 높은 에칭으로서는, 드라이 에칭이 바람직하며, 예를 들면, 에칭 가스로서, 트리플루오로메탄(CHF3), 옥타터플루오로사이클로부탄(C4F8), 테트라플루오로메탄(CF4) 등의 불소를 함유하는 가스를 사용할 수 있고, 헬륨(He)이나 아르곤(Ar) 등의 희가스 또는 수소(H2)를 첨가해도 좋다. 또한, 드라이 에칭으로서, 기판에 고주파 전압을 인가하는, 반응성 이온 에칭법(RIE법)을 사용하는 것이 바람직하다.
측벽 절연층(512)의 형성에 사용하는 절연막으로서는, 하지 절연층(502)의 형성에 사용하는 하지 절연막과 같은 막을 사용하면 좋다.
다음에, 전자빔 증착법이나 스퍼터링법 등의 PVD(Physical Vapor Deposition)법, 플라즈마 CVD법 등의 CVD(Chemical Vapor Deposition)법 등을 사용하여 도전막을 형성하고, 상기 도전막 위에 포토리소그래피법이나 잉크젯법 등의 공지의 기술을 사용하여, 가공하고 싶은 패턴 형상에 따른 레지스트를 형성하고, 드라이 에칭법이나 웨트 에칭법 등의 공지의 기술을 사용하여 도전막의 불필요 부분을 선택적으로 제거하고, 한 쌍의 전극(514)을 형성한다(도 7b 참조).
다음에, 전자빔 증착법이나 스퍼터링법 등의 PVD(Physical Vapor Deposition)법, 플라즈마 CVD법 등의 CVD(Chemical Vapor Deposition)법 등을 사용하여 층간 절연층(516)을 성막하고, 층간 절연층(516) 위에 포토리소그래피법이나 잉크젯법 등의 공지의 기술을 사용하여, 가공하고 싶은 패턴 형상에 따른 레지스트를 형성하고, 드라이 에칭법이나 웨트 에칭법 등의 공지의 기술을 사용하여 층간 절연층(516)의 일부에 개구부를 형성한 후, 게이트 전극(510)과 같은 방법으로, 한 쌍의 전극(514)과 전기적으로 접속된 배선(518)을 형성한다(도 7c 참조).
이상의 공정에 의해, 도 5b에 도시하는 구조의 트랜지스터(OS 트랜지스터)를 제작할 수 있다. 상기 트랜지스터는, 반도체층(적어도 채널 형성 영역)에 산화물 반도체 재료를 함유하여 이루어지고, 오프 전류를 충분히 작게 할 수 있다. 또한, 높은 이동도를 가질 수 있다(이동도에 관한 상세 내용은, 실시형태 2 및 실시형태 3을 참조).
또한, 반도체층(적어도 채널 형성 영역)에 산화물 반도체 재료를 함유하여 이루어지는 트랜지스터로 한정하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 여러 가지 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ으로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 이하의 수학식으로 표기된다.
여기에서, E는 포텐셜 장벽의 높이, k는 볼츠만 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는, 이하의 수학식으로 표기된다.
여기에서, e는 전기소량, N은 채널내의 단위 면적당 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장이 없고, 선형 영역에 있어서의 드레인 전류(Id)는, 이하의 수학식이 된다.
여기에서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 또한, 상기 수학식의 양변을 Vg로 나누고, 다시 양변의 대수를 취하면, 이하의 수학식과 같아진다.
수학식 6의 우변은 Vg의 함수이다. 이 수학식으로부터 알 수 있는 바와 같이, 세로축을 ln(Id/Vg), 가로축을 1/Vg로 하고 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 예를 들면, 산화물 반도체로서, 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것에서는, 결함 밀도(N)는 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 3 및 수학식 4로부터 μ0=120㎠/Vs가 도출된다. 또한, 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 30㎠/Vs 정도이지만, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120㎠/Vs가 될 것으로 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연층의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연층 계면으로부터 x만큼 떨어진 장소에 있어서의 이동도(μ1)는, 이하의 수학식으로 표기된다.
여기에서, D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107cm/s, G=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 7의 제2항이 증가하기 때문에, 이동도(μ1)는 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도(μ2)를 계산한 결과를 도 8에 도시한다. 또한, 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전률, 두께를 각각, 2.8전자볼트, 4.7전자볼트, 15, 15nm으로 하였다. 이들의 값은, 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5전자볼트, 4.6전자볼트, 4.6전자볼트로 하였다. 또한, 게이트 절연층의 두께는 100nm, 비유전률은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압(Vd)은 0.1V이다.
도 8에 도시하는 바와 같이, 게이트 전압 1V강에서 이동도 100㎠/Vs 이상의 피크를 나타내지만, 게이트 전압이 더 높아지면, 계면 산란이 커지고, 이동도가 저하된다. 또한, 계면 산란을 저감시키기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 9a 내지 도 11c에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 12a 및 도 12b에 도시한다. 도 12a 및 도 12b에 도시하는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(1203a) 및 반도체 영역(1203c)을 가진다. 반도체 영역(1203a) 및 반도체 영역(1203c)의 저항율은 2×10-3Ωcm로 한다.
도 12a에 도시하는 트랜지스터는, 하지 절연층(1201)과, 하지 절연층(1201)에 매립되도록 형성된 산화알루미늄으로 이루어지는 보호 절연층(1202) 위에 형성된다. 트랜지스터는 반도체 영역(1203a), 반도체 영역(1203c)과, 이들 사이에 개재되어 있고, 채널 형성 영역이 되는 진성의 반도체 영역(1203b)과, 게이트 전극(1205)을 가진다. 게이트 전극(1205)의 폭을 33nm으로 한다.
게이트 전극(1205)과 반도체 영역(1203b) 사이에는, 게이트 절연층(1204)을 가지며, 또한, 게이트 전극(1205)의 양쪽 측벽에는 측벽 절연층(1206a) 및 측벽 절연층(1206b), 게이트 전극(1205)의 상부에는, 게이트 전극(1205)과 다른 배선의 단락을 방지하기 위한 절연층(1207)을 가진다. 측벽 절연층의 폭은 5nm으로 한다. 또한, 반도체 영역(1203a) 및 반도체 영역(1203c)에 접하여 소스 전극(1208a) 및 드레인 전극(1208b)을 가진다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40nm으로 한다.
도 12b에 도시하는 트랜지스터는, 하지 절연층(1201)과, 산화알루미늄으로 이루어지는 보호 절연층(1202) 위에 형성되고, 반도체 영역(1203a), 반도체 영역(1203c)과, 이들 사이에 개재된 진성의 반도체 영역(1203b)과, 폭 33nm의 게이트 전극(1205)과 게이트 절연층(1204)과 측벽 절연층(1206a) 및 측벽 절연층(1206b)과 절연층(1207)과 소스 전극(1208a) 및 드레인 전극(1208b)을 갖는 점에서 도 12a에 도시하는 트랜지스터와 동일하다.
도 12a에 도시하는 트랜지스터와 도 12b에 도시하는 트랜지스터의 차이점은, 측벽 절연층(1206a) 및 측벽 절연층(1206b) 아래의 반도체 영역의 도전형이다. 도 12a에 도시하는 트랜지스터에서는, 측벽 절연층(1206a) 및 측벽 절연층(1206b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(1203a) 및 반도체 영역(1203c)이지만, 도 12b에 도시하는 트랜지스터에서는, 진성의 반도체 영역(1203b)이다. 즉, 도 12b에 도시하는 반도체층에 있어서, 반도체 영역(1203a)(반도체 영역(1203c))과 게이트 전극(1205)이 Loff만큼 중첩되지 않는 영역이 형성되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭(Loff)을 오프셋 길이라고 한다. 도면으로부터 명백한 바와 같이, 오프셋 길이는, 측벽 절연층(1206a)(측벽 절연층(1206b))의 폭과 동일하다.
기타 계산에 사용하는 파라미터는 상기한 바와 같다. 계산에는 시놉시스사 제조의 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 9a 내지 도 9c는, 도 12a에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 9a는 게이트 절연층의 두께를 15nm으로 한 것이며, 도 9b는 10nm으로 한 것이며, 도 9c는 5nm으로 한 것이다. 게이트 절연층이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하된다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요로 하는 10μA를 초과하는 것이 나타났다.
도 10a 내지 도 10c는, 도 12b에 도시되는 구조의 트랜지스터로, 오프셋 길이(Loff)를 5nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 도시한다. 드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 10a는 게이트 절연층의 두께를 15nm으로 한 것이며, 도 10b는 10nm으로 한 것이며, 도 10c는 5nm으로 한 것이다.
또한, 도 11a 내지 도 11c는, 도 12b에 도시되는 구조의 트랜지스터로, 오프셋 길이(Loff)를 15nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 도시한다. 드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 11a는 게이트 절연층의 두께를 15nm으로 한 것이며, 도 11b는 10nm으로 한 것이며, 도 11c는 5nm으로 한 것이다.
모두 게이트 절연층이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는, 도 9a 내지 도 9c에서는 80㎠/Vs 정도이지만, 도 10a 내지 도 10c에서는 60㎠/Vs 정도, 도 11a 내지 도 11c에서는 40㎠/Vs 정도로, 오프셋 길이(Loff)가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류에는 오프셋 길이(Loff)의 증가에 따라 감소되지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요로 하는 10μA를 초과하는 것이 나타났다.
본 실시형태에 기재된 트랜지스터를, 전압 제어 발진기(308)의 입력 단자와, 루프 필터(306)를 구성하는 용량 소자(322) 사이에 형성함으로써, 통상 동작 상태일 때에는 상기 트랜지스터를 온 상태로, 스탠바이 상태일 때에는 상기 트랜지스터를 오프 상태로 함으로써, 위상 동기 회로가 스탠바이 상태로부터의 복귀후, 단시간에 로크된 상태로 이행하는 것이 가능해지고, 소비 전력을 저감시키는 것이 가능해진다. 또한, 상기한 바와 같이, 반도체층(적어도 채널 형성 영역)에 산화물 반도체를 포함하는 트랜지스터는 이동도가 충분히 높고, 위상 동기 회로(300)에 사용해도, 위상 동기 회로(300)가 내장된 반도체 장치의 동작 상태에 지연을 일으키는 경우는 없다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 기재한 반도체층(적어도 채널 형성 영역)에 In, Sn, Zn을 주성분으로 하는 산화물 반도체 재료를 함유하는 트랜지스터를 제작할 때에 있어서, 기판에 대해 의도적으로 가열하여 성막 및/또는 성막후에 열처리하는 내용이나, 상기 내용의 열처리를 행하는 것에 의한 트랜지스터의 제특성에 관한 설명을 행한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시켜 노멀리·오프화시키는 것이 가능해진다. 또한, 여기에서 말하는 주성분이란 조성비로 5atomic% 이상 함유되는 원소를 말한다.
예를 들면, 도 13a 내지 도 13c는, In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였다.
도 13a는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이 때 전계 효과 이동도는 18.8㎠/Vsec가 얻어지고 있다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 13b는 기판을 200℃로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 트랜지스터 특성을 도시한다. 전계 효과 이동도는 32.2㎠/Vsec가 얻어지고 있다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 더욱 높일 수 있다. 도 13c는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링법에 의해 성막한 후, 650℃에서 열처리를 한 트랜지스터 특성을 도시한다. 전계 효과 이동도는 34.5㎠/Vsec가 얻어지고 있다.
스퍼터링법에 의해 산화물 반도체막을 성막할 때에, 기판을 의도적으로 가열함으로써 수소나 수분 등이 산화물 반도체막 중으로 들어가는 것을 저감시키는 효과를 기대할 수 있다. 또한, 성막후에 열처리를 함으로써도, 산화물 반도체막으로부터 수소나 수산기 또는 수분을 방출시켜 제거할 수 있고, 상기한 바와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100㎠/Vsec을 초과하는 전계 효과 이동도를 실현하는 것도 가능하게 될 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체에 함유되는 수소나 수산기 또는 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 또는 재결정화의 처리에 의해 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 것 및/또는 성막후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리·오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트해 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리·오프가 되는 방향으로 이동하고, 이러한 경향은 도 13a와 도 13b의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 변경함으로써도 제어하는 것이 가능하고, 조성비로서 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리·오프화를 기대할 수 있다. 또한, 타깃의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온으로 성막 또는 열처리함으로써 트랜지스터의 노멀리·오프화를 도모하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막후에 열처리를 함으로써, 게이트 바이어스·스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/cm, 150℃, 1시간 인가의 조건에 있어서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막 성막후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2 의 트랜지스터에 대해 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 2MV/cm가 되도록 Vg에 20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 플러스 BT 시험이라고 한다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 또한, Vd는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm이 되도록 Vg에 -20V를 인가하고, 그대로 1시간 유지하였다. 다음에, Vg를 0V로 하였다. 다음에, 기판 온도 25℃로 하고, Vd를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라고 한다.
시료 1의 플러스 BT 시험의 결과를 도 14a에, 마이너스 BT 시험의 결과를 도 14b에 도시한다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 15a에, 마이너스 BT 시험의 결과를 도 15b에 도시한다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2 모두, BT 시험 전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 또는 불활성 가스, 또는 감압하에서 열처리를 행한 후, 산소를 함유하는 분위기 중에서 열처리를 행해도 좋다. 처음에 탈수화·탈수소화를 행한 후 산소를 산화물 반도체에 첨가함으로써, 열처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 가하기 위해서는, 실시형태 1에서 기재한 대로, 산소 이온을 전계에서 가속하여 산화물 반도체막에 주입하는 방법을 적용해도 좋다.
산화물 반도체중 및 상기 산화물 반도체와 접하는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 열처리에 의해 산화물 반도체 중에 산소를 과잉으로 함유시킴으로써, 정상적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도는 1×1016/㎤ 이상 2×1020/㎤ 이하로 하면, 결정에 변형 등을 주지 않고 산화물 반도체 중에 함유시킬 수 있다.
또한, 열처리에 의해 산화물 반도체에 결정이 적어도 일부에 함유되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비In:Sn:Zn=1:1:1인 타깃을 사용하고, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)에서 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의적이지만, 예를 들면 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 행하였다. XRD 분석에는, Bruker AXS사 제조의 X선 회절 장치 D8 ADVANCE를 사용하고, Out-of-Plane 법으로 측정하였다.
XRD 분석을 한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
In-Sn-Zn-O막은, 스퍼터링 장치를 사용하고, 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 타깃은, 원자수비로, In:Sn:Zn=1:1:1의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 대해 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는, 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 다시 1시간의 가열 처리를 행하고 있다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 16에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ이 35deg 근방 및 37deg 내지 38deg에 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn, Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 가열하는 것 및/또는 성막후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는, 산화물 반도체에 있어서 악성 불순물인 수소나 수산기를 막 중에 함유시키지 않도록 하는 것, 또는 막 중에서 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 그것에 의해서 트랜지스터의 노멀리·오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기에서, 상기 오프 전류값의 단위는, 채널 폭 1㎛당 전류값을 나타낸다.
도 17에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수의 관계를 도시한다. 여기에서는, 간단하게 하기 위해 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하고 있다.
구체적으로는, 도 17에 도시하는 바와 같이, 기판 온도가 125℃인 경우에는 0.1aA/㎛(1×10-19A/㎛) 이하, 85℃인 경우에는 10zA/㎛(1×10-20A/㎛) 이하였다. 전류값의 대수가 온도의 역수에 비례하는 점에서, 실온(27℃)인 경우에는 0.1zA/㎛(1×10-22A/㎛) 이하인 것으로 예상된다. 따라서, 오프 전류를 125℃에 있어서 1aA/㎛(1×10-18A/㎛) 이하로, 85℃에 있어서 100zA/㎛(1×10-19A/㎛) 이하로, 실온에 있어서 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 이들의 오프 전류는, Si를 반도체막으로서 사용한 트랜지스터에 비해, 매우 낮은 것은 명백하다.
무엇보다, 산화물 반도체막의 성막시에 수소나 수분이 막중에 혼입되지 않도록, 성막실 외부로부터의 리크나 성막실내의 내벽으로부터의 탈가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터링 가스는 수분이 막 중에 함유되지 않도록 이슬점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 함유되어 있지 않도록, 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체는 열처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 함유되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막 성막후에 650℃의 가열 처리를 행한 시료 B를 사용한 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 관해서 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행하였다. 여기에서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극의 중첩되는 폭을 Lov라고 하고, 산화물 반도체막에 대해 한 쌍의 전극이 중첩되지 않은 영역을 dW라고 한다.
도 18에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또한, 도 19a에 기판 온도와 임계값 전압의 관계를, 도 19b에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 19a로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V이었다.
또한, 도 19b로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36㎠/Vs 내지 32㎠/Vs이었다(도 18 참조). 따라서, 상기의 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 하고, LSI에서 요구되는 온 전류의 값을 충족시킬 수 있다. 예를 들면, L/W=33nm/40nm의 FET로, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘려보낼 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, Si 반도체로 제작되는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재해도, 동작 속도를 희생시키지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에서 기재한 CAAC-OS막에 포함되는 결정 구조의 일례에 관해서 도 20a 내지 도 22c를 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 20a 내지 도 22c는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 20a 내지 도 20e에 있어서, 원으로 둘러싸인 O는 4배위의 O를 나타내고, 2중원으로 둘러싸여진 O는 3배위의 O를 나타낸다.
도 20a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자 1개에 대해, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 한다. 도 20a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 20a의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 20a에 도시하는 소그룹은 전하가 0이다.
도 20b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 20b의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 20b에 도시하는 구조를 취할 수 있다. 도 20b에 도시하는 소그룹은 전하가 0이다.
도 20c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 20c의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 20c에 도시하는 소그룹은 전하가 0이다.
도 20d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 20d의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 20d에 도시하는 소그룹은 전하가 +1이 된다.
도 20e에, 2개의 Zn을 함유하는 소그룹을 도시한다. 도 20e의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 20e에 도시하는 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 하고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 한다.)이라고 한다.
여기에서, 이들 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 20a에 도시하는 6배위의 In의 상반분의 3개의 O는 하방향에 각각 3개의 근접 In을 가지고, 하반분의 3개의 O는 상방향에 3개의 근접 In을 가진다. 도 20b에 도시하는 5배위의 Ga의 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지고, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 가진다. 도 20c에 도시하는 4배위의 Zn의 상반분의 1개의 O는 하방향에 1개의 근접 Zn을 가지고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 그 이유를 이하에 나타낸다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 상반분의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In)의 상반분의 4배위의 O, 5배위의 금속 원자(Ga 또는 In)의 하반분의 4배위의 O 또는 4배위의 금속 원자(Zn)의 상반분의 4배위의 O 중 어느 하나와 결합하게 된다.
이러한 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 개재하여 결합한다. 또한, 이것 외에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 21a에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 21b에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 21c는, 도 21b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 21a에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로서 나타내고 있다. 마찬가지로, 도 21a에 있어서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다. 또한, 마찬가지로, 도 21a에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 21a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 함유하는 소그룹은 전하가 +1이 된다. 이로 인해, Sn을 함유하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 20e에 도시하는 바와 같이, 2개의 Zn을 함유하는 소그룹을 들 수 있다. 예를 들면, Sn을 함유하는 소그룹 1개에 대해, 2개의 Zn을 함유하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 21b에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수.)로 하는 조성식으로 표기할 수 있다.
또한, 이것 외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO라고도 표기한다.), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물이나, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, In-Lu-Zn-O계 산화물이나, 2원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물이나, In-Ga-O계 산화물, 1원계 금속의 산화물인 In-O계 산화물, Sn-O계 산화물, Zn-O계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 22a에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 22a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 개재하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 개재하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 22b에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 22c는, 도 22b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기에서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 함유하는 소그룹은, 전하가 0이 된다. 이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 22a에 도시한 중그룹으로 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
구체적으로는, 도 22b에 도시한 대그룹이 반복됨으로써 In-Ga-Zn-O계의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn-O계의 층 구조는, InGaO3(ZnO)n(n은 자연수.)이라는 조성식으로 표기할 수 있다.
n=1(InGaZnO4)인 경우에는, 예를 들면, 도 23a에 도시하는 결정 구조를 취할 수 있다. 또한, 도 23a에 도시하는 결정 구조에 있어서, 도 21b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, n=2(InGaZn2O5)인 경우에는, 예를 들면, 도 23b에 도시하는 결정 구조를 취할 수 있다. 또한, 도 23b에 도시하는 결정 구조에 있어서, 도 21b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
이상이, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 한다.)을 포함하는 산화물에 관한 설명이다.
(실시형태 5)
본 실시형태에서는, 상기의 실시형태에서 설명한 위상 동기 회로를 반도체 장치에 적용하는 경우에 관해서, 도 24a 및 도 24b를 사용하여 설명한다. 또한, 본 실시형태의 설명에 사용하는 도면에 있어서, 상기의 실시형태에 사용한 도면과 동일한 부분에 관해서는 동일한 부호를 사용하여 나타내고, 설명을 생략한다. 또한, 여기에서는 반도체 장치로서 FM 복조 장치 및 모터 제어 장치를 일례로서 설명하지만, 물론 이것으로 한정되는 경우는 없다.
도 24a는, 상기의 실시형태에서 설명한 루프 필터(306)에 OS 트랜지스터(320)를 갖는 위상 동기 회로를 FM 복조 장치에 적용한 경우의 블록도의 일례이다. 상기 FM 복조 장치는, 입력 단자(2301)와, 출력 단자(2302)와, 위상 비교기(302)와, 차지 펌프(304)와, OS 트랜지스터(320) 및 용량 소자(322)를 갖는 루프 필터(306)와, 전압 제어 발진기(308)와, 분주기(310)(통상, 분주율은 1)를 구비하고 있다. 또한, 분주기(310)는 반드시 형성할 필요는 없다.
도 24a 구성의 FM 복조 장치는, 입력 단자(2301)에 FM 변조 신호를 입력하고, 루프 필터(306)로부터의 출력을 FM 복조 신호(FM 변조 신호를, 주파수의 변화에 대응시킨 신호로 변환하여 복조시킨 신호)로서 출력시키는 구성이다. FM 복조 장치가 로크되어 있는 상태에서는, 전압 제어 발진기(308)의 출력이, 입력 단자(2301)로부터 입력되는 FM 변조 신호에 동기하기 때문에, 그 주파수의 변화에 대응한 전압 신호가 출력 단자(2302)로부터 출력된다.
상기의 실시형태에서 설명한 위상 동기 회로를 FM 복조 장치에 적용함으로써, 스탠바이 상태로부터 복귀한 후, FM 복조할 수 있게 될 때까지의 시간을 단축시킬 수 있고, 그 결과, 소비 전력을 저감시킬 수 있다.
도 24b는, 상기의 실시형태에서 설명한 루프 필터(306)에 OS 트랜지스터(320)를 갖는 위상 동기 회로를 모터 제어 장치에 적용한 경우의 블록도의 일례이다. 상기 모터 제어 장치는, 입력 단자(2311)와, 위상 비교기(302)와, 차지 펌프(304)와, OS 트랜지스터(320) 및 용량 소자(322)를 갖는 루프 필터(306)와, 분주기(310)와, 구동 회로(2312)와, 모터(2313)와, 광학식 인코더(2314)를 구비하고 있다. 또한, 구동 회로(2312), 모터(2313) 및 광학식 인코더(2314)가, 전압 제어 발진기(308)에 상당하는 기능을 가지고 있다.
입력 단자(2311)로부터 입력되는 기준 주기 신호가 위상 비교기(302)에 입력되고, 분주기(310)로부터 출력되는 신호와 위상차 비교가 행해져 위상 비교기(302)로부터 위상차 신호가 출력되고, 위상차 신호는 차지 펌프(304) 및 루프 필터(306)에 의해 전압 신호로 변환되어 구동 회로(2312)에 입력되고, 구동 회로(2312)는 입력되는 전압 신호에 따라 모터(2313)의 회전수를 결정하는 신호를 출력한다. 또한, 모터(2313)의 회전수는 광학식 인코더(2314)에 의해 검출되고, 회전수에 따른 주기 신호가 광학식 인코더(2314)로부터 출력되어, 분주기(310)에 의해 분주된 후에 위상 비교기(302)에 입력된다. 즉, 이 회로는, 입력 단자(2311)로부터 입력되는 기준 주기 신호의 주파수에 의해 모터의 회전수를 정확하게 컨트롤할 수 있다.
상기의 실시형태에서 설명한 위상 동기 회로를 모터 제어 장치에 적용함으로써, 스탠바이 상태로부터 복귀한 후, 모터의 회전수가 안정될 때까지의 시간을 단축시킬 수 있고, 그 결과, 소비 전력을 저감시킬 수 있다.
100 : 위상 동기 회로 102 : 위상 비교기
104 : 차지 펌프 106 : 루프 필터
108 : 전압 제어 발진기 110 : 분주기
122 : 용량 소자 300 : 위상 동기 회로
301 : 입력 단자 302 : 위상 비교기
304 : 차지 펌프 306 : 루프 필터
308 : 전압 제어 발진기 309 : 출력 단자
310 : 분주기 320 : 트랜지스터
322 : 용량 소자 401 : 기간
402 : 기간 403 : 기간
500 : 기판 502 : 하지 절연층
504 : 보호 절연층 506 : 산화물 반도체층
506a : 고저항 영역 506b : 저저항 영역
508 : 절연층 509 : 게이트 절연층
510 : 게이트 전극 512 : 측벽 절연층
514 : 한 쌍의 전극 516 : 층간 절연층
518 : 배선 520 : 불순물 원소
1201 : 하지 절연층 1202 : 보호 절연층
1203a : 반도체 영역 1203b : 반도체 영역
1203c : 반도체 영역 1204 : 게이트 절연층
1205 : 게이트 전극 1206a : 측벽 절연층
1206b : 측벽 절연층 1207 : 절연층
1208a : 소스 전극 1208b : 드레인 전극
2301 : 입력 단자 2302 : 출력 단자
2311 : 입력 단자 2312 : 구동 회로
2313 : 모터 2314 : 광학식 인코더
104 : 차지 펌프 106 : 루프 필터
108 : 전압 제어 발진기 110 : 분주기
122 : 용량 소자 300 : 위상 동기 회로
301 : 입력 단자 302 : 위상 비교기
304 : 차지 펌프 306 : 루프 필터
308 : 전압 제어 발진기 309 : 출력 단자
310 : 분주기 320 : 트랜지스터
322 : 용량 소자 401 : 기간
402 : 기간 403 : 기간
500 : 기판 502 : 하지 절연층
504 : 보호 절연층 506 : 산화물 반도체층
506a : 고저항 영역 506b : 저저항 영역
508 : 절연층 509 : 게이트 절연층
510 : 게이트 전극 512 : 측벽 절연층
514 : 한 쌍의 전극 516 : 층간 절연층
518 : 배선 520 : 불순물 원소
1201 : 하지 절연층 1202 : 보호 절연층
1203a : 반도체 영역 1203b : 반도체 영역
1203c : 반도체 영역 1204 : 게이트 절연층
1205 : 게이트 전극 1206a : 측벽 절연층
1206b : 측벽 절연층 1207 : 절연층
1208a : 소스 전극 1208b : 드레인 전극
2301 : 입력 단자 2302 : 출력 단자
2311 : 입력 단자 2312 : 구동 회로
2313 : 모터 2314 : 광학식 인코더
Claims (21)
- 트랜지스터 및 상기 트랜지스터에 전기적으로 접속된 용량 소자를 포함하는 루프 필터를 포함하는 위상 동기 회로(phase locked loop)에 있어서,
상기 트랜지스터의 채널 형성 영역은 산화물 반도체 재료를 포함하고,
상기 용량 소자는 상기 트랜지스터가 오프일 경우 전위를 유지하도록 구성되고,
상기 전위는 상기 루프 필터에 입력되는, 위상 동기 회로. - 제 1 항에 있어서,
상기 산화물 반도체 재료는 In, Ga, Sn, 및 Zn으로부터 선택된 하나 이상의 원소를 포함하는, 위상 동기 회로. - 제 1 항에 있어서,
상기 트랜지스터는:
기판 위의 제 1 절연층과;
상기 제 1 절연층 위의 제 2 절연층과;
상기 제 1 절연층 및 상기 제 2 절연층 위의 산화물 반도체층으로서, 채널 형성 영역을 포함하는, 상기 산화물 반도체층과;
상기 산화물 반도체층 위의 게이트 절연층과;
상기 게이트 절연층을 그 사이에 개재한 상기 산화물 반도체층 위의 게이트 전극과;
상기 산화물 반도체층을 그 사이에 개재한 상기 제 1 절연층 위의 한 쌍의 전극을 포함하고,
상기 제 2 절연층은 상기 산화물 반도체층의 단부와 중첩하고, 상기 한 쌍의 전극과 접하는, 위상 동기 회로. - 제 3 항에 있어서,
상기 산화물 반도체층은 In, Ga, Sn, 및 Zn으로부터 선택된 하나 이상의 원소를 포함하는, 위상 동기 회로. - 제 3 항에 있어서,
상기 산화물 반도체층은 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하고,
상기 제 1 영역은 상기 게이트 전극과 중첩하고,
상기 제 1 영역의 저항은 상기 제 2 영역의 저항보다 높은, 위상 동기 회로. - 제 1 항에 따른 상기 위상 동기 회로를 포함하는, 반도체 장치.
- 트랜지스터 및 상기 트랜지스터에 전기적으로 접속된 용량 소자를 포함하는 루프 필터를 포함하는 위상 동기 회로를 포함하는 반도체 장치에 있어서,
상기 트랜지스터의 채널 형성 영역은 산화물 반도체 재료를 포함하고,
상기 위상 동기 회로는 상기 트랜지스터가 턴 오프된 후 스탠바이 상태로 되도록 구성되고,
상기 위상 동기 회로는 상기 트랜지스터가 턴 온된 후 상기 스탠바이 상태로부터 복귀되도록 구성되는, 반도체 장치. - 제 7 항에 있어서,
상기 산화물 반도체 재료는 In, Ga, Sn, 및 Zn으로부터 선택된 하나 이상의 원소를 포함하는, 반도체 장치. - 제 7 항에 있어서,
상기 트랜지스터는:
기판 위의 제 1 절연층과;
상기 제 1 절연층 위의 제 2 절연층과;
상기 제 1 절연층 및 상기 제 2 절연층 위의 산화물 반도체층으로서, 상기 채널 형성 영역을 포함하는, 상기 산화물 반도체층과;
상기 산화물 반도체층 위의 게이트 절연층과;
상기 게이트 절연층을 그 사이에 개재한 상기 산화물 반도체층 위의 게이트 전극과;
상기 산화물 반도체층을 그 사이에 개재한 상기 제 1 절연층 위의 한 쌍의 전극을 포함하고,
상기 제 2 절연층은 상기 산화물 반도체층의 단부와 중첩하고, 상기 한 쌍의 전극과 접하는, 반도체 장치. - 제 9 항에 있어서,
상기 산화물 반도체층은 In, Ga, Sn, 및 Zn으로부터 선택된 하나 이상의 원소를 포함하는, 반도체 장치. - 제 9 항에 있어서,
상기 산화물 반도체층은 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하고,
상기 제 1 영역은 상기 게이트 전극과 중첩하고,
상기 제 1 영역의 저항은 상기 제 2 영역의 저항보다 높은, 반도체 장치. - 위상 동기 회로를 포함하는 반도체 장치에 있어서,
제 1 주기 신호 및 제 2 주기 신호를 수신하도록 구성되고 상기 제 1 주기 신호와 상기 제 2 주기 신호 사이의 위상차에 대응하는 제 3 주기 신호를 출력하도록 구성된 위상 비교기(phase frequency detector)와;
상기 제 3 주기 신호를 수신하도록 구성되고 상기 제 3 주기 신호에 대응하는 제 1 아날로그 신호를 출력하도록 구성되는 차지 펌프(charge pump)와;
상기 제 1 아날로그 신호를 수신하도록 구성되고 상기 제 1 아날로그 신호에 대응하는 제 2 아날로그 신호를 출력하도록 구성된 루프 필터와;
상기 제 2 아날로그 신호를 수신하도록 구성되고 상기 제 2 아날로그 신호에 대응하는 제 4 주기 신호를 출력하도록 구성된 전압 제어 발진기를 포함하고,
상기 루프 필터는 트랜지스터 및 용량 소자를 포함하고,
상기 트랜지스터의 채널 형성 영역은 산화물 반도체 재료를 포함하고,
상기 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 차지 펌프 및 상기 전압 제어 발진기에 전기적으로 접속되고,
상기 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 용량 소자에 전기적으로 접속되고,
상기 위상 동기 회로는 상기 트랜지스터가 턴 오프된 후 스탠바이 상태로 되도록 구성되고,
상기 위상 동기 회로는 상기 트랜지스터가 턴 온된 후 상기 스탠바이 상태로부터 복귀되도록 구성되는, 반도체 장치. - 제 12 항에 있어서,
상기 제 4 주기 신호를 수신하도록 구성되고 상기 제 4 주기 신호에 대응하는 상기 제 1 주기 신호를 출력하도록 구성되는 분주기를 더 포함하는, 반도체 장치. - 제 12 항에 있어서,
상기 산화물 반도체 재료는 In, Ga, Sn, 및 Zn으로부터 선택된 하나 이상의 원소를 포함하는, 반도체 장치. - 제 12 항에 있어서,
상기 제 1 주기 신호는 상기 제 4 주기 신호를 분할하여 형성되는, 반도체 장치. - 제 12 항에 있어서,
상기 제 2 아날로그 신호는 상기 제 1 아날로그 신호를 평활화하여 형성되는, 반도체 장치. - 제 12 항에 있어서,
상기 전압 제어 발진기는 출력 단자에 상기 제 4 주기 신호를 출력하도록 구성되는, 반도체 장치. - 제 12 항에 있어서,
상기 루프 필터는 출력 단자에 상기 제 2 아날로그 신호를 출력하도록 구성되는, 반도체 장치. - 제 12 항에 있어서,
상기 트랜지스터는:
기판 위의 제 1 절연층과;
상기 제 1 절연층 위의 제 2 절연층과;
상기 제 1 절연층 및 상기 제 2 절연층 위의 산화물 반도체층으로서, 상기 채널 형성 영역을 포함하는, 상기 산화물 반도체층과;
상기 산화물 반도체층 위의 게이트 절연층과;
상기 게이트 절연층을 그 사이에 개재한 상기 산화물 반도체층 위의 게이트 전극과;
상기 산화물 반도체층을 그 사이에 개재한 상기 제 1 절연층 위의 한 쌍의 전극을 포함하고,
상기 제 2 절연층은 상기 산화물 반도체층의 단부와 중첩하고, 상기 한 쌍의 전극과 접하는, 반도체 장치. - 제 19 항에 있어서,
상기 산화물 반도체층은 In, Ga, Sn, 및 Zn으로부터 선택된 하나 이상의 원소를 포함하는, 반도체 장치. - 제 19 항에 있어서,
상기 산화물 반도체층은 제 1 영역 및 상기 제 1 영역을 둘러싸는 제 2 영역을 포함하고,
상기 제 1 영역은 상기 게이트 전극과 중첩하고,
상기 제 1 영역의 저항은 상기 제 2 영역의 저항보다 높은, 반도체 장치.
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