JP5933336B2 - 位相同期回路 - Google Patents

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Description

本発明は位相同期回路に関する。また本発明は、当該位相同期回路を用いた半導体装置に関する。
位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）は、外部から入力された周期信号に同期した周期信号を生成する機能や、外部から入力された周期信号に対してＮ倍（Ｎは自然数）の周期を持つ周期信号を生成する機能を有する。あるいは、位相同期回路は、周期信号に近いデータ信号が入力されると、安定した周期信号を生成する機能を有する。
位相同期回路の基本的な構成については、下記特許文献１などに記載されている。
特開平１０−０６５５２５号公報
位相同期回路の構成としては、例えば、図３に示すように、位相同期回路１００は位相比較器１０２（ＰＦＤ：Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）、チャージポンプ１０４（ＣＰ：Ｃｈａｒｇｅ Ｐｕｍｐ）、ループフィルタ１０６（ＬＰＦ：ＬｏｏＰ Ｆｉｌｔｅｒ）、電圧制御発振器１０８（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器１１０を備えた構成がある。なお、ループフィルタ１０６は、容量素子１２２を備えている。
位相比較器１０２には、外部から入力された周期信号と、電圧制御発振器１０８からの出力信号を分周器１１０で分周した周期信号、の２つの周期信号が入力され、２つの周期信号の位相差に応じた信号（以下、位相差信号と記載する場合もある）を出力する。
位相比較器１０２から出力される位相差信号は、チャージポンプ１０４およびループフィルタ１０６によって電圧信号に変換される。そして、当該電圧信号が電圧制御発振器１０８に入力される。
電圧制御発振器１０８は、ループフィルタ１０６より入力される電圧信号に基づいて、分周器１１０および外部に周期信号を出力し、再び分周器１１０から位相比較器１０２に周期信号が入力される。
位相同期回路１００は全体としてフィードバック制御系を成しており、上述の動作が連続的に行われ、外部から位相比較器１０２に入力される周期信号と、分周器１１０から位相比較器１０２に入力される周期信号の位相差がゼロになった時点で、位相同期回路１００はロックされる。つまり、電圧制御発振器１０８に入力される電圧信号が一定（以下、安定電圧と略記する場合もある）となり、電圧制御発振器１０８から出力される周期信号の周期（周波数）が一定となる。
なお、位相比較器１０２から出力される位相差信号を、電圧制御発振器１０８に入力する電圧信号に変換するにあたり、電圧信号の安定性や応答性はチャージポンプ１０４およびループフィルタ１０６に大きく依存している。そして、電圧信号の安定性と応答性はトレードオフの関係にある。
図２に、フィードバック制御系の安定性と応答性の関係についての概念を記載する。図２（Ａ）は、「応答性は悪いが安定性は良い」場合の一例であり、電圧信号の変化は遅いものの、電圧信号が安定するまでの時間（以下、安定化時間と略記する場合もある。図２（Ａ）の安定化時間Ａに相当）は短い。これに対し、図２（Ｂ）は、「応答性は良いが安定性が悪い」場合の一例であり、電圧信号の変化は早いものの、早すぎるが故に電圧信号が発振してしまい、安定化時間（図２（Ｂ）の安定化時間Ｂに相当）が長い。
位相同期回路は、図２（Ａ）に示すような「高い安定性と」、図２（Ｂ）に示すような「高い応答性」を両立することが理想的ではあるが、前述のとおり、電圧信号の安定性と応答性はトレードオフの関係にあるため、どのような位相同期回路においても安定化時間が必要となる。
なお、上述にて記載した「電圧信号が安定」とは、電圧信号が完全に一定になることのみを指すものではなく、電圧信号の変動が、各々の装置を動作させるための許容範囲内に収まっている状態を含めたものである。
一方、昨今の集積回路は、スタンバイ機能（パワーオフ機能）を備えている場合が多く、位相同期回路の動作を全て停止することで、消費電力を大幅に抑えることができる。しかし、位相同期回路をスタンバイ状態にすると、チャージポンプや電圧制御発振器の動作も停止するため、ループフィルタ中の容量素子に蓄えられた電位（電荷）が無くなってしまう。このため、スタンバイ状態から復帰した後に、チャージポンプとループフィルタにより、電圧制御発振器に入力される電圧信号を再度安定電圧に戻す動作が必要となるため、当該動作に時間を要するという問題がある。また、電圧信号を一定状態に戻すまでの間に、無駄な電力を消費してしまう。
本発明は、上記の課題を鑑みてなされたものである。したがって、本発明は、スタンバイ状態からの復帰後、電圧制御発振器に入力される電圧信号が短時間で一定となる、消費電力の低減された位相同期回路を提供することを課題とする。
上記課題を解決するために、本発明では、位相同期回路中の電圧制御発振器の入力端子と、ループフィルタを構成する容量素子の間に、半導体層（少なくともチャネル形成領域）に酸化物半導体材料を含むトランジスタ（以下、ＯＳ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと略記する場合もある）を設け、位相同期回路が通常動作状態の時にはＯＳトランジスタをオン状態に、位相同期回路がスタンバイ状態の時にはＯＳトランジスタをオフ状態とする。
ＯＳトランジスタはオフ電流を十分に小さくすることができるため、ＯＳトランジスタをオフ状態とした場合、容量素子に蓄えられた電位（電荷）を長期間に渡って保持することができる。
これにより、位相同期回路がロックされた状態（つまり、電圧制御発振器に入力される電圧信号が一定となり、電圧制御発振器から出力される周期信号の周期が一定となった状態）で位相同期回路をスタンバイ状態とし、チャージポンプや電圧制御発振器の動作を停止しても、容量素子には位相同期回路がロックされた状態に対応した電位（電荷）が蓄えられている。
したがって、位相同期回路をスタンバイ状態から復帰させると、容量素子に蓄えられた電位（電荷）が速やかに電圧制御発振器に入力されるため、位相同期回路は短時間でロックされた状態に移行する。
すなわち、本発明の一態様は、トランジスタおよび容量素子を有するループフィルタを備える位相同期回路であり、トランジスタの半導体層は酸化物半導体材料を含み、トランジスタがオフ状態となった後に位相同期回路がスタンバイ状態となり、トランジスタがオン状態となった後に位相同期回路がスタンバイ状態から復帰する位相同期回路である。
なお、上記位相同期回路において、半導体層としてＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる層を用いることができる。
また、本発明の一態様は、第１の周期信号および第２の周期信号が入力され、第１の周期信号および第２の周期信号の位相差に応じた第３の周期信号を出力する位相比較器と、第３の周期信号が入力され、第３の周期信号に応じた第１のアナログ信号を出力するチャージポンプと、第１のアナログの信号が入力され、第１のアナログ信号を平滑化した第２のアナログ信号を出力するループフィルタと、第２のアナログ信号が入力され、第２のアナログ信号に応じた第４の周期信号を出力する電圧制御発振器と、第４の周期信号が入力され、第４の周期信号を分周した第１の周期信号を出力する分周器を備え、ループフィルタはトランジスタおよび容量素子を有し、トランジスタの半導体層は酸化物半導体材料を含み、トランジスタのソース電極またはドレイン電極の一方はチャージポンプおよび電圧制御発振器と電気的に接続され、かつ、トランジスタのソース電極またはドレイン電極の他方は容量素子と電気的に接続され、トランジスタがオフ状態となった後に位相同期回路がスタンバイ状態となり、トランジスタがオン状態となった後に位相同期回路がスタンバイ状態から復帰する位相同期回路である。
なお、上記位相同期回路において、半導体層としてＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる層を用いることができる。
スタンバイ状態からの復帰後、短時間でロックすることの可能な、消費電力の低減された位相同期回路を提供することができる。
なお、本明細書において、オフ電流とは、広義にトランジスタがオフ状態のときに流れるドレイン電流を指す。
また、トランジスタのオフ状態とは、ｎチャネル型トランジスタにおいて、ゲート電圧がしきい値電圧より低い状態を指し、ｐチャネル型トランジスタにおいて、ゲート電圧がしきい値電圧より高い状態を指す。
また、ドレイン電流とは、トランジスタのソース−ドレイン間の電流を指し、ゲート電圧とは、ソース電位を基準としたときのゲート電位との電位差を指す。
本発明の一態様に係る位相同期回路の回路構成を説明する図。 電圧信号の安定性と応答性の関係についての概念図。 位相同期回路の回路構成例を説明する図。 本発明の一態様に係る位相同期回路と一般的な位相同期回路の電圧信号の変動の違いについて説明する図。 本発明の一態様に係るＯＳトランジスタの上面図および断面図。 本発明の一態様に係るＯＳトランジスタの作製方法を説明する図。 本発明の一態様に係るＯＳトランジスタの作製方法を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算に用いたトランジスタの断面構造を説明する図である。 Ｉｎ、Ｓｎ、Ｚｎを主成分とした酸化物半導体膜を半導体層として用いたトランジスタの特性図。 Ｉｎ、Ｓｎ、Ｚｎを主成分とした酸化物半導体膜を半導体層として用いたトランジスタの特性図。 Ｉｎ、Ｓｎ、Ｚｎを主成分とした酸化物半導体膜を半導体層として用いたトランジスタの特性図。 Ｉｎ、Ｓｎ、Ｚｎを主成分とした酸化物半導体膜のＸＲＤスペクトル図。 Ｉｎ、Ｓｎ、Ｚｎを主成分とした酸化物半導体膜を半導体層として用いたトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す図。 酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタについての、基板温度と電気的特性の関係図。 酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタについての、基板温度と電気的特性の関係図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 酸化物材料の結晶構造を説明する図。 本発明の一態様に記載の位相同期回路を備える半導体装置の図。
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
（実施の形態１）
本実施の形態では、本発明の一態様に係る位相同期回路３００のブロック図の一例を、図１を用いて説明すると共に、本発明において特異な効果を発揮するループフィルタ３０６に着目して位相同期回路３００の駆動方法について説明を行う。
＜本実施の形態における位相同期回路のブロック図の一例＞
本実施の形態に示す位相同期回路３００は、位相比較器３０２と、チャージポンプ３０４と、ループフィルタ３０６と、電圧制御発振器３０８と、分周器３１０を有する構造であり、ループフィルタ３０６は内部にトランジスタ３２０および容量素子３２２を備えている。
位相比較器３０２には、入力端子３０１より周期信号が入力されると共に、電圧制御発振器３０８から出力された後に分周器３１０により分周された周期信号が入力され、これら２つの周期信号の位相差に応じた周期信号（位相差信号）をチャージポンプ３０４に出力する機能を有している。なお、位相同期回路３００がロックされた状態（つまり、電圧制御発振器３０８に入力される電圧信号が一定となり、電圧制御発振器３０８から出力される周期信号の周期が一定となった状態）では、位相比較器３０２に入力される２つの周期信号に位相差が無いため、位相比較器３０２から周期信号は出力されない状態となる。
チャージポンプ３０４は、位相比較器３０２から入力される位相差信号を電流信号に変換し、当該電流信号をループフィルタ３０６に出力する機能を有している。
ループフィルタ３０６は、チャージポンプ３０４から出力される電流信号を電圧信号に変換する機能を有し、変換された電圧信号を電圧制御発振器３０８に出力する機能を有している。
変換される電圧Ｖは、ループフィルタ３０６に入力される電流信号をｉ、容量素子３２２の容量をＣとすると、以下の式により表すことができる。
ループフィルタ３０６は、元の信号を積分する、つまり、変化の激しい信号成分（高周波成分）をフィルタリングし平滑化する役割がある。これは、制御を安定動作させるために重要であり、Ｃを大きくすることで応答性は悪くなるが安定性は良くなる。
また、ループフィルタ３０６は、電圧制御発振器３０８の入力端子と容量素子３２２との間に、半導体層（少なくともチャネル形成領域）に酸化物半導体材料を含むＯＳトランジスタ３２０（図中では通常のトランジスタと差別化するため、トランジスタ符号に「ＯＳ」の文字を付して記載する）を有している。ＯＳトランジスタ３２０は、位相同期回路３００が通常動作状態の際はオン状態としておき、位相同期回路３００をスタンバイ状態とする直前にオフ状態とする。ＯＳトランジスタ３２０はオフ電流が極めて小さいため、位相同期回路３００をスタンバイ状態とした後においても、容量素子３２２には、ＯＳトランジスタ３２０をオフ状態にした際の電位（電荷）が長期間保持される。また、位相同期回路３００をスタンバイ状態から復帰させる直前にＯＳトランジスタ３２０をオン状態とする。これにより、容量素子３２２に保持された、ＯＳトランジスタ３２０をオフ状態にした際の電位（電荷）を、電圧制御発振器３０８に速やかに供給できるため、電圧制御発振器３０８に入力される電圧信号を安定電圧に戻す時間を短縮することができる。なお、ＯＳトランジスタ３２０の作製方法等については、実施の形態２にて詳細説明を行う。
なお、位相同期回路３００がロックされるまでの過程において、チャージポンプ３０４から出力される電流信号の大きさに応じて容量素子３２２が充放電を繰り返し、位相同期回路３００がロックした時点で電圧信号が一定に安定する。近年では位相同期回路３００は無線ＬＡＮ、携帯電話、デジタル放送などの、周波数を高速に切り替える用途にも多用されており、これに伴いループフィルタ３０６には非常に高い（早い）応答特性が求められている。このため、電圧制御発振器３０８と容量素子３２２の間に設けるＯＳトランジスタにおいても、高い（早い）応答特性、つまり高い移動度が求められる。本明細書において説明する、半導体層（少なくともチャネル形成領域）に酸化物半導体材料を含むトランジスタは、上述の高い移動度が求められる用途への使用にも十分に耐えうるだけの特性を有している。ＯＳトランジスタ３２０の有する当該特性については、実施の形態２および実施の形態３にて詳細説明を行う。
電圧制御発振器３０８は、ループフィルタ３０６から入力される電圧信号に応じた周期信号を出力端子３０９および分周器３１０に出力する機能を有している。
分周器３１０は、電圧制御発振器３０８から入力される周期信号を分周し、位相比較器３０２に出力する機能を有している。
以上が、本実施の形態における位相同期回路３００のブロック図例の説明である。
＜本実施の形態における位相同期回路の駆動方法＞
本実施の形態における位相同期回路３００の駆動方法は、基本的には、前述した一般的な位相同期回路の駆動方法と同様である。しかし、本実施の形態のように、ループフィルタ３０６中にＯＳトランジスタ３２０を用いる事により、位相同期回路３００をスタンバイ状態から復帰した際の、ループフィルタ３０６から出力される電圧信号の変動に特異な効果が見られる。
そこで以下では、本実施の形態における位相同期回路３００において、出力端子３０９から所望の周期（周波数）の周期信号が得られた後に位相同期回路３００をスタンバイ状態とし、一定時間後に位相同期回路３００をスタンバイ状態から復帰して再度出力端子３０９から所望の周期（周波数）の周期信号が得られるまでの期間に、ループフィルタ３０６から出力される電圧信号の変動が、一般的な位相同期回路１００の電圧信号の変動とどのように異なっているかについて、図４を用いて説明する。
なお、位相比較器１０２と３０２、チャージポンプ１０４と３０４、ループフィルタ１０６と３０６、電圧制御発振器１０８と３０８、分周器１１０と３１０および容量素子１２２と３２２は、それぞれ同じ機能および特性を有しているものと仮定して説明を行う。
図４（Ａ−１）および図４（Ａ−２）は、一般的な位相同期回路１００における、ループフィルタ１０６から出力される電圧信号の変動（図４（Ａ−１））および容量素子１２２の電荷の変動（図４（Ａ−２））を示す概要図であり、図４（Ｂ−１）および図４（Ｂ−２）は、本実施の形態の位相同期回路３００における、ループフィルタ３０６から出力される電圧信号の変動（図４（Ｂ−１））および容量素子３２２の電荷の変動（図４（Ｂ−２））を示す概要図である。
まず、位相同期回路が始動してループフィルタから出力される電圧信号が安定となり、その後、位相同期回路をスタンバイ状態とするまでの期間（図４（Ａ−１）、図４（Ａ−２）図４（Ｂ−１）および図４（Ｂ−２）の期間４０１に相当）においては、位相同期回路３００中のＯＳトランジスタ３２０は通常動作状態ではオン状態となっており、出力電圧の変動に影響を及ぼさないため、ループフィルタ１０６からの出力電圧とループフィルタ３０６からの出力電圧は同様の変動を示す。
次に、位相同期回路をスタンバイ状態とし、一定時間後に復帰させるまでの期間（図４（Ａ−１）、図４（Ａ−２）、図４（Ｂ−１）および図４（Ｂ−２）の期間４０２に相当）においては、ループフィルタ１０６からの出力電圧とループフィルタ３０６からの出力電圧は期間４０１と同じく同様の変動を示す。しかし、容量素子１２２と容量素子３２２の電荷を比較すると、容量素子１２２についてはスタンバイ状態になると同時に電荷は急速に放電されて短時間で０となる（図４（Ａ−２）参照）のに対し、容量素子３２２では、電圧制御発振器３０８の入力端子と容量素子３２２の間にＯＳトランジスタ３２０が設置されており、当該トランジスタはスタンバイ状態となる直前にオフ状態となるため、容量素子３２２の電荷はスタンバイ状態となる直前の容量を保持することができる（図４（Ｂ−２）参照）。
そして、位相同期回路をスタンバイ状態から復帰させると、位相同期回路１００では、容量素子１２２を再度充電する必要があるため、電圧信号が安定化するまでに時間を要する（図４（Ａ−１）の期間４０３に対応）。これに対し、位相同期回路３００では、容量素子３２２にスタンバイ状態となる直前の電荷が保持されており、復帰して直ちに、容量素子３２２に保持された電位（電荷）が電圧制御発振器３０８に入力されるため、位相同期回路１００と比較して短時間で電圧信号が安定化する（図４（Ｂ−１）の期間４０３に対応）。つまり、位相同期回路３００はスタンバイ状態から復帰後、短時間でロックされた状態に移行するといえる。これにより、ロックされた状態に至るまでに消費する電力を抑制することができるため、位相同期回路の消費電力低減にも繋がる。
以上が、本実施の形態における位相同期回路の駆動方法の説明である。
このように、電圧制御発振器３０８の入力端子と、ループフィルタ３０６を構成する容量素子３２２の間に、ＯＳトランジスタ３２０を設け、通常動作状態の時にはＯＳトランジスタ３２０をオン状態に、スタンバイ状態の時にはＯＳトランジスタ３２０をオフ状態とすることで、位相同期回路３００は、スタンバイ状態からの復帰後に短時間でロックされた状態に移行することが可能となり、また、消費電力を低減することが可能となる。
（実施の形態２）
本実施の形態では、先の実施の形態にて記載した、半導体層（少なくともチャネル形成領域）に酸化物半導体材料を含むトランジスタの構成例および作製方法例について、図５から図７を用いて説明するとともに、当該トランジスタの諸特性についての説明を行う。
＜本実施の形態におけるＯＳトランジスタの構成＞
図５は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図５（Ａ）にトランジスタの上面図を示すと共に、図５（Ａ）の一点鎖線Ａ−Ｂに対応する断面図を図５（Ｂ）に示す。なお、図５（Ａ）では、一部の構成要素を記載していないが、これは図面の理解を容易にするためである。
図５（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁層５０２と、下地絶縁層５０２上に設けられた保護絶縁層５０４と、下地絶縁層５０２および保護絶縁層５０４上に設けられた高抵抗領域５０６ａ（「真性の半導体領域」と記載する場合もある。）および低抵抗領域５０６ｂ（「半導体領域」と記載する場合もある）を有する酸化物半導体層５０６と、酸化物半導体層５０６上に設けられたゲート絶縁層５０９と、ゲート絶縁層５０９を介して高抵抗領域５０６ａと重畳して設けられたゲート電極５１０と、ゲート電極５１０の側壁と接する側壁絶縁層５１２と、少なくとも低抵抗領域５０６ｂおよび側壁絶縁層５１２と接する一対の電極５１４を有する。なお、保護絶縁層５０４は、酸化物半導体層５０６の端部と重なり、一対の電極５１４と接することが好ましい。また、当該トランジスタを覆って設けられた層間絶縁層５１６と、層間絶縁層５１６に設けられた開口部を介して一対の電極５１４と接続する配線５１８を有しても構わない。
図５（Ｂ）に示すトランジスタは、ゲート電極５１０をマスクに用いて、自己整合的に酸化物半導体層５０６の低抵抗領域５０６ｂを形成することができる。そのため、低抵抗領域５０６ｂ（および同時に形成される高抵抗領域５０６ａ）のためのフォトリソグラフィ工程を省略することができる。また、低抵抗領域５０６ｂとゲート電極５１０との重なりがほとんどないため、低抵抗領域５０６ｂ、ゲート絶縁層５０９およびゲート電極５１０による寄生容量が生じず、トランジスタの高速動作が可能となる。なお、高抵抗領域５０６ａは、ゲート電極５１０とソース電極の間にトランジスタのしきい値電圧以上の電圧が印加されたときにチャネル領域が形成される。
図５（Ｂ）に示すトランジスタは、側壁絶縁層５１２を有するため、トランジスタの動作時には、低抵抗領域５０６ｂを介して、一対の電極５１４から高抵抗領域５０６ａに電界が印加されることになる。低抵抗領域５０６ｂを介することで、高抵抗領域５０６ａに印加される電界が緩和され、チャネル長の短い微細なトランジスタにおいてもホットキャリア劣化などの劣化を抑制でき、信頼性の高いトランジスタを得ることができる。
＜本実施の形態におけるＯＳトランジスタの作製方法＞
まず、基板５００上に下地絶縁層５０２を形成する（図６（Ａ）参照）。
基板５００としては、例えば、ガラス基板（バリウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス基板等）、絶縁体でなる基板（セラミック基板、石英基板、サファイア基板等）、結晶化ガラス基板、プラスチック基板、または、半導体基板（シリコン基板等）を用いることができる。なお、基板５００としてプラスチック基板等の高い可撓性を有する基板を用いる場合、ガラス基板等の可撓性の低い基板上に剥離層を介して本実施の形態に記載するトランジスタを含む回路を形成した後、当該回路をガラス基板等の可撓性の低い基板から剥離して、可撓性基板に転載する方法を用いることもできる。
下地絶縁層５０２を形成する方法としては、まず基板５００上に電子ビーム蒸着法やスパッタリング法等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、熱ＣＶＤ法やプラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて下地絶縁膜を成膜し、当該下地絶縁膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて下地絶縁膜の不要部分を選択的に除去して、下地絶縁層５０２を形成すればよい。
下地絶縁層５０２の形成に用いる下地絶縁膜としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの少なくとも一以上を選択して成膜すればよい。
下地絶縁層５０２は、単層構造、積層構造のどちらであってもよく、積層構造とする場合は、前述の膜を組み合わせて形成すればよい。また、下地絶縁層５０２の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることが望ましい。１０ｎｍより薄い膜厚では、成膜装置に起因した基板面内の膜厚分布により、下地絶縁層５０２が形成されない領域が発生する可能性がある。また、５００ｎｍより厚い膜厚は、成膜時間や生産コストの増加に繋がる懸念がある。
下地絶縁層５０２は、加熱処理により酸素を放出する絶縁膜を用いることが望ましい。後の工程にて形成する酸化物半導体層５０６と接する膜に、加熱処理により酸素を放出する絶縁膜を用いることで、下地絶縁層５０２から酸化物半導体層５０６に酸素が供給され酸化物半導体層５０６の内部や酸化物半導体層５０６とゲート絶縁層５０９の界面近傍に生じる酸素欠陥を修復することができる。この結果、トランジスタの電気特性の劣化を抑制できる。
なお、上述の「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８／ｃｍ３以上、好ましくは３．０×１０２０／ｃｍ３以上であることをいう。
次に、下地絶縁層５０２と表面の揃った保護絶縁層５０４を形成する（図６（Ｂ）参照）。
保護絶縁層５０４を形成方法としては、まず下地絶縁層５０２上に電子ビーム蒸着法やスパッタリング法等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、熱ＣＶＤ法やプラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて保護絶縁層５０４として機能する保護絶縁膜を成膜した後に、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理によって、下地絶縁層５０２と表面が揃うように保護絶縁膜を研磨することで、保護絶縁層５０４を形成する。なお、下地絶縁層５０２と保護絶縁層５０４の表面は、概略表面の高さが一致していればよいが、両者の段差が３ｎｍ以下、好ましくは１ｎｍ以下、さらに好ましくは０．５ｎｍ以下であることが望ましい。
なお、後の工程にて形成する酸化物半導体層５０６の表面の平坦性を高めるために、下地絶縁層５０２および保護絶縁層５０４の表面を極力平坦にすることが望ましい。具体的には、平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下とすることが望ましい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
保護絶縁層５０４の形成に用いる保護絶縁膜としては、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種以上を選択して成膜すればよい。
保護絶縁層５０４は、単層構造、積層構造のどちらであってもよく、積層構造とする場合は、前述の膜を組み合わせて形成すればよい。また、保護絶縁層５０４の厚さは特に限定されないが、前述のように下地絶縁層５０２と表面を概略揃える事が望ましい。
保護絶縁層５０４は、２５０℃以上４５０℃以下、好ましくは１５０℃以上８００℃以下の温度範囲において、例えば１時間の加熱処理を行っても酸素を透過しない性質を有することが望ましい。
保護絶縁層５０４が上述のような性質を有することにより、保護絶縁層５０４を酸化物半導体層５０６の端部と重なるよう下地絶縁層５０２上に設ける構造とすることで、加熱処理によって下地絶縁層５０２から放出された酸素がトランジスタの外方へ拡散していくことを抑制できるため、後の工程にて形成する酸化物半導体層５０６に対して効率的に酸素を供給することができる。これにより、トランジスタの電気的特性および信頼性を高めることができる。
なお、本実施の形態では保護絶縁層５０４を設ける構造について説明したが、保護絶縁層５０４は必ずしも設ける必要はなく、設けるか否かについては、トランジスタの必要特性等に応じて適宜選択すればよい。
次に、下地絶縁層５０２および保護絶縁層５０４上に酸化物半導体層５０６を形成する（図６（Ｃ）参照）。
酸化物半導体層５０６を形成する方法としては、まず下地絶縁層５０２および保護絶縁層５０４上にスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜を形成し、当該酸化物半導体膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて酸化物半導体膜の不要部分を選択的に除去して、酸化物半導体層５０６を形成すればよい。
酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体層は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
酸化物半導体層５０６は、好ましくは、水素、水、水酸基又は水素化物などの不純物が混入しにくいスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体層の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶膜またはＣＡＡＣ−ＯＳ膜などの結晶性を有する膜が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶膜またはＣＡＡＣ−ＯＳ膜などの結晶性を有する膜が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体層は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
なお、酸化物半導体膜のエッチングとしてドライエッチングを用いる場合、エッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。例えば、ＩＴＯ−０７Ｎ（関東化学社製）を用いることができる。
酸化物半導体層５０６に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、当該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが望ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが望ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが望ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが望ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
なお、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。
また、ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上であることが望ましい。相対密度の高いターゲットを用いることにより、緻密な構造の酸化物半導体膜を成膜することが可能である。
Ｉｎ−Ｓｎ−Ｚｎ系酸化物では高い移動度が得られることが報告されている（Ｅｒｉ Ｆｕｋｕｍｏｔｏ，Ｔｏｓｈｉａｋｉ Ａｒａｉ，Ｎａｒｉｈｉｒｏ Ｍｏｒｏｓａｗａ，Ｋａｚｕｈｉｋｏ Ｔｏｋｕｎａｇａ，Ｙａｓｕｈｉｒｏ Ｔｅｒａｉ，Ｔａｋａｓｈｉｇｅ Ｆｕｊｉｍｏｒｉ，Ｔａｔｓｕｙａ Ｓａｓａｏｋａ、「Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＴＦＴ ｆｏｒ Ｃｉｒｃｕｉｔ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ＡＭ−ＯＬＥＤ」、ＩＤＷ’１０、ｐ．６３１−ｐ６３４）。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物においても、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
なお、半導体層（少なくともチャネル形成領域）に上述のＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体材料を含むトランジスタを作製する場合、基板を意図的に加熱して成膜する及び／又は成膜後に熱処理することにより、作製されるトランジスタの諸特性を良好なものとできる。詳細については、実施の形態３にて説明を行う。
前述の酸化物半導体を用いて形成した酸化物半導体層５０６は、単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、微結晶（マイクロクリスタル、ナノクリスタルなど）でも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
酸化物半導体層５０６として、上述のＣＡＡＣ−ＯＳ膜を用いることが好ましい。なお、ＣＡＡＣ−ＯＳ膜の具体的な説明は、実施の形態４にて詳細に行う。
なお、アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、バルク内欠陥をより低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。このため、前述のとおり、下地絶縁層５０２と保護絶縁層５０４の表面を極力平坦にすることが望ましい。
酸化物半導体膜をスパッタリング法により成膜する際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、更に好ましくは２００℃以上５００℃以下となるように被処理物を熱する。または、酸化物半導体膜の成膜の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水分、水素、窒素、などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。被処理物を熱しながら酸化物半導体膜を成膜することにより、酸化物半導体膜に取り込まれる水素や水などの不純物を低減することができ、電界効果移動度を向上させる効果が見込める。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることが望ましい。また、ターボポンプにコールドトラップを加えたものを用いることもできる。クライオポンプなどを用いて排気することで、処理室から水分などの不純物を除去することができるため、酸化物半導体膜中の不純物濃度を低減できる。
スパッタリング法により成膜する際の各種設定条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、パーティクル（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体膜の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とすることが望ましい。このような厚さの酸化物半導体膜を用いて酸化物半導体層５０６を形成することで、微細化に伴う短チャネル効果を抑制することが可能となる。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるため、その厚さは、用いる材料や用途などに応じて適宜選択すればよい。
なお、酸化物半導体膜をスパッタリング法により成膜する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、成膜面の付着物を除去することが好ましい。ここで、逆スパッタとは、通常のスパッタリング法においては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
上述のような方法で酸化物半導体膜を成膜しても、酸化物半導体膜には不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下などにおいて、脱水化または脱水素化の加熱処理（以下、第１の加熱処理と略記する）を行ってもよい。
酸化物半導体膜に第１の加熱処理を行うことで、表面および内部に存在する水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
第１の加熱処理においては、減圧雰囲気や、窒素、ヘリウム、ネオンまたはアルゴン等の不活性雰囲気で行う。なお、水分又は水素などが含まれないことが望ましい。また、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが望ましい。
また、第１の加熱処理を行った酸化物半導体膜に、第２の加熱処理を行ってもよい。第２の加熱処理は、酸化性雰囲気にて加熱処理することにより酸化物半導体膜中に酸素を供給して、第１の加熱処理の際に酸化物半導体膜中に生じた酸素欠損を補填する目的がある。このため、第２の加熱処理は加酸素化処理ということもできる。第２の加熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層５０６を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ未満、好ましくは０．１ｐｐｍ未満）とすることが望ましい。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。また、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
なお、第２の加熱処理に用いる熱処理装置およびガス種は、第１の加熱処理と同じ物を用いることができる。また、脱水化または脱水素化の加熱処理である第１の加熱処理と、加酸素化の加熱処理である第２の加熱処理は連続して行うことが好ましい。連続して行うことで、半導体装置の生産性を向上させることができる。
酸化物半導体膜は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
なお、上述では酸化物半導体膜に対して第１の加熱処理や第２の加熱処理を行っているが、酸化物半導体層５０６を形成した後に、第１の加熱処理や第２の加熱処理を行ってもよい。
また、酸化物半導体膜の成膜後、酸化物半導体層５０６の形成後のいずれか若しくは両方において、酸化物半導体層５０６（または、酸化物半導体膜）に酸素添加処理を行い、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させてもよい。このような結晶化若しくは再結晶化の処理により、酸化物半導体層５０６（または、酸化物半導体膜）の結晶性をより高めることができる。
ここで、酸素添加処理とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を酸化物半導体層５０６（または、酸化物半導体膜）のバルクに添加することをいう。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素添加処理を行うことにより、酸化物半導体層５０６に含まれる酸素を、化学量論的組成比より多くすることができる。また、後の工程にてゲート絶縁層５０９（または、ゲート絶縁層５０９の形成に用いる絶縁層）を形成した後、ゲート絶縁層５０９（または、ゲート絶縁層５０９の形成に用いる絶縁層）に酸素添加処理を行い、ゲート絶縁層５０９（または、ゲート絶縁層５０９の形成に用いる絶縁層）に含まれる酸素を、化学量論的組成比より多くすることができる。
酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いて行うことが望ましい。
なお、上述酸素添加処理は、酸化物半導体膜（または、酸化物半導体層５０６）や絶縁膜（またはゲート絶縁層５０９）等に含まれる酸素を、化学量論比的組成比よりも多くする処理であるため、過酸素化処理とも言える。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
次に、保護絶縁層５０４および酸化物半導体層５０６上に絶縁層５０８を形成し、絶縁層５０８上に酸化物半導体層５０６と重畳するゲート電極５１０を形成する（図６（Ｄ）参照）。
絶縁層５０８は、下地絶縁層５０２と同様の方法および同様の材料を用いて形成すればよい。
ゲート電極５１０の形成方法としては、まず絶縁層５０８上に電子ビーム蒸着法やスパッタリング法等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて導電膜を成膜した後に、下地絶縁層５０２と同様に不要部分を選択的に除去して、ゲート電極５１０を形成すればよい。
ゲート電極５１０の形成に用いる導電膜としては、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステン、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。また、酸化物半導体層５０６と同様の材料を用いてもよい。
次に、ゲート電極５１０をマスクとして用い、酸化物半導体層５０６の抵抗値を低減する機能を有する不純物元素５２０を、絶縁層５０８を介して酸化物半導体層５０６中に添加し、酸化物半導体層５０６に自己整合的に高抵抗領域５０６ａおよび低抵抗領域５０６ｂを形成する（図６（Ｅ）参照）。
酸化物半導体層５０６の抵抗値を低減する機能を有する不純物元素５２０としては、例えばリン、窒素、ボロンなどの元素を用いることができる。当該元素を酸化物半導体層５０６中に添加する方法としては、イオン注入法やイオンドーピング法などを用いることができる。なお、酸化物半導体層５０６に水素が添加される事を極力抑制する事が望ましいため、添加元素の質量分析を行うイオン注入法（イオンインプランテーション法とも言われる）を用いることが望ましい。
なお、絶縁層５０８を介して不純物元素５２０を添加することにより、不純物元素５２０を添加する際に酸化物半導体層５０６に生じるダメージを低減することができる。
次に、絶縁層５０８上に、ゲート電極５１０の側壁に接する側壁絶縁層５１２を形成するとともに、側壁絶縁層５１２をマスクとして絶縁層５０８を加工してゲート絶縁層５０９を形成する（図７（Ａ）参照）。
側壁絶縁層５１２を形成する方法としては、まず絶縁層５０８およびゲート電極５１０上に電子ビーム蒸着法やスパッタリング法等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、熱ＣＶＤ法やプラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて絶縁膜を成膜し、当該絶縁膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて絶縁膜の不要部分を選択的に除去して、側壁絶縁層５１２を形成すればよい。また、側壁絶縁層５１２を形成後、側壁絶縁層５１２をマスクとして絶縁層５０８に対してエッチング処理行うことにより、ゲート絶縁層５０９を形成することができる。
なお、当該エッチング法として異方性の高いエッチング法を用いることが望ましい。これにより、側壁絶縁層５１２を自己整合的に形成することができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エッチングガスとして、トリフルオロメタン（ＣＨＦ３）、オクタフルオロシクロブタン（Ｃ４Ｆ８）、テトラフルオロメタン（ＣＦ４）などのフッ素を含むガスを用いることができ、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスまたは水素（Ｈ２）を添加しても良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いるのが望ましい。
側壁絶縁層５１２の形成に用いる絶縁膜としては、下地絶縁層５０２の形成に用いる下地絶縁膜と同様の膜を用いればよい。
次に、電子ビーム蒸着法やスパッタリング法等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、プラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて導電膜を形成し、当該導電膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて導電膜の不要部分を選択的に除去して、一対の電極５１４を形成する（図７（Ｂ）参照）。
次に、電子ビーム蒸着法やスパッタリング法等のＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、プラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて層間絶縁層５１６を成膜し、層間絶縁層５１６上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて層間絶縁層５１６の一部に開口部を形成した後、ゲート電極５１０と同様の方法で、一対の電極５１４と電気的に接続された配線５１８を形成する（図７（Ｃ）参照）。
以上の工程により、図５（Ｂ）に示す構造のトランジスタ（ＯＳトランジスタ）を作製することができる。当該トランジスタは、半導体層（少なくともチャネル形成領域）に酸化物半導体材料を含んでなり、オフ電流を十分に小さくすることができる。また、高い移動度を有することができる（移動度についての詳細内容は、実施の形態２および実施の形態３を参照）。
なお、半導体層（少なくともチャネル形成領域）に酸化物半導体材料を含んでなるトランジスタに限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表される。
ここで、Ｅはポテンシャル障壁の高さ、ｋはボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えなく、線形領域におけるドレイン電流Ｉｄは、以下の式となる。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。なお、上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下の式のようになる。
数６の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。例えば、酸化物半導体として、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率がＩｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは、欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数３および数４よりμ０＝１２０ｃｍ２／Ｖｓが導出される。なお、欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３０ｃｍ２／Ｖｓ程度であるが、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数７の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図８に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図８で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図９乃至図１１に示す。なお、計算に用いたトランジスタの断面構造を図１２に示す。図１２に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１２０３ａおよび半導体領域１２０３ｃを有する。半導体領域１２０３ａおよび半導体領域１２０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図１２（Ａ）に示すトランジスタは、下地絶縁層１２０１と、下地絶縁層１２０１に埋め込まれるように形成された酸化アルミニウムよりなる保護絶縁層１２０２の上に形成される。トランジスタは半導体領域１２０３ａ、半導体領域１２０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１２０３ｂと、ゲート電極１２０５を有する。ゲート電極１２０５の幅を３３ｎｍとする。
ゲート電極１２０５と半導体領域１２０３ｂの間には、ゲート絶縁層１２０４を有し、また、ゲート電極１２０５の両側壁には側壁絶縁層１２０６ａおよび側壁絶縁層１２０６ｂ、ゲート電極１２０５の上部には、ゲート電極１２０５と他の配線との短絡を防止するための絶縁層１２０７を有する。側壁絶縁層の幅は５ｎｍとする。また、半導体領域１２０３ａおよび半導体領域１２０３ｃに接して、ソース電極１２０８ａおよびドレイン電極１２０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図１２（Ｂ）に示すトランジスタは、下地絶縁層１２０１と、酸化アルミニウムよりなる保護絶縁層１２０２の上に形成され、半導体領域１２０３ａ、半導体領域１２０３ｃと、それらに挟まれた真性の半導体領域１２０３ｂと、幅３３ｎｍのゲート電極１２０５とゲート絶縁層１２０４と側壁絶縁層１２０６ａおよび側壁絶縁層１２０６ｂと絶縁層１２０７とソース電極１２０８ａおよびドレイン電極１２０８ｂを有する点で図１２（Ａ）に示すトランジスタと同じである。
図１２（Ａ）に示すトランジスタと図１２（Ｂ）に示すトランジスタの相違点は、側壁絶縁層１２０６ａおよび側壁絶縁層１２０６ｂの下の半導体領域の導電型である。図１２（Ａ）に示すトランジスタでは、側壁絶縁層１２０６ａおよび側壁絶縁層１２０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１２０３ａおよび半導体領域１２０３ｃであるが、図１２（Ｂ）に示すトランジスタでは、真性の半導体領域１２０３ｂである。すなわち、図１２（Ｂ）に示す半導体層において、半導体領域１２０３ａ（半導体領域１２０３ｃ）とゲート電極１２０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁層１２０６ａ（側壁絶縁層１２０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図９は、図１２（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図９（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図９（Ｂ）は１０ｎｍとしたものであり、図９（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
図１０は、図１２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１０（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１０（Ｂ）は１０ｎｍとしたものであり、図１０（Ｃ）は５ｎｍとしたものである。
また、図１１は、図１２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１１（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１１（Ｂ）は１０ｎｍとしたものであり、図１１（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図９では８０ｃｍ２／Ｖｓ程度であるが、図１０では６０ｃｍ２／Ｖｓ程度、図１１では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
本実施の形態に記載のトランジスタを、電圧制御発振器３０８の入力端子と、ループフィルタ３０６を構成する容量素子３２２の間に設けることにより、通常動作状態の時には当該トランジスタをオン状態に、スタンバイ状態の時には当該トランジスタをオフ状態とすることで、位相同期回路がスタンバイ状態からの復帰後、短時間でロックされた状態に移行することが可能となり、消費電力を低減することが可能となる。さらに、上述のように、半導体層（少なくともチャネル形成領域）に酸化物半導体を含むトランジスタは移動度が十分に高く、位相同期回路３００に用いても、位相同期回路３００が組み込まれた半導体装置の動作状態に遅延を生じさせるようなことはない。
（実施の形態３）
本実施の形態では、実施の形態１にて記載した、半導体層（少なくともチャネル形成領域）にＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体材料を含むトランジスタを作製する際において、基板に対して意図的に加熱して成膜する及び／又は成膜後に熱処理する内容や、当該内容の熱処理を行うことによるトランジスタの諸特性についての説明を行う。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することにより、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。なお、ここでいう主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
例えば、図１３（Ａ）乃至図１３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図１３（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図１３（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したトランジスタ特性を示す。電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図１３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング法により成膜した後、６５０℃で熱処理をしたトランジスタ特性を示す。電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
スパッタリング法により酸化物半導体膜を成膜する際に、基板を意図的に加熱することで水素や水分などが酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図１３（Ａ）と図１３（Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図１４（Ａ）に、マイナスＢＴ試験の結果を図１４（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図１５（Ａ）に、マイナスＢＴ試験の結果を図１５（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、実施の形態１にて記載したとおり、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図１６に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
図１７に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
具体的には、図１７に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従って、オフ電流を１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。これらのオフ電流は、Ｓｉを半導体膜として用いたトランジスタに比べ、極めて低いものであることは明らかである。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
図１８に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図１９（Ａ）に基板温度としきい値電圧の関係を、図１９（Ｂ）に基板温度と電界効果移動度の関係を示す。
図１９（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図１９（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった（図１８参照）。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
（実施の形態４）
本実施の形態では、上述実施の形態にて記載したＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例ついて図２０から図２２を用いて詳細に説明する。なお、特に断りがない限り、図２０から図２２は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図２０において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図２０（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図２０（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図２０（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図２０（Ａ）に示す小グループは電荷が０である。
図２０（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図２０（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図２０（Ｂ）に示す構造をとりうる。図２０（Ｂ）に示す小グループは電荷が０である。
図２０（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図２０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２０（Ｃ）に示す小グループは電荷が０である。
図２０（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図２０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２０（Ｄ）に示す小グループは電荷が＋１となる。
図２０（Ｅ）に、２個のＺｎを含む小グループを示す。図２０（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図２０（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図２０（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。図２０（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図２０（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図２１（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図２１（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２１（Ｃ）は、図２１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図２１（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２１（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２１（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図２１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２０（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図２１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物、一元系金属の酸化物であるＩｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いた場合も同様である。
例えば、図２２（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図２２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図２２（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２２（Ｃ）は、図２２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２２（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
具体的には、図２２（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２３（Ａ）に示す結晶構造を取りうる。なお、図２３（Ａ）に示す結晶構造において、図２１（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２３（Ｂ）に示す結晶構造を取りうる。なお、図２３（Ｂ）に示す結晶構造において、図２１（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
以上が、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物についての説明である。
（実施の形態５）
本実施の形態では、先の実施の形態で説明した位相同期回路を半導体装置に適用する場合について、図２４を用いて説明する。なお、本実施の形態の説明に用いる図面において、先の実施の形態に用いた図面と同じ部分については同じ符号を用いて示し、説明を省略する。また、ここでは半導体装置としてＦＭ復調装置およびモーター制御装置を一例として説明を行うが、無論これに限定されることはない。
図２４（Ａ）は、先の実施の形態にて説明したループフィルタ３０６にＯＳトランジスタ３２０を有する位相同期回路をＦＭ復調装置に適用した場合のブロック図の一例である。当該ＦＭ復調装置は、入力端子２３０１と、出力端子２３０２と、位相比較器３０２と、チャージポンプ３０４と、ＯＳトランジスタ３２０および容量素子３２２を有するループフィルタ３０６と、電圧制御発振器３０８と、分周器３１０（通常、分周率は１）を備えている。なお、分周器３１０は必ずしも設ける必要はない。
図２４（Ａ）の構成のＦＭ復調装置は、入力端子２３０１にＦＭ変調信号を入力し、ループフィルタ３０６からの出力をＦＭ復調信号（ＦＭ変調信号を、周波数の変化に対応させた信号に変換して復調させた信号）として出力させる構成である。ＦＭ復調装置がロックされている状態では、電圧制御発振器３０８の出力が、入力端子２３０１より入力されるＦＭ変調信号に同期するので、その周波数の変化に対応した電圧信号が出力端子２３０２より出力される。
先の実施の形態で説明した位相同期回路をＦＭ復調装置に適用することにより、スタンバイ状態から復帰した後、ＦＭ復調できるようになるまでの時間を短縮でき、その結果、消費電力を低減することができる。
図２４（Ｂ）は、先の実施の形態にて説明したループフィルタ３０６にＯＳトランジスタ３２０を有する位相同期回路をモーター制御装置に適用した場合のブロック図の一例である。当該モーター制御装置は、入力端子２３１１と、位相比較器３０２と、チャージポンプ３０４と、ＯＳトランジスタ３２０および容量素子３２２を有するループフィルタ３０６と、分周器３１０と、駆動回路２３１２と、モーター２３１３と、光学式エンコーダ２３１４を備えている。なお、駆動回路２３１２、モーター２３１３および光学式エンコーダ２３１４が、電圧制御発振器３０８に相当する機能を有している。
入力端子２３１１より入力される基準周期信号が位相比較器３０２に入力され、分周器３１０より出力される信号と位相差比較が行われ、位相比較器３０２より位相差信号が出力され、位相差信号はチャージポンプ３０４およびループフィルタ３０６により電圧信号に変換されて駆動回路２３１２に入力され、駆動回路２３１２は入力される電圧信号に応じてモーター２３１３の回転数を決定する信号を出力する。また、モーター２３１３の回転数は光学式エンコーダ２３１４により検出され、回転数に応じた周期信号が光学式エンコーダ２３１４より出力され、分周器３１０により分周された後に位相比較器３０２に入力される。つまり、この回路は、入力端子２３１１より入力される基準周期信号の周波数によってモーターの回転数を正確にコントロールすることができる。
先の実施の形態で説明した位相同期回路をモーター制御装置に適用することにより、スタンバイ状態から復帰した後、モーターの回転数が安定するまでの時間を短縮することができ、その結果、消費電力を低減することができる。
１００ 位相同期回路
１０２ 位相比較器
１０４ チャージポンプ
１０６ ループフィルタ
１０８ 電圧制御発振器
１１０ 分周器
１２２ 容量素子
３００ 位相同期回路
３０１ 入力端子
３０２ 位相比較器
３０４ チャージポンプ
３０６ ループフィルタ
３０８ 電圧制御発振器
３０９ 出力端子
３１０ 分周器
３２０ トランジスタ
３２２ 容量素子
４０１ 期間
４０２ 期間
４０３ 期間
５００ 基板
５０２ 下地絶縁層
５０４ 保護絶縁層
５０６ 酸化物半導体層
５０６ａ 高抵抗領域
５０６ｂ 低抵抗領域
５０８ 絶縁層
５０９ ゲート絶縁層
５１０ ゲート電極
５１２ 側壁絶縁層
５１４ 一対の電極
５１６ 層間絶縁層
５１８ 配線
５２０ 不純物元素
１２０１ 下地絶縁層
１２０２ 保護絶縁層
１２０３ａ 半導体領域
１２０３ｂ 半導体領域
１２０３ｃ 半導体領域
１２０４ ゲート絶縁層
１２０５ ゲート電極
１２０６ａ 側壁絶縁層
１２０６ｂ 側壁絶縁層
１２０７ 絶縁層
１２０８ａ ソース電極
１２０８ｂ ドレイン電極
２３０１ 入力端子
２３０２ 出力端子
２３１１ 入力端子
２３１２ 駆動回路
２３１３ モーター
２３１４ 光学式エンコーダ

Claims (5)

  1. トランジスタおよび容量素子を有するループフィルタを備える位相同期回路であり、
    前記トランジスタの半導体層は酸化物半導体材料を含み、
    前記半導体層は、加熱処理により酸素を放出する絶縁膜上に形成され、
    前記半導体層上に、酸素を化学量論的組成よりも多く含む絶縁膜が設けられ、
    前記トランジスタのオフ電流は、室温においてチャネル幅１μｍあたり１ｚＡ以下であり、
    前記トランジスタがオフ状態となった後に前記位相同期回路がスタンバイ状態となり、
    前記トランジスタがオン状態となった後に前記位相同期回路がスタンバイ状態から復帰することを特徴とする位相同期回路。
  2. 請求項１において、
    前記半導体層は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる層であることを特徴とする位相同期回路。
  3. 第１の周期信号および第２の周期信号が入力され、前記第１の周期信号および前記第２の周期信号の位相差に応じた第３の周期信号を出力する位相比較器と、
    前記第３の周期信号が入力され、前記第３の周期信号に応じた第１のアナログ信号を出力するチャージポンプと、
    前記第１のアナログ信号が入力され、前記第１のアナログ信号を平滑化した第２のアナログ信号を出力するループフィルタと、
    前記第２のアナログ信号が入力され、前記第２のアナログ信号に応じた第４の周期信号を出力する電圧制御発振器と、
    前記第４の周期信号が入力され、前記第４の周期信号を分周した前記第１の周期信号を出力する分周器を備える位相同期回路であり、
    前記ループフィルタはトランジスタおよび容量素子を有し、
    前記トランジスタの半導体層は酸化物半導体材料を含み、
    前記半導体層は、加熱処理により酸素を放出する絶縁膜上に形成され、
    前記半導体層上に、酸素を化学量論的組成よりも多く含む絶縁膜が設けられ、
    前記トランジスタのオフ電流は、室温においてチャネル幅１μｍあたり１ｚＡ以下であり、
    前記トランジスタのソース電極またはドレイン電極の一方は前記チャージポンプおよび前記電圧制御発振器と電気的に接続され、かつ、前記トランジスタのソース電極またはドレイン電極の他方は前記容量素子と電気的に接続され、
    前記トランジスタがオフ状態となった後に前記位相同期回路がスタンバイ状態となり、
    前記トランジスタがオン状態となった後に前記位相同期回路がスタンバイ状態から復帰することを特徴とする位相同期回路。
  4. 請求項３において、
    前記半導体層は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる層であることを特徴とする位相同期回路。
  5. トランジスタおよび容量素子を有するループフィルタを備え、
    前記トランジスタの半導体層は酸化物半導体材料を含み、
    前記半導体層は、加熱処理により酸素を放出する絶縁膜上に形成され、
    前記半導体層上に、酸素を化学量論的組成よりも多く含む絶縁膜が設けられ、
    前記トランジスタのオフ電流は、室温においてチャネル幅１μｍあたり１ｚＡ以下であり、
    前記トランジスタをオフ状態とすることで、前記ループフィルタに入力される電圧を前記ループフィルタ内にて保持できることを特徴とする位相同期回路。
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