KR20120127286A - 기억 회로 및 전자 기기 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 새로운 구성의 불휘발성의 기억 회로를 제공한다. 제1 기억 회로와, 제2 기억 회로와, 제1 스위치와, 제2 스위치와, 위상 반전 회로를 갖고, 제1 기억 회로는, 산화물 반도체막에 의해 형성된 제1 트랜지스터와, 제2 트랜지스터와, 제3 트랜지스터와, 용량 소자를 갖는다. 산화물 반도체막에 의해 형성된 제1 트랜지스터와 용량 소자를 이용하여 불휘발성의 기억 회로를 구성한다. 또한, 기억 회로에 접속하는 전원선 및 신호선을 적게 하고, 해당 기억 회로에 이용하는 트랜지스터 수를 감소시킴으로써, 회로 규모가 작은 불휘발성의 기억 회로를 실현할 수 있다.

Description

기억 회로 및 전자 기기{MEMORY CIRCUIT AND ELECTRONIC DEVICE}
본 발명은 전원을 꺼도 기억하고 있는 논리 상태가 사라지지 않는 불휘발성 기억 회로에 관한 것이다. 또한, 해당 기억 회로를 이용한 전자 기기에 관한 것이다.
중앙 연산 처리 장치(CPU:Central Processing Unit) 등의 신호 처리 회로는, 그 용도에 따라 다종 다양한 구성을 갖고 있지만, 일반적으로 데이터나 프로그램을 기억하기 위한 메인 메모리 외에, 레지스터나 캐쉬 메모리 등, 각종 기억 회로가 설치되어 있다.
레지스터나 캐쉬 메모리 등의 기억 회로는, 메인 메모리보다 고속으로 데이터의 읽기쓰기를 행할 필요가 있다. 따라서, 통상은, 레지스터로서 플립플롭 회로가, 캐쉬 메모리로서 SRAM(Static Random Access Memory) 등이 이용된다. 즉, 이들 레지스터, 캐쉬 메모리 등에는, 전원 전압의 공급이 끊어지면 데이터가 소실되는 휘발성의 기억 회로가 이용되고 있다.
소비 전력을 억제하기 위해서, 데이터의 입출력이 행해지지 않는 기간에서 신호 처리 회로에 대한 전원 전압의 공급을 일시적으로 정지하는 방법이 제안되고 있다. 그 방법에서는, 레지스터, 캐쉬 메모리 등의 휘발성 기억 회로의 주변에 불휘발성 기억 회로를 배치하여, 상기 데이터를 그 불휘발성 기억 회로에 일시적으로 기억시킨다. 이렇게 해서, 신호 처리 회로에 있어서 전원 전압의 공급을 정지하는 동안에도, 레지스터, 캐쉬 메모리 등에 기억된 데이터 신호는 유지된다(예를 들면, 특허 문헌 1 참조).
또한, 신호 처리 회로에 있어서 장시간의 전원 전압의 공급 정지를 행할 때는, 전원 전압의 공급 정지 전에, 휘발성의 기억 회로 내의 데이터를 하드디스크, 플래시 메모리 등의 외부 기억 장치에 옮김으로써 데이터의 소실을 방지할 수도 있다.
특허 문헌 1 : 일본 특허 출원 공개 평10-078836호 공보
특허 문헌 1에 개시된 바와 같은 신호 처리 회로에서는, 불휘발성 기억 회로를 구성하는 기억 소자로서 강유전체가 이용되고 있다. 강유전체를 이용한 기억 소자에서는, 데이터의 기입을 반복함으로써 강유전체 재료가 피로하여, 기입 불량이 되는 등의 문제가 있어, 재기입 횟수가 제한된다. 또한, 데이터의 처리 속도(이하, 액세스 스피드라고도 함), 예를 들면 읽기쓰기의 속도가 느리다.
또한, 불휘발성의 기억 회로로서 플래시 메모리를 이용한 경우, 고전압을 인가해서 터널 전류에 의해 전자를 주입 또는 방출하는 동작을 행하기 때문에, 데이터의 재기입을 반복함으로 인한 각 기억 소자의 열화가 심한 등의 문제가 있어, 재기입 횟수가 제한된다. 또한, 액세스 속도가 느리다.
또한, 휘발성의 기억 회로의 하나인 레지스터로서 플립플롭 회로를 이용한 경우, 회로규모가 커진다. 또한, 트랜지스터를 이용해서 해당 플립플롭 회로를 구성한 경우, 기억 회로에 이용하는 트랜지스터 수가 증가해버린다.
상술한 과제를 감안하여, 본 발명은, 전원을 꺼도 기억하고 있는 논리 상태가 사라지지 않는, 새로운 구성의 기억 회로를 제공하는 것을 목적의 하나로 한다. 또한, 기억 회로에 접속하는 전원선 및 신호선을 적게 하고, 해당 기억 회로에 이용하는 트랜지스터 수를 감소시킴으로써, 회로 규모가 작은 불휘발성의 기억 회로를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 양태는, 제1 기억 회로와, 제2 기억 회로와, 제1 스위치와, 제2 스위치와, 위상 반전 회로를 갖고, 제1 기억 회로는, 산화물 반도체막에 의해 형성된 제1 트랜지스터와, 제2 트랜지스터와, 제3 트랜지스터와, 용량 소자를 갖는다. 산화물 반도체막에 의해 형성된 제1 트랜지스터와 용량 소자를 이용해서 불휘발성의 기억 회로를 구성한다. 또한, 기억 회로에 접속하는 전원선 및 신호선을 적게 하고, 해당 기억 회로에 이용하는 트랜지스터 수를 감소시킴으로써, 회로 규모가 작은 불휘발성의 기억 회로를 실현할 수 있다. 보다 상세하게는 아래와 같다.
본 발명의 일 양태는, 제1 기억 회로와, 제2 기억 회로와, 제1 스위치와, 제2 스위치와, 위상 반전 회로를 갖고, 제1 기억 회로는, 제1 트랜지스터와, 제2 트랜지스터와, 제3 트랜지스터와, 용량 소자를 갖고, 제1 트랜지스터는, 산화물 반도체에 의해 형성되고, 제1 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은, 제1 제어 신호가 공급되는 제1 신호선에 접속되고, 제1 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은, 용량 소자의 전극의 한쪽, 및 제2 트랜지스터의 게이트 전극과 접속되고, 용량 소자의 전극의 다른 쪽은 접지되며, 제1 트랜지스터의 게이트 전극은, 제2 제어 신호가 공급되는 제2 신호선에 접속되고, 위상 반전 회로의 입력 단자는 제2 신호선에 접속되고, 위상 반전 회로의 출력 단자는 제1 스위치의 입력 단자와 접속되고, 위상 반전 회로의 제1 단자는 전원 전압이 공급되는 전원선과 접속되고, 위상 반전 회로의 제2 단자는 접지되며, 제1 스위치의 제1 단자는 전원선과 접속되고, 제1 스위치의 제2 단자는, 제2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽에 접속되고, 제2 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은 접지되며, 제3 트랜지스터의 게이트 전극은 제2 트랜지스터의 게이트 전극과 접속되고, 제3 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은 전원선과 접속되고, 제3 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은 제1 스위치의 출력 단자와 접속되고, 제2 스위치의 제1 단자는 위상 반전 회로의 출력 단자와 접속되고, 제2 스위치의 제2 단자는 제2 신호선에 접속되며, 제1 스위치의 출력 단자는, 제2 스위치를 통해 제2 기억 회로와 접속되는 것을 특징으로 하는 기억 회로다.
본 발명의 다른 일 양태는, 제1 기억 회로와, 제2 기억 회로와, 제1 스위치와, 제2 스위치와, 위상 반전 회로를 갖고, 제1 기억 회로는, 제1 트랜지스터와, 용량 소자와, 제2 트랜지스터와, 제3 트랜지스터를 갖고, 제1 스위치는, 제4 트랜지스터와, 제5 트랜지스터를 갖고, 제1 트랜지스터는, 산화물 반도체에 의해 형성되고, 제1 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은, 제1 제어 신호가 공급되는 제1 신호선에 접속되고, 제1 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은, 용량 소자의 전극의 한쪽, 및 제2 트랜지스터의 게이트 전극과 접속되고, 용량 소자의 전극의 다른 쪽은 접지되며, 제1 트랜지스터의 게이트 전극은, 제2 제어 신호가 공급되는 제2 신호선에 접속되고, 위상 반전 회로의 입력 단자는 제2 신호선에 접속되고, 위상 반전 회로의 출력 단자는, 제4 트랜지스터의 게이트 전극과, 제5 트랜지스터의 게이트 전극과 접속되고, 위상 반전 회로의 제1 단자는, 전원 전압이 공급되는 전원선과 접속되고, 위상 반전 회로의 제2 단자는 접지되며, 제4 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은 전원선과 접속되고, 제4 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은, 제5 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽에 접속되고, 제5 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은, 제2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽에 접속되고, 제2 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은 접지되며, 제3 트랜지스터의 게이트 전극은 제2 트랜지스터의 게이트 전극과 접속되고, 제3 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은 전원선과 접속되고, 제3 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은, 제4 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽, 및 제5 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 제2 스위치의 제1 단자는 위상 반전 회로의 출력 단자와 접속되고, 제2 스위치의 제2 단자는 제2 신호선에 접속되고, 제4 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽, 및 제5 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은, 제2 스위치를 통해 제2 기억 회로와 접속되는 것을 특징으로 하는 기억 회로다.
또한, 상기 각 구성에서, 제1 트랜지스터는, In, Ga 및 Zn을 포함해서 이루어지는 산화물 반도체 재료, 또는 In, Sn 및 Zn을 포함해서 이루어지는 산화물 반도체 재료에 의해 형성되어도 된다.
또한, 본 발명의 다른 일 형태는, 상기 구성의 기억 회로를 이용한 전자 기기다.
상기한 새로운 구성의 불휘발성의 기억 회로를 이용함으로써, 전원 전압의 공급을 정지한 후에도 기억 회로는 데이터를 장기간에 걸쳐 계속해서 유지할 수 있다. 따라서, 노멀리?오프의 구동 방법을 행할 수 있다. 따라서, 기억 회로의 소비 전력을 크게 저감할 수 있다.
또한, 상기한 새로운 구성의 불휘발성의 기억 회로에 접속하는 전원선 및 신호선을 적게 하고, 해당 기억 회로에 이용하는 트랜지스터 수를 감소시킴으로써, 회로 규모가 작은 불휘발성의 기억 회로를 실현할 수 있다.
도 1은 기억 회로의 구성을 도시하는 도면.
도 2는 기억 회로의 구동 방법을 나타내는 타이밍차트.
도 3은 기억 회로의 구동 방법을 나타내는 타이밍차트.
도 4는 기억 회로의 구성을 도시하는 도면.
도 5는 기억 회로의 구성을 도시하는 도면.
도 6은 기억 회로의 구성을 도시하는 도면.
도 7은 기억 처리 장치의 구성을 도시하는 도면.
도 8은 CPU의 구성을 도시하는 도면.
도 9는 기억 회로에 이용할 수 있는 트랜지스터의 제작 공정을 도시하는 도면.
도 10은 기억 회로에 이용할 수 있는 트랜지스터의 제작 공정을 도시하는 도면.
도 11은 기억 회로에 이용할 수 있는 트랜지스터의 제작 공정을 도시하는 도면.
도 12는 기억 회로에 이용할 수 있는 트랜지스터의 단면도를 도시하는 도면.
도 13은 기억 회로에 이용할 수 있는 트랜지스터의 단면도를 도시하는 도면.
도 14는 휴대용 전자 기기의 블록도.
도 15는 전자서적의 블록도.
도 16은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 17은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 18은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 20은 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도면.
도 21은 본 발명의 일 양태에 따른 산화물 재료의 구조를 설명하는 도면.
도 22는 본 발명의 일 양태에 따른 산화물 재료의 구조를 설명하는 도면.
도 23은 본 발명의 일 양태에 따른 산화물 재료의 구조를 설명하는 도면.
도 24는 트랜지스터의 평면도 및 단면도를 도시하는 도면.
도 25는 트랜지스터의 특성을 도시하는 도면.
도 26은 트랜지스터의 특성을 도시하는 도면.
도 27은 트랜지스터의 특성을 도시하는 도면.
도 28은 산화물 반도체막의 XRD 스펙트럼을 도시하는 도면.
도 29는 트랜지스터의 오프 전류를 도시하는 도면.
도 30은 트랜지스터의 특성을 도시하는 도면.
도 31은 기판 온도와 전계 효과 이동도의 관계를 나타내는 도면.
이하에서는, 실시 형태에 대해서 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 기재하는 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다.
또한, "소스"나 "드레인"의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀔 수도 있다. 따라서, 본 명세서에서는, "소스"나 "드레인"의 용어는 바꿔서 이용할 수 있는 것으로 한다.
또한, 전압은, 임의의 전위와 기준 전위(예를 들면 그라운드 전위)의 전위차를 나타내는 경우가 많다. 따라서, 본 명세서에서, 전압, 전위, 전위차를, 각각 전위, 전압, 전압차로 바꿔 말하는 것이 가능하다.
"위"나 "아래"의 용어는, 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"인 것을 한정하는 것은 아니다. 예를 들면, "게이트 절연층 위의 게이트 전극"의 표현이라면, 게이트 절연층과 게이트 전극의 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은, 간단히 이해하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않은 경우가 있다. 이 때문에, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
"제1", "제2", "제3" 등의 서수사는, 구성 요소의 혼동을 피하기 위해 붙이는 것이다.
(실시 형태 1)
본 발명의 일 형태에 대해서 도 1을 이용하여 설명한다. 도 1에 나타내는 기억 회로는, 본 발명의 기억 회로(100)의 회로 구성의 일례를 나타내고 있다.
<기억 회로의 회로 구성>
도 1에 나타내는 기억 회로(100)는, 제1 기억 회로(102)와, 제2 기억 회로(104)와, 제1 스위치(108)와, 제2 스위치(110)와, 위상 반전 회로(106)를 갖고, 제1 기억 회로(102)는, 제1 트랜지스터(112)와, 용량 소자(114)와, 제2 트랜지스터(116)와, 제3 트랜지스터(118)를 갖고 있다.
또한, 제1 트랜지스터(112)는, 산화물 반도체에 의해 형성되고, 제1 트랜지스터(112)의 소스 전극 또는 드레인 전극의 한쪽은, 제1 제어 신호(IN)가 공급되는 제1 신호선에 접속되고, 소스 전극 또는 드레인 전극의 다른 쪽은, 용량 소자(114)의 전극의 한쪽, 및 제2 트랜지스터(116)의 게이트 전극과 접속되고, 용량 소자(114)의 전극의 다른 쪽은 접지되어 있다.
또한, 제1 트랜지스터(112)는, 산화물 반도체(OS:Oxide Semiconductor)에 의해 형성되어 있기 때문에, 도 1에서의 제1 트랜지스터(112)에 "OS"의 기호를 부기하였다.
또한, 도 1에서, 제1 트랜지스터(112)의 소스 전극 또는 드레인 전극의 다른 쪽과, 용량 소자(114)의 접속 개소에는 노드 a(Na)를 부기하고 있다. 제1 트랜지스터(112)를 오프 상태로 함으로써, 노드 a(Na) 및 용량 소자(114)의 한쪽의 전극에 공급된 전위를 유지할 수 있다.
또한, 제1 트랜지스터(112)는, 산화물 반도체를 채널 형성 영역에 이용하기 때문에, 매우 오프 전류가 작은 트랜지스터다. 산화물 반도체를 이용한 제1 트랜지스터(112)의 오프 전류는, 실리콘 반도체 등으로 형성되는 트랜지스터의 10만분의 1 이하의 오프 전류이기 때문에, 제1 트랜지스터(112)의 리크에 의한, 노드 a(Na)에 축적되는 전하의 소실을 무시하는 것이 가능하다. 즉, 산화물 반도체를 이용한 제1 트랜지스터(112)에 의해, 전력의 공급이 없어도 정보의 유지가 가능한 불휘발성의 기억 회로를 실현하는 것이 가능하다.
또한, 제1 트랜지스터(112)의 게이트 전극은, 제2 제어 신호(CLK)가 공급되는 제2 신호선에 접속되어 있다.
또한, 위상 반전 회로(106)의 입력 단자는, 제2 제어 신호(CLK)가 공급되는 제2 신호선과 접속되고, 위상 반전 회로(106)의 출력 단자는, 제1 스위치(108)의 입력 단자와 접속되고, 위상 반전 회로(106)의 제1 단자는, 전원 전압(Vdd)이 공급되는 전원선과 접속되고, 위상 반전 회로(106)의 제2 단자는 접지되어 있다. 또한, 본 명세서 등에서, "접지되어 있다"란, 예를 들면 접지선(GND)과 접속하는 것이다.
또한, 위상 반전 회로(106)는, 입력된 클럭 신호(CLK)가 반전된 신호인 클럭 반전 신호(CLKB)를 출력한다. 반전된 신호란, 입력된 신호의 전위가 하이 레벨 전위(고전위라고도 함)인 경우에는, 로우 레벨 전위(저전위라고도 함)를 나타내고, 입력된 신호가 로우 레벨 전위인 경우에는, 하이 레벨 전위를 나타낸다.
또한, 제1 스위치(108)의 입력 단자는, 위상 반전 회로(106)의 출력 단자와 접속되고, 제1 스위치(108)의 출력 단자는, 제2 스위치(110)의 입력 단자에 접속되어 있다. 또한, 제1 스위치(108)의 제1 단자는, 전원 전압(Vdd)이 공급되는 전원선과 접속되고, 제1 스위치(108)의 제2 단자는, 제2 트랜지스터(116)의 소스 전극 또는 드레인 전극의 한쪽에 접속되고, 제2 트랜지스터(116)의 소스 전극 또는 드레인 전극의 다른 쪽은 접지되어 있다.
또한, 제1 스위치(108)는, 클럭 반전 신호(CLKB)가 공급된다. 클럭 반전 신호(CLKB)가 로우 레벨 전위일 때에는, 노드 b(Nb)에 전원 전압(Vdd)의 프리차지를 행한다. 한편, 클럭 반전 신호(CLKB)가 하이 레벨 전위일 때에는, 노드 b(Nb)는, 노드 a(Na)의 상태에 의존한다. 예를 들면, 노드 a(Na)가 로우 레벨 전위인 경우, 제2 트랜지스터(116)가 오프 상태로 되고, 노드 b(Nb)는, 직전의 전위 상태를 유지하며, 노드 a(Na)가 하이 레벨 전위인 경우에는 제2 트랜지스터(116)가 온 상태로 되고, 노드 b(Nb)는 로우 레벨 전위가 된다.
또한, 제3 트랜지스터(118)의 게이트 전극은, 제2 트랜지스터(116)의 게이트 전극과 접속되고, 제3 트랜지스터(118)의 소스 전극 또는 드레인 전극의 한쪽은, 전원선과 접속되고, 제3 트랜지스터(118)의 소스 전극 또는 드레인 전극의 다른 쪽은, 제1 스위치(108)의 출력 단자와 접속되어 있다.
또한, 제2 스위치(110)의 제1 단자는, 위상 반전 회로(106)의 출력 단자와 접속되고, 제2 스위치(110)의 제2 단자는, 제2 제어 신호(CLK)가 공급되는 제2 신호선에 접속되고, 제1 스위치(108)의 출력 단자는, 제2 스위치(110)를 통해 제2 기억 회로(104)와 접속되어 있다. 또한, 제2 기억 회로(104)는, 출력 신호(OUT)가 취출되는 제3 신호선과 접속되어 있다.
또한, 제2 스위치(110)는, 클럭 신호(CLK) 및 클럭 반전 신호(CLKB)가 공급된다. 클럭 신호(CLK)가 로우 레벨 전위이면서 또한 클럭 반전 신호(CLKB)가 하이 레벨 전위일 때에는 온 상태로 된다.
또한, 도 1에서, 제1 스위치(108)와 제2 스위치(110)의 접속 개소에는 Nb(노드 b)를, 제2 스위치(110)와 제2 기억 회로(104)의 접속 개소에는 Nc(노드 c)를 각각 부기하고 있다.
<기억 회로의 구동 방법>
여기서, 도 1에 나타내는 기억 회로(100)의 구동 방법에 대해서, 도 2 및 도 3을 이용하여 설명한다. 또한, 기억 회로(100)의 구동 방법으로서, 전원 전압의 공급 후, 소비 전력을 삭감하기 위해 전원 전압의 공급을 정지하고, 다시 전원 전압을 공급하는 일례를 나타낸다. 도 2 및 도 3은, 도 1에 나타내는 기억 회로(100)의 구동 방법을 나타내는 타이밍차트이며, 도 2에서는, 전원 전압의 공급 후, 유지되는 데이터가 하이 레벨 전위에 대한 타이밍차트를 나타내고 있어, 도 3에서는, 전원 전압의 공급 후, 유지되는 데이터가 로우 레벨 전위에 대한 타이밍차트를 나타내고 있다.
또한, 도 2 및 도 3에 나타내는 타이밍차트에 있어서, Vdd는 전원 전압(Vdd)을 나타내고, CLK는 제2 제어 신호인 클럭 신호(CLK)를 나타내고, CLKB는 클럭 반전 신호(CLKB)를 나타내고, IN은 제1 제어 신호인 입력 신호(IN)를 나타내고, Na는 노드 a에서의 신호(Na)를 나타내고, Nb는 노드 b에서의 신호(Nb)를 나타내고, Nc는 노드 c에서의 신호(Nc)를 나타내고, OUT는 제3 신호선으로부터의 출력 신호(OUT)를 나타낸다. 또한, Vdd가 0V(도면에서, 로우 레벨 전위에 대응)일 때는, 전원 전압이 공급되지 않은 경우에 상당한다.
또한, 도 2 및 도 3에서, 제1 기간(도면에서, T1이라고 표기)은, 전원 전압 공급 전의 초기 상태의 기간이며, 제2 기간(도면에서, T2라고 표기)은, 전원 전압 공급 후의 통상 동작을 행하는 기간이며, 제3 기간(도면에서, 기간 T3이라고 표기)은, 전원 전압 공급 정지 중의 기간이며, 제4 기간(도면에서, T4라고 표기)은, 전원 전압 공급 재개 후의 기간을 나타내고 있다. 또한, 도 2에서, 제1 기간(T1) 내지 제4 기간(T4)에는, 각각 각 기간 내의 시각을 나타내기 위해서 시각 t1 내지 시각 t18을 부기하고 있다.
또한, 도 2 및 도 3에서는, 도면에서 X는, 신호 전위가 일정하지 않은 상태를 나타내고 있다. 일정하지 않은 상태란, 노드 c(Nc)의 전위 및 출력 전위(OUT)는, 제2 스위치(110)는 전원 공급 직후가 오프 상태므로, 하이 레벨 전위와 로우 레벨 전위 중 어느 쪽의 가능성도 있는 상태를 나타내고 있다.
먼저, 전원 전압 공급 후, 유지되는 데이터가 하이 레벨 전위인 경우에 대해, 도 2에 나타내는 타이밍차트를 이용하여 설명한다.
<초기 상태 기간, 통상 동작 기간>
우선, 도 2에 나타내는 제1 기간(T1)으로부터 제2 기간(T2)으로 하기 위하여, 전원 전압(Vdd)을 공급한 상태(0V보다 큰 전원 전압으로 한 상태)에서, 하이 레벨 전위와 로우 레벨 전위 사이에서 신호가 주기적으로 변화하는 클럭 신호(CLK) 및 클럭 반전 신호(CLKB)를 공급한다(시각 t2). 또한, 클럭 신호(CLK)에 대해서는, 전원 전압(Vdd)과 동시에 상승하는 경우에, 불안정한 동작이 될 가능성이 있기 때문에, 전원 전압(Vdd)보다 사전에 상승하는 구성으로 해도 된다.
또한, 전원 전압(Vdd)은, 위상 반전 회로(106), 제1 스위치(108), 및 제3 트랜지스터(118)의 소스 전극 또는 드레인 전극의 한쪽의 단자에 공급되고, 클럭 신호(CLK)는, 위상 반전 회로(106)의 입력 단자, 제1 트랜지스터(112)의 게이트 전극, 제2 스위치(110)의 제2 단자에 각각 공급되고, 클럭 반전 신호(CLKB)는, 위상 반전 회로(106)의 출력 단자로부터 출력된다.
다음으로, 제1 신호선으로부터 제1 트랜지스터(112)의 소스 전극 또는 드레인 전극의 한쪽에 입력 신호(IN)를 공급한다(시각 t2 내지 시각 t3).
또한, 노드 a(Na)의 전위는, 제1 트랜지스터(112)의 소스 전극 또는 드레인 전극의 한쪽에 공급된 입력 신호(IN)와, 제1 트랜지스터(112)의 게이트 전극에 공급된 클럭 신호(CLK)에 의해 결정된다. 기본 동작으로는, 클럭 신호(CLK)가 하이 레벨 전위일 때에, 제1 트랜지스터(112)가 온 상태로 되기 때문에, 입력 신호(IN)가 노드 a(Na)에 공급된다. 단, 클럭 신호(CLK)가 로우 레벨 전위일 때에도, 제1 트랜지스터(112)와 용량 소자(114)에 의해, 노드 a(Na)는, 클럭 신호(CLK)가 하강하기 직전의 상태의 입력 신호(IN)를 유지할 수 있다.
예를 들면, 시각 t3 내지 시각 t4에서는, 클럭 신호(CLK)가 로우 레벨 전위가 되지만, 노드 a(Na)는 클럭 신호(CLK)가 하강하기 직전의 상태인 하이 레벨 전위를 유지하고 있다. 한편, 시각 t4 내지 시각 t5에서는, 클럭 신호(CLK)가 하이 레벨 전위일 때에, 입력 신호(IN)의 공급이 정지하기 때문에, 노드 a(Na)에 로우 레벨 전위가 기입된다.
또한, 도 2에서는, 전원 정지 전에, 클럭 신호(CLK)를 하이 레벨 전위로 하고, 입력 신호(IN)를 하이 레벨 전위로 한다. 그 후, 클럭 신호(CLK)가 로우 레벨 전위일 때에, 입력 신호(IN)의 공급을 정지(로우 레벨 전위)하고, 노드 a(Na)에 하이 레벨 전위를 기입한다(시각 t6 내지 시각 t9).
또한, 노드 b(Nb)의 전위는, 클럭 반전 신호(CLKB), 전원 전압(Vdd), 및 노드 a(Na)의 전위에 의해 결정된다. 예를 들면, 클럭 반전 신호(CLKB)의 전위가 로우 레벨 전위일 때, 제1 스위치(108)가 프리차지 상태로 되고, 노드 b(Nb)의 전위는, 전원 전압(Vdd)과 동전위가 된다. 한편, 클럭 반전 신호(CLKB)의 전위가 하이 레벨 전위일 때, 제1 스위치(108)의 프리차지 상태가 종료하고, 노드 b(Nb)의 전위는, 노드 a(Na)의 상태에 의존한다. 노드 a(Na)의 전위가 하이 레벨 전위인 경우, 제2 트랜지스터(116)가 온 상태로 되기 때문에, 노드 b(Nb)의 전위는 로우 레벨 전위가 된다(시각 t3 내지 시각 t4).
또한, 노드 c(Nc)의 전위는, 제2 스위치(110)의 상태와 노드 b(Nb)의 전위에 의해 결정된다. 예를 들면, 제2 스위치(110)가 온 상태일 때에는, 노드 c(Nc)의 전위는 노드 b(Nb)와 동전위가 되고, 제2 스위치(110)가 오프 상태일 때에는, 노드 c(Nc) 직전의 상태를 유지한다. 또한, 제2 스위치(110)는, 클럭 신호(CLK)가 로우 레벨 전위이면서 또한 클럭 반전 신호(CLKB)가 하이 레벨 전위일 때에 온 상태로 된다.
또한, 출력 신호(OUT)로서, 제2 기억 회로(104)에 의해 노드 c(Nc)의 신호의 반전 신호가 출력된다.
<전원 전압 공급 정지 전의 동작>
제3 기간(T3)은, 전원 전압(Vdd)의 공급이 정지하는 기간이다. 따라서, 제2 기간(T2)의 시각 t9 내지 시각 t10에서 전원 정지 전의 동작을 행한다.
전원 정지 전의 동작으로는, 클럭 신호(CLK)를 로우 레벨 전위, 클럭 반전 신호(CLKB)를 하이 레벨 전위에 각각 고정한다. 또한, 노드 a(Na)의 전위는, 제1 트랜지스터(112)와 용량 소자(114)에 유지된다.
<전원 전압 공급 정지의 동작>
제3 기간(도면에서, T3이라고 표기)은, 전원 전압 공급 정지의 기간이다. 시각 t10에서, 전원 전압(Vdd)의 공급을 정지한다. 전원 전압(Vdd)의 공급의 정지에 의해, 노드 a(Na)의 전위 이외의 모든 전위가 로우 레벨 전위가 되지만, 노드 a(Na)만 전원 전압(Vdd)의 공급이 정지한 후에도, 전원 전압(Vdd)의 공급 정지 전에 공급되고 있었던 하이 레벨 전위가 유지된다. 여기서, 제1 트랜지스터(112)는, 리크 전류가 매우 작기 때문에, 노드 a(Na) 및 용량 소자(114)에 의해 유지된 신호(전위)가 변동하는 것을 억제할 수 있다.
<전원 전압 공급 재개의 동작>
제4 기간(도면에서, T4라고 표기)은, 전원 전압 공급 재개의 동작을 행하는 기간이다. 전원 전압(Vdd)의 공급을 재개시킨 후, 전원 전압(Vdd)의 공급 정지시에 고정된, 로우 레벨 전위의 클럭 신호(CLK), 하이 레벨 전위의 클럭 반전 신호(CLKB)를 각각 공급한다(시각 t13).
다음으로, 노드 a(Na)에 유지된 데이터의 판독을 행한다. 노드 a(Na)의 전위는, 전원 전압이 정지하기 전에 유지되어 있었던 하이 레벨 전위가 된다. 또한, 노드 b(Nb)의 전위는, 클럭 반전 신호(CLKB)가 하이 레벨 전위이기 때문에, 노드 a(Na)의 상태에 의존한다. 노드 a(Na)의 전위가 하이 레벨 전위이기 때문에, 노드 b(Nb)의 전위는 로우 레벨 전위가 된다. 또한, 노드 c(Nc)의 전위는, 제2 스위치(110)에 클럭 반전 신호(CLKB)의 하이 레벨 전위가 공급되어 있기 때문에 온 상태로 되어, 노드 b(Nb)와 동전위가 된다. 또한, 출력 신호(OUT)는, 노드 c(Nc)의 반전 신호이기 때문에, 하이 레벨 전위가 출력된다(시각 t13 내지 시각 t14).
다음으로, 클럭 신호(CLK) 및 클럭 반전 신호(CLKB)의 레벨(신호 전위)의 고정을 해제한다. 즉, 클럭 신호(CLK) 및 클럭 반전 신호(CLKB)를, 하이 레벨 전위와 로우 레벨 전위가 주기적으로 변화하는 통상적인 신호로 되돌린다. 또한, 입력 신호(IN)를 하이 레벨 전위로 하여, 노드 a(Na)에 대한 데이터의 기입을 재개한다(시각 t14).
이상이, 전원 전압 공급 후, 유지되는 데이터가 하이 레벨 전위에 대한 구동 방법이다.
다음으로, 전원 전압 공급 후, 유지되는 데이터가 로우 레벨 전위인 경우에 대해, 도 3에 나타내는 타이밍차트를 이용하여 설명한다. 또한, 도 2에 나타내는 타이밍차트와 마찬가지의 부분의 설명은 생략한다.
<초기 상태 기간, 통상 동작 기간>
우선, 도 3에 나타내는 제1 기간(T1)으로부터 제2 기간(T2)으로 하기 위하여, 전원 전압(Vdd)을 공급한 상태(0V보다 큰 전원 전압으로 한 상태)에서, 하이 레벨 전위와 로우 레벨 전위 사이에서 신호가 주기적으로 변화하는 클럭 신호(CLK) 및 클럭 반전 신호(CLKB)를 공급한다(시각 t2). 또한, 클럭 신호(CLK)에 대해서는, 전원 전압(Vdd)과 동시에 상승하는 경우에, 불안정한 동작이 될 가능성이 있기 때문에, 전원 전압(Vdd)보다 사전에 상승하는 구성으로 해도 된다.
또한, 전원 전압(Vdd)은, 위상 반전 회로(106), 제1 스위치(108) 및 제3 트랜지스터(118)의 소스 전극 또는 드레인 전극의 한쪽의 단자에 공급되고, 클럭 신호(CLK)는, 위상 반전 회로(106)의 입력 단자, 제1 트랜지스터(112)의 게이트 전극, 제2 스위치(110)의 제2 단자에 각각 공급되고, 클럭 반전 신호(CLKB)는, 위상 반전 회로(106)의 출력 단자로부터 출력된다.
다음으로, 제1 신호선으로부터 제1 트랜지스터(112)의 소스 전극 또는 드레인 전극의 한쪽에 입력 신호(IN)를 공급한다(시각 t2 내지 시각 t3).
또한, 노드 a(Na)의 전위는, 제1 트랜지스터(112)의 소스 전극 또는 드레인 전극의 한쪽에 공급된 입력 신호(IN)와, 제1 트랜지스터(112)의 게이트 전극에 공급된 클럭 신호(CLK)에 의해 결정된다. 기본 동작으로는, 클럭 신호(CLK)가 하이 레벨 전위일 때에, 제1 트랜지스터(112)가 온 상태로 되기 때문에, 입력 신호(IN)가 노드 a(Na)에 공급된다. 단, 클럭 신호(CLK)가 로우 레벨 전위일 때에도, 제1 트랜지스터(112)와 용량 소자(114)에 의해, 노드 a(Na)는, 하강하기 직전의 상태의 입력 신호(IN)를 유지할 수 있다.
또한, 도 3에서는, 전원 정지 전에, 클럭 신호(CLK)가 하이 레벨 전위일 때에, 입력 신호(IN)의 공급을 정지하고, 노드 a(Na)에 로우 레벨 전위를 기입한다.(시각 t8 내지 시각 t9).
또한, 노드 b(Nb)의 전위는, 클럭 반전 신호(CLKB), 전원 전압(Vdd), 및 노드 a(Na)의 전위에 의해 결정된다. 예를 들면, 클럭 반전 신호(CLKB)의 전위가 로우 레벨 전위일 때, 제1 스위치(108)가 프리차지 상태로 되고, 노드 b(Nb)의 전위는 전원 전압(Vdd)과 동전위가 된다. 한편, 클럭 반전 신호(CLKB)의 전위가 하이 레벨 전위일 때, 제1 스위치(108)의 프리차지 상태가 종료하고, 노드 b(Nb)의 전위는 노드 a(Na)의 상태에 의존한다. 노드 a(Na)의 전위가 하이 레벨 전위인 경우, 제2 트랜지스터(116)가 온 상태로 되기 때문에, 노드 b(Nb)의 전위는 로우 레벨 전위가 된다.
또한, 노드 c(Nc)의 전위는, 제2 스위치(110)의 상태와, 노드 b(Nb)의 전위에 의해 결정된다. 예를 들면, 제2 스위치(110)가 온 상태일 때에는, 노드 c(Nc)의 전위는 노드 b(Nb)와 동전위가 되고, 제2 스위치(110)가 오프 상태일 때에는, 노드 c(Nc)의 직전의 상태를 유지한다. 또한, 제2 스위치(110)는, 클럭 신호(CLK)가 로우 레벨 전위이면서 또한 클럭 반전 신호(CLKB)가 하이 레벨 전위일 때에 온 상태로 된다.
또한, 출력 신호(OUT)는, 제2 기억 회로(104)에 의해 노드 c(Nc)의 신호의 반전 신호를 출력한다.
<전원 전압 공급 정지 전의 동작>
제3 기간(T3)은, 전원 전압(Vdd)의 공급이 정지하는 기간이다. 따라서, 제2 기간(T2)의 시각 t9 내지 시각 t10에서 전원 정지 전의 동작을 행한다.
전원 정지 전의 동작으로는, 클럭 신호(CLK)를 로우 레벨 전위, 클럭 반전 신호(CLKB)를 하이 레벨 전위로 각각 고정한다. 또한, 노드 a(Na)의 전위는, 제1 트랜지스터(112)와 용량 소자(114)에 유지된다.
<전원 전압 공급 정지의 동작>
제3 기간(도면에서, T3이라고 표기)은, 전원 전압 공급 정지의 기간이다. 시각 t10에서 전원 전압(Vdd)의 공급을 정지한다. 전원 전압(Vdd)의 공급의 정지에 의해, 모든 전위가 로우 레벨 전위가 된다. 또한, 도 3에서는, 노드 a(Na)에 유지되는 데이터도 로우 레벨 전위다.
<전원 전압 공급 재개의 동작>
제4 기간(도면에서, T4라고 표기)은, 전원 전압 공급 재개의 동작을 행하는 기간이다. 전원 전압(Vdd)의 공급을 재개시킨 후, 전원 전압(Vdd)의 공급 정지시에 고정된, 로우 레벨 전위의 클럭 신호(CLK), 하이 레벨 전위의 클럭 반전 신호(CLKB)를 각각 공급한다(시각 t13).
다음으로, 노드 a(Na)에 유지된 데이터의 판독을 행한다. 노드 a(Na)의 전위는, 전원 전압(Vdd)이 정지하기 전에 유지되어 있었던 로우 레벨 전위가 된다. 또한, 노드 b(Nb)의 전위는, 클럭 반전 신호(CLKB)가 하이 레벨 전위이기 때문에, 노드 a(Na)의 상태에 의존한다. 노드 a(Na)의 전위가 로우 레벨 전위이기 때문에, 노드 b(Nb)의 전위는 하이 레벨 전위가 된다. 또한, 노드 c(Nc)의 전위는, 제2 스위치(110)에 클럭 반전 신호(CLKB)의 하이 레벨 전위가 공급되어 있기 때문에 온 상태로 되어, 노드 b(Nb)와 동전위가 된다. 또한, 출력 신호(OUT)는, 노드 c(Nc)의 반전 신호이기 때문에, 로우 레벨 전위가 출력된다(시각 t13 내지 시각 t14).
다음으로, 클럭 신호(CLK) 및 클럭 반전 신호(CLKB)의 레벨(신호 전위)의 고정을 해제한다(시각 t14). 즉, 클럭 신호(CLK) 및 클럭 반전 신호(CLKB)를, 하이 레벨 전위와 로우 레벨 전위가 주기적으로 변화하는 통상적인 신호로 되돌린다.
그 후, 입력 신호(IN)를 하이 레벨 전위로 하여 노드 a(Na)에 대한 데이터의 기입을 재개한다(시각 t15 내지 시각 t16).
이상이, 전원 전압 공급 후, 유지되는 데이터가 로우 레벨 전위에 대한 도 3에 나타내는 타이밍차트의 구동 방법이다.
이상과 같이, 본 실시 형태에 나타낸 기억 회로에서는, 제1 기억 회로(102)로서, 도 1에 나타내는 구성으로 함으로써 불휘발성의 기억 회로로 할 수 있다. 또한, 기억 회로에 접속하는 전원선 및 신호선을 적게 함으로써, 회로 규모가 작은 불휘발성의 기억 회로로 할 수 있다.
또한, 이러한 기억 회로를, 레지스터나 캐쉬 메모리 등의 기억 장치에 이용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 기억 회로 전체, 혹은 기억 회로를 구성하는 하나 또는 복수의 논리 회로에 있어서, 대기 상태일 때에 짧은 시간에서도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있는 기억 회로, 및 소비 전력을 억제할 수 있는 해당 기억 회로의 구동 방법을 제공할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1에 나타낸 기억 회로(100)의 보다 구체적인 회로 구성의 일례에 대해서, 도 4를 이용하여 설명한다. 또한, 앞선 실시 형태 1에서 설명한 부분과 마찬가지의 개소에 대해서는, 마찬가지의 부호를 이용하고, 그 설명은 생략한다.
도 4에 나타내는 기억 회로(100)는, 제1 기억 회로(102)와, 제2 기억 회로(104)와, 제1 스위치(108)와, 제2 스위치(110)와, 위상 반전 회로(106)를 갖고 있다.
본 실시 형태에서는, 제1 스위치(108)로서, 트랜지스터를 이용하는 경우를 예시하고 있으며, 이들 회로 소자의 접속 구성은 도 1과 동일하다.
제1 스위치(108)는, 제4 트랜지스터(120)와, 제5 트랜지스터(122)를 갖고 있고, 제4 트랜지스터(120)의 게이트 전극은, 제5 트랜지스터(122)의 게이트 전극과 접속되어 있다. 또한, 제4 트랜지스터(120)의 소스 전극 또는 드레인 전극의 한쪽은, 전원 전압(Vdd)이 공급되는 전원선과 접속되고, 제4 트랜지스터(120)의 소스 전극 또는 드레인 전극의 다른 쪽은, 제5 트랜지스터(122)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 제5 트랜지스터(122)의 소스 전극 또는 드레인 전극의 다른 쪽은, 제2 트랜지스터(116)의 소스 전극 또는 드레인 전극의 한쪽에 접속되고, 제2 트랜지스터(116)의 소스 전극 또는 드레인 전극의 다른 쪽은, 접지되어 있다.
또한, 제4 트랜지스터(120)의 게이트 전극과 제5 트랜지스터(122)의 게이트 전극에는, 클럭 반전 신호(CLKB)가 공급된다. 클럭 반전 신호(CLKB)가 로우 레벨 전위일 때에는, 제4 트랜지스터(120)가 온 상태로 되고, 노드 b(Nb)에 전원 전압(Vdd)의 프리차지를 행한다. 한편, 클럭 반전 신호(CLKB)가 하이 레벨 전위일 때에는, 제4 트랜지스터(120)가 오프 상태로 되고, 제5 트랜지스터(122)가 온 상태로 되기 때문에, 노드 b(Nb)의 전위는, 노드 a(Na)의 상태에 의존한다. 예를 들면, 노드 a(Na)가 로우 레벨 전위이면, 제2 트랜지스터(116)가 오프 상태로 되고, 노드 b(Nb)는 직전의 전위 상태를 유지한다. 한편, 노드 a(Na)가 하이 레벨 전위이면, 제2 트랜지스터(116)가 온 상태로 되고, 노드 b(Nb)는 로우 레벨 전위가 된다.
본 실시 형태에 나타낸 바와 같이, 제1 스위치(108)로서 이상과 같은 회로 구성을 사용할 수 있다.
이상과 같이, 본 실시 형태에 나타낸 기억 회로에서는, 제1 기억 회로(102)로서, 도 4에 나타내는 구성으로 함으로써 불휘발성의 기억 회로로 할 수 있다. 또한, 기억 회로에 접속하는 전원선 및 신호선을 적게 함으로써, 회로 규모가 작은 불휘발성의 기억 회로로 할 수 있다.
또한, 이러한 기억 회로를, 레지스터나 캐쉬 메모리 등의 기억 장치에 이용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 기억 회로 전체 혹은 기억 회로를 구성하는 하나 또는 복수의 논리 회로에 있어서, 대기 상태일 때에 짧은 시간에서도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있는 기억 회로, 및 소비 전력을 억제할 수 있는 해당 기억 회로의 구동 방법을 제공할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 행할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 1 및 실시 형태 2에 나타낸 기억 회로(100)의 보다 구체적인 회로 구성의 일례에 대해서, 도 5를 이용하여 설명을 행한다. 또한, 앞선 실시 형태 1 및 실시 형태 2에서 설명한 부분과 마찬가지의 개소에 대해서는, 마찬가지의 부호를 이용하고, 그 설명은 생략한다.
도 5에 나타내는 기억 회로(100)는, 제1 기억 회로(102)와, 제2 기억 회로(104)와, 제1 스위치(108)와, 제2 스위치(110)와, 위상 반전 회로(106)를 갖고 있다.
본 실시 형태에서는, 제1 스위치(108)와, 제2 스위치(110)와, 위상 반전 회로(106)와, 제2 기억 회로(104)로서, 트랜지스터를 이용하는 경우를 예시하고 있으며, 이들 회로 소자의 접속 구성은 도 1 및 도 4와 동일하다.
제1 스위치(108)는, 제4 트랜지스터(120)와, 제5 트랜지스터(122)를 갖고 있고, 제4 트랜지스터(120)의 게이트 전극과, 제5 트랜지스터(122)의 게이트 전극이 접속되어 있다. 또한, 제4 트랜지스터(120)의 소스 전극 또는 드레인 전극의 한쪽은, 전원선과 접속되고, 제4 트랜지스터(120)의 소스 전극 또는 드레인 전극의 다른 쪽은, 제5 트랜지스터(122)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 제5 트랜지스터(122)의 소스 전극 또는 드레인 전극의 다른 쪽은, 제2 트랜지스터(116)의 소스 전극 또는 드레인 전극의 한쪽에 접속되고, 제2 트랜지스터(116)의 소스 전극 또는 드레인 전극의 다른 쪽은, 접지되어 있다.
제2 스위치(110)는, 트랜지스터(128)와 트랜지스터(130)를 갖고 있고, 트랜지스터(128)의 게이트 전극은, 제2 제어 신호(CLK)가 공급되는 제2 신호선과 접속되어 있고, 트랜지스터(130)의 게이트 전극은, 위상 반전 회로(106)의 출력 단자와 접속되어 있고, 트랜지스터(128)의 소스 전극 또는 드레인 전극의 한쪽은, 트랜지스터(130)의 소스 전극 또는 드레인 전극의 한쪽과 접속되어 있고, 트랜지스터(128)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(130)의 소스 전극 또는 드레인 전극의 다른 쪽과 접속되어 있다.
위상 반전 회로(106)는, 트랜지스터(124)와 트랜지스터(126)를 갖고 있고, 트랜지스터(124)의 게이트 전극과 트랜지스터(126)의 게이트 전극이 접속되고, 제2 제어 신호(CLK)가 공급되는 제2 신호선과 접속되어 있다. 또한, 트랜지스터(124)의 소스 전극 또는 드레인 전극의 한쪽에는, 전원 전압(Vdd)이 공급되는 전원선과 접속되고, 트랜지스터(124)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(126)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 트랜지스터(126)의 소스 전극 또는 드레인 전극의 다른 쪽은, 접지되어 있다.
제2 기억 회로(104)는, 트랜지스터(132)와, 트랜지스터(134)와, 트랜지스터(136)와, 트랜지스터(138)와, 트랜지스터(140)와, 트랜지스터(142)를 갖고 있고, 트랜지스터(132)의 게이트 전극과 트랜지스터(134)의 게이트 전극이 접속되고, 제2 스위치(110)의 출력 단자와 접속되어 있다. 또한, 트랜지스터(132)의 소스 전극 또는 드레인 전극의 한쪽은 전원 전압(VDD)이 공급되는 전원선과 접속되고, 트랜지스터(132)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(134)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 트랜지스터(134)의 소스 전극 또는 드레인 전극의 다른 쪽은, 접지되어 있다.
또한, 트랜지스터(136)의 게이트 전극은, 위상 반전 회로(106)의 출력 단자와 접속되고, 트랜지스터(142)의 게이트 전극은, 제2 제어 신호(CLK)가 공급되는 제2 신호선과 접속되어 있다. 또한, 트랜지스터(138)의 게이트 전극은, 트랜지스터(140)의 게이트 전극, 트랜지스터(132)의 소스 전극 또는 드레인 전극의 한쪽, 및 트랜지스터(134)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 출력 신호(OUT)가 취출되는 제3 신호선과 접속되어 있다.
또한, 트랜지스터(136)의 소스 전극 또는 드레인 전극의 한쪽은, 전원 전압(Vdd)이 공급되는 전원선과 접속되고, 트랜지스터(136)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(138)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 트랜지스터(138)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(140)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 트랜지스터(140)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(142)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 트랜지스터(142)의 소스 전극 또는 드레인 전극의 다른 쪽은 접지되어 있다.
여기서, 제1 기억 회로(102)로서, 산화물 반도체에 의해 형성된 제1 트랜지스터(112)를 이용하지 않는 회로 구성을 비교예로서 도 6에 나타낸다.
또한, 도 6에 나타내는 기억 회로(200)는, 트랜지스터에 의해 구성된 기억 회로이며, 산화물 반도체를 이용한 트랜지스터를 사용하고 있지 않기 때문에, 휘발성의 기억 회로가 된다.
기억 회로(200)는, 위상 반전 회로(240)와, 제1 스위치(242)와, 제2 스위치(246)와, 제1 기억 회로(244)와, 제2 기억 회로(248)를 갖는다.
위상 반전 회로(240)는, 트랜지스터(202)와 트랜지스터(204)를 갖고, 트랜지스터(202)의 게이트 전극과 트랜지스터(204)의 게이트 전극이 접속되고, 제2 제어 신호(CLK)가 공급되는 제2 신호선과 접속된다. 또한, 트랜지스터(202)의 소스 전극 또는 드레인 전극의 한쪽은, 전원 전압(Vdd)이 공급되는 전원선과 접속되고, 트랜지스터(202)의 소스 전극, 드레인 전극의 다른 쪽은, 트랜지스터(204)의 소스 전극 또는 드레인 전극의 한쪽에 접속되고, 트랜지스터(204)의 소스 전극 또는 드레인 전극의 다른 쪽은, 접지되어 있다.
제1 스위치(242)는, 트랜지스터(206)와 트랜지스터(208)를 갖고, 트랜지스터(206)의 게이트 전극은, 위상 반전 회로(240)의 출력 단자와 접속되어 있고, 트랜지스터(208)의 게이트 전극은, 제2 제어 신호(CLK)가 공급되는 제2 신호선과 접속되어 있다. 또한, 트랜지스터(206)의 소스 전극 또는 드레인 전극의 한쪽은, 트랜지스터(208)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 제1 제어 신호인 입력 신호(IN)가 공급되는 제1 신호선에 접속되어 있다. 또한, 트랜지스터(206)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(208)의 소스 전극 또는 드레인 전극의 다른 쪽과 접속되어 있다.
제1 기억 회로(244)는, 트랜지스터(210)와, 트랜지스터(212)와, 트랜지스터(214)와, 트랜지스터(216)와, 트랜지스터(218)와, 트랜지스터(220)를 갖고 있고, 트랜지스터(210)의 게이트 전극은, 트랜지스터(212)의 게이트 전극, 및 제1 스위치(242)의 출력 단자가 접속되어 있다. 또한, 트랜지스터(210)의 소스 전극 또는 드레인 전극의 한쪽은, 전원 전압(Vdd)이 공급되는 전원선에 접속되고, 트랜지스터(210)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(212)의 소스 전극 또는 드레인 전극의 한쪽에 접속되고, 트랜지스터(212)의 소스 전극 또는 드레인 전극의 다른 쪽은, 접지되어 있다.
또한, 트랜지스터(214)의 게이트 전극은, 위상 반전 회로(240)의 출력 단자와 접속되고, 트랜지스터(220)의 게이트 전극은, 제2 제어 신호(CLK)가 공급되는 제2 신호선과 접속되어 있다. 또한, 트랜지스터(216)의 게이트 전극은, 트랜지스터(218)의 게이트 전극, 트랜지스터(210)의 소스 전극 또는 드레인 전극의 한쪽, 및 트랜지스터(212)의 소스 전극 또는 드레인 전극의 한쪽과 접속되어 있다.
또한, 트랜지스터(214)의 소스 전극 또는 드레인 전극의 한쪽은, 전원선과 접속되고, 트랜지스터(214)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(216)의 소스 전극, 드레인 전극의 한쪽과 접속되고, 트랜지스터(216)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(218)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 트랜지스터(218)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(220)의 소스 전극 또는 드레인 전극의 한쪽에 접속되고, 트랜지스터(220)의 소스 전극 또는 드레인 전극의 다른 쪽은, 접지되어 있다.
제2 스위치(246)는, 트랜지스터(222)와 트랜지스터(224)를 갖고, 트랜지스터(222)의 게이트 전극은, 위상 반전 회로(240)의 출력 단자와 접속되어 있고, 트랜지스터(224)의 게이트 전극은, 제2 제어 신호(CLK)가 공급되는 제2 신호선과 접속되어 있다. 또한, 트랜지스터(222)의 소스 전극 또는 드레인 전극의 한쪽은, 트랜지스터(224)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 트랜지스터(210)의 소스 전극 또는 드레인 전극의 한쪽, 및 트랜지스터(212)의 소스 전극 또는 드레인 전극의 한쪽과 접속되어 있다. 또한, 트랜지스터(222)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(224)의 소스 전극 또는 드레인 전극의 다른 쪽과 접속되어 있다.
제2 기억 회로(248)는, 트랜지스터(226)와, 트랜지스터(228)와, 트랜지스터(230)와, 트랜지스터(232)와, 트랜지스터(234)와, 트랜지스터(236)를 갖고, 트랜지스터(226)의 게이트 전극은, 트랜지스터(228)의 게이트 전극, 및 제2 스위치(246)의 출력 단자와 접속되어 있다. 또한, 트랜지스터(226)의 소스 전극 또는 드레인 전극의 한쪽은, 전원 전압(Vdd)이 공급되는 전원선과 접속되고, 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(228)의 소스 전극 또는 드레인 전극의 한쪽에 접속되고, 트랜지스터(228)의 소스 전극 또는 드레인 전극의 다른 쪽은, 접지되어 있다.
또한, 트랜지스터(230)의 게이트 전극은, 제2 제어 신호(CLK)가 공급되는 제2 신호선과 접속되고, 트랜지스터(236)의 게이트 전극은, 위상 반전 회로(240)의 출력 단자와 접속되어 있다. 또한, 트랜지스터(232)의 게이트 전극은, 트랜지스터(234)의 게이트 전극, 트랜지스터(226)의 소스 전극 또는 드레인 전극의 한쪽, 및 트랜지스터(228)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 출력 신호(OUT)가 취출되는 제3 신호선과 접속되어 있다.
또한, 트랜지스터(230)의 소스 전극 또는 드레인 전극의 한쪽은, 전원선에 접속되고, 트랜지스터(230)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(232)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 트랜지스터(232)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(234)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 트랜지스터(234)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(236)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 트랜지스터(236)의 소스 전극 또는 드레인 전극의 다른 쪽은, 접지되어 있다.
이렇게, 도 6에 나타내는 기억 회로(200)는, 18개의 트랜지스터에 의해 구성되어 있다. 한편, 도 5에 나타낸 기억 회로(100)는, 14개의 트랜지스터와, 산화물 반도체를 이용한 1개의 트랜지스터와, 1개의 용량 소자에 의해 구성함으로써, 회로규모를 축소할 수 있다. 또한, 산화물 반도체를 이용한 트랜지스터에 의해 불휘발성의 기억 회로로 할 수 있다.
이상과 같이, 본 실시 형태에 나타낸 기억 회로에서는, 제1 기억 회로(102)로서, 도 5에 나타내는 구성으로 함으로써 불휘발성의 기억 회로로 할 수 있다. 또한, 기억 회로에 접속하는 전원선 및 신호선을 적게 하고, 해당 기억 회로에 이용하는 트랜지스터 수를 삭감함으로써, 회로 규모가 작은 불휘발성의 기억 회로로 할 수 있다.
또한, 이러한 기억 회로를, 레지스터나 캐쉬 메모리 등의 기억 장치에 이용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 기억 회로 전체, 혹은 기억 회로를 구성하는 하나 또는 복수의 논리 회로에 있어서, 대기 상태일 때에 짧은 시간에서도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있는 기억 회로, 및 소비 전력을 억제할 수 있는 해당 기억 회로의 구동 방법을 제공할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 행할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 실시 형태 1, 실시 형태 2, 및 실시 형태 3에서 나타낸 기억 회로와, 그 기억 회로와 접속하는 복수의 회로에 의해 구성된 기억 처리 장치에 대해서, 도 7을 이용하여 설명을 행한다.
도 7에, 본 발명의 일 양태에 따른 기억 처리 장치의 일례를 나타낸다. 기억 처리 장치(150)는, 하나 또는 복수의 연산 회로와, 하나 또는 복수의 기억 회로를 적어도 갖는다. 구체적으로, 도 7에 나타내는 기억 처리 장치(150)는, 연산 회로(151)와, 연산 회로(152)와, 기억 회로(153)와, 기억 회로(154)와, 기억 회로(155)와, 제어 회로(156)와, 전원 제어 회로(157)를 갖는다.
연산 회로(151) 및 연산 회로(152)는, 단순한 논리 연산을 행하는 논리 회로를 비롯해서, 가산기, 승산기, 나아가 각종 연산 회로 등을 포함한다. 그리고, 기억 회로(153)는, 연산 회로(151)에서의 연산 처리시에, 데이터를 일시적으로 유지하는 레지스터로서 기능한다. 기억 회로(154)는, 연산 회로(152)에서의 연산 처리시에, 데이터를 일시적으로 유지하는 레지스터로서 기능한다.
또한, 기억 회로(155)는, 메인 메모리로서 이용할 수 있으며, 제어 회로(156)가 실행하는 프로그램을 데이터로서 기억하거나, 또는 연산 회로(151) 및 연산 회로(152)로부터의 데이터를 기억할 수 있다.
제어 회로(156)는, 기억 처리 장치(150)가 갖는 연산 회로(151), 연산 회로(152), 기억 회로(153), 기억 회로(154) 및 기억 회로(155)의 동작을 통괄적으로 제어하는 회로다.
앞선 실시 형태 1 내지 3에서 나타낸 기억 회로(100)를 기억 회로(153), 기억 회로(154) 및 기억 회로(155)에 이용함으로써, 기억 회로(153), 기억 회로(154) 및 기억 회로(155)에 대한 전원 전압의 공급을 정지해도, 데이터를 유지할 수 있다. 따라서, 기억 처리 장치(150) 전체에 대한 전원 전압의 공급을 정지하여, 소비 전력을 억제할 수 있다. 또는, 기억 회로(153), 기억 회로(154) 또는 기억 회로(155) 중 어느 하나 또는 복수에 대한 전원 전압의 공급을 정지하여, 기억 처리 장치(150)의 소비 전력을 억제할 수 있다. 또한, 전원 전압의 공급을 오프하기 전에, 고속으로 데이터의 기입을 할 수 있으며, 또한 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다.
또한, 기억 회로(153), 기억 회로(154) 및 기억 회로(155)에 대한 전원 전압의 공급이 정지되는 것에 맞춰서, 기억 회로(153), 기억 회로(154) 및 기억 회로(155)와 데이터의 교환을 행하는 연산 회로(151), 연산 회로(152) 또는 제어 회로(156)에 대한 전원 전압의 공급을 정지하도록 해도 된다. 예를 들면, 연산 회로(151)와 기억 회로(153)에 있어서, 동작이 행해지지 않을 경우, 연산 회로(151) 및 기억 회로(153)에 대한 전원 전압의 공급을 정지하도록 해도 된다.
또한, 전원 제어 회로(157)는, 기억 처리 장치(150)가 갖는 연산 회로(151), 연산 회로(152), 기억 회로(153), 기억 회로(154), 기억 회로(155) 및 제어 회로(156)에 공급하는 전원 전압의 크기를 제어한다. 그리고, 전원 전압의 공급을 정지하는 경우, 전원 전압의 공급을 정지하기 위한 스위칭 소자는, 전원 제어 회로(157)에 설치되어 있어도 좋고, 연산 회로(151), 연산 회로(152), 기억 회로(153), 기억 회로(154), 기억 회로(155) 및 제어 회로(156)의 각각에 설치되어 있어도 좋다.
또한, 메인 메모리인 기억 회로(155)와, 연산 회로(151), 연산 회로(152) 및 제어 회로(156)의 사이에, 캐쉬 메모리로서 기능하는 기억 회로를 설치해도 좋다. 캐쉬 메모리를 설치함으로써, 메인 메모리에 대한 액세스를 줄여서 연산 처리 등의 신호 처리를 고속화시킬 수 있다. 캐쉬 메모리로서 기능하는 기억 장치에도 상술한 기억 회로를 이용함으로써, 기억 처리 장치(150)의 소비 전력을 억제할 수 있다. 또한, 전원 전압의 공급을 오프하기 전에, 고속으로 데이터의 기입을 할 수 있으며, 또한 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다.
또한, 본 실시 형태의 기억 회로는, 기억 회로에 접속하는 전원선 및 신호선을 적게 하고, 해당 기억 회로에 이용하는 트랜지스터 수가 삭감되어 있기 때문에, 회로 규모를 작게 할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 행할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 본 발명의 일 양태에 따른 기억 회로의 하나인 CPU의 구성에 대해서 설명한다.
도 8에, 본 실시 형태의 CPU의 구성을 나타낸다. 도 8에 나타내는 CPU는, 기판(9900) 위에, ALU(9901), ALU?Controller(9902), Instruction?Decoder(9903), Interrupt?Controller(9904), Timing?Controller(9905), Register(9906), Register?Controller(9907), Bus?I/F(9908), 재기입 가능한 ROM(9909), ROM?I/F(9920)를 주로 갖고 있다.
또한, ALU는 Arithmetic Logic Unit이며, Bus?I/F는 버스 인터페이스이며, ROM?I/F는 ROM 인터페이스다. ROM(9909) 및 ROM?I/F(9920)는, 별도 칩에 설치해도 좋다. 물론, 도 8에 나타내는 CPU는, 그 구성을 간략화해서 나타낸 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 갖고 있다.
Bus?I/F(9908)를 통해 CPU에 입력된 명령은, Instruction?Decoder(9903)에 입력되고, 디코드된 후, ALU?Controller(9902), Interrupt?Controller(9904), Register?Controller(9907), Timing?Controller(9905)에 입력된다.
ALU?Controller(9902), Interrupt?Controller(9904), Register?Controller(9907), Timing?Controller(9905)는, 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU?Controller(9902)는, ALU(9901)의 동작을 제어하기 위한 신호를 생성한다. 또한, Interrupt?Controller(9904)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. Register?Controller(9907)는, Register(9906)의 어드레스를 생성하고, CPU의 상태에 따라서 Register(9906)의 판독이나 기입을 행한다.
또한, Timing?Controller(9905)는, ALU(9901), ALU?Controller(9902), Instruction?Decoder(9903), Interrupt?Controller(9904), Register?Controller(9907)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 Timing?Controller(9905)는, 기준 클럭 신호(CLK1)를 바탕으로, 내부 클럭 신호(CLK2)를 생성하는 내부 클럭 생성부를 구비하고 있으며, 클럭 신호(CLK2)를 상기 각종 회로에 공급한다.
본 실시 형태의 CPU에서는, Register(9906)에, 상기 실시 형태에서 나타낸 구성을 갖는 기억 회로가 설치되어 있다. Register?Controller(9907)는, ALU(9901)로부터의 지시에 따라서, Register(9906)의 기억 회로에 일시적으로 데이터의 유지를 행할 수 있다.
이렇게 하여, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에도 데이터를 유지하는 것이 가능해서, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들면, 퍼스널 컴퓨터의 유저가, 키보드 등의 입력 장치에 대한 정보의 입력을 정지하고 있는 동안에도 CPU를 정지할 수가 있으며, 그에 따라 소비 전력을 저감할 수 있다.
본 실시 형태에서는, CPU를 예로 들어 설명했지만, 본 발명의 기억 회로는 CPU에 한정되지 않으며, 마이크로프로세서, 화상 처리 회로, DSP, FPGA 등의 LSI에도 응용 가능하다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 행할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 실시 형태 1의 도 1에 나타낸 기억 회로(100)에 이용할 수 있는 트랜지스터의 제작 방법에 대해서 설명을 행한다. 또한, 도 1에 나타낸 제1 트랜지스터(112), 용량 소자(114), 제2 트랜지스터(116)를 예로 들어 도 9 내지 도 11을 이용하여 설명한다. 또한, 기억 회로(100)에 포함되는 기타 소자도 제1 트랜지스터(112), 용량 소자(114) 및 제2 트랜지스터(116)와 마찬가지로 제작할 수 있다.
또한, 본 실시 형태에서는, 제2 트랜지스터(116)에 이용하는 재료가 단결정 실리콘인 경우를 예로 들어, 이하 제작 방법에 대해서 설명한다.
우선, 도 9의 (a)에 도시한 바와 같이, 기판(700) 위에 절연막(701)과, 단결정의 반도체 기판으로부터 분리된 반도체막(702)을 형성한다.
기판(700)으로서 사용할 수 있는 재료에 큰 제한은 없지만, 적어도 후의 가열 처리에 견딜 수 있는 정도의 내열성을 갖고 있을 필요가 있다. 예를 들면, 기판(700)에는, 퓨전법이나 플로트법으로 제작되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 이용할 수 있다. 유리 기판으로는, 후의 가열 처리의 온도가 높은 경우에는, 왜곡 점이 730℃ 이상인 것을 이용하면 좋다.
또한, 구체적인 단결정의 반도체막(702)의 제작 방법의 일례에 대해서 간단히 설명한다. 우선, 단결정의 반도체 기판인 본드 기판에, 전계에서 가속된 이온으로 이루어지는 이온 빔을 주입하여, 본드 기판의 표면에서부터 일정한 깊이의 영역에, 결정 구조가 흐트러짐으로써 국소적으로 취약화된 취화층을 형성한다. 취화층이 형성되는 영역의 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 조절할 수 있다. 그리고, 본드 기판과, 절연막(701)이 형성된 기판(700)을, 사이에 해당 절연막(701)이 끼도록 접합한다. 접합은, 본드 기판과 기판(700)을 서로 겹친 후, 본드 기판과 기판(700)의 일부에, 1N/cm2 이상 500N/cm2 이하, 바람직하게는 11N/cm2 이상 20N/cm2 이하 정도의 압력을 가한다. 압력을 가하면, 그 부분에서부터 본드 기판과 절연막(701)이 접합을 개시하여, 최종적으로는 밀착한 면 전체에 접합이 미친다. 다음으로, 가열 처리를 행함으로써, 취화층에 존재하는 미소 보이드가 결합하여, 미소 보이드의 체적이 증대한다. 그 결과, 취화층에서 본드 기판의 일부인 단결정 반도체막이 본드 기판으로부터 분리한다. 상기 가열 처리의 온도는, 기판(700)의 왜곡 점을 초과하지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공함으로써 반도체막(702)을 형성할 수 있다.
반도체막(702)에는, 임계값 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 혹은 인, 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가해도 된다. 임계값 전압을 제어하기 위한 불순물 원소의 첨가는, 패터닝하기 전의 반도체막에 대해 행해도 좋고, 패터닝 후에 형성된 반도체막(702)에 대해 행해도 좋다. 또한, 임계값 전압을 제어하기 위한 불순물 원소의 첨가를 본드 기판에 대해 행해도 좋다. 혹은, 불순물 원소의 첨가를, 임계값 전압을 대략적으로 조정하기 위해 본드 기판에 대해 행한 후에, 임계값 전압을 미세 조정하기 위해서 패터닝 전의 반도체막에 대하여, 또는 패터닝에 의해 형성된 반도체막(702)에 대해서도 행해도 좋다.
또한, 본 실시 형태에서는, 단결정의 반도체막을 이용하는 예에 대해서 설명하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 절연막(701) 위에 기상성장법을 이용해서 형성된 다결정, 미결정, 비정질의 반도체막을 이용해도 좋고, 상기 반도체막을 공지의 기술에 의해 결정화해도 된다. 공지의 결정화 방법으로는, 레이저광을 이용한 레이저 결정화법, 촉매 원소를 이용하는 결정화법이 있다. 혹은, 촉매 원소를 이용하는 결정화법과 레이저 결정화법을 조합해서 이용할 수도 있다. 또한, 석영과 같은 내열성이 우수한 기판을 이용하는 경우, 전열로를 사용한 열결정화 방법, 적외광을 이용한 램프 어닐링 결정화법, 촉매 원소를 이용하는 결정화법, 950℃ 정도의 고온 어닐링법을 조합한 결정화법을 이용해도 된다.
다음으로, 도 9의 (b)에 도시한 바와 같이, 반도체막(702) 위에 게이트 절연막(703)을 형성한다.
게이트 절연막(703)은, 고밀도 플라즈마 처리, 열처리 등을 행함으로써 반도체막(702)의 표면을 산화 또는 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들면 He, Ar, Kr, Xe 등의 희 가스와 산소, 산화 질소, 암모니아, 질소, 수소 등의 혼합 가스를 이용해서 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 저 전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 래디컬(OH 래디컬을 포함하는 경우도 있음)이나 질소 래디컬(NH 래디컬을 포함하는 경우도 있음)에 의해, 반도체막의 표면을 산화 또는 질화함으로써, 1 내지 20nm, 바람직하게는 5 내지 10nm의 절연막이 반도체막에 접하도록 형성할 수 있다.
또한, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화 규소, 질화 산화 규소, 산화 질화 규소, 질화 규소, 산화 하프늄, 산화 란탄, 산화 알루미늄 또는 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 막을, 단층으로 또는 적층시킴으로써, 게이트 절연막(703)을 형성해도 된다.
또한, 본 명세서에서 산화 질화물이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 물질이며, 또한 질화 산화물이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 물질을 의미한다.
게이트 절연막(703)의 두께는, 예를 들면 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 본 실시 형태에서는, 플라즈마 CVD법을 이용하여, 산화 규소를 포함하는 단층의 절연막을 게이트 절연막(703)으로서 이용한다.
다음으로, 도 9의 (b)에 도시한 바와 같이 게이트 전극(704)을 형성한다.
게이트 전극(704)은, 도전막을 형성한 후, 그 도전막을 소정의 형상으로 가공(패터닝 및 에칭)함으로써 형성할 수 있다. 상기 도전막의 형성에는 PE-CVD법, 스퍼터링법, 증착법, 스핀 코트법 등을 이용할 수 있다. 또한, 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 이용할 수 있다. 상기 금속을 포함하는 합금을 이용해도 좋고, 상기 금속을 포함하는 화합물을 이용해도 된다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한 다결정 규소 등의 반도체를 이용해서 형성해도 된다.
또한, 본 실시 형태에서는 게이트 전극(704)을 단층의 도전막으로 형성하고 있지만, 본 실시 형태는 이 구성에 한정되지 않는다. 게이트 전극(704)은 적층된 복수의 도전막으로 형성되어 있어도 좋다.
또한, 게이트 전극(704)은, 도전막을 형성한 후, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용하여, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 갖도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 의해서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로는, 염소, 염화 붕소, 염화 규소 혹은 사염화탄소 등의 염소계 가스, 4불화 탄소, 불화 황 혹은 불화 질소 등의 불소계 가스 또는 산소를 적절히 이용할 수 있다.
다음으로, 도 9의 (c)에 도시한 바와 같이, 게이트 전극(704)을 마스크로 하여 일 도전성을 부여하는 불순물 원소를 반도체막(702)에 첨가함으로써, 게이트 전극(704)과 겹치는 채널 형성 영역(706)과, 채널 형성 영역(706)을 사이에 둔 한 쌍의 불순물 영역(705)이 반도체막(702)에 형성된다.
본 실시 형태에서는, 반도체막(702)에 n형을 부여하는 불순물 원소(예를 들면 인)를 첨가하는 경우를 예로 든다.
다음으로, 도 10의 (a)에 도시한 바와 같이, 게이트 절연막(703), 게이트 전극(704)을 피복하도록, 절연막(707), 절연막(708)을 형성한다. 구체적으로, 절연막(707), 절연막(708)은, 산화 규소, 질화 규소, 질화 산화 규소, 산화 질화 규소, 질화 알루미늄, 질화 산화 알루미늄 등의 무기의 절연막을 이용할 수 있다. 특히, 절연막(707), 절연막(708)에 유전율이 낮은(low-k) 재료를 이용함으로써, 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감하는 것이 가능해지기 때문에 바람직하다. 또한, 절연막(707), 절연막(708)에, 상기 재료를 이용한 다공성의 절연막을 적용해도 된다. 다공성의 절연막에서는, 밀도가 높은 절연막에 비해 유전율이 저하하기 때문에, 전극이나 배선에 기인하는 기생 용량을 더욱 저감하는 것이 가능하다.
본 실시 형태에서는, 절연막(707)으로서 산화 질화 규소, 절연막(708)으로서 질화 산화 규소를 이용하는 경우를 예로 든다. 또한, 본 실시 형태에서는, 게이트 전극(704) 위에 절연막(707), 절연막(708)을 형성하고 있는 경우를 예시하고 있지만, 본 발명은 게이트 전극(704) 위에 절연막을 1층만 형성하고 있어도 좋고, 3층 이상의 복수의 절연막을 적층하도록 형성하고 있어도 좋다.
다음으로, 도 10의 (b)에 도시한 바와 같이, 절연막(707) 및 절연막(708)에 CMP(화학적 기계연마) 처리나 에칭 처리를 행함으로써, 게이트 전극(704)의 표면을 노출시킨다. 또한, 후에 형성되는 제1 트랜지스터(112)의 특성을 향상시키기 위해서, 절연막(707), 절연막(708)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해 제2 트랜지스터(116)를 형성할 수 있다.
다음으로, 제1 트랜지스터(112) 및 용량 소자(114)의 제작 방법에 대해서 설명한다. 우선, 도 10의 (c)에 도시한 바와 같이, 절연막(708) 위에 산화물 반도체막(709)을 형성한다.
산화물 반도체막(709)은, 게이트 전극(704), 절연막(707) 및 절연막(708) 위에 형성한 산화물 반도체막을 원하는 형상으로 가공함으로써 형성할 수 있다. 상기 산화물 반도체막의 막 두께는, 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 산화물 반도체막은, 금속 산화물 타깃을 이용하여, 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은, 희 가스(예를 들면 아르곤) 분위기하, 산소 분위기하, 또는 희 가스(예를 들면 아르곤) 및 산소 혼합 분위기하에서 스퍼터링법에 의해 형성할 수 있다.
산화물 반도체막으로는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 그 산화물 반도체막을 이용한 트랜지스터의 전기 특성의 변동을 줄이기 위한 스테빌라이저로서, 그것들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수 종을 가져도 좋다.
예를 들면, 산화물 반도체막으로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
또한 여기서, 예를 들면, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 이용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 이용하면 된다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라서 적절한 조성의 것을 이용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
본 실시 형태에서는, In(인듐), Ga(갈륨) 및 Zn(아연)을 포함하는 금속 산화물 타깃(Indium Galium Zinc Oxide:IGZO 타깃이라고도 함)을 이용하여, 스퍼터링법에 의해 얻어지는 막 두께 30nm의 In-Ga-Zn계 산화물 반도체의 박막을, 산화물 반도체막으로서 이용한다. 상기 IGZO 타깃으로서, 예를 들면, 각 금속의 조성비가, 원자수비로 In:Ga:Zn=1:1:0.5, In:Ga:Zn=1:1:1, 또는 In:Ga:Zn=1:1:2인 타깃을 이용할 수 있다. 또한, In, Ga 및 Zn을 포함하는 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 된다.
또한, 산화물 반도체막으로서, In(인듐), Sn(주석), Zn(아연)을 포함하는 금속 산화물 타깃(Indium Tin Zinc Oxide)을 이용하여, 스퍼터링법에 의해 얻어지는 In-Sn-Zn계 산화물 반도체의 박막을 이용해도 된다. 산화물 반도체로서, In-Sn-Zn-O계의 재료를 이용하는 경우, 타깃의 조성비는, 원자수비로 In:Sn:Zn=1:2:2, In:Sn:Zn=2:1:3, In:Sn:Zn=1:1:1 혹은 4:9:7 등을 이용한다.
본 실시 형태에서는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 아르곤 가스 및 산소 가스를 도입하고, 상기 IGZO 타깃을 이용해서 산화물 반도체막을 성막한다. 또한, 스퍼터링 가스로는, 고순도화된 가스를 이용하면 바람직하다. 구체적으로는, 아르곤 가스에 대해서는, 순도가 9N(99.9999999%)이며, 노점이 -121℃이며, H2O 함유량이 0.1ppb 이하이며, H2 함유량이 0.5ppb 이하이면 바람직하다. 또한, 산소 가스에 대해서는, 순도가 8N(99.999999%)이며, 노점 -112℃이고, H2O함유량이 1ppb 이하, H2 함유량이 1ppb 이하이면 바람직하다. 이러한 고순도화된 가스를 이용함으로써, 성막되는 산화물 반도체막 중의 불순물 농도를 저감할 수 있다.
또한, 처리실 내의 잔류 수분을 제거하기 위해서, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로는, 터보 분자 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 이용해서 처리실을 배기하면, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 해당 처리실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 처리실의 리크 레이트를 1×10-10Pa?m3/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중의 산화물 반도체막에 대한 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 상술한 흡착형의 진공 펌프를 이용함으로써, 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
또한, 성막시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 된다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다.
또한, 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막의 결함 밀도가 저하하기 때문에 바람직하다. 산화물 반도체막의 결함 밀도는, 트랜지스터의 전계 효과 이동도에 영향을 준다. 여기서, 트랜지스터의 전계 효과 이동도에 대해서, 이하 설명을 행한다.
또한, 산화물 반도체막에 한하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 이동도보다 낮아진다. 이동도를 저하시키는 요인으로는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있는데, Levinson 모델을 이용하면, 반도체 내부에 결함이 없다고 가정했을 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체막 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ라 하고, 반도체막 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 전계 효과 이동도(μ)는 이하의 식으로 표현할 수 있다.
Figure pat00001
여기서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대 온도다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는, 이하의 식으로 나타낸다.
Figure pat00002
여기서, e는 전기소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께다. 또한, 두께 30nm 이하의 반도체막이면, 채널의 두께는 반도체막의 두께와 동일하게 해도 상관없다. 선형 영역에서의 드레인 전류(Id)는, 이하의 식으로 표현할 수 있다.
Figure pat00003
여기서, L은 채널 길이, W는 채널 폭이며, 여기서는, L=W=10㎛이다. 또한, Vd는 드레인 전압이다.
상기 식의 양변을 Vg로 나누고, 또한 양변의 로그를 취하면, 아래와 같이 된다.
Figure pat00004
수학식 4의 우변은 Vg의 함수다. 이 식에서 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 해서 실측값을 플롯하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다. 산화물 반도체막으로는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것에서는 결함 밀도(N)는 1×1012/cm2 정도다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 1 및 수학식 2로부터 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40cm2/Vs 정도다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120cm2/Vs가 되는 것으로 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면에서부터 x만큼 떨어진 장소에서의 이동도(μ1)는, 이하의 식으로 나타낸다.
Figure pat00005
여기서, D는 게이트 방향의 전계, B, l은 상수다. B 및 l은, 실제의 측정 결과로부터 구할 수 있으며, 상기의 측정 결과로부터는, B=4.75×107cm/s, l=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 5의 제2 항이 증가하기 때문에, 이동도(μ1)는 저하함을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도(μ2)를 계산한 결과를 도 16에 나타낸다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드갭, 전자 친화력, 비유전률, 두께를 각각, 2.8 전자 볼트, 4.7 전자 볼트, 15, 15nm로 했다. 또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5 전자 볼트, 4.6 전자 볼트, 4.6 전자 볼트로 했다. 또한, 게이트 절연막의 두께는 100nm, 비유전률은 4.1로 했다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압(Vd)은 0.1V다.
도 16에 도시된 바와 같이, 게이트 전압 1V를 조금 넘어 이동도 100cm2/Vs 이상의 피크를 나타내는데, 게이트 전압이 더욱 높아지면, 계면 산란이 커지고 이동도가 저하한다. 또한, 계면 산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 이용해서 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 17 내지 도 19에 나타낸다. 또한, 계산에 이용한 트랜지스터의 단면 구조를 도 20에 나타낸다. 도 20에 나타내는 트랜지스터는 산화물 반도체막에 n+의 도전형을 나타내는 반도체 영역(503a) 및 반도체 영역(503c)을 갖는다. 반도체 영역(503a) 및 반도체 영역(503c)의 저항율은 2×10-3Ωcm로 한다.
도 20의 (a)에 도시하는 트랜지스터는, 기초 절연막(501)과, 기초 절연막(501)에 매립되도록 형성된 산화 알루미늄으로 이루어지는 매립 절연막(502)의 위에 형성된다. 트랜지스터는 반도체 영역(503a), 반도체 영역(503c)과, 그들 사이에 끼워져, 채널 형성 영역이 되는 진성의 반도체 영역(503b)과, 게이트 전극(505)을 갖는다. 게이트 전극(505)의 폭을 33nm로 한다.
게이트 전극(505)과 반도체 영역(503b)의 사이에는 게이트 절연막(504)을 갖고, 또한, 게이트 전극(505)의 양측면에는 측벽 절연막(506a) 및 측벽 절연막(506b), 게이트 전극(505)의 상부에는, 게이트 전극(505)과 다른 배선과의 단락을 방지하기 위한 절연막(507)을 갖는다. 측벽 절연막의 폭은 5nm로 한다. 또한, 반도체 영역(503a) 및 반도체 영역(503c)을 접하고, 소스 전극(508a) 및 드레인 전극(508b)을 갖는다. 또한, 이 트랜지스터에서의 채널 폭을 40nm로 한다.
도 20의 (b)에 도시하는 트랜지스터는, 기초 절연막(501)과, 산화 알루미늄으로 이루어지는 매립 절연막(502)의 위에 형성되고, 반도체 영역(503a), 반도체 영역(503c)과, 그들 사이에 끼워진 진성의 반도체 영역(503b)과, 폭 33nm의 게이트 전극(505)과 게이트 절연막(504)과 측벽 절연막(506a) 및 측벽 절연막(506b)과 절연막(507)과 소스 전극(508a) 및 드레인 전극(508b)을 갖는 점에서 도 20의 (a)에 도시하는 트랜지스터와 동일하다.
도 20의 (a)에 도시하는 트랜지스터와 도 20의 (b)에 도시하는 트랜지스터의 상위점은, 측벽 절연막(506a) 및 측벽 절연막(506b) 아래의 반도체 영역의 도전형이다. 도 20의 (a)에 도시하는 트랜지스터에서는, 측벽 절연막(506a) 및 측벽 절연막(506b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(503a) 및 반도체 영역(503c)이지만, 도 20의 (b)에 도시하는 트랜지스터에서는, 진성의 반도체 영역(503b)이다. 즉, 반도체 영역(503a)(반도체 영역(503c))과 게이트 전극(505)이 Loff만큼 겹치지 않는 영역이 존재한다. 이 영역을 오프셋 영역이라고 하고, 그 폭(Loff)을 오프셋 길이라고 한다. 도면에서 명백한 바와 같이, 오프셋 길이는, 측벽 절연막(506a)(측벽 절연막(506b))의 폭과 동일하다.
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용했다. 도 17은, 도 20의 (a)에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 해서 계산한 것이다.
도 17의 (a)는 게이트 절연막의 두께를 15nm로 한 것이며, 도 17의 (b)는 10nm로 한 것이고, 도 17의 (c)는 5nm로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하한다. 한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 기억 회로에서 이용하는 트랜지스터의 특성으로서, 충분한 10μA를 초과하는 것이 나타났다.
도 18은, 도 20의 (b)에 도시되는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 5nm로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 해서 계산한 것이다. 도 18의 (a)는 게이트 절연막의 두께를 15nm로 한 것이며, 도 18의 (b)는 10nm로 한 것이고, 도 18의 (c)는 5nm로 한 것이다.
또한, 도 19는, 도 20의 (b)에 도시되는 구조의 트랜지스터에서, 오프셋 길이(Loff)를 15nm로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 해서 계산한 것이다. 도 19의 (a)는 게이트 절연막의 두께를 15nm로 한 것이며, 도 19의 (b)는 10nm로 한 것이며, 도 19의 (c)는 5nm로 한 것이다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는, 도 17에서는 80cm2/Vs 정도이지만, 도 18에서는 60cm2/Vs 정도, 도 19에서는 40cm2/Vs 정도로, 오프셋 길이(Loff)가 증가할수록 저하한다. 또한, 오프 전류도 마찬가지의 경향이 있다. 한편, 온 전류도 오프셋 길이(Loff)의 증가에 따라 감소하지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서, 드레인 전류는 기억 회로에서 이용하는 트랜지스터의 특성으로서, 충분한 10μA를 초과하는 것이 나타났다.
산화물 반도체막의 성막 조건의 일례로는, 기판 가열 온도 200℃, 기판과 타깃의 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해서, 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 절연막(707), 및 절연막(708)까지가 형성된 기판(700)을 예비 가열하여, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다.
또한, 산화물 반도체막(709)을 형성하기 위한 에칭은, 드라이 에칭이나 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 된다. 드라이 에칭에 이용하는 에칭 가스로는, 염소를 포함하는 가스[염소계 가스, 예를 들면 염소(Cl2), 3염화 붕소(BCl3), 사염화 규소(SiCl4), 사염화 탄소(CCl4) 등]가 바람직하다. 또한, 불소를 포함하는 가스[불소계 가스, 예를 들면 4불화 탄소(CF4), 6불화 황(SF6), 3플루오로화 질소(NF3), 트리플루오로메탄(CHF3) 등], 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서, 인산과 아세트산과 질산을 섞은 용액, 시트르산이나 옥살산 등의 유기산을 이용할 수 있다. 본 실시 형태에서는, ITO-07N(간토화학사제)을 이용한다.
산화물 반도체막(709)을 형성하기 위한 레지스트 마스크를 잉크제트법으로 형성해도 좋다. 레지스트 마스크를 잉크제트법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
또한, 스퍼터링 등으로 성막된 산화물 반도체막 중에는, 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량으로 포함되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에서는 불순물이다. 따라서, 본 발명의 일 양태에서는, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위해서, 산화물 반도체막(709)에 대하여, 감압 분위기하, 질소나 희 가스 등의 불활성 가스 분위기하, 산소 가스 분위기하 등에서 가열 처리를 실시한다.
산화물 반도체막(709)에 가열 처리를 실시함으로써, 산화물 반도체막(709) 중의 수분 또는 수소를 이탈시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만의 온도에서 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분간 이상 6분간 이하 정도로 행하면 좋다. 가열 처리에 RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 왜곡점을 초과하는 온도에서도 처리할 수 있다.
본 실시 형태에서는, 가열 처리 장치의 하나인 전기로를 이용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 이용해서 가열 처리를 행하는 장치다. 기체에는, 아르곤 등의 희 가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스에, 수분 또는 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
이상의 공정에 의해, 산화물 반도체막(709) 중의 수소 농도를 저감할 수 있다. 또한, 산화물 반도체막(709) 중의 수소 농도는, 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하로 한다.
또한, 상기의 탈수화 또는 탈수소화의 가열 처리 후에, 산화성 분위기에서 더 가열 처리를 행하는 것이 바람직하다. 탈수화 또는 탈수소화의 가열 처리에서, 산화물 반도체막(709) 중에 생긴 산소 결손에, 산화성 분위기에서 가열 처리를 행함으로써, 산화물 반도체막(709) 중에 산소를 공급할 수 있다. 이렇게, 산화물 반도체막(709)에 산소를 공급할 수 있으므로, 산화성 분위기에서의 가열 처리를 가산소화라고 할 수도 있다. 예를 들면, 가산소화는, 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만에서 행한다. 또한, 탈수화 또는 탈수소화의 가열 처리와 가산소화의 가열 처리는 연속해서 행하는 것이 바람직하다. 연속해서 행함으로써 생산성을 향상시킬 수 있다.
또한, 산화성 분위기란, 산화성 가스(산소 가스, 오존 가스, 산화 질소 가스 등)의 분위기이며, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들면, 도입하는 산화성 가스의 순도를 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상으로 한다. 산화성 분위기는, 산화성 가스를 불활성 가스와 혼합해서 이용해도 좋고, 산화성 가스가 적어도 10ppm 이상 포함되는 것으로 한다.
또한, 산화물 반도체막은 비정질이어도 좋지만, 결정성을 갖고 있어도 좋다. 결정성을 갖는 산화물 반도체막으로는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막을 이용할 수 있다.
CAAC-OS막이란, 광의로 비단결정이며, 그 ab면에 수직인 방향에서 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또한, c축에 수직인 방향에서 보아, 금속 원자가 층 형상, 또는 금속 원자와 산소 원자가 층 형상으로 배열한 상을 포함하는 재료를 말한다.
또한, CAAC-OS막은 단결정이 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC-OS막은 결정화한 부분(결정 부분), 또는 결정화한 영역(결정 영역)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계, 또는 1개의 결정 영역과 다른 결정 영역의 경계를 명확하게 판별할 수 없는 경우도 있다.
또한, CAAC-OS막을 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC-OS막을 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC-OS막의 피형성면의 법선 벡터, 또는 표면의 법선 벡터에 평행한 방향)으로 정렬되어 있어도 좋다.
이러한 CAAC-OS막의 예로서, 막 형상으로 형성되고, 막 표면, 기판 면, 또는 계면에 수직인 방향에서 관찰하면 삼각형, 또는, 육각형의 원자 배열이 나타나며, 또한 그 막단면을 관찰하면 금속 원자 또는 금속 원자와 산소 원자(혹은 질소 원자)의 층 형상 배열이 나타나는 재료를 예로 들 수도 있다.
여기서, CAAC-OS막에 포함되는 결정 구조의 일례에 대해서 도 21 내지 도 23을 이용하여 상세하게 설명한다. 또한, 특별히 언급이 없는 한, 도 21 내지 도 23은 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면이라고 한다. 또한, 간단히 상반분, 하반분이라고 하는 경우, ab면을 경계로 했을 경우의 상반분, 하반분을 말한다. 또한, 도 21에서 원으로 둘러싸인 O는 4배위의 O를 나타내고, 이중 원은 3배위의 O를 나타낸다.
도 21의 (a)에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하, 4배위의 O)를 갖는 구조를 나타낸다. 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 21의 (a)의 구조는 팔면체 구조를 취하지만, 간단하게 하기 위하여 평면 구조로 나타내고 있다. 또한, 도 21의 (a)의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 21의 (a)에 도시하는 소그룹은 전하가 0이다.
도 21의 (b)에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 나타낸다. 3배위의 O는 모두 ab면에 존재한다. 도 21의 (b) 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 21의 (b)에 도시하는 구조를 취할 수 있다. 도 21의 (b)에 도시하는 소그룹은 전하가 0이다.
도 21의 (c)에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 나타낸다. 도 21의 (c) 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 21의 (c) 상반분에 3개의 4배위의 O가 있고, 하반분분에 1개의 4배위의 O가 있어도 된다. 도 21의 (c)에 도시하는 소그룹은 전하가 0이다.
도 21의 (d)에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 나타낸다. 도 21의 (d) 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 21의 (d)에 도시하는 소그룹은 전하가 +1이 된다.
도 21의 (e)에, 2개의 Zn을 포함하는 소그룹을 나타낸다. 도 21의 (e) 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 21의 (e)에 도시하는 소그룹은 전하가 -1이 된다.
여기서는, 복수의 소그룹의 집합체를 중그룹이라고 부르며, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이들 소그룹끼리 결합하는 규칙에 대해서 설명한다. 도 21의 (a) 에 도시하는 6배위의 In 상반분의 3개의 O는, 하방향으로 각각 3개의 근접 In을 갖고, 하반분의 3개의 O는, 상방향으로 각각 3개의 근접 In을 갖는다. 도 21의 (b)에 도시하는 5배위의 Ga 상반분의 1개의 O는 하방향으로 1개의 근접 Ga를 갖고, 하반분의 1개의 O는, 상방향으로 1개의 근접 Ga를 갖는다. 도 21의 (c)에 도시하는 4배위의 Zn 상반분의 1개의 O는, 하방향으로 1개의 근접 Zn을 갖고, 하반분의 3개의 O는, 상방향으로 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위므로, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에서, 4배위의 O를 개재하여 결합한다. 또한, 그 밖에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합해서 중그룹을 구성한다.
도 22의 (a)에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 나타낸다. 도 22의 (b)에, 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 22의 (c)는, 도 22의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 나타낸다.
도 22의 (a)에서는, 간단하게 하기 위하여, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내며, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있음을 둥근 틀의 3으로서 나타내고 있다. 마찬가지로, 도 22의 (a)에서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있으며, 둥근 틀의 1로서 나타내고 있다. 또한 마찬가지로, 도 22의 (a)에서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 22의 (a)에서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 개재해서 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 개재해서 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 그 때문에, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄시키는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 21의 (e)에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 22의 (b)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 그 밖에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계, 3원계 금속의 산화물인 In-Ga-Zn-O계(IGZO라고도 표기함), In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계나, In-Hf-Zn-O계, In-La-Zn-O계, In-Ce-Zn-O계, In-Pr-Zn-O계, In-Nd-Zn-O계, In-Sm-Zn-O계, In-Eu-Zn-O계, In-Gd-Zn-O계, In-Tb-Zn-O계, In-Dy-Zn-O계, In-Ho-Zn-O계, In-Er-Zn-O계, In-Tm-Zn-O계, In-Yb-Zn-O계, In-Lu-Zn-O계나, 2원계 금속의 산화물인 In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, Zn-Mg-O계, Sn-Mg-O계, In-Mg-O계나, In-Ga-O계의 재료 등을 이용한 경우도 마찬가지이다.
예를 들면, 도 23의 (a)에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 나타낸다.
도 23의 (a)에서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 개재하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 개재하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
도 23의 (b)에 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 23의 (c)는, 도 23의 (b)의 층 구조를 c축 방향에서 관찰했을 경우의 원자 배열을 나타내고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은, 전하가 0이 된다. 그 때문에, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 23 (a)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
또한, CAAC-OS막은, 비정질의 산화물 반도체막에 비해 금속과 산소의 결합이 질서화되어 있다. 즉, 산화물 반도체막이 비정질인 경우에는, 개개의 금속 원자에 따라 산소 원자의 배위수가 상이한 것도 있을 수 있지만, CAAC-OS막에서는 금속 원자에서의 산소 원자의 배위수는 거의 일정해진다. 그 때문에, 미시적인 산소의 결손이 감소하여, 수소 원자(수소 이온을 포함)나 알칼리 금속 원자의 탈착에 의한 전하의 이동이나 불안정성을 감소시키는 효과가 있다.
또한, CAAC-OS막은, 산화물 반도체막이 매우 얇은 막 두께(예를 들면, 5nm)로도 CAAC-OS막으로 할 수 있다. 이러한 막 두께로 CAAC-OS막으로 함으로써, 예를 들면 L 길이가 짧은(예를 들면, L 길이=30nm) 트랜지스터를 제작하는 경우에도, 높은 신뢰성의 산화물 반도체로 할 수 있다.
또한, CAAC-OS막을 형성하는 경우에는, 기초막(여기서는, 절연막(708))의 표면의 평탄성을 양호하게 하는 것이 바람직하다. 표면의 평탄성은, 원자 레벨로 평탄화된 절연막(ALF:Atomic Layer Flatness라고도 함)으로 하면 좋고, 예를 들면, 절연막(708)의 평균 면 거칠기(Ra)를 0.3nm 이하, 바람직하게는 0.1nm 이하, 더욱 바람직하게는 0.07nm 이하로 한다. 절연막(708)의 표면의 평탄성이 양호하면, CAAC-OS막의 결정성을 향상시킬 수 있다.
이상에 의해 산화물 반도체막(709)을 형성할 수 있다.
다음으로, 도 11의 (a)에 도시한 바와 같이, 게이트 전극(704)과 접하고, 게다가 산화물 반도체막(709)과도 접하는 도전막(710)과, 산화물 반도체막(709)과 접하는 도전막(711)을 형성한다. 도전막(710) 및 도전막(711)은, 소스 전극 또는 드레인 전극으로서 기능한다.
구체적으로, 도전막(710) 및 도전막(711)은, 게이트 전극(704), 절연막(707), 절연막(708), 및 산화물 반도체막(709)을 덮도록 스퍼터링법이나 진공 증착법으로 도전막을 형성한 후, 그 도전막을 소정의 형상으로 가공(패터닝 및 에칭)함으로써 형성할 수 있다.
도전막(710) 및 도전막(711)이 되는 도전막은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이거나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 혹은 상측에 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 해도 된다. 또한, 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 회피하기 위해서, 고융점 금속 재료와 조합해서 이용하면 좋다. 고융점 금속 재료로는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 이용할 수 있다.
또한, 도전막(710) 및 도전막(711)이 되는 도전막은, 단층 구조나 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 겹쳐서 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 성막하는 3층 구조 등을 들 수 있다. 또한, Cu-Mg-Al합금, Mo-Ti합금, Ti, Mo는, 산화막과의 밀착성이 높다. 따라서, 하층에 Cu-Mg-Al합금, Mo-Ti합금, Ti 혹은 Mo로 구성되는 도전막, 상층에 Cu로 구성되는 도전막을 적층하고, 상기 적층된 도전막을 도전막(710) 및 도전막(711)에 이용함으로써, 산화막인 절연막과, 도전막(710) 및 도전막(711)과의 밀착성을 높일 수 있다.
도전막 형성 후에 가열 처리를 행하는 경우에는, 이 가열 처리를 견디는 내열성을 도전막에 부여하는 것이 바람직하다.
또한, 도전막의 에칭시에, 산화물 반도체막(709)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는, 산화물 반도체막(709)이 노출된 부분이 일부 에칭됨으로써, 홈부(오목부)가 형성되는 경우도 있다.
본 실시 형태에서는, 도전막에 티타늄막을 이용한다. 그 때문에, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여, 선택적으로 도전막을 웨트 에칭할 수 있다. 구체적으로는, 31중량%의 과산화수소수와, 28중량%의 암모니아수와, 물을, 5:2:2의 체적비로 혼합한 암모니아과수를 이용한다. 또는, 염소(Cl2), 염화 붕소(BCl3) 등을 포함하는 가스를 이용하여 도전막을 드라이 에칭해도 된다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크 수 및 공정 수를 삭감하기 위해서, 투과한 광에 다단계의 강도를 부여하는 다계조 마스크에 의해 형성된 레지스트 마스크를 이용해서 에칭 공정을 행해도 된다. 다계조 마스크를 이용해서 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상으로 되고, 에칭을 행함으로써 더욱 형상을 변형할 수 있기 때문에, 상이한 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 1장의 다계조 마스크에 의해, 적어도 2종류 이상의 서로 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크 수를 삭감할 수가 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
또한, 산화물 반도체막(709)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(710) 및 도전막(711) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치하도록 해도 된다. 산화물 도전막의 재료로는, 산화 아연을 성분으로서 포함하는 것이 바람직하고, 산화 인듐을 포함하지 않는 것인 것이 바람직하다. 그러한 산화물 도전막으로서, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 산화 아연 갈륨 등을 적용할 수 있다.
예를 들면, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 패터닝과, 도전막(710) 및 도전막(711)을 형성하기 위한 패터닝을 일괄적으로 행하도록 해도 된다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 산화물 반도체막(709)과 도전막(710) 및 도전막(711)의 사이의 저항을 낮출 수 있으므로, 트랜지스터의 고속 동작을 실현시킬 수 있다.
다음으로, N2O, N2 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하도록 해도 된다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체막(709)의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 이용해서 플라즈마 처리를 행해도 된다.
또한, 플라즈마 처리를 행한 후, 도 11의 (b)에 도시한 바와 같이, 절연막(708), 산화물 반도체막(709), 도전막(710) 및 도전막(711)을 피복하도록, 게이트 절연막(712)을 형성한다. 그리고, 게이트 절연막(712) 위에, 산화물 반도체막(709)과 겹치는 위치에 게이트 전극(713)을 형성하고, 도전막(710)과 겹치는 위치에 도전막(714)을 형성한다.
게이트 절연막(712)은, 게이트 절연막(703)과 마찬가지의 재료, 마찬가지의 적층 구조를 이용해서 형성하는 것이 가능하다. 또한, 게이트 절연막(712)은, 수분이나, 수소 등의 불순물을 가능한 한 포함하지 않는 것이 바람직하고, 단층의 절연막이어도 좋고, 적층된 복수의 절연막으로 구성되어 있어도 좋다. 게이트 절연막(712)에 수소가 포함되면, 그 수소가 산화물 반도체막(709)에 침입하고, 또는 수소가 산화물 반도체막(709) 중의 산소를 뽑아내어, 산화물 반도체막(709)이 저저항화(n형화)되어, 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(712)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다. 상기의 게이트 절연막(712)에는, 배리어성이 높은 재료를 이용하는 것이 바람직하다.
예를 들면, 배리어성이 높은 절연막으로서, 질화 규소막, 질화 산화 규소막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등을 이용할 수 있다. 복수의 적층된 절연막을 이용하는 경우, 질소의 함유 비율이 낮은 산화 규소막, 산화 질화 규소막 등의 절연막을, 상기 배리어성이 높은 절연막보다 산화물 반도체막(709)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 두고, 도전막(710), 도전막(711) 및 산화물 반도체막(709)과 중첩되도록, 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 이용함으로써, 산화물 반도체막(709) 내, 게이트 절연막(712) 내, 혹은 산화물 반도체막(709)과 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체막(709)에 접하도록 질소의 비율이 낮은 산화 규소막, 산화 질화 규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 산화물 반도체막(709)에 접하는 것을 방지할 수 있다.
본 실시 형태에서는, 스퍼터링법으로 형성된 막 두께 200nm의 산화 규소막 위에, 스퍼터링법으로 형성된 막 두께 100nm의 질화 규소막을 적층시킨 구조를 갖는 게이트 절연막(712)을 형성한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시 형태에서는 100℃로 한다.
또한, 게이트 절연막(712)을 형성한 후에 가열 처리를 실시해도 좋다. 가열 처리는, 질소, 초 건조 공기, 또는 희 가스(아르곤, 헬륨 등)의 분위기하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는, 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다.
본 실시 형태에서는, 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. 혹은, 도전막(710) 및 도전막(711)을 형성하기 전에, 수분 또는 수소를 저감시키기 위한 산화물 반도체막에 대해 행한 앞선 가열 처리와 마찬가지로, 고온 단시간의 RTA 처리를 행해도 좋다. 산소를 포함하는 게이트 절연막(712)이 설치된 후에 가열 처리가 실시됨으로써, 산화물 반도체막(709)에 대해 행한 앞선 가열 처리에 의해, 산화물 반도체막(709)에 산소 결손이 발생했다고 해도, 게이트 절연막(712)으로부터 산화물 반도체막(709)에 산소가 공여된다. 그리고, 산화물 반도체막(709)에 산소가 공여됨으로써, 산화물 반도체막(709)에 있어서, 산소 결손을 저감하고, 화학양론적 조성비를 만족하는 것이 가능하다. 산화물 반도체막(709)에는, 화학양론적 조성비를 초과하는 양의 산소가 포함되어 있는 것이 바람직하다.
그 결과, 산화물 반도체막(709)을 i형(진성)에 가깝게 할 수 있으며, 산소 결손에 의한 트랜지스터의 전기 특성의 변동을 경감하고, 오프 전류가 매우 작은 트랜지스터를 실현할 수 있다. 이 가열 처리를 행하는 타이밍은, 게이트 절연막(712)의 형성 후라면 특별히 한정되지 않으며, 다른 공정, 예를 들면 수지막 형성시의 가열 처리 등과 겸함으로써, 공정 수를 늘리지 않고도 산화물 반도체막(709)을 i형에 가깝게 할 수 있다.
또한, 이온 주입법 또는 이온 도핑법 등을 이용하여 산화물 반도체막(709)에 산소를 첨가함으로써, 산소 결손을 저감시켜도 된다. 예를 들면, 2.45GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체막(709)에 첨가하면 된다.
또한, 게이트 전극(713) 및 도전막(714)은, 게이트 절연막(712) 위에 도전막을 형성한 후, 그 도전막을 패터닝함으로써 형성할 수 있다. 게이트 전극(713) 및 도전막(714)은, 게이트 전극(704) 혹은 도전막(710), 및 도전막(711)과 마찬가지의 재료를 이용해서 형성하는 것이 가능하다.
게이트 전극(713) 및 도전막(714)의 막 두께는, 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm로 한다. 본 실시 형태에서는, 텅스텐 타깃을 이용해서 스퍼터링법에 의해 150nm의 도전막을 형성한 후, 그 도전막을 원하는 형상으로 가공(패터닝 및 에칭)함으로써, 게이트 전극(713) 및 도전막(714)을 형성한다. 또한, 레지스트 마스크를 잉크제트법으로 형성해도 좋다. 레지스트 마스크를 잉크제트법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
이상의 공정에 의해, 제1 트랜지스터(112)가 형성된다.
또한, 게이트 절연막(712)을 사이에 두고 도전막(710)과 도전막(714)이 겹치는 부분이 용량 소자(114)에 상당한다.
또한, 제1 트랜지스터(112)는 싱글 게이트 구조의 트랜지스터를 이용하여 설명했지만, 필요에 따라서, 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 갖는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체막(709)에 접하는 절연막(본 실시 형태에서는, 절연막(708) 및 게이트 절연막(712)이 해당함)은, 제13족 원소 및 산소를 포함하는 절연 재료를 이용하도록 해도 된다. 산화물 반도체 재료에는 제13족 원소를 포함하는 것이 많으며, 제13족 원소를 포함하는 절연 재료는 산화물 반도체와의 성질이 잘 맞아, 이것을 산화물 반도체막에 접하는 절연막에 이용함으로써, 산화물 반도체막과의 계면의 상태를 양호하게 유지할 수 있다.
제13족 원소를 포함하는 절연 재료란, 절연 재료에 하나 또는 복수의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로는, 예를 들면, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내며, 산화 갈륨 알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체막에 접해서 절연막을 형성하는 경우에, 절연막에 산화 갈륨을 포함하는 재료를 이용함으로써 산화물 반도체막과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들면, 산화물 반도체막과 산화 갈륨을 포함하는 절연막을 접해서 설치함으로써, 산화물 반도체막과 절연막의 계면에서의 수소의 파일 업을 저감할 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 동일한 족의 원소를 이용하는 경우에는, 마찬가지의 효과를 얻을 수 있다. 예를 들면, 산화 알루미늄을 포함하는 재료를 이용해서 절연막을 형성하는 것도 유효하다. 또한, 산화 알루미늄은, 물을 투과시키기 어려운 특성을 가지고 있기 때문에, 해당 재료를 이용하는 것은, 산화물 반도체막에 대한 물의 침입 방지라는 점에서도 바람직하다.
또한, 산화물 반도체막(709)에 접하는 절연막은, 산소 분위기하에 의한 열처리나 산소 도프 등에 의해, 절연 재료를 화학양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 해당 벌크의 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하는 취지에서 사용하고 있다. 또한, 산소 도프에는, 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는, 이온 주입법 또는 이온 도핑법을 이용해서 행해도 된다.
예를 들면, 산화물 반도체막(709)에 접하는 절연막으로서 산화 갈륨을 이용한 경우, 산소 분위기하에 의한 열처리나 산소 도프를 행함으로써, 산화 갈륨의 조성을 Ga2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체막(709)에 접하는 절연막으로서 산화 알루미늄을 이용한 경우, 산소 분위기하에 의한 열처리나 산소 도프를 행함으로써, 산화 알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체막(709)에 접하는 절연막으로서 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 이용한 경우, 산소 분위기하에 의한 열처리나 산소 도프를 행함으로써, 산화 갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 GaXAl2 - XO3 +α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리를 행함으로써, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막을 형성할 수 있다. 이러한 영역을 구비하는 절연막과 산화물 반도체막이 접함으로써, 절연막 중의 과잉 산소가 산화물 반도체막에 공급되어, 산화물 반도체막 중, 또는 산화물 반도체막과 절연막의 계면에서의 산소 결함을 저감하여, 산화물 반도체막을 i형화 또는 i형에 한없이 가깝게 할 수 있다.
또한, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막은, 산화물 반도체막(709)에 접하는 절연막 중, 상층에 위치하는 절연막 또는 하층에 위치하는 절연막 중, 어느 한쪽에만 이용해도 좋지만, 양쪽 절연막에 이용하는 것이 더 바람직하다. 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막을, 산화물 반도체막(709)에 접하는 절연막의, 상층 및 하층에 위치하는 절연막에 이용하여, 산화물 반도체막(709)을 사이에 두는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
또한, 산화물 반도체막(709)의 상층 또는 하층에 이용하는 절연막은, 상층과 하층에서 동일한 구성 원소를 갖는 절연막으로 해도 좋고, 상이한 구성 원소를 갖는 절연막으로 해도 된다. 예를 들면, 상층과 하층 모두 조성이 Ga2OX(X=3+α, 0<α<1)인 산화 갈륨으로 해도 좋고, 상층과 하층의 한쪽을 조성이 Ga2OX(X=3+α, 0<α<1)인 산화 갈륨으로 하고, 다른 쪽을 조성이 Al2OX(X=3+α, 0<α<1)인 산화 알루미늄으로 해도 좋고, 상층과 하층의 한쪽을 조성이 SiOX(X=2+α, 0<α<1)인 산화 실리콘으로 하고, 다른 쪽을 조성이 Al2OX(X=3+α, 0<α<1)인 산화 알루미늄으로 해도 된다.
또한, 산화물 반도체막(709)에 접하는 절연막은, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 된다. 예를 들면, 산화물 반도체막(709)의 상층에 조성이 Ga2OX(X=3+α, 0<α<1)인 산화 갈륨을 형성하고, 그 위에 조성이 GaXAl2 - XO3 +α(0<X<2, 0<α<1)인 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 형성해도 좋다. 또한, 산화물 반도체막(709)의 하층을, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋고, 산화물 반도체막(709)의 상층 및 하층의 양쪽을, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 된다.
다음으로, 도 11의 (c)에 도시한 바와 같이, 게이트 절연막(712), 게이트 전극(713), 도전막(714)을 피복하도록 절연막(715)을 형성한다. 절연막(715)은, 스퍼터링법이나 PE-CVD법 등을 이용해서 형성할 수 있다. 또한, 산화 규소, 산화 질화 규소, 질화 규소, 산화 하프늄, 산화 갈륨, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용해서 형성할 수 있다. 또한, 절연막(715)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 이용하는 것이 바람직하다. 절연막(715)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 생기는 기생 용량을 저감하여, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시 형태에서는, 절연막(715)을 단층 구조로 하고 있지만, 본 발명의 일 양태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 해도 된다.
이상의 공정에 의해, 기억 회로에 이용하는 트랜지스터를 제작할 수 있다. 또한, 본 실시 형태에 나타낸 제작 방법에서는, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(710) 및 도전막(711)이, 산화물 반도체막(709)의 뒤에 형성되어 있다. 그러나, 제1 트랜지스터(112)는, 소스 전극 또는 드레인 전극으로서 기능하는 도전막이, 산화물 반도체막(709) 아래, 즉 산화물 반도체막(709)과 절연막(708)의 사이에 설치되어 있어도 좋다.
도 12에, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(710) 및 도전막(711)이, 산화물 반도체막(709)과 절연막(708)의 사이에 설치되어 있는 경우의, 제1 트랜지스터(112), 용량 소자(114) 및 제2 트랜지스터(116)의 단면도를 나타낸다. 도 12에 나타내는 제1 트랜지스터(112)는, 절연막(708)을 형성한 후에 도전막(710) 및 도전막(711)의 형성을 행하고, 이어서 산화물 반도체막(709)의 형성을 행함으로써 얻을 수 있다.
이렇게 산화물 반도체를 이용한 트랜지스터에 의해, 불휘발성의 기억 회로를 구성할 수 있다. 또한, 불휘발성의 기억 회로를 이용한 반도체 장치로는, 예를 들면 불휘발성의 랜덤 액세스 메모리가 있다.
그런데, 불휘발성의 랜덤 액세스 메모리로서 자기 터널 접합 소자(MTJ 소자)가 알려져 있다. MTJ 소자는, 절연막을 개재하여 위아래에 배치되어 있는 막 내의 스핀의 방향이 병행이면 저저항 상태, 반 병행이면 고저항 상태로 됨으로써 정보를 기억하는 소자다. 따라서, 본 실시 형태에서 나타내는 산화물 반도체를 이용한 기억 회로와는 원리가 전혀 상이하다. 표 1은 MTJ 소자와, 본 실시 형태에 따른 기억 회로와의 대비를 나타낸다.
스핀트로닉스(MTJ소자) OS/Si
1)내열성 큐리온도 프로세스 온도 500℃
(신뢰성 150℃)
2)구동방식 전류구동 전압구동
3)기입원리 자성체의 스핀 방향을 바꾼다 FET의 온/오프
4)Si LSI 바이폴라 LSI용
(바이폴라는 고집적화에는 적합하지 않기 때문에, 고집적화 회로에서는 MOS가 더 바람직하다. 단, W가 커진다.)		 MOSLSI용
5)오버헤드 크다(줄 열이 크기 때문) 2 내지 3자리 이상 작다
(기생용량의 충방전)
6)불휘발성 스핀을 이용 오프전류가 작은 것을 이용
7)판독횟수 무제한 무제한
8)3D화 어려움(가능하다 해도 2층까지) 용이(몇 층이라도 가능)
9)집적화도(F2) 4F2 내지 15F2 3D화의 적층 수로 정해짐(상층 OSFET 공정의 프로세스 내열성의 확보가 필요)
10)재료 자성을 갖는 희토류 OS재료
11)비트코스트 높다 낮음(OS를 구성하는 재료에 따라서는(In 등), 다소 비용이 높아질 가능성이 있음)
12)자계내성 약하다 강하다
MTJ 소자는 자성 재료를 사용하기 때문에 퀴리 온도 이상으로 하면 자성이 상실된다는 결점이 있다. 또한, MJT 소자는 전류 구동이기 때문에, 실리콘의 바이폴라 디바이스와 성질이 잘 맞지만, 바이폴라 디바이스는 집적화에 부적합하다. 그리고, MJT 소자는 기입 전류가 미소하다고는 해도 메모리의 대용량화에 의해 소비 전력이 증대한다는 문제가 있다.
원리적으로 MJT 소자는 자계 내성이 약하여 강자계에 노출되면 스핀의 방향이 바뀌기 쉽다. 또한, MTJ 소자에 이용하는 자성체의 나노 스케일화에 의해 생기는 자화 흔들림을 제어할 필요가 있다.
또한, MJT 소자는 희토류 원소를 사용하기 때문에, 금속 오염을 꺼리는 실리콘 반도체의 프로세스에 조립되기 위해서는 상당한 주의를 요한다. MJT 소자는 비트당의 재료 비용면에서 보아도 비싼 것으로 생각된다.
한편, 본 실시 형태에서 나타내는 산화물 반도체를 이용한 트랜지스터는, 채널을 형성하는 반도체 재료가 금속 산화물인 것 외에는, 소자 구조나 동작 원리가 실리콘 MOSFET와 마찬가지이다. 또한, 산화물 반도체를 이용한 트랜지스터는 자계의 영향을 받지 않고, 소프트 에러도 발생하지 않는다는 특질을 갖는다. 이로부터 실리콘 집적 회로와 매우 정합성이 좋다고 할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 행할 수 있다.
(실시 형태 7)
본 실시 형태에서는, 실시 형태 6과는 상이한 구조를 갖는, 산화물 반도체막을 이용한 트랜지스터에 대해서 도 13을 이용하여 설명한다.
도 13의 (a)에 도시하는 트랜지스터(801)는, 절연막(802) 위에 형성된, 활성층으로서 기능하는 산화물 반도체막(803)과, 산화물 반도체막(803) 위에 형성된 소스 전극(804)과, 산화물 반도체막(803) 위에 형성된 드레인 전극(805)과, 산화물 반도체막(803), 소스 전극(804) 및 드레인 전극(805) 위의 게이트 절연막(806)과, 게이트 절연막(806) 위에서 산화물 반도체막(803)과 겹치는 위치에 설치된 게이트 전극(807)을 갖는다.
도 13의 (a)에 도시하는 트랜지스터(801)는, 게이트 전극(807)이 산화물 반도체막(803)의 위에 형성되어 있는 톱 게이트형이며, 게다가, 소스 전극(804)과 드레인 전극(805)이 산화물 반도체막(803)의 위에 형성되어 있는 톱 컨택트형이다. 그리고, 트랜지스터(801)는, 소스 전극(804) 및 드레인 전극(805)과, 게이트 전극(807)이 겹쳐져 있지 않다. 즉, 소스 전극(804) 및 드레인 전극(805)과 게이트 전극(807) 사이에는, 게이트 절연막(806)의 막 두께보다 큰 간격이 형성되어 있다. 따라서, 트랜지스터(801)는, 소스 전극(804) 및 드레인 전극(805)과 게이트 전극(807) 사이에 형성되는 기생 용량을 작게 억제할 수 있으므로, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(803)은, 게이트 전극(807)이 형성된 후에 산화물 반도체막(803)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는 한 쌍의 고농도 영역(808)을 갖는다. 또한, 산화물 반도체막(803) 중, 게이트 절연막(806)을 사이에 두고 게이트 전극(807)과 겹치는 영역이 채널 형성 영역(809)이다. 산화물 반도체막(803)에서는, 한 쌍의 고농도 영역(808)의 사이에 채널 형성 영역(809)이 형성되어 있다. 고농도 영역(808)을 형성하기 위한 도펀트의 첨가는, 이온 주입법을 이용할 수 있다. 도펀트는, 예를 들면 질소, 인, 붕소 등을 이용할 수 있다.
예를 들면, 질소를 도펀트로서 이용한 경우, 고농도 영역(808) 중의 질소원 자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(808)은, 산화물 반도체막(803) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(808)을 산화물 반도체막(803)에 형성함으로써, 소스 전극(804)과 드레인 전극(805)의 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(803)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하에서 1시간 정도 가열 처리를 실시함으로써, 고농도 영역(808) 중의 산화물 반도체는 우르차이트형의 결정 구조를 갖게 된다. 고농도 영역(808) 중의 산화물 반도체가 우르차이트형의 결정 구조를 가짐으로써, 더욱 고농도 영역(808)의 도전성을 높이고, 소스 전극(804)과 드레인 전극(805)의 사이의 저항을 낮출 수 있다. 또한, 우르차이트형의 결정 구조를 갖는 산화물 반도체를 형성하고, 소스 전극(804)과 드레인 전극(805)의 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 이용한 경우, 고농도 영역(808) 중의 질소 원자의 농도를, 1×1020/cm3 이상 7원자% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도이어도, 우르차이트형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(803)은, CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(803)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(803)의 도전율을 높일 수 있으므로, 소스 전극(804)과 드레인 전극(805)의 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(804)과 드레인 전극(805)의 사이의 저항을 낮춤으로써, 트랜지스터(801)의 미세화를 진행시켜도, 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(801)의 미세화에 의해, 해당 트랜지스터를 이용한 기억 회로가 차지하는 면적을 축소화하여, 단위 면적당의 기억 용량을 높일 수 있다.
도 13의 (b)에 도시하는 트랜지스터(811)는, 절연막(812) 위에 형성된 소스 전극(814)과, 절연막(812) 위에 형성된 드레인 전극(815)과, 소스 전극(814)과 드레인 전극(815) 위에 형성된 활성층으로서 기능하는 산화물 반도체막(813)과, 산화물 반도체막(813), 소스 전극(814)과, 드레인 전극(815) 위의 게이트 절연막(816)과, 게이트 절연막(816) 위에서 산화물 반도체막(813)과 겹치는 위치에 설치된 게이트 전극(817)을 갖는다.
도 13의 (b)에 도시하는 트랜지스터(811)는, 게이트 전극(817)이 산화물 반도체막(813)의 위에 형성되어 있는 톱 게이트형이며, 게다가, 소스 전극(814) 및 드레인 전극(815)이 산화물 반도체막(813) 아래에 형성되어 있는 보텀 컨택트형이다. 그리고, 트랜지스터(811)는, 트랜지스터(801)와 마찬가지로, 소스 전극(814)및 드레인 전극(815)과, 게이트 전극(817)이 겹쳐져 있지 않으므로, 소스 전극(814) 또는 드레인 전극(815)과 게이트 전극(817) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(813)은, 게이트 전극(817)이 형성된 후에 산화물 반도체막(813)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는 한 쌍의 고농도 영역(818)을 갖는다. 또한, 산화물 반도체막(813) 중, 게이트 절연막(816)을 사이에 두고 게이트 전극(817)과 겹치는 영역이 채널 형성 영역(819)이다. 산화물 반도체막(813)에서는, 한 쌍의 고농도 영역(818)의 사이에 채널 형성 영역(819)이 형성되어 있다.
고농도 영역(818)은, 상술한, 트랜지스터(801)가 갖는 고농도 영역(808)의 경우와 마찬가지로, 이온 주입법을 이용해서 형성할 수 있다. 그리고, 고농도 영역(818)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(808)의 경우를 참조할 수 있다.
예를 들면, 질소를 도펀트로서 이용한 경우, 고농도 영역(818) 중의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(818)은, 산화물 반도체막(813) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(818)을 산화물 반도체막(813)에 형성함으로써, 소스 전극(814)과 드레인 전극(815)의 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(813)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도에서 가열 처리를 실시함으로써, 고농도 영역(818) 중의 산화물 반도체는 우르차이트형의 결정 구조를 갖게 된다. 고농도 영역(818) 중의 산화물 반도체가 우르차이트형의 결정 구조를 가짐으로써, 더욱 고농도 영역(818)의 도전성을 높이고, 소스 전극(814)과 드레인 전극(815)의 사이의 저항을 낮출 수 있다. 또한, 우르차이트형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극(814)과 드레인 전극(815)의 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 이용한 경우, 고농도 영역(818) 중의 질소 원자의 농도를 1×1020/cm3 이상 7원자% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도이어도, 우르차이트형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(813)은, CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(813)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(813)의 도전율을 높일 수 있으므로, 소스 전극(814)과 드레인 전극(815)의 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(814)과 드레인 전극(815)의 사이의 저항을 낮춤으로써, 트랜지스터(811)의 미세화를 진행시켜도, 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(811)의 미세화에 의해, 해당 트랜지스터를 이용한 기억 회로가 차지하는 면적을 축소화하여, 단위 면적당의 기억 용량을 높일 수 있다.
도 13의 (c)에 도시하는 트랜지스터(821)는, 절연막(822) 위에 형성된, 활성층으로서 기능하는 산화물 반도체막(823)과, 산화물 반도체막(823) 위에 형성된 소스 전극(824)과, 산화물 반도체막(823) 위에 형성된 드레인 전극(825)과, 산화물 반도체막(823), 소스 전극(824)과, 드레인 전극(825) 위의 게이트 절연막(826)과, 게이트 절연막(826) 위에서 산화물 반도체막(823)과 겹치는 위치에 설치된 게이트 전극(827)을 갖는다. 또한, 트랜지스터(821)는, 게이트 전극(827)의 측부에 설치된다, 절연막으로 형성된 사이드 월(830)을 갖는다.
도 13의 (c)에 도시하는 트랜지스터(821)는, 게이트 전극(827)이 산화물 반도체막(823)의 위에 형성되어 있는 톱 게이트형이며, 게다가, 소스 전극(824)과, 드레인 전극(825)이 산화물 반도체막(823)의 위에 형성되어 있는 톱 컨택트형이다. 그리고, 트랜지스터(821)는, 트랜지스터(801)와 마찬가지로, 소스 전극(824) 및 드레인 전극(825)과, 게이트 전극(827)이 겹쳐져 있지 않으므로, 소스 전극(824) 또는 드레인 전극(825)과 게이트 전극(827) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(823)은, 게이트 전극(827)이 형성된 후에 산화물 반도체막(823)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는 한 쌍의 고농도 영역(828)과, 한 쌍의 저농도 영역(829)을 갖는다. 또한, 산화물 반도체막(823) 중, 게이트 절연막(826)을 사이에 두고 게이트 전극(827)과 겹치는 영역이 채널 형성 영역(831)이다. 산화물 반도체막(823)에서는, 한 쌍의 고농도 영역(828)의 사이에 한 쌍의 저농도 영역(829)이 형성되고, 한 쌍의 저농도 영역(829)의 사이에 채널 형성 영역(831)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(829)은, 산화물 반도체막(823) 중의, 게이트 절연막(826)을 사이에 두고 사이드 월(830)과 겹치는 영역에 형성되어 있다.
고농도 영역(828) 및 저농도 영역(829)은, 상술한, 트랜지스터(801)가 갖는 고농도 영역(808)의 경우와 마찬가지로 이온 주입법을 이용해서 형성할 수 있다. 그리고, 고농도 영역(828)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(808)의 경우를 참조할 수 있다.
예를 들면, 질소를 도펀트로서 이용한 경우, 고농도 영역(828) 중의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들면, 질소를 도펀트로서 이용한 경우, 저농도 영역(829) 중의 질소 원자의 농도는, 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(828)은, 산화물 반도체막(823) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(828)을 산화물 반도체막(823)에 형성함으로써, 소스 전극(824)과 드레인 전극(825)의 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(829)을 채널 형성 영역(831)과 고농도 영역(828)의 사이에 형성함으로써, 단채널 효과에 의한, 임계값 전압의 마이너스 시프트를 경감할 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(823)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도에서 가열 처리를 실시함으로써, 고농도 영역(828) 중의 산화물 반도체는 우르차이트형의 결정 구조를 갖게 된다. 또한, 저농도 영역(829)도, 질소의 농도에 따라서는, 상기 가열 처리에 의해 우르차이트형의 결정 구조를 갖는 경우도 있다. 고농도 영역(828) 중의 산화물 반도체가 우르차이트형의 결정 구조를 가짐으로써, 더욱 고농도 영역(828)의 도전성을 높이고, 소스 전극(824)과 드레인 전극(825)의 사이의 저항을 낮출 수 있다. 또한, 우르차이트형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극(824)과 드레인 전극(825)의 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 이용한 경우, 고농도 영역(828) 중의 질소 원자의 농도를 1×1020/cm3 이상 7원자% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도이어도, 우르차이트형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(823)은, CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(823)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(823)의 도전율을 높일 수 있으므로, 소스 전극(824)과 드레인 전극(825)의 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(824)과 드레인 전극(825)의 사이의 저항을 낮춤으로써, 트랜지스터(821)의 미세화를 진행시켜도, 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(821)의 미세화에 의해, 해당 트랜지스터를 이용한 기억 회로가 차지하는 면적을 축소화하여, 단위 면적당의 기억 용량을 높일 수 있다.
도 13의 (d)에 도시하는 트랜지스터(841)는, 절연막(842) 위에 형성된 소스 전극(844)과, 절연막(842) 위에 형성된 드레인 전극(845)과, 소스 전극(844)과, 드레인 전극(845) 위에 형성된 활성층으로서 기능하는 산화물 반도체막(843)과, 산화물 반도체막(843), 소스 전극(844), 드레인 전극(845) 위의 게이트 절연막(846)과, 게이트 절연막(846) 위에서 산화물 반도체막(843)과 겹치는 위치에 설치된 게이트 전극(847)을 갖는다. 또한, 트랜지스터(841)는, 게이트 전극(847)의 측부에 설치된, 절연막으로 형성된 사이드 월(850)을 갖는다.
도 13의 (d)에 도시하는 트랜지스터(841)는, 게이트 전극(847)이 산화물 반도체막(843)의 위에 형성되어 있는 톱 게이트형이며, 게다가, 소스 전극(844) 및 드레인 전극(845)이 산화물 반도체막(843) 아래에 형성되어 있는 보텀 컨택트형이다. 그리고, 트랜지스터(841)는, 트랜지스터(801)와 마찬가지로, 소스 전극(844) 또는 드레인 전극(845)과, 게이트 전극(847)이 겹쳐져 있지 않으므로, 소스 전극(844) 또는 드레인 전극(845)과 게이트 전극(847) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(843)은, 게이트 전극(847)이 형성된 후에 산화물 반도체막(843)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는 한 쌍의 고농도 영역(848)과, 한 쌍의 저농도 영역(849)을 갖는다. 또한, 산화물 반도체막(843) 중, 게이트 절연막(846)을 사이에 두고 게이트 전극(847)과 겹치는 영역이 채널 형성 영역(851)이다. 산화물 반도체막(843)에서는, 한 쌍의 고농도 영역(848)의 사이에 한 쌍의 저농도 영역(849)이 형성되고, 한 쌍의 저농도 영역(849)의 사이에 채널 형성 영역(851)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(849)은, 산화물 반도체막(843) 중의, 게이트 절연막(846)을 사이에 두고 사이드 월(850)과 겹치는 영역에 형성되어 있다.
고농도 영역(848) 및 저농도 영역(849)은, 상술한, 트랜지스터(801)가 갖는 고농도 영역(808)의 경우와 마찬가지로, 이온 주입법을 이용해서 형성할 수 있다. 그리고, 고농도 영역(848)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(808)의 경우를 참조할 수 있다.
예를 들면, 질소를 도펀트로서 이용한 경우, 고농도 영역(848) 중의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들면, 질소를 도펀트로서 이용한 경우, 저농도 영역(849) 중의 질소 원자의 농도는, 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(848)은, 산화물 반도체막(843) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(848)을 산화물 반도체막(843)에 형성함으로써, 소스 전극(844)과 드레인 전극(845)의 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(849)을 채널 형성 영역(851)과 고농도 영역(848)의 사이에 형성함으로써, 단채널 효과에 의한 임계값 전압의 마이너스 시프트를 경감할 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(843)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도에서 가열 처리를 실시함으로써, 고농도 영역(848) 중의 산화물 반도체는 우르차이트형의 결정 구조를 갖게 된다. 또한, 저농도 영역(849)도, 질소의 농도에 따라서는, 상기 가열 처리에 의해 우르차이트형의 결정 구조를 갖는 경우도 있다. 고농도 영역(848) 중의 산화물 반도체가 우르차이트형의 결정 구조를 가짐으로써, 더욱 고농도 영역(848)의 도전성을 높이고, 소스 전극(844)과 드레인 전극(845)의 사이의 저항을 낮출 수 있다. 또한, 우르차이트형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극(844)과 드레인 전극(845)의 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 이용한 경우, 고농도 영역(848) 중의 질소 원자의 농도를 1×1020/cm3 이상 7원자% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도이어도, 우르차이트형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(843)은, CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(843)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(843)의 도전율을 높일 수 있으므로, 소스 전극(844)과 드레인 전극(845)의 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(844)과 드레인 전극(845)의 사이의 저항을 낮춤으로써, 트랜지스터(841)의 미세화를 진행시켜도, 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(841)의 미세화에 의해, 해당 트랜지스터를 이용한 기억 회로가 차지하는 면적을 축소화하여, 단위 면적당의 기억 용량을 높일 수 있다.
또한, 산화물 반도체를 이용한 트랜지스터에 있어서, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 영역을 자기 정합 프로세스로 제작하는 방법의 하나로서, 산화물 반도체막의 표면을 노출시켜서 아르곤 플라즈마 처리를 행하여, 산화물 반도체막의 플라즈마에 노출된 영역의 저항율을 저하시키는 방법이 개시되어 있다(S. Jeon et al. "180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications", IEDM Tech. Dig., pp.504-507, 2010).
그러나, 상기 제작 방법에서는, 게이트 절연막을 형성한 후에, 소스 영역 또는 드레인 영역이 되어야 할 부분을 노출하기 위해서 게이트 절연막을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 제거될 때에, 하층의 산화물 반도체막도 부분적으로 오버 에칭되어, 소스 영역 또는 드레인 영역이 되어야 할 부분의 막 두께가 작아지게 된다. 그 결과, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또한, 오버 에칭에 의한 트랜지스터의 특성 불량이 일어나기 쉬워진다.
트랜지스터의 미세화를 진행시키기 위해서는, 가공 정밀도가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은, 산화물 반도체막과 게이트 절연막의 선택비를 충분히 확보할 수 없는 드라이 에칭법을 채용하는 경우에, 현저하게 일어나기 쉽다.
예를 들면, 산화물 반도체막이 충분한 두께이면 오버 에칭도 문제가 되지 않지만, 채널 길이를 200nm 이하로 하는 경우에는, 단채널 효과를 방지하는 면에 있어서, 채널 형성 영역으로 되는 부분의 산화물 반도체막의 두께는 20nm 이하, 바람직하게는 10nm 이하일 것이 요구된다. 그러한 얇은 산화물 반도체막을 취급하는 경우에는, 산화물 반도체막의 오버 에칭은, 상술한 바와 같은 소스 영역 또는 드레인 영역의 저항이 증가, 트랜지스터의 특성 불량을 발생시키기 때문에 바람직하지 못하다.
그러나, 본 실시 형태에 나타낸 바와 같이, 산화물 반도체막에 대한 도펀트의 첨가를, 산화물 반도체막을 노출시키지 않고 게이트 절연막을 남긴 채 행함으로써, 산화물 반도체막의 오버 에칭을 방지하고, 산화물 반도체막에 대한 과잉 데미지를 경감할 수 있다. 또한, 그 밖에, 산화물 반도체막과 게이트 절연막의 계면도 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 행할 수 있다.
(실시 형태 8)
본 실시 형태에서는, 산화물 반도체막으로서, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 하는 트랜지스터, 및 해당 트랜지스터의 특성에 대해서, 도 24 내지 도 31을 이용하여 설명한다.
도 24의 (a)는 트랜지스터의 상면도다. 또한, 도 24의 (b)는 도 24의 (a)의 일점 쇄선 A-B에 대응하는 단면도다.
도 24의 (b)에 나타내는 트랜지스터는, 기판(600)과, 기판(600) 위에 설치된 기초 절연막(602)과, 기초 절연막(602) 위에 설치된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접하는 한 쌍의 전극(614)과, 산화물 반도체막(606) 및 한 쌍의 전극(614) 위에 설치된 게이트 절연막(608)과, 게이트 절연막(608)을 개재하여 산화물 반도체막(606)과 중첩해서 설치된 게이트 전극(610)과, 게이트 절연막(608) 및 게이트 전극(610)을 덮어서 설치된 층간 절연막(616)과, 층간 절연막(616)에 형성된 개구부를 거쳐 한 쌍의 전극(614)과 접속하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮어서 설치된 보호막(620)을 갖는다.
기판(600)으로는 유리 기판을, 기초 절연막(602)으로는 산화 실리콘막을, 산화물 반도체막(606)으로는 In-Sn-Zn-O막을, 한 쌍의 전극(614)으로는 텅스텐막을, 게이트 절연막(608)으로는 산화 실리콘막을, 게이트 전극(610)으로는 질화 탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(616)으로는 산화 질화 실리콘막과 폴리이미드막의 적층 구조를, 배선(618)으로는 티타늄막, 알루미늄막, 티타늄막이 이 순서대로 형성된 적층 구조를, 보호막(620)으로는 폴리이미드막을 각각 이용했다.
또한, 도 24의 (a)에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(610)과 한 쌍의 전극(614)의 중첩하는 폭을 Lov라고 한다. 마찬가지로, 산화물 반도체막(606)에 대한 한 쌍의 전극(614)의 비어져 나온 부분을 dW라고 한다.
본 실시 형태에서는, 산화물 반도체막(606)으로서, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역에 이용할 수 있다.
또한, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 하는 트랜지스터는, 그 산화물 반도체막을 형성할 때에 기판을 가열해서 성막하거나, 혹은 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, 주성분이란 조성비로 5원자% 이상 포함되는 원소를 말한다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 임계값 전압을 플러스 시프트시킬 수 있다.
여기서, 도 24에 나타낸 트랜지스터의 특성에 대해서 이하 설명을 행한다.
도 25의 (a) 내지 (c)는, In, Sn, Zn을 주성분으로 하고, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 이용한 트랜지스터의 특성이다. 또한, Vd는 10V로 했다.
도 25의 (a)는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성이다. 이때 전계 효과 이동도는 18.8cm2/Vs가 얻어졌다. 한편, 기판을 의도적으로 가열해서 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 25의 (b)는 기판을 200℃로 가열해서 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성했을 때의 트랜지스터 특성을 나타내는데, 전계 효과 이동도는 32.2cm2/Vs가 얻어졌다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열처리를 함으로써, 더욱 높일 수 있다. 도 25의 (c)는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 열처리를 했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5cm2/Vs가 얻어졌다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 도입되는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막 후에 열처리를 하는 것에 의해서도, 산화물 반도체막으로부터 수소나 수산기 혹은 수분을 방출시켜 제거할 수가 있어, 상기한 바와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화?탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문인 것으로도 추정된다. 또한, 산화물 반도체막으로부터 불순물을 제거해서 고순도화함으로써 결정화를 도모할 수 있다. 이렇게 고순도화된 비단결정 산화물 반도체막은, 이상적으로는 100cm2/Vs를 초과하는 전계 효과 이동도를 실현하는 것도 가능한 것으로 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막에 산소 이온을 주입하고, 열처리에 의해 그 산화물 반도체막에 포함되는 수소나 수산기 혹은 수분을 방출시키고, 그 열처리와 동시에 또는 그 후의 열처리에 의해 산화물 반도체막을 결정화시켜도 된다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체막을 얻을 수 있다.
기판을 의도적으로 가열해서 성막하는 것 및/또는 성막 후에 열처리하는 것의 효과는, 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리?오프화를 도모하는 것에도 기여하고 있다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스 시프트되는 경향이 있다. 그러나, 기판을 의도적으로 가열해서 형성된 산화물 반도체막을 이용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리?오프로 되는 방향으로 움직이고, 이러한 경향은 도 25의 (a)와 도 25의 (b)의 대비에서도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 비율을 바꾸는 것에 의해서도 제어하는 것이 가능하며, 조성비로서 원자수비로, In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리?오프화를 기대할 수 있다. 또한, 타깃의 조성비를 원자수비로, In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 혹은 열처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이며, 보다 고온에서 성막하거나 혹은 열처리함으로써 트랜지스터의 노멀리?오프화를 도모하는 것이 가능해진다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 열처리를 함으로써, 게이트 바이어스?스트레스에 대한 안정성을 높일 수 있다. 예를 들면, 2MV/cm, 150℃, 1시간 인가의 조건에서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만을 얻을 수 있다.
실제로, 산화물 반도체막의 성막 후에 가열 처리를 행하지 않은 시료 1과, 산화물 반도체막의 성막 후에 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행하였다.
우선 기판 온도를 25℃로 하고, Vd를 10V로 해서 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 또한, Vd는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음으로, 기판 온도를 150℃로 하고, Vd를 0.1V로 했다. 다음으로, 게이트 절연막(608)에 인가되는 전계 강도가 2MV/cm가 되도록 Vg에 20V를 인가하고, 그대로 1시간 유지했다. 다음으로, Vg를 0V로 했다. 다음으로, 기판 온도를 25℃로 하고, Vd를 10V로 해서 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 플러스 BT 시험이라고 한다.
마찬가지로, 우선 기판 온도를 25℃로 하고, Vd를 10V로 해서 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 다음으로, 기판 온도를 150℃로 하고, Vd를 0.1V로 했다. 다음으로, 게이트 절연막(608)에 인가되는 전계 강도가 -2MV/cm가 되도록 Vg에 -20V를 인가하고, 그대로 1시간 유지했다. 다음으로, Vg를 0V로 했다. 다음으로, 기판 온도를 25℃로 하고, Vd를 10V로 해서 트랜지스터의 Vg-Id 측정을 행하였다. 이것을 마이너스 BT 시험이라고 한다.
시료 1의 플러스 BT 시험의 결과를 도 26의 (a)에, 마이너스 BT 시험의 결과를 도 26의 (b)에 도시한다. 또한, 시료 2의 플러스 BT 시험의 결과를 도 27의 (a)에, 마이너스 BT 시험의 결과를 도 27의 (b)에 도시한다.
시료 1의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V였다. 또한, 시료 2의 플러스 BT 시험 및 마이너스 BT 시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V였다. 시료 1 및 시료 2 모두, BT 시험 전후에서의 임계값 전압의 변동이 작아, 신뢰성이 높음을 알 수 있다.
열처리는 산소 분위기 중에서 행할 수 있는데, 우선 질소 혹은 불활성 가스, 또는 감압하에서 열처리를 행한 후에 산소를 포함하는 분위기 중에서 열처리를 행해도 좋다. 먼저 탈수화?탈수소화를 행한 후에 산소를 산화물 반도체막에 가함으로써, 열처리의 효과를 보다 높일 수 있다. 또한, 후에 산소를 가하려면, 산소 이온을 전계로 가속해서 산화물 반도체막에 주입하는 방법을 적용해도 된다.
산화물 반도체막 중 및 그 산화물 반도체와 접하는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉬운데, 이와 같은 열처리에 의해 산화물 반도체막 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자 간에 존재하는 산소이며, 그 산소 농도는 1×1016/cm3 이상 2×1020/cm3 이하로 하면, 결정에 왜곡 등을 부여하지 않고 산화물 반도체막 중에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체막에 결정이 적어도 일부에 포함되도록 함으로써, 보다 안정된 산화물 반도체막을 얻을 수 있다. 예를 들면, 조성비로서 원자수비로, In:Sn:Zn=1:1:1의 타깃을 이용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD:X-Ray Diffraction)로 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의이지만, 예를 들면 650℃의 열처리를 행함으로써, X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 했다. XRD 분석에는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 이용하여, Out-of-Plane법으로 측정했다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비했다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막했다.
In-Sn-Zn-O막은, 스퍼터링 장치를 이용하여, 산소 분위기에서 전력을 100W(DC)로 해서 성막했다. 타깃은, In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타깃을 이용했다. 또한, 성막시의 기판 가열 온도는 200℃로 했다. 이렇게 하여 제작한 시료를 시료 A라고 했다.
다음으로, 시료 A와 마찬가지의 방법으로 제작한 시료에 대하여 가열 처리를 650℃의 온도에서 행하였다. 가열 처리는, 먼저 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 낮추지 않고 산소 분위기에서 1시간의 가열 처리를 더 행하였다. 이렇게 하여 제작한 시료를 시료 B라고 했다.
도 28에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는, 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35deg 근방 및 37deg 내지 38deg에 결정 유래의 피크가 관측되었다.
이렇게, In, Sn, Zn을 주성분으로 하는 산화물 반도체막은 성막시에 의도적으로 가열하는 것 및/또는 성막 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열처리는, 산화물 반도체막에 있어서 악성 불순물인 수소나 수산기를 막 내에 포함시키지 않도록 하는 것, 혹은 막 내에서 제거하는 작용이 있다. 즉, 산화물 반도체막 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있다. 또한, 산화물 반도체막에 산소 결손이 발생했어도, 산소 분위기에서의 가열 처리, 및/또는 기초 절연막으로부터 산화물 반도체막에 산소가 공여된다. 그로 인해 트랜지스터의 노멀리?오프화를 도모할 수 있고, 산화물 반도체가 고순도화, 및 산소가 공여됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는, 채널 폭 1㎛당의 전류값을 나타낸다.
도 29에, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수의 관계를 나타낸다. 여기서는, 간단하게 하기 위하여 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
구체적으로는, 도 29에 도시한 바와 같이, 트랜지스터의 오프 전류는, 기판온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다.
단, 산화물 반도체막의 성막시에 수소나 수분이 막 내에 혼입되지 않도록, 성막실 외부로부터의 리크나 성막실 내의 내벽으로부터의 탈 가스를 충분히 억제하여, 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들면, 스퍼터링 가스는 수분이 막 내에 포함되지 않도록 노점 -70℃ 이하인 가스를 이용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소나 수분 등의 불순물이 포함되지 않도록, 고순도화된 타깃을 이용하는 것이 바람직하다. In, Sn, Zn을 주성분으로 하는 산화물 반도체막은 열처리에 의해 막 내의 수분을 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체막에 비해 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
또한, 산화물 반도체막의 성막 후에 650℃의 가열 처리를 행한 시료 B의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대해서 평가했다.
측정에 이용한 트랜지스터는, 도 24의 (a)에 도시하는 구조의 트랜지스터를 이용하고, 채널 길이(L)가 3㎛, 채널 폭(W)이 10㎛, Lov가 0㎛, dW가 0㎛이다. 또한, Vd는 10V로 했다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃에서 행했다.
도 30에, Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 나타낸다. 또한, 도 31의 (a)에 기판 온도와 임계값 전압의 관계를, 도 31의 (b)에 기판 온도와 전계 효과 이동도의 관계를 나타낸다.
도 31의 (a)로부터, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V였다.
또한, 도 31의 (b)로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아짐을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36cm2/Vs 내지 32cm2/Vs이었다. 따라서, 상술한 온도 범위에서 전기적 특성의 변동이 작은 것을 알 수 있다.
상기한 바와 같은 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 하는 트랜지스터에 따르면, 오프 전류를 1aA/㎛ 이하로 유지하면서, 전계 효과 이동도를 30cm2/Vs 이상, 바람직하게는 40cm2/Vs 이상, 보다 바람직하게는 60cm2/Vs 이상으로 하여, LSI에서 요구되는 온 전류의 값을 만족할 수 있다. 예를 들면, L/W=33nm/40nm의 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한 트랜지스터의 동작에 요구되는 온도 범위에서도, 충분한 전기적 특성을 확보할 수 있다. 이러한 특성의 트랜지스터를 기억 회로의 트랜지스터로서 이용함으로써, 충분한 동작 속도를 실현할 수 있다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 행할 수 있다.
(실시 형태 9)
본 실시 형태에서는, 본 발명의 일 양태에 따른 기억 회로를 이용함으로써, 소비 전력이 낮은 전자 기기에 대해서 설명을 행한다. 특히 전력의 공급을 상시 받는 것이 곤란한 휴대용 전자 기기의 경우, 본 발명의 일 양태에 따른 소비 전력이 낮은 기억 회로를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어진다는 이점을 얻을 수 있다.
본 발명의 일 양태에 따른 기억 회로는, 표시 장치, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD:Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 이용할 수 있다. 그밖에, 본 발명의 일 양태에 따른 기억 회로를 이용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말기, 전자서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다.
본 발명의 일 양태에 따른 기억 회로를, 휴대 전화, 스마트 폰, 전자서적 등의 휴대용 전자 기기에 응용한 경우에 대해 도 14 및 도 15를 이용하여 설명한다.
도 14는, 휴대용 전자 기기의 블록도다. 도 14에 나타내는 휴대용 전자 기기는 RF 회로(901), 아날로그 베이스밴드 회로(902), 디지털 베이스밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)에 의해 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖고 있다. 상기 실시 형태에서 나타낸 기억 회로를, 예를 들면 CPU(907)에 채용함으로써 소비 전력을 저감할 수 있다.
도 15는 전자서적의 블록도다. 전자서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)에 의해 구성된다. 마이크로 프로세서(1003)는 CPU(1011), DSP(1012), 인터페이스(1013)를 갖고 있다. 상기 실시 형태에서 나타낸 기억 회로를, 예를 들면 CPU(1011)에 채용함으로써 소비 전력을 저감하는 것이 가능해진다.
본 실시 형태는, 다른 실시 형태와 적절히 조합해서 행할 수 있다.
100 : 기억 회로 102 : 제1 기억 회로
104 : 제2 기억 회로 106 : 위상 반전 회로
108 : 제1 스위치 110 : 제2 스위치
112 : 제1 트랜지스터 114 : 용량 소자
116 : 제2 트랜지스터 118 : 제3 트랜지스터
120 : 제4 트랜지스터 122 : 제5 트랜지스터
124 : 트랜지스터 126 : 트랜지스터
128 : 트랜지스터 130 : 트랜지스터
132 : 트랜지스터 134 : 트랜지스터
136 : 트랜지스터 138 : 트랜지스터
140 : 트랜지스터 142 : 트랜지스터
150 : 기억 처리 장치 151 : 연산 회로
152 : 연산 회로 153 : 기억 회로
154 : 기억 회로 155 : 기억 회로
156 : 제어 회로 157 : 전원 제어 회로
200 : 기억 회로 202 : 트랜지스터
204 : 트랜지스터 206 : 트랜지스터
208 : 트랜지스터 210 : 트랜지스터
212 : 트랜지스터 214 : 트랜지스터
216 : 트랜지스터 218 : 트랜지스터
220 : 트랜지스터 222 : 트랜지스터
224 : 트랜지스터 226 : 트랜지스터
228 : 트랜지스터 230 : 트랜지스터
232 : 트랜지스터 234 : 트랜지스터
236 : 트랜지스터 240 : 위상 반전 회로
242 : 제1 스위치 244 : 제1 기억 회로
246 : 제2 스위치 248 : 제2 기억 회로
501 : 기초 절연막 502 : 절연막
503a : 반도체 영역 503b : 반도체 영역
503c : 반도체 영역 504 : 게이트 절연막
505 : 게이트 전극 506a : 측벽 절연막
506b : 측벽 절연막 507 : 절연막
508a : 소스 전극 508b : 드레인 전극
600 : 기판 602 : 기초 절연막
606 : 산화물 반도체막 608 : 게이트 절연막
610 : 게이트 전극 614 : 전극
616 : 층간 절연막 618 : 배선
620 : 보호막 700 : 기판
701 : 절연막 702 : 반도체막
703 : 게이트 절연막 704 : 게이트 전극
705 : 불순물 영역 706 : 채널 형성 영역
707 : 절연막 708 : 절연막
709 : 산화물 반도체막 710 : 도전막
711 : 도전막 712 : 게이트 절연막
713 : 게이트 전극 714 : 도전막
715 : 절연막 801 : 트랜지스터
802 : 절연막 803 : 산화물 반도체막
804 : 소스 전극 805 : 드레인 전극
806 : 게이트 절연막 807 : 게이트 전극
808 : 고농도 영역 809 : 채널 형성 영역
811 : 트랜지스터 812 : 절연막
813 : 산화물 반도체막 814 : 소스 전극
815 : 드레인 전극 816 : 게이트 절연막
817 : 게이트 전극 818 : 고농도 영역
819 : 채널 형성 영역 821 : 트랜지스터
822 : 절연막 823 : 산화물 반도체막
824 : 소스 전극 825 : 드레인 전극
826 : 게이트 절연막 827 : 게이트 전극
828 : 고농도 영역 829 : 저농도 영역
830 : 사이드 월 831 : 채널 형성 영역
841 : 트랜지스터 842 : 절연막
843 : 산화물 반도체막 844 : 소스 전극
845 : 드레인 전극 846 : 게이트 절연막
847 : 게이트 전극 848 : 고농도 영역
849 : 저농도 영역 850 : 사이드 월
851 : 채널 형성 영역 901 : RF 회로
902 : 아날로그 베이스밴드 회로 903 : 디지털 베이스밴드 회로
904 : 배터리 905 : 전원 회로
906 : 애플리케이션 프로세서 907 : CPU
908 : DSP 909 : 인터페이스(IF)
910 : 플래시 메모리 911 : 디스플레이 컨트롤러
912 : 메모리 회로 913 : 디스플레이
914 : 표시부 915 : 소스 드라이버
916 : 게이트 드라이버 917 : 음성 회로
918 : 키보드 919 : 터치 센서
1001 : 배터리 1002 : 전원 회로
1003 : 마이크로 프로세서 1004 : 플래시 메모리
1005 : 음성 회로 1006 : 키보드
1007 : 메모리 회로 1008 : 터치 패널
1009 : 디스플레이 1010 : 디스플레이 컨트롤러
1011 : CPU 1012 : DSP
1013 : 인터페이스 9900 : 기판
9901 : ALU 9902 : ALU?Controller
9903 : Instruction?Decoder 9904 : Interrupt?Controller
9905 : Timing?Controller 9906 : Register
9907 : Register?Controller 9908 : Bus?I/F
9909 : ROM 9920 : ROM?I/F

Claims (15)

  1. 기억 회로로서,
    제1 기억 회로;
    제2 기억 회로;
    제1 스위치;
    제2 스위치; 및
    위상 반전 회로를 포함하고,
    상기 제1 기억 회로는, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 용량 소자를 포함하고,
    상기 제1 트랜지스터는 산화물 반도체막을 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 제1 신호선에 접속되고, 상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 용량 소자의 한쪽 전극 및 상기 제2 트랜지스터의 게이트에 접속되고,
    상기 용량 소자의 다른 쪽 전극은 접지되고,
    상기 제1 트랜지스터의 게이트는 제2 신호선에 접속되고,
    상기 위상 반전 회로의 입력 단자는 상기 제2 신호선에 접속되고, 상기 위상 반전 회로의 출력 단자는 상기 제1 스위치의 입력 단자에 접속되고,
    상기 위상 반전 회로의 제1 단자는 전원선에 접속되고, 상기 위상 반전 회로의 제2 단자는 접지되고,
    상기 제1 스위치의 제1 단자는 상기 전원선에 접속되고, 상기 제1 스위치의 제2 단자는 상기 제2 트랜지스터의 소스 및 드레인 중 하나에 접속되고, 상기 제2 트랜지스터의 소스 및 드레인 중 다른 하나는 접지되고,
    상기 제3 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트에 접속되고, 상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 전원선에 접속되고, 상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제1 스위치의 출력 단자에 접속되고,
    상기 제2 스위치의 제1 단자는 상기 위상 반전 회로의 출력 단자에 접속되고, 상기 제2 스위치의 제2 단자는 상기 제2 신호선에 접속되며,
    상기 제1 스위치의 출력 단자는 상기 제2 스위치를 통해 상기 제2 기억 회로에 접속되는, 기억 회로.
  2. 제1항에 있어서,
    상기 제1 트랜지스터는 In, Ga 및 Zn을 포함하는 산화물 반도체 재료를 포함하는, 기억 회로.
  3. 제1항에 있어서,
    상기 제1 트랜지스터는 In, Sn 및 Zn을 포함하는 산화물 반도체 재료를 포함하는, 기억 회로.
  4. 제1항에 따른 기억 회로를 포함하는 전자 기기.
  5. 기억 회로로서,
    제1 기억 회로;
    제2 기억 회로;
    제1 스위치;
    제2 스위치; 및
    위상 반전 회로를 포함하고,
    상기 제1 기억 회로는, 제1 트랜지스터, 용량 소자, 제2 트랜지스터 및 제3 트랜지스터를 포함하고,
    상기 제1 스위치는 제4 트랜지스터 및 제5 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 산화물 반도체를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 제1 신호선에 접속되고, 상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 용량 소자의 한쪽 전극 및 상기 제2 트랜지스터의 게이트에 접속되고,
    상기 용량 소자의 다른 쪽 전극은 접지되고,
    상기 제1 트랜지스터의 게이트는 제2 신호선에 접속되고,
    상기 위상 반전 회로의 입력 단자는 상기 제2 신호선에 접속되고, 상기 위상 반전 회로의 출력 단자는 상기 제4 트랜지스터의 게이트 및 상기 제5 트랜지스터의 게이트에 접속되고,
    상기 위상 반전 회로의 제1 단자는 전원선에 접속되고, 상기 위상 반전 회로의 제2 단자는 접지되고,
    상기 제4 트랜지스터의 소스 및 드레인 전극 중 하나는 상기 전원선에 접속되고, 상기 제4 트랜지스터의 소스 및 드레인 전극 중 다른 하나는 상기 제5 트랜지스터의 소스 및 드레인 중 하나에 접속되고, 상기 제5 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제2 트랜지스터의 소스 및 드레인 중 하나에 접속되고, 상기 제2 트랜지스터의 소스 및 드레인 전극 중 다른 하나는 접지되고,
    상기 제3 트랜지스터의 게이트는 상기 제2 트랜지스터의 게이트에 접속되고, 상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 전원선에 접속되고, 상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제4 트랜지스터의 소스 및 드레인 중 다른 하나 및 상기 제5 트랜지스터의 소스 및 드레인 중 하나에 접속되고,
    상기 제2 스위치의 제1 단자는 상기 위상 반전 회로의 출력 단자에 접속되고, 상기 제2 스위치의 제2 단자는 상기 제2 신호선에 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 다른 하나 및 상기 제5 트랜지스터의 소스 및 드레인 중 하나는 상기 제2 스위치를 통해 상기 제2 기억 회로에 접속되는, 기억 회로.
  6. 제5항에 있어서,
    상기 제1 트랜지스터는 In, Ga 및 Zn을 포함하는 산화물 반도체 재료를 포함하는, 기억 회로.
  7. 제5항에 있어서,
    상기 제1 트랜지스터는 In, Sn 및 Zn을 포함하는 산화물 반도체 재료를 포함하는, 기억 회로.
  8. 제5항에 따른 기억 회로를 포함하는 전자 기기.
  9. 기억 회로로서,
    산화물 반도체를 포함하는 제1 트랜지스터 - 상기 제1 트랜지스터의 소스 및 드레인 중 하나는 제1 신호선에 전기적으로 접속되고, 상기 제1 트랜지스터의 게이트는 제2 신호선에 전기적으로 접속됨 -,
    제2 트랜지스터 - 상기 제2 트랜지스터의 게이트는 상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 상기 제2 트랜지스터의 소스 및 드레인 중 하나는 제1 전원선에 전기적으로 접속됨 -,
    제3 트랜지스터 - 상기 제3 트랜지스터의 게이트는 상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 및 드레인 중 하나는 제2 전원선에 전기적으로 접속됨 -,
    제4 트랜지스터 - 상기 제4 트랜지스터의 소스 및 드레인 중 하나는 상기 제2 전원선에 전기적으로 접속됨 -,
    제5 트랜지스터 - 상기 제5 트랜지스터의 게이트는 상기 제4 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제5 트랜지스터의 소스 및 드레인 중 하나는 상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나 및 상기 제4 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 상기 제5 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제2 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속됨 -, 및
    용량 소자 - 상기 용량 소자의 한쪽 전극은 상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 상기 용량 소자의 다른 쪽 전극은 상기 제1 전원선에 전기적으로 접속됨 -
    을 포함하는, 기억 회로.
  10. 제9항에 있어서,
    상기 제1 트랜지스터는 In, Ga 및 Zn을 포함하는 산화물 반도체 재료를 포함하는, 기억 회로.
  11. 제9항에 있어서,
    상기 제1 트랜지스터는 In, Sn 및 Zn을 포함하는 산화물 반도체 재료를 포함하는, 기억 회로.
  12. 제9항에 있어서,
    스위치 및 상기 스위치를 통해 상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속된 기억 회로를 더 포함하는, 기억 회로.
  13. 제9항에 있어서,
    상기 제4 트랜지스터의 게이트 및 상기 제5 트랜지스터의 게이트에 전기적으로 접속된 위상 반전 회로를 더 포함하는, 기억 회로.
  14. 제9항에 있어서,
    상기 제2 트랜지스터 및 상기 제4 트랜지스터는 n-채널 트랜지스터이고,
    상기 제3 트랜지스터 및 상기 제5 트랜지스터는 p-채널 트랜지스터인, 기억 회로.
  15. 제9항에 따른 기억 회로를 포함하는 전자 기기.
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