KR20140089813A - 박막 트랜지스터, 이의 제조 방법 및 이를 구비하는 표시 장치 - Google Patents

박막 트랜지스터, 이의 제조 방법 및 이를 구비하는 표시 장치 Download PDF

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Abstract

박막 트랜지스터는 베이스 기판 상에 배치되고, 산화물 반도체 물질을 포함하는 반도체층, 상기 반도체층의 양측에서 연장된 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 및 상기 반도체층 사이에 배치되는 저캐리어 영역들, 상기 반도체층 상에 배치되는 게이트 절연막, 및 상기 게이트 절연막 상에 배치되는 게이트 전극을 포함한다.

Description

박막 트랜지스터, 이의 제조 방법 및 이를 구비하는 표시 장치{THIN FILM TRANSISTOR, METHOD FOR FABRICTING THE SAME AND DISPLAY APPARATUS HAVING THE SAME}

본 발명은 박막 트랜지스터, 이의 제조 방법 및 이를 구비하는 표시 장치에 관한 것으로, 보다 상세하게는 산화물 반도체를 포함하는 박막 트랜지스터, 이의 제조 방법 및 이를 구비하는 표시 장치에 관한 것이다.

박막 트랜지스터(thin film transistor, TFT)는 다양한 분야에 이용되고 있으며, 특히 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 및 구동 소자로 이용되고 있다.

상기 박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 및 상기 소스 전극과 상기 드레인 전극에 전기적으로 연결되어 있는 반도체층을 포함한다.

상기 반도체층은 상기 박막 트랜지스터의 동작 특성을 결정하는 중요한 요소이다. 상기 반도체층 물질로 비정질 또는 다결정 실리콘(Si)이 주로 사용된다. 상기 비정질 실리콘 반도체층은 제조 공정이 단순한 반면, 전하 이동도가 낮아 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘 반도체층은 전하 이동도가 높은 반면, 실리콘을 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다.

한편, 최근에는 상기 비정질 또는 다결정 실리콘 반도체층의 단점을 보완하기 위하여 금속 산화물 반도체층에 대한 연구가 진행되고 있다. 상기 금속 산화물 반도체층은 결정화하기 위한 별도 공정이 필요 없을 뿐만 아니라 제조 공정에 따라 전하 이동도를 높일 수 있다.

본 발명의 일 목적은 산화물 반도체를 포함하는 박막 트랜지스터를 제공하는 데에 있다.

또한, 본 발명의 다른 목적은 상기 박막 트랜지스터의 제조 방법을 제공하는 데에 있다.

또한, 본 발명의 또 다른 목적은 상기 박막 트랜지스터를 구비하는 표시 장치를 제공하는 데에 있다.

본 발명의 일 목적을 달성하기 위한 박막 트랜지스터는 베이스 기판 상에 배치되고, 산화물 반도체 물질을 포함하는 반도체층, 상기 반도체층의 양측에서 연장된 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 및 상기 반도체층 사이에 배치되는 저캐리어 영역들, 상기 반도체층 상에 배치되는 게이트 절연막, 및 상기 게이트 절연막 상에 배치되는 게이트 전극을 포함한다.

상기 소스 전극 및 상기 드레인 전극, 및 상기 저캐리어 영역들은 상기 반도체층과 동일한 물질을 포함하고, 상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다.

상기 저캐리어 영역들의 폭은 0.5㎛ 내지 2㎛ 이하일 수 있다.

상기 저캐리어 영역들의 캐리어 농도는 상기 반도체층의 캐리어 농도보다 높으며, 상기 소스 전극 및 상기 드레인 전극의 캐리어 농도보다 낮을 수 있다. 상기 저캐리어 영역들의 캐리어 농도는 1017/㎤ 내지 1018/㎤이며, 상기 반도체층의 캐리어 농도는 1016/㎤ 이하이며, 상기 소스 전극 및 상기 드레인 전극의 캐리어 농도는 1018/㎤ 내지 1019/㎤일 수 있다.

본 발명의 다른 목적을 달성하기 위한 박막 트랜지스터의 제조 방법은 베이스 기판 상에 산화물 반도체 물질을 포함하는 산화물 반도체 패턴을 형성하는 단계, 상기 산화물 반도체 패턴을 커버하는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 상기 산화물 반도체 패턴과 중첩하는 게이트 전극을 형성하는 단계, 상기 산화물 반도체 패턴의 양단의 영역들(이하, "제1 영역들"이라 칭함)을 제1 플라즈마 처리하여 소스 전극 및 드레인 전극을 형성하는 단계, 및 상기 산화물 반도체 패턴의 상기 게이트 전극과 중첩하는 영역 및 상기 소스 전극과 상기 드레인 전극 사이의 영역들(이하, "제2 영역들"이라 칭함)을 플라즈마 처리하여 저캐리어 영역들을 형성하는 단계를 포함할 수 있다.

상기 게이트 전극을 형성한 후, 상기 게이트 절연막을 제1 패터닝하여 상기 제1 영역들을 노출시키는 단계, 및 상기 소스 및 상기 드레인 전극을 형성한 후, 상기 게이트 절연막을 제2 패터닝하여 상기 제2 영역들을 노출시키는 단계를 더 포함할 수 있다.

상기 게이트 전극을 형성하는 단계, 상기 제1 영역들을 노출시키는 단계, 및 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 동일한 제1 포토레지스트 패턴을 이용하며, 상기 제2 영역들을 노출시키는 단계 및 상기 저캐리어 영역을 형성하는 단계는 제2 포토레지스트 패턴을 이용할 수 있다.

상기 게이트 전극을 형성하는 단계, 상기 제1 영역들을 노출시키는 단계, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계, 상기 제2 영역들을 노출시키는 단계 및 상기 저캐리어 영역을 형성하는 단계는 양단의 두께가 중앙의 두께보다 작은 하나의 포토레지스트 패턴을 이용할 수 있다.

본 발명의 또 다른 목적을 달성하기 위한 박막 트랜지스터를 구비하는 표시 장치는 상기 베이스 기판, 상기 베이스 기판 상에 배치되는 박막 트랜지스터 및 상기 박막 트랜지스터와 접속하는 표시 소자를 구비한다. 상기 표시 소자는 상기 드레인 전극에 접속하는 제1 전극, 상기 제1 전극에 대향하는 제2 전극, 및 상기 제1 및 제2 전극 사이에 배치되는 광학층을 포함할 수 있으며, 상기 광학층은 액정층일 수 있다.

상기 박막 트랜지스터를 커버하고, 상기 소스 전극의 일부를 노출시키는 제1 콘택 홀, 및 상기 드레인 전극의 일부를 노출시키는 제2 콘택 홀을 구비하는 보호막, 및 상기 보호막 상에 배치되고, 상기 제1 콘택 홀을 통하여 상기 소스 전극에 접속하는 데이터 라인을 더 구비하고, 상기 제1 전극은 상기 제2 콘택 홀을 통하여 상기 드레인 전극과 접속할 수 있다.

상기 소스 전극에서 연장된 데이터 라인을 더 구비하고, 상기 제1 전극은 상기 드레인 전극에서 연장될 수 있다. 여기서, 상기 박막 트랜지스터를 커버하고, 상기 제1 전극을 노출시키는 보호막을 더 구비할 수 있다.

상기 베이스 기판 및 상기 박막 트랜지스터 사이에 배치되는 절연막을 더 구비할 수 있다.

상기와 같은 박막 트랜지스터의 반도체층, 소스 전극, 드레인 전극, 및 저캐리어 영역들이 모두 산화물 반도체 물질을 포함하고, 상기 저캐리어 영역들이 상기 반도체층 및 상기 소스 전극과 상기 드레인 전극 간의 급격한 캐리어 농도 차이를 완화시킬 수 있다. 따라서, 박막 트랜지스터의 신뢰도가 향상될 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 3 내지 도 8은 도 1 및 도 2에 도시된 표시 장치의 제조 방법의 일 예를 설명하기 위한 공정 단면도이다.
도 9 내지 도 15는 도 1 및 도 2에 도시된 표시 장치의 제조 방법의 다른 예를 설명하기 위한 공정 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 17은 도 16의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.

이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 살펴보기로 한다. 상기한 본 발명의 목적, 특징 및 효과는 도면과 관련된 실시예들을 통해서 용이하게 이해될 수 있을 것이다. 다만, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고, 다양한 형태로 응용되어 변형될 수도 있다. 오히려 후술될 본 발명의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고, 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서, 본 발명의 범위가 후술될 실시예들에 의해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 하기 실시예와 도면 상에 동일한 참조 번호들은 동일한 구성 요소를 나타낸다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이며, 도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.

도 1 및 도 2를 참조하면, 표시 장치는 베이스 기판(BS) 상기 베이스 기판(BS) 상에 배치되는 박막 트랜지스터(TFT) 및 상기 박막 트랜지스터(TFT)에 접속되는 표시 소자(DD)를 구비한다.

상기 베이스 기판(BS)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 베이스 기판(BS)은 리지드 타입(Rigid type) 기판일 수 있으며, 플렉서블 타입(Flexible type)일 수도 있다. 상기 리지드 타입의 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함한다. 상기 플렉서블 타입의 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함한다. 상기 베이스 기판(BS)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.

상기 베이스 기판(BS) 및 상기 박막 트랜지스터(TFT) 사이에는 절연막(BL)이 배치될 수 있다. 상기 절연막(BL)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 절연막(BL)은 상기 박막 트랜지스터(TFT)로 불순물이 확산되는 것을 방지하고, 수분 및 산소의 침투를 방지한다. 또한, 상기 절연막(BL)은 상기 베이스 기판(BS)의 표면을 평탄화할 수 있다.

상기 박막 트랜지스터(TFT)는 반도체층(SCL), 상기 반도체층(SCL)에 절연되고 중첩하는 게이트 전극(GE), 상기 반도체층(SCL)의 양측에서 연장된 소스 전극(SE)과 상기 드레인 전극(DE), 및 상기 소스 전극(SE)과 상기 드레인 전극(DE)과 상기 반도체층(SCL) 사이에 배치되는 저캐리어 영역들(LCA)을 포함한다.

상기 반도체층(SCL)은 상기 절연막(BL) 상에 배치될 수 있으며, 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 반도체층(SCL)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다. 또한, 상기 반도체층(SCL)은 그 자체로 상기 박막 트랜지스터(TFT)의 채널 영역으로 작용할 수 있다.

상기 소스 전극(SE)과 상기 드레인 전극(DE) 및 상기 저캐리어 영역들(LCA)은 모두 상기 반도체층(SCL)과 동일한 물질로 이루어질 수 있다. 즉, 상기 반도체층(SCL), 상기 소스 전극(SE)과 상기 드레인 전극(DE) 및 상기 저캐리어 영역들(LCA)은 상기 절연막(BL) 상에 배치될 수 있다.

또한, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 및 상기 저캐리어 영역들(LCA)의 캐리어 농도는 상기 반도체층(SCL)의 캐리어 농도보다 높을 수 있다. 또한, 상기 소스 전극(SE)과 상기 드레인 전극(DE)의 캐리어 농도는 상기 저캐리어 영역들(LCA)의 캐리어 농도보다 높을 수 있다. 여기서, 상기 반도체층(SCL)의 캐리어 농도는 1016/㎤ 이하일 수 있으며, 상기 저캐리어 영역들(LCA)의 캐리어 농도는 1017/㎤ 내지 1018/㎤일 수 있으며, 상기 소스 전극(SE)과 상기 드레인 전극(DE)의 캐리어 농도는 1018/㎤ 내지 1019/㎤일 수 있다.

또한, 상기 저캐리어 영역들(LCA)의 폭, 즉, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 및 상기 반도체층(SCL) 사이의 거리는 0.5㎛ 내지 2㎛ 이하일 수 있다.

따라서, 상기 저캐리어 영역들(LCA)은 상기 반도체층(SCL) 및 상기 소스 전극(SE)과 상기 드레인 전극(DE) 간의 급격한 캐리어 농도 변화에 따른 상기 박막 트랜지스터(TFT)의 신뢰도 저하를 방지할 수 있다.

상기 반도체층(SCL) 상에는 게이트 절연막(GI)이 배치되어 상기 반도체층(SCL) 및 상기 게이트 전극(GE)을 절연시킨다. 상기 게이트 절연막(GI)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화막 및 상기 실리콘 질화막이 적층된 구조를 가질 수 있다.

상기 게이트 전극(GE)은 상기 게이트 절연막(GI) 상에 배치되고, 상기 반도체층(SCL)과 중첩할 수 있다. 또한, 상기 게이트 전극(GE)은 일방향으로 연장된 게이트 라인(GL)과 접속할 수 있다. 또한, 상기 게이트 전극(GE)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.

상기 박막 트랜지스터(TFT) 상부에는 보호막(PL)이 배치될 수 있다. 상기 보호막(PL)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(PL)은 무기 보호막 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다. 상기 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호막은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.

또한, 상기 보호막(PL)은 상기 소스 전극(SE)의 일부를 노출시키는 제1 콘택 홀(CH1), 및 상기 드레인 전극(DE)의 일부를 노출시키는 제2 콘택 홀(CH2)을 구비할 수 있다.

상기 보호막(PL)의 상부에는 상기 제1 콘택 홀(CH1)을 통하여 상기 소스 전극(SE)에 접속되는 데이터 라인(DL)과, 상기 제2 콘택 홀(CH2)을 통하여 상기 드레인 전극(DE)에 접속하는 상기 표시 소자(DD)가 배치될 수 있다.

상기 데이터 라인(DL)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다. 또한, 상기 데이터 라인(DL)은 상기 게이트 라인(GL)과 절연되며, 상기 게이트 라인(GL)이 연장된 방향과 다른 방향으로 연장될 수 있다. 즉, 상기 데이터 라인(DL)은 상기 게이트 라인(GL)과 교차할 수 있다.

상기 표시 소자(DD)는 제1 전극(PE), 상기 제1 전극(PE)에 대향하는 제2 전극(CE), 및 상기 제1 전극(PE)과 상기 제2 전극(CE) 사이에 배치되는 광을 투과시키거나 광을 생성할 수 있는 광학층(LC)을 포함할 수 있다.

또한, 상기 표시 소자(DD)는 액정 표시 소자(liquid crystal display device, LCD device), 전기영동 표시 소자(electrophoretic display device, EPD device), 일렉트로웨팅 표시 소자(electrowetting display device, EWD device), 및 유기 발광 표시 소자(organic light emitting display device, OLED device) 중 어느 하나일 수 있다. 한편, 본 실시예에서는 설명의 편의를 위하여 상기 표시 소자(DD)로 상기 액정 표시 소자를 예로서 설명한다. 따라서, 상기 광학층(LC)은 액정층일 수 있다. 또한, 도면에는 도시하지 않았으나, 본 발명의 상기 표시 소자(DD)는 백라이트 유닛으로부터 제공되는 광을 이용하여 영상을 표시할 수 있다.

상기 제1 전극(PE)은 상기 데이터 라인(DL)과 동일층 상에 배치되고, 동일한 물질을 포함할 수 있다. 즉, 상기 제1 전극(PE)은 상기 보호막(PL) 상에 배치되고, 상기 제2 콘택 홀(CH2)을 통하여 상기 드레인 전극(DE)에 접속될 수 있다. 또한, 상기 제1 전극(PE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다.

상기 광학층(LC)은 복수의 액정 분자들을 포함한다. 상기 액정 분자들은 상기 제1 전극(PE) 및 상기 제2 전극(CE) 사이에 형성되는 전계에 의하여 특정 방향으로 배열되어 광의 투과도를 조절할 수 있다. 따라서, 상기 광학층(LC)은 상기 전계에 의하여 상기 백라이트 유닛으로부터 제공되는 상기 광을 투과시켜, 상기 표시 소자(DD)가 영상을 표시할 수 있도록 한다.

상기 제2 전극(CE)은 상기 제1 전극(PE)과 같이, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다. 또한, 상기 제2 전극(CE)은 외부에서 제공되는 공통 전압(Vcom)을 인가받는다.

한편, 상기 제2 전극(CE)은 상기 베이스 기판(BS)에 마주하는 대향 기판(OS)의 일면에 배치될 수 있다.

상기 대향 기판(OS)은 상기 제2 전극(CE)뿐만 아니라, 상기 백라이트 유닛에서 제공되는 광을 이용하여 소정의 색을 구현하는 컬러 필터(미도시)를 구비할 수 있다. 여기서 상기 컬러 필터는 적색, 녹색, 청색, 황색 및 백색 중 어느 하나의 색상을 가지며, 증착 또는 코팅과 같은 공정을 통하여 형성될 수 있다.

상기와 같 표시 장치의 상기 박막 트랜지스터(TFT)는 상기 반도체층(SCL)이 산화물 반도체 물질을 포함하고, 상기 반도체층(SCL) 및 상기 소스 전극(SE)과 상기 드레인 전극(DE) 간의 급격한 캐리어 농도 차이를 완화시킬 수 있는 저캐리어 영역들(LCA)을 구비하여 신뢰도가 향상될 수 있다.

이하, 도 3 내지 도 8을 참조하여, 표시 장치의 제조 방법을 설명한다.

도 3 내지 도 8은 도 1 및 도 2에 도시된 표시 장치의 제조 방법의 일 예를 설명하기 위한 공정 단면도이다.

도 3을 참조하면, 베이스 기판(BS) 상에 절연막(BL)을 형성한다.

상기 베이스 기판(BS)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 베이스 기판(BS)은 리지드 타입(Rigid type) 기판일 수 있으며, 플렉서블 타입(Flexible type)일 수도 있다.

상기 절연막(BL)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 절연막(BL)은 상기 베이스 기판(BS)에서 공정 중 불순물이 상기 절연막(BL)의 상부로 확산되는 것을 방지할 수 있으며, 수분 및 산소가 상기 절연막(BL)의 상부로 침투하는 것을 방지할 수 있다. 또한, 상기 절연막(BL)은 상기 베이스 기판(BS)의 표면을 평탄화할 수 있다.

상기 절연막(BL)을 형성한 후, 상기 절연막(BL) 상에 산화물 반도체 물질을 증착하고, 패터닝하여 산화물 반도체 패턴(OSP)을 형성한다. 상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 여기서, 상기 산화물 반도체 패턴(OSP)의 캐리어 농도는 1016/㎤ 이하일 수 있다.

상기 산화물 반도체 패턴(OSP)을 형성한 후, 상기 산화물 반도체 패턴(OSP)을 커버하는 게이트 절연막(GI)을 형성한다. 상기 게이트 절연막(GI)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)은 상기 실리콘 산화막 및 상기 실리콘 질화막이 적층된 구조를 가질 수 있다.

상기 게이트 절연막(GI)을 형성한 후, 상기 게이트 절연막(GI) 상에 도전성 금속 물질을 포함하는 게이트 금속층(GM)을 형성한다. 상기 게이트 금속층(GM)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.

상기 게이트 금속층(GM)을 형성한 후, 상기 게이트 금속층(GM) 상에 상기 산화물 반도체 패턴(OSP)과 일부 중첩하는 제1 포토레지스트 패턴(PR1)을 형성한다.

도 4를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 형성한 후, 상기 제1 포토레지스트 패턴(PR1)을 마스크로, 상기 게이트 금속층(GM)을 습식 식각(wet etching)하여 게이트 전극(GE)을 형성한다. 상기 습식 식각은 등방성 식각으로, 상기 게이트 전극(GE)은 상기 제1 포토레지스트 패턴(PR1)보다 작을 수 있다.

상기 게이트 전극(GE)을 형성한 후, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 하여 상기 게이트 절연막(GI)을 제1 패터닝한다. 여기서, 상기 제1 패터닝은 건식 식각(dry etching)을 이용하여 수행될 수 있다. 또한, 상기 제1 패터닝에 의하여 상기 산화물 반도체 패턴(OSP)의 양단의 영역들(이하, "제1 영역들"이라 칭함)이 노출될 수 있다. 상기 건식 식각은 이방성 식각으로 상기 게이트 절연막(GI)은 상기 제1 포토레지스트 패턴(PR1)과 동일한 형상을 가질 수 있다. 즉, 상기 게이트 절연막(GI)의 크기는 상기 게이트 전극(GE)의 크기보다 클 수 있다.

도 5를 참조하면, 상기 제1 패터닝을 수행한 후, 상기 제1 영역들을 제1 플라즈마 처리한다. 상기 제1 영역들은 상기 제1 플라즈마 처리에 의하여 캐리어 농도는 1018/㎤ 내지 1019/㎤으로 증가할 수 있다. 따라서, 상기 제1 플라즈마 처리에 의하여 상기 제1 영역들은 소스 전극(SE) 및 드레인 전극(DE)으로 전환될 될 수 있다. 또한, 상기 산화물 반도체 패턴(OSP)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이의 영역으로 축소될 수 있다.

도 6을 참조하면, 상기 제1 플라즈마 처리를 수행한 후, 상기 제1 포토레지스트 패턴(PR1)을 제거하고, 상기 게이트 전극(GE) 상에 상기 게이트 전극(GE)과 중첩하는 제2 포토레지스트 패턴(PR2)을 형성한다. 여기서, 상기 제2 포토레지스트 패턴(PR2)의 크기는 상기 게이트 전극(GE)의 크기와 동일할 수 있다.

상기 제2 포토레지스트 패턴(PR2)을 형성한 후, 상기 제2 포토레지스트 패턴(PR2)을 마스크로 하여 상기 게이트 절연막(GI)을 제2 패터닝한다. 여기서, 상기 제2 패터닝은 건식 식각(dry etching)을 이용하여 수행될 수 있다. 상기 건식 식각은 이방성 식각으로, 상기 제2 패터닝에 의하여 상기 게이트 절연막(GI)은 상기 게이트 전극(GE) 및 상기 제2 포토레지스트 패턴(PR2)과 동일한 형상을 가질 수 있다. 즉, 상기 게이트 절연막(GI)의 크기는 상기 게이트 전극(GE)의 크기와 동일할 수 있다. 따라서, 상기 제2 패터닝에 의하여 상기 산화물 반도체 패턴(OSP)의 상기 게이트 전극(GE)과 중첩하는 영역 및 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 영역들(이하, "제2 영역들"이라 칭함)이 노출될 수 있다.

상기 제2 패터닝을 수행한 후, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 및 상기 제2 영역들을 제2 플라즈마 처리한다. 상기 제2 플라즈마 처리에 의하여 상기 제2 영역들의 캐리어 농도가 증가할 수 있다. 여기서, 상기 제2 영역들의 캐리어 농도는 상기 소스 전극(SE)과 상기 드레인 전극(DE)의 캐리어 농도보다 낮을 수 있으며, 캐리어 농도는 1017/㎤ 내지 1018/㎤일 수 있다. 따라서, 상기 제2 플라즈마 처리에 의하여 상기 제2 영역들은 저캐리어 영역들(LCA)으로 전환될 될 수 있다. 또한, 상기 반도체층(SCL)은 상기 저캐리어 영역들(LCA) 사이의 영역으로 정의될 수 있다.

상기 저캐리어 영역들(LCA)의 폭, 즉, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 및 상기 반도체층(SCL) 사이의 거리는 0.5㎛ 내지 2㎛ 이하일 수 있다.

따라서, 상기 반도체층(SCL), 상기 반도체층(SCL)의 양측에서 연장된 상기 소스 전극(SE)과 상기 드레인 전극(DE), 상기 소스 전극(SE)과 상기 드레인 전극(DE)과 상기 반도체층(SCL) 사이에 배치되는 상기 저캐리어 영역들(LCA) 및 상기 반도체층(SCL)에 절연되고 중첩하는 상기 게이트 전극(GE)을 포함하는 박막 트랜지스터(TFT)를 형성할 수 있다.

상기 제2 플라즈마 처리를 수행한 후, 상기 제2 포토레지스트 패턴(PR2)을 제거한다.

도 7을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 제거한 후, 상기 박막 트랜지스터(TFT)를 커버하는 보호막(PL)을 형성한다.

상기 보호막(PL)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(PL)은 무기 보호막 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다. 상기 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호막은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 어느 하나를 포함할 수 있다. 즉, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.

상기 보호막(PL)을 형성한 후, 상기 보호막(PL)을 패터닝하여, 상기 소스 전극(SE)의 일부를 노출시키는 제1 콘택 홀(CH1) 및 상기 드레인 전극(DE)의 일부를 노출시키는 제2 콘택 홀(CH2)을 형성한다.

상기 제1 콘택 홀(CH1) 및 상기 제2 콘택 홀(CH2)을 형성한 후, 상기 보호막(PL) 상에 투명 도전성 산화물을 증착하고 패터닝하여 데이터 라인(DL) 및 제1 전극(PE)을 형성한다. 여기서, 상기 데이터 라인(DL)은 상기 제1 콘택 홀(CH1)을 통하여 상기 소스 전극(SE)에 접속할 수 있다. 상기 제1 전극(PE)은 상기 제2 콘택 홀(CH2)을 통하여 상기 드레인 전극(DE)에 접속할 수 있다.

도 8을 참조하면, 상기 데이터 라인(DL) 및 상기 제1 전극(PE)을 형성한 후, 상기 데이터 라인(DL) 및 상기 제1 전극(PE) 상에 복수의 액정 분자들을 포함하는 광학층(LC)을 배치한다.

상기 광학층(LC)을 배치한 후, 상기 광학층(LC) 상에 대향 기판(OS)을 배치한다. 상기 대향 기판(OS)은 상기 제1 전극(PE)과 마주하는 면 상에 제2 전극(CE)을 구비한다. 상기 제2 전극(CE)은 상기 제1 전극(PE)과 같이, 투명 도전성 산화물을 포함할 수 있다.

상기 보호막(PL) 상에 순차적으로 배치되는 상기 제1 전극(PE), 상기 광학층(LC) 및 상기 제2 전극(CE)은 표시 소자(DD)를 구성한다.

도 9 내지 도 15는 도 1 및 도 2에 도시된 표시 장치의 제조 방법의 다른 예를 설명하기 위한 공정 단면도이다.

도 9를 참조하면, 베이스 기판(BS) 상에 절연막(BL)을 형성하고, 상기 절연막(BL) 상에 산화물 반도체 물질을 포함하는 산화물 반도체 패턴(OSP)을 형성한다. 상기 산화물 반도체 패턴(OSP)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나의 산화물을 포함할 수 있다. 여기서, 상기 산화물 반도체 패턴(OSP)의 캐리어 농도는 1016/㎤ 이하일 수 있다.

상기 산화물 반도체 패턴(OSP)을 형성한 후, 상기 산화물 반도체 패턴(OSP)을 커버하는 게이트 절연막(GI)을 형성하고, 상기 게이트 절연막 상에 게이트 금속층(GM)을 형성한다.

상기 게이트 금속층(GM)을 형성한 후, 상기 게이트 금속층(GM) 상에 상기 산화물 반도체 패턴(OSP)과 일부 중첩하는 포토레지스트 패턴(PR3)을 형성한다. 여기서, 상기 포토레지스트 패턴(PR3)은 조사되는 노광량을 조절하여, 상기 포토레지스트 패턴(PR3)에서 양단의 두께가 중앙의 두께보다 작을 수 있다.

도 10을 참조하면, 상기 포토레지스트 패턴(PR3)을 형성한 후, 상기 포토레지스트 패턴(PR3)을 마스크로, 상기 게이트 금속층(GM)을 습식 식각(wet etching)하여 게이트 전극(GE)을 형성한다. 상기 습식 식각은 등방성 식각으로, 상기 게이트 전극(GE)의 크기는 상기 포토레지스트 패턴(PR3)의 크기보다 작을 수 있다.

상기 게이트 전극(GE)을 형성한 후, 상기 포토레지스트 패턴(PR3)을 마스크로 하여 상기 게이트 절연막(GI)을 제1 패터닝한다. 여기서, 상기 제1 패터닝은 건식 식각(dry etching)을 이용하여 수행될 수 있다. 또한, 상기 제1 패터닝에 의하여 상기 산화물 반도체 패턴(OSP)의 상기 포토레지스트 패턴(PR3)과 중첩하는 영역의 양측 영역들(이하, "제1 영역들"이라 칭함)이 노출될 수 있다. 상기 건식 식각은 이방성 식각으로 상기 게이트 절연막(GI)은 상기 포토레지스트 패턴(PR3)과 동일한 형상을 가질 수 있다. 즉, 상기 게이트 절연막(GI)의 크기는 상기 게이트 전극(GE)의 크기보다 클 수 있다.

또한, 상기 제1 패터닝에 의하여 상기 포토레지스트 패턴(PR3)은 두께가 감소할 수 있다. 따라서, 상기 포토레지스트 패턴(PR3)의 양단은 제거될 수 있으며, 그 결과, 포토레지스트 패턴(PR3)의 크기는 감소한다.

도 11을 참조하면, 상기 제1 패터닝을 수행한 후, 상기 제1 영역들을 제1 플라즈마 처리한다. 상기 제1 영역들은 상기 제1 플라즈마 처리에 의하여 캐리어 농도는 1018/㎤ 내지 1019/㎤으로 증가할 수 있다. 따라서, 상기 제1 플라즈마 처리에 의하여 상기 제1 영역들은 소스 전극(SE) 및 드레인 전극(DE)으로 전환될 될 수 있다. 또한, 상기 산화물 반도체 패턴(OSP)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 사이의 영역으로 축소될 수 있다.

도 12를 참조하면, 상기 제1 플라즈마 처리를 수행한 후, 상기 포토레지스트 패턴(PR3)을 이용하여, 상기 게이트 절연막(GI)을 제2 패터닝한다. 여기서, 상기 제2 패터닝은 건식 식각(dry etching)을 이용하여 수행될 수 있다. 상기 건식 식각은 이방성 식각으로, 상기 제2 패터닝에 의하여 상기 게이트 절연막(GI)은 상기 게이트 전극(GE)과 동일한 형상을 가질 수 있다. 따라서, 상기 제2 패터닝에 의하여 상기 산화물 반도체 패턴(OSP)의 상기 게이트 전극(GE)과 중첩하는 영역 및 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 영역들(이하, "제2 영역들"이라 칭함)이 노출될 수 있다.

도 13을 참조하면, 상기 제2 패터닝을 수행한 후, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 및 상기 제2 영역들을 제2 플라즈마 처리한다. 상기 제2 플라즈마 처리에 의하여 상기 제2 영역들의 캐리어 농도가 증가할 수 있다. 여기서, 상기 제2 영역들의 캐리어 농도는 상기 소스 전극(SE)과 상기 드레인 전극(DE)의 캐리어 농도보다 낮을 수 있으며, 캐리어 농도는 1017/㎤ 내지 1018/㎤일 수 있다. 따라서, 상기 제2 플라즈마 처리에 의하여 상기 제2 영역들은 저캐리어 영역들(LCA)으로 전환될 될 수 있다.

상기 제2 플라즈마 처리를 수행한 후, 상기 포토레지스트 패턴(PR3)을 제거한다.

도 14를 참조하면, 상기 포토레지스트 패턴(PR3)을 제거한 후, 상기 박막 트랜지스터(TFT)를 커버하는 보호막(PL)을 형성한다.

상기 보호막(PL)을 형성한 후, 상기 보호막(PL)을 패터닝하여, 상기 소스 전극(SE)의 일부를 노출시키는 제1 콘택 홀(CH1) 및 상기 드레인 전극(DE)의 일부를 노출시키는 제2 콘택 홀(CH2)을 형성한다.

상기 제1 콘택 홀(CH1) 및 상기 제2 콘택 홀(CH2)을 형성한 후, 상기 보호막(PL) 상에 투명 도전성 산화물을 증착하고 패터닝하여 데이터 라인(DL) 및 제1 전극(PE)을 형성한다. 여기서, 상기 데이터 라인(DL)은 상기 제1 콘택 홀(CH1)을 통하여 상기 소스 전극(SE)에 접속할 수 있다. 상기 제1 전극(PE)은 상기 제2 콘택 홀(CH2)을 통하여 상기 드레인 전극(DE)에 접속할 수 있다.

도 15를 참조하면, 상기 데이터 라인(DL) 및 상기 제1 전극(PE)을 형성한 후, 상기 데이터 라인(DL) 및 상기 제1 전극(PE) 상에 복수의 액정 분자들을 포함하는 광학층(LC)을 배치한다.

상기 광학층(LC)을 배치한 후, 상기 광학층(LC) 상에 대향 기판(OS)을 배치한다. 상기 대향 기판(OS)은 상기 제1 전극(PE)과 마주하는 면 상에 제2 전극(CE)을 구비한다. 상기 제2 전극(CE)은 상기 제1 전극(PE)과 같이, 투명 도전성 산화물을 포함할 수 있다.

상기 보호막(PL) 상에 순차적으로 배치되는 상기 제1 전극(PE), 상기 광학층(LC) 및 상기 제2 전극(CE)은 표시 소자(DD)를 구성한다.

도 16은 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 평면도이며, 도 17은 도 16의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.

도 16 및 도 17을 참조하면, 표시 장치는 베이스 기판(BS), 상기 베이스 기판(BS) 상에 배치되는 박막 트랜지스터(TFT) 및 상기 박막 트랜지스터(TFT)에 접속되는 표시 소자(DD)를 구비한다. 상기 베이스 기판(BS) 및 상기 박막 트랜지스터(TFT) 사이에는 절연막(BL)이 배치될 수 있다.

상기 박막 트랜지스터(TFT)는 반도체층(SCL), 상기 반도체층(SCL)에 절연되고 중첩하는 게이트 전극(GE), 상기 반도체층(SCL)의 양측에서 연장된 소스 전극(SE)과 상기 드레인 전극(DE), 및 상기 소스 전극(SE)과 상기 드레인 전극(DE)과 상기 반도체층(SCL) 사이에 배치되는 저캐리어 영역들(LCA)을 포함한다.

상기 반도체층(SCL)은 상기 절연막(BL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나의 산화물 반도체를 포함할 수 있다.

상기 소스 전극(SE)과 상기 드레인 전극(DE) 및 상기 저캐리어 영역들(LCA)은 모두 상기 반도체층(SCL)과 동일한 물질로 이루어질 수 있다.

또한, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 및 상기 저캐리어 영역들(LCA)의 캐리어 농도는 상기 반도체층(SCL)의 캐리어 농도보다 높을 수 있다. 또한, 상기 소스 전극(SE)과 상기 드레인 전극(DE)의 캐리어 농도는 상기 저캐리어 영역들(LCA)의 캐리어 농도보다 높을 수 있다. 여기서, 상기 반도체층(SCL)의 캐리어 농도는 1016/㎤ 이하일 수 있으며, 상기 저캐리어 영역들(LCA)의 캐리어 농도는 1017/㎤ 내지 1018/㎤일 수 있으며, 상기 소스 전극(SE)과 상기 드레인 전극(DE)의 캐리어 농도는 1018/㎤ 내지 1019/㎤일 수 있다.

또한, 상기 저캐리어 영역들(LCA)의 폭, 즉, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 및 상기 반도체층(SCL) 사이의 거리는 0.5㎛ 내지 2㎛ 이하일 수 있다.

상기 소스 전극(SE)의 일측은 연장되어 데이터 라인(DL)과 연결될 수 있으며, 상기 드레인 전극(DE)의 일측은 연장되어 상기 표시 소자(DD)의 제1 전극(PE)과 연결될 수 있다. 즉, 상기 소스 전극(SE)과 상기 드레인 전극(DE), 상기 저캐리어 영역들(LCA), 상기 반도체층(SCL), 상기 데이터 라인(DL) 및 상기 제1 전극(PE)은 모두 동일한 물질을 포함하고, 동일층 상에 배치될 수 있다.

상기 반도체층(SCL) 상에는 게이트 절연막(GI)이 배치되어 상기 반도체층(SCL) 및 상기 게이트 전극(GE)을 절연시킨다.

상기 게이트 전극(GE)은 상기 게이트 절연막(GI) 상에 배치되고, 상기 반도체층(SCL)과 중첩할 수 있다. 또한, 상기 게이트 전극(GE)은 일방향으로 연장된 게이트 라인(GL)과 접속할 수 있다.

상기 박막 트랜지스터(TFT) 상부에는 보호막(PL)이 배치될 수 있으며, 상기 보호막(PL)은 상기 제1 전극(PE)의 일부를 노출시킬 수 있다.

상기 표시 소자(DD)는 상기 제1 전극(PE), 상기 제1 전극(PE)에 대향하는 제2 전극(CE), 및 상기 제1 전극(PE)과 상기 제2 전극(CE) 사이에 배치되는 광학층(LC)을 포함할 수 있다.

상기 제2 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전성 산화물을 포함할 수 있다. 또한, 상기 제2 전극(CE)은 상기 베이스 기판(BS)에 마주하는 대향 기판(OS)의 일면에 배치될 수 있다.

이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

BS; 베이스 기판 BL; 절연막
TFT; 박막 트랜지스터 SCL; 반도체층
GE; 게이트 전극 SE; 소스 전극
DE; 드레인 전극 LCA; 저캐리어 영역들
GI; 게이트 절연막 PL; 보호막
CH1; 제1 콘택 홀 CH2; 제2 콘택 홀
GL; 게이트 전극 DL; 데이터 전극
DD; 표시 소자 PE; 제1 전극
CE; 제2 전극 LC; 액정층
OSP; 산화물 반도체 패턴 PR1, PR2, PR3; 포토레지스트 패턴

Claims (20)

  1. 베이스 기판 상에 배치되고, 산화물 반도체 물질을 포함하는 반도체층;
    상기 반도체층의 양측에서 연장된 소스 전극 및 드레인 전극;
    상기 소스 전극, 상기 드레인 전극 및 상기 반도체층 사이에 배치되는 저캐리어 영역들;
    상기 반도체층 상에 배치되는 게이트 절연막; 및
    상기 게이트 절연막 상에 배치되는 게이트 전극을 포함하는 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 소스 전극, 상기 드레인 전극, 및 상기 저캐리어 영역들은 상기 반도체층과 동일한 물질을 포함하고,
    상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함하는 박막 트랜지스터.
  3. 제2 항에 있어서,
    상기 저캐리어 영역들의 폭은 0.5㎛ 내지 2㎛ 이하인 박막 트랜지스터.
  4. 제3 항에 있어서,
    상기 저캐리어 영역들의 캐리어 농도는 상기 반도체층의 캐리어 농도보다 높으며, 상기 소스 전극 및 상기 드레인 전극의 캐리어 농도보다 낮은 박막 트랜지스터.
  5. 제4 항에 있어서,
    상기 저캐리어 영역들의 캐리어 농도는 1017/㎤ 내지 1018/㎤이며, 상기 반도체층의 캐리어 농도는 1016/㎤ 이하이며, 상기 소스 전극 및 상기 드레인 전극의 캐리어 농도는 1018/㎤ 내지 1019/㎤인 박막 트랜지스터.
  6. 베이스 기판 상에 산화물 반도체 물질을 포함하는 산화물 반도체 패턴을 형성하는 단계;
    상기 산화물 반도체 패턴을 커버하는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상에 상기 산화물 반도체 패턴과 중첩하는 게이트 전극을 형성하는 단계;
    상기 산화물 반도체 패턴의 양단의 영역들(이하, "제1 영역들"이라 칭함)을 제1 플라즈마 처리하여 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 산화물 반도체 패턴의 상기 게이트 전극과 중첩하는 영역 및 상기 소스 전극과 상기 드레인 전극 사이의 영역들(이하, "제2 영역들"이라 칭함)을 플라즈마 처리하여 저캐리어 영역들을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  7. 제6 항에 있어서,
    상기 게이트 전극을 형성한 후, 상기 게이트 절연막을 제1 패터닝하여 상기 제1 영역들을 노출시키는 단계; 및
    상기 소스 전극 및 상기 드레인 전극을 형성한 후, 상기 게이트 절연막을 제2 패터닝하여 상기 제2 영역들을 노출시키는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  8. 제7 항에 있어서,
    상기 게이트 전극을 형성하는 단계, 상기 제1 영역들을 노출시키는 단계, 및 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계는 동일한 제1 포토레지스트 패턴을 이용하며,
    상기 제2 영역들을 노출시키는 단계 및 상기 저캐리어 영역을 형성하는 단계는 제2 포토레지스트 패턴을 이용하는 박막 트랜지스터의 제조 방법.
  9. 제7 항에 있어서,
    상기 게이트 전극을 형성하는 단계, 상기 제1 영역들을 노출시키는 단계, 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계, 상기 제2 영역들을 노출시키는 단계 및 상기 저캐리어 영역을 형성하는 단계는 양단의 두께가 중앙의 두께보다 작은 하나의 포토레지스트 패턴을 이용하는 박막 트랜지스터의 제조 방법.
  10. 제7 항에 있어서,
    상기 저캐리어 영역들의 폭은 0.5㎛ 내지 2㎛ 이하인 박막 트랜지스터의 제조 방법.
  11. 제10 항에 있어서,
    상기 저캐리어 영역들의 캐리어 농도는 상기 반도체층의 캐리어 농도보다 높으며, 상기 소스 전극 및 상기 드레인 전극의 캐리어 농도보다 낮은 박막 트랜지스터의 제조 방법.
  12. 베이스 기판;
    상기 베이스 기판 상에 배치되는 박막 트랜지스터; 및
    상기 박막 트랜지스터와 접속하는 표시 소자를 구비하며,
    상기 박막 트랜지스터는
    상기 베이스 기판 상에 배치되고, 산화물 반도체 물질을 포함하는 반도체층;
    상기 반도체층의 양측에서 연장된 소스 전극 및 드레인 전극;
    상기 반도체층, 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 저캐리어 영역들;
    상기 반도체층 상에 배치되는 게이트 절연막; 및
    상기 게이트 절연막 상에 배치되는 게이트 전극을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 표시 소자는
    상기 드레인 전극에 접속하는 제1 전극;
    상기 제1 전극에 대향하는 제2 전극; 및
    상기 제1 및 제2 전극 사이에 배치되는 광학층을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 소스 전극, 상기 드레인 전극, 및 상기 저캐리어 영역들은 상기 반도체층과 동일한 물질을 포함하고,
    상기 산화물 반도체 물질은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 저캐리어 영역들의 캐리어 농도는 상기 반도체층의 캐리어 농도보다 높으며, 상기 소스 전극 및 상기 드레인 전극의 캐리어 농도보다 낮은 표시 장치.
  16. 제15 항에 있어서,
    상기 저캐리어 영역들의 폭은 0.5㎛ 내지 2㎛ 이하인 표시 장치.
  17. 제13 항에 있어서,
    상기 박막 트랜지스터를 커버하고, 상기 소스 전극의 일부를 노출시키는 제1 콘택 홀, 및 상기 드레인 전극의 일부를 노출시키는 제2 콘택 홀을 구비하는 보호막; 및
    상기 보호막 상에 배치되고, 상기 제1 콘택 홀을 통하여 상기 소스 전극에 접속하는 데이터 라인을 더 구비하고,
    상기 제1 전극은 상기 제2 콘택 홀을 통하여 상기 드레인 전극과 접속하는 표시 장치.
  18. 제13 항에 있어서,
    상기 소스 전극에서 연장된 데이터 라인을 더 구비하고,
    상기 제1 전극은 상기 드레인 전극에서 연장된 표시 장치.
  19. 제18 항에 있어서,
    상기 박막 트랜지스터를 커버하고, 상기 제1 전극을 노출시키는 보호막을 더 구비하는 표시 장치.
  20. 제12 항에 있어서,
    상기 베이스 기판 및 상기 박막 트랜지스터 사이에 배치되는 절연막을 더 구비하는 표시 장치.
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