KR20120122550A - 반도체 소자의 매립워드라인의 형성방법 - Google Patents

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Abstract

본 발명은 기판 상에 하드마스크 패턴을 포함하는 복수 개의 필라를 형성하는 단계; 상기 복수 개의 필라 사이를 매립하는 절연막을 형성한 후, 상기 절연막을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 도전막을 매립하는 단계; 상기 도전막이 매립된 결과물의 전체 구조 상에 오버행 프로파일을 갖는 스페이서를 형성하는 단계; 및 상기 도전막이 노출되도록 스페이서를 전면 식각한 후, 노출된 도전막을 식각하여 분리하는 단계를 포함하는 반도체 소자의 매립워드라인 형성방법을 제공한다. 본 발명에 따르면 수직 채널 트랜지스터를 구비한 반도체 소자의 워드라인 패턴 형성 시에 오버행 프로파일을 갖는 스페이서를 이용함으로써 하부 금속의 물질 변화를 최소화하면서, 하드마스크 패턴 및 스페이서의 손실에 따른 후속 공정의 문제점을 해결하여 워드라인 패턴 형성의 공정 마진을 향상시킬 수 있다.

Description

반도체 소자의 매립워드라인의 형성방법{METHOD FOR MANUFACTURING BURIED WORD LINE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 수직 채널 트랜지스터(vertical channel transistor)를 구비하는 반도체 소자의 제조에 있어서 스페이서 프로파일을 이용한 매립워드라인(buried word line)의 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 웨이퍼 상에 집적되는 셀의 면적이 축소된다. 기가 비트대의 디램 소자 트랜지스터는 4F2(F: minimum feature size)의 단위 셀 피치를 요구하므로, 소자의 집적도를 증가시키면서 트랜지스터의 채널 길이를 보장하여 셀의 효율을 높이기 위한 방법으로 수직 채널 트랜지스터가 제안되고 있다.
도 1a는 종래 기술에 따른 수직 채널 트랜지스터를 구비하는 반도체 소자의 개략적인 평면 레이아웃을 나타내는 도면이다. 도시된 바와 같이, 반도체 기판(10) 상에는 제1방향(A-A')과 제2방향(B-B')으로 배열되며, 수직으로 돌출된 복수 개의 필라(11)가 포함된다. 복수 개의 필라(11) 상부에는 하드마스크 패턴(미도시)이 형성되어 있다. 복수 개의 필라(11) 사이의 반도체 기판(10) 내에는 비트라인용 불순물 영역이 형성되며, 제2방향으로 연장되는 소자분리 트렌치(12)에 의해 불순물 영역이 상호 분리되어 비트라인(13)이 형성된다. 반도체 기판(10) 상에는 필라 하부를 둘러싸는 서라운딩 게이트 전극(미도시)를 전기적으로 연결시키면서 제1방향으로 연장되는 워드라인(14)이 형성된다.
워드라인(14)을 형성하기 위하여, 먼저 복수 개의 필라(11) 간의 갭영역을 매립하는 절연막, 예를 들어 산화막을 형성한 후, 이 산화막을 소정 깊이로 선택적으로 식각하여 트렌치를 형성하고, 다음으로 텅스텐막을 증착하고, 에치백한다. 이후, 스페이서를 증착하고 에치백하고, 분리된 스페이서를 이용하여 하부 텅스텐막을 분리함으로써 워드라인(14)이 형성된다.
도 1b 및 1c는 종래기술에 따른 매립워드라인 패턴 형성시의 하드마스크 패턴 및 스페이서 프로파일을 나타내는 TEM 사진이다.
도 1b에 도시된 바와 같이, 종래기술에 따른 워드라인(14) 형성 공정에 있어서, 복수 개의 필라(11) 상부의 하드마스크 패턴은 과도하게 손실되어, 포지티브(positive)한 프로파일을 갖게 된다. 이에 따라, 스텝 커버리지(step coverage)가 양호한 스페이서를 이용하여 후속 공정을 진행할 때 하드마스크 패턴으로서의 역할을 충분히 수행할 수 없는 문제점이 발생한다.
이러한 하드마스크 패턴 손실은 후속 공정이 진행되면서 더욱 심화되어, 도 1c에 도시된 바와 같이, 스페이서를 이용한 하부 텅스텐막 분리 공정에서도 하드마스크 패턴 및 측벽 스페이서가 손실되어 남지 않게 되는 문제점이 발생한다.
본 발명은 수직 채널 트랜지스터를 구비한 반도체 소자 제조시 워드라인 패턴 형성의 공정 마진을 향상시킬 수 있는 스페이서 프로파일을 이용한 매립워드라인의 형성방법을 제공하는데 그 목적이 있다.
상기 과제를 해결하기 위한 본 발명의 일 측면에 따른 반도체 소자의 매립워드라인의 형성방법은 기판 상에 하드마스크 패턴을 포함하는 복수 개의 필라를 형성하는 단계; 상기 복수 개의 필라 사이를 매립하는 절연막을 형성한 후, 상기 절연막을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 도전막을 매립하는 단계; 상기 도전막이 매립된 결과물의 전체 구조 상에 오버행 프로파일을 갖는 스페이서를 형성하는 단계; 및 상기 도전막이 노출되도록 스페이서를 전면 식각한 후, 노출된 도전막을 식각하여 분리하는 단계를 포함한다.
본 발명에 따르면 수직 채널 트랜지스터를 구비한 반도체 소자의 워드라인 패턴 형성 시에 오버행(overhang) 프로파일을 갖는 스페이서를 이용함으로써 하부 금속의 물질 변화를 최소화하면서, 하드마스크 및 측벽 스페이서의 손실에 따른 후속 공정의 문제점을 해결하여 워드라인 패턴 형성의 공정 마진을 향상시킬 수 있다.
도 1a은 종래기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 평면도.
도 1b 및 1c는 종래기술에 따른 매립워드라인 패턴 형성시의 하드마스크 패턴 및 스페이서 프로파일을 나타내는 TEM 사진.
도 2는 본 발명에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 평면도.
도 3a 내지 3d는 본 발명에 다른 스페이서 프로파일을 이용한 매립워드라인의 형성방법을 나타내는 공정단면도.
도 4는 본 발명에 따른 매립워드라인 패턴 형성시의 하드마스크 패턴 및 스페이서 프로파일을 나타내는 TEM 사진.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 개략적인 평면 레이아웃을 나타내는 도면이다. 도시된 바와 같이, 반도체 기판(20) 상에는 제1방향(A-A') 및 제2방향(B-B')으로 배열되며, 수직으로 돌출된 복수 개의 필라(21)가 포함된다. 복수 개의 필라(21) 상부에는 하드마스크 패턴이 형성되어 있다. 복수 개의 필라(21) 사이의 반도체 기판(20) 내에는 비트라인용 불순물 영역이 형성되며, 제2방향으로 연장되는 소자분리 트렌치(22)에 의해 비트라인(23)이 형성된다. 반도체 기판(20) 상에는 제1방향으로 연장되는 워드라인(24A)이 형성된다.
도 3a 내지 3d는 본 발명의 일 실시예에 따른 스페이서 프로파일을 이용한 매립워드라인의 형성방법을 나타내는 공정단면도로서, 도 2의 제2방향(B-B') 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(20) 상에 제1방향 및 제2방향으로 배열되는 복수 개의 하드마스크 패턴(25)을 형성한다. 이 때, 복수 개의 하드마스크 패턴(25)은 복수 개의 필라(21) 형성을 위한 반도체 기판(20) 식각시 베리어로 작용하며, 질화막으로 이루어질 수 있고, 그 하부에는 패드 산화막(미도시됨)이 게재될 수 있다.
이어서, 반도체 기판(20) 상에 형성된 복수 개의 하드마스크 패턴(25)을 이용하여 반도체 기판(20)을 소정 깊이 식각함으로써 복수 개의 필라(21)를 형성한다. 식각 공정이 진행되면서 복수 개의 필라(21)는 실질적으로 원통형의 구조를 갖게 된다.
도시되지는 않았으나, 복수 개의 필라(21) 및 하드마스크 패턴(25)의 측벽에 스페이서가 형성될 수 있다.
이어서, 복수 개의 필라(21) 사이의 반도체 기판(20)에 불순물을 이온주입하여 비트라인용 불순물 영역을 형성하고, 복수 개의 필라(21) 사이의 반도체 기판(20)을 제2방향으로 소정 깊이 식각하여 소자분리 트렌치(22)를 형성한다. 불순물 영역은 소자분리 트렌치(22)에 의하여 상호 분리되어 비트라인(23)을 한정한다.
이어서, 복수 개의 필라(21) 사이를 매립하는 절연막, 예를 들어 산화막(미도시)을 형성하고, 산화막이 형성된 결과물의 전체 구조 상에 워드라인(24A) 형성을 위한 포토레지스트 패턴(미도시)을 형성한다. 워드라인(24A)을 위한 포토레지스트 패턴은 제1방향으로 배열되는 복수 개의 필라(21)의 열들을 노출시키는 라인형으로 형성된다.
이어서, 포토레지스트 패턴을 식각 베리어로 복수 개의 필라(21) 사이에 매립된 산화막을 소정 깊이 식각하여 워드라인(24A)을 위한 트렌치를 형성한다.
이 때, 산화막은 HBr, Cl2 계열 등의 가스를 이용하는 건식 식각에 의하여 식각될 수 있다. 또한, 식각 시에, O2, N2, He, Ar 가스 등을 추가로 첨가함으로써 하드마스크 패턴(25)의 프로파일을 버티컬(vertical)하게 형성할 수 있다.
이어서, 트렌치가 형성된 결과물에 대하여 스트립 공정 및 습식식각 공정을 이용하여 건식식각 후 잔류물을 제거할 수 있다.
스트립 공정은 예를 들어 N2/O2/H2 혼합물을 이용하여 마이크로웨이브를 통하여 이루어질 수 있으나, 이에 제한되는 것은 아니다.
습식 식각 공정은 예를 들어 NH4OH, H2SO4 또는 H2O2를 이용하여 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 3b에 도시된 바와 같이, 트렌치가 형성된 결과물의 전체 구조 상에 도전막(24), 예를 들어 텅스텐막을 형성한 후, 필라(21) 상부의 하드마스크 패턴(25)을 식각베리어로 하여 필라(21)의 최상면으로부터 소정 정도 하향된 지점까지 도전막(24)을 에치백하여, 트렌치에 도전막(24)을 매립한다.
일 실시예에서, 워드라인(24A)을 형성하기 위한 도전막(24)은 텅스텐, 티타늄 및 구리로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다.
이러한 도전막(24)의 에치백 공정은 SF6, HBr, Cl2 계열 등의 화합물을 식각 가스로 이용하여 플라즈마 방식으로 이루어질 수 있다. 이 때, O2, N2, He, Ar 가스 등을 추가로 첨가함으로써 하드마스크 패턴(25)의 프로파일을 버티컬(vertical)하게 형성할 수 있다.
또한, 건식 식각에 의하여 도전막(24)을 에치백한 후에, 예를 들어 NH4OH, H2SO4 또는 H2O2를 이용하는 습식 식각 공정을 이용하여 건식 식각 후의 잔류물을 제거할 수 있다.
도 3c에 도시된 바와 같이, 트렌치에 도전막(24)을 매립한 후에, 오버행 프로파일을 갖는 스페이서(26)를 형성한다.
스페이서(26)는 도 4에 도시된 하드마스크 패턴 및 스페이서 프로파일을 나타내는 TEM 사진에서와 같이 오버행 프로파일을 갖도록 형성되며, 하부 금속에 영향을 주지 않는 것이 바람직하다.
일 실시예에서, 스페이서(26)는 2층 형태로 형성될 수 있으며, 기판측으로부터 순서대로 형성된 질화막 및 산화막을 포함할 수 있다.
구체적으로, 하부 금속에 영향을 미치지 않도록 플라즈마 방식으로 질화막을 증착한 후, 그 위에 예를 들어 300~400℃에서 저압 플라즈마를 이용하여 산화막을 증착함으로써 2층 형태의 스페이서(26)를 형성할 수 있다.
2층 형태의 스페이서(26)를 구성하는 질화막 및 산화막은 오버행 프로파일을 갖도록 각각 500~1500Å, 및 200~800Å 두께로 형성할 수 있다. 이와 같이 오버행 프로파일을 갖는 것은 플라즈마 화학기상증착방식(Plasma Enhanced Chemical Vapor Deposition; PE CVD)의 고유한 증착 특성에 기인한 것이다.
이와 같이 스페이서(26)를 오버행 프로파일을 갖도록 형성하기 때문에, 선행 공정에서의 손실에 의하여 포지티브 프로파일을 갖는 하드마스크 패턴(25)의 문제점을 보완하여, 워드라인 패턴 형성의 공정 마진을 확보할 수 있다.
도 3d에 도시된 바와 같이, 도전막(24)이 노출되도록 증착된 스페이서(26)를 전면 식각한 후, 노출된 도전막(24)을 식각하여 분리함으로써, 워드라인(24A)을 형성한다. 이하, 전면 식각된 스페이서(26)의 도면부호는 "26A"로 표기한다.
도전막(24) 분리 공정은 SF6, HBr, Cl2 계열 등의 화합물을 식각 가스로 이용하여 플라즈마 방식으로 이루어질 수 있다. 또한, 식각 시에 O2, N2, He, Ar 가스 등을 추가로 첨가함으로써 하드마스크 패턴(25)의 프로파일을 버티컬(vertical)하게 형성할 수 있다.
또한, 건식 식각에 의하여 도전막(24)을 분리한 후에, 예를 들어 NH4OH, H2SO4 또는 H2O2를 이용하는 습식식각 공정을 이용하여 건식 식각 후의 잔류물을 제거할 수 있다.
전술한 바와 같이 오버행 프로파일을 갖는 스페이서(26)를 이용함으로써, 이러한 도전막(24) 분리 공정에서 하드마스크 패턴(25) 및 측벽 스페이서(26A)의 손실에 의한 문제점을 보완하여, 워드라인 패턴 형성의 공정 마진을 확보할 수 있다.
상술한 실시예에 따르면, 본 발명은 서라운딩 게이트와 워드라인을 별도로 구분하지 않고, 워드라인이 서라운딩 게이트의 역할까지 동시에 수행하도록 한다. 따라서, 워드라인은 필라의 측벽을 둘러싸는 서라운딩 게이트 역할을 하면서 동시에 서라운딩 게이트들을 서로 연결시키는 워드라인 역할을 수행한다.
그러나, 본 발명은 서라운딩 게이트와 워드라인을 별도로 형성하는 경우에도 제한 없이 적용가능하다.
서라운딩 게이트를 형성하기 위해서는, 필라 형성 후에 하드마스크 패턴을 식각 베리어로 드러나는 반도체 기판을 등방성 식각하여 필라 하부 측벽을 소정 폭 정도로 리세스시킨다. 이어서, 리세스된 필라 하부를 포함하여 드러나는 반도체 기판의 표면에 게이트 절연막을 형성한다. 이어서, 결과물의 전체 구조 상에 게이트 전극용 도전막을 형성한 후, 게이트 절연막이 드러날 때까지 게이트 전극용 도전막을 에치백하여 필라 하부를 둘러싸는 서라운딩 게이트 전극을 형성할 수 있다.
이후, 상기한 워드라인 형성방법에 의하여 서라운딩 게이트 전극을 상호 연결시키면서 제1방향으로 연장되는 워드라인을 형성한다.
이와 같이, 본 발명에 있어서는 수직 채널 트랜지스터를 구비하는 반도체 소자의 매립워드라인 형성 시에 오버행 프로파일을 갖는 스페이서를 이용함으로써, 하부 금속의 물질 변화를 최소화하면서, 하드마스크 패턴 및 스페이서의 손실에 따른 후속 공정의 문제점을 해결하여 워드라인 패턴 형성의 공정 마진을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
20: 반도체 기판 21: 필라
22: 소자분리 트렌치 23: 비트라인
24: 도전막 24A: 워드라인
25: 하드마스크 패턴 26, 26A: 스페이서

Claims (15)

  1. 기판 상에 하드마스크 패턴을 포함하는 복수 개의 필라를 형성하는 단계;
    상기 복수 개의 필라 사이를 매립하는 절연막을 형성한 후, 상기 절연막을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 도전막을 매립하는 단계;
    상기 도전막이 매립된 결과물의 전체 구조 상에 오버행 프로파일을 갖는 스페이서를 형성하는 단계; 및
    상기 도전막이 노출되도록 스페이서를 전면 식각한 후, 노출된 도전막을 식각하여 분리하는 단계를 포함하는
    반도체 소자의 매립워드라인의 형성방법.
  2. 제1항에 있어서,
    상기 도전막은 텅스텐, 티타늄 및 구리로 이루어진 군으로부터 선택되는 1종 이상을 포함하는
    반도체 소자의 매립워드라인의 형성방법.
  3. 제1항에 있어서,
    상기 트렌치에 도전막을 매립하는 단계는
    상기 트렌치가 형성된 결과물의 전체 구조 상에 도전막을 형성하는 단계; 및
    상기 복수 개의 필라에 포함된 하드마스크 패턴을 식각 베리어로 하여 도전막을 에치백하는 단계를 포함하는
    반도체 소자의 매립워드라인의 형성방법.
  4. 제3항에 있어서,
    상기 도전막을 에치백하는 단계 후에, 잔류물을 제거하기 위한 습식 식각 단계를 더 포함하는
    반도체 소자의 매립워드라인의 형성방법.
  5. 제3항에 있어서,
    상기 도전막을 에치백하는 단계는 SF6, HBr, 또는 Cl2를 식각 가스로 이용하여 플라즈마 방식으로 이루어지는
    반도체 소자의 매립워드라인의 형성방법.
  6. 제5항에 있어서,
    상기 식각 가스에, O2, N2, He 및 Ar로 이루어진 군으로부터 선택되는 1종 이상의 가스를 더 포함하는
    반도체 소자의 매립워드라인의 형성방법.
  7. 제1항에 있어서,
    상기 스페이서는 2층 형태로 형성되는
    반도체 소자의 매립워드라인 형성방법.
  8. 제1항에 있어서,
    상기 스페이서는 기판측으로부터 순서대로 형성된 질화막 및 산화막을 포함하는
    반도체 소자의 매립워드라인의 형성방법.
  9. 제8항에 있어서,
    상기 질화막 및 산화막은 플라즈마 화학기상증착법에 의하여 형성되는
    반도체 소자의 매립워드라인의 형성방법.
  10. 제8항에 있어서,
    상기 질화막은 500~1500Å의 두께로 형성되며, 상기 산화막은 200~800Å의 두께로 형성되는
    반도체 소자의 매립워드라인의 형성방법.
  11. 제1항에 있어서,
    상기 트렌치를 형성한 후에, 식각 잔류물을 제거하기 위한 스트립 공정 및 습식 식각 공정을 더 포함하는
    반도체 소자의 매립워드라인의 형성방법.
  12. 제1항에 있어서,
    상기 노출된 도전막을 식각하여 분리하는 단계는 SF6, HBr, 또는 Cl2를 식각 가스로 이용하여 플라즈마 방식으로 이루어지는
    반도체 소자의 매립워드라인의 형성방법.
  13. 제12항에 있어서,
    상기 식각 가스에, O2, N2, He 및 Ar로 이루어진 군으로부터 선택되는 1종 이상의 가스를 더 포함하는
    반도체 소자의 매립워드라인의 형성방법.
  14. 제1항에 있어서,
    상기 노출된 도전막을 식각하여 분리하는 단계 후에, 잔류물을 제거하기 위한 습식 식각 단계를 더 포함하는
    반도체 소자의 매립워드라인의 형성방법.
  15. 제1항에 있어서,
    상기 복수 개의 필라는 서라운딩 게이트 전극을 포함하는
    반도체 소자의 매립워드라인의 형성방법.
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