KR20120120389A - 반도체 발광 소자, 반도체 발광 소자의 보호막 및 그 제작 방법 - Google Patents

반도체 발광 소자, 반도체 발광 소자의 보호막 및 그 제작 방법 Download PDF

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KR20120120389A
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히데따까 가후꾸
도시히꼬 니시모리
히사오 가와사끼
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미츠비시 쥬고교 가부시키가이샤
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Abstract

높은 마이그레이션 방지성, 높은 투과율, 낮은 성막 비용 모두를 만족시키는 반도체 발광 소자, 반도체 발광 소자의 보호막 및 그 제작 방법을 제공한다. 그것을 위해, 기판(11) 상에 형성된 복수의 반도체층(12 내지 14)과, 복수의 반도체층(12 내지 14)의 전극이 되는 전극부(15, 16) 및 전극부(17, 18)를 갖는 반도체 발광 소자에 있어서, 그 보호막으로서, 복수의 반도체층(12 내지 14), 전극부(15, 16) 및 전극부(17, 18)의 주위를 막 두께 35㎚ 이상의 질화규소로 이루어지는 SiN막(31)으로 피복하고, SiN막(31)의 주위를 SiN막(31)의 막 두께보다 두꺼운 산화규소로 이루어지는 SiO막(32)으로 피복한다.

Description

반도체 발광 소자, 반도체 발광 소자의 보호막 및 그 제작 방법 {SEMICONDUCTOR LIGHT-EMITTING ELEMENT, PROTECTIVE FILM FOR SEMICONDUCTOR LIGHT-EMITTING ELEMENT, AND PROCESS FOR PRODUCTION OF THE PROTECTIVE FILM}
본 발명은, 반도체 발광 소자, 반도체 발광 소자의 보호막 및 그 제작 방법에 관한 것이다.
반도체 발광 소자로서, 에너지 절약으로 장수명을 실현할 수 있는 백색 LED(Light Emitting Diode)는, 새로운 옥내?옥외 조명 재료로서 기대되고 있다.
일본 특허 출원 공개 제2006-041403호 공보 일본 특허 출원 공개 제2007-189097호 공보
현재, 에너지 절약과 장수명을 양립할 수 있는 백색 LED는, 전력 절약 타입에 한정되어 있다. 그로 인해, 저소비 전력으로 장수명인 장점을 살리면서, 기존 조명의 치환을 하기 위해서는, 저출력의 LED 칩을 복수개 사용해야 해, 비용이 높아지는 원인이 되고 있었다.
조명의 사용 LED 칩 수를 줄이기 위해서는, 1칩당의 광출력을 높일 필요가 있다. 그러나 소자에 대전력을 투입하면, 전극부에 사용되어 있는 Ag의 마이그레이션이 가속되어, 단락이 발생하기 쉬워져, 소자의 신뢰성이 저하된다. 따라서, 고출력 소자로 신뢰성을 얻기 위해서는, Ag의 마이그레이션을 억제할 필요가 있다.
Ag는 수분과 반응함으로써 마이그레이션이 가속되므로, Ag를 수분으로부터 지키는 보호막을 LED 소자에 사용하면, 마이그레이션을 억제할 수 있어, 고출력 소자의 신뢰성 개선에 유효하다. 한편, 이 보호막에는, 소자 내에서 발생한 광을 효율적으로 소자 외부까지 취출할 수 있도록 높은 광투과성이 요구된다.
여기서, 제1 종래예로서, 특허문헌 1의 LED 소자 구조를 도 5에 도시하여, 그 문제점을 설명한다. 또한, 도 5 중, 부호 61은 기판, 62는 n형 반도체층, 63은 활성층, 64는 p형 반도체층, 65는 p 전극, 66은 p 패드, 67은 n 전극, 68은 n 패드, 71은 SiN막, 72는 SiO막이다. 이 p 전극(65)은, Ag/Ni/Pt로 이루어지는 다층 구조이다. 또한, 도면 중의 화살표는, 투과광의 모습을 나타내고 있다.
도 5에 도시하는 종래의 LED 소자 구조에 있어서는, 보호막으로서, 방수성이 높은 SiN막(71)을 p 전극(65)의 주변부에만 사용하고, 그 후, 전체에 SiO막(72)을 성막하고 있다. 상기 소자 구조에 있어서는, SiN막(71)을 p 전극(65)의 주변부만 형성하므로, SiO막(72)을 성막하기 전에, 전체에 대한 SiN(71)막을 일부 제거하는 공정이 필요해져, 성막 비용이 높아진다. 또한, p 전극(65) 중의 Ag가 반도체 측면까지 확산된 경우, SiO막(72)에서는 방수성이 낮으므로, 마이그레이션이 진행되기 쉽다. 또한, 일반적으로, SiN막(71)은 SiO막(72)보다 광의 투과율이 낮으므로, p 전극(65)의 주변에서 투과율이 낮아져, 외부로의 광 취출 효율이 저하된다.
또한, 제2 종래예로서, 특허문헌 2의 LED 소자 구조를 도 6에 도시하여, 그 문제점을 설명한다. 또한, 도 6에 있어서, 도 5와 동등한 구성에 대해서는 동일한 부호를 부여한다. 또한, 도면 중의 화살표는, 투과광의 모습을 나타내고 있다. 단, 부호 81은 SiN막이다.
도 6에 도시하는 종래의 LED 소자 구조에 있어서는, 보호막으로서, 소자 전체에 방수성이 높은 SiN막(81)을 사용하고 있다. 상기 소자 구조에 있어서는, 소자 전체가 투과율이 낮은 SiN막(81)으로 덮여 있으므로, 소자로부터 외부로의 광 취출 효율이 저하된다. 또한, SiN막(81)은, 일반적으로 SiO막보다도 절연 내압(耐壓)이 낮으므로, 절연성을 확보하기 위해서는 막 두께를 두껍게 할 필요가 있어, 성막에 시간이 걸리고 성막 비용이 높아진다.
이와 같이, 종래의 LED 소자 구조에 있어서는, 높은 마이그레이션 방지성, 높은 투과율, 낮은 성막 비용 모두를 만족시키는 것이 곤란하여, 고휘도 구조의 실현에는 과제가 있었다.
본 발명은 상기 과제에 비추어 이루어진 것으로, 높은 마이그레이션 방지성, 높은 투과율, 낮은 성막 비용 모두를 만족시키는 반도체 발광 소자, 반도체 발광 소자의 보호막 및 그 제작 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하는 제1 발명에 관한 반도체 발광 소자의 보호막은,
기판 상에 형성된 복수의 반도체층과, 상기 복수의 반도체층의 전극이 되는 복수의 전극부를 갖는 반도체 발광 소자에 있어서, 당해 반도체 발광 소자를 보호하는 보호막이며,
상기 보호막으로서, 상기 복수의 반도체층 및 상기 복수의 전극부의 주위를 피복하는 제1 보호막과, 상기 제1 보호막의 주위를 피복하는 제2 보호막을 설치하는 동시에,
상기 제1 보호막을, 막 두께 35㎚ 이상의 질화규소로 하고,
상기 제2 보호막을, 상기 제1 보호막의 막 두께보다 두꺼운 산화규소로 한 것을 특징으로 한다.
상기 과제를 해결하는 제2 발명에 관한 반도체 발광 소자의 보호막은,
상기 제1 발명에 기재된 반도체 발광 소자의 보호막에 있어서,
상기 제2 보호막의 주위를 피복하는 제3 보호막을 더 설치하는 동시에,
상기 제3 보호막을, 막 두께 35㎚ 이상의 질화규소로 한 것을 특징으로 한다.
상기 과제를 해결하는 제3 발명에 관한 반도체 발광 소자의 보호막은,
상기 제2 발명에 기재된 반도체 발광 소자의 보호막에 있어서,
상기 제2 보호막을, 막 중의 Si-OH 결합량이 1.3×1021[개/㎤] 이하인 산화규소로 하는 동시에, 당해 경우의 상기 제1 보호막의 막 두께를, 17.5㎚ 이상으로 한 것을 특징으로 한다.
상기 과제를 해결하는 제4 발명에 관한 반도체 발광 소자의 보호막은,
상기 제1 내지 제3 중 어느 하나의 발명에 기재된 반도체 발광 소자의 보호막에 있어서,
상기 복수의 전극부 중 적어도 하나가 은을 함유하는 금속으로 이루어지는 것을 특징으로 한다.
상기 과제를 해결하는 제5 발명에 관한 반도체 발광 소자는,
상기 제1 내지 제4 중 어느 하나의 발명에 기재된 반도체 발광 소자의 보호막을 사용한 것을 특징으로 한다.
상기 과제를 해결하는 제6 발명에 관한 반도체 발광 소자의 보호막의 제작 방법은,
기판 상에 형성된 복수의 반도체층과, 상기 복수의 반도체층의 전극이 되는 복수의 전극부를 갖는 반도체 발광 소자에 있어서, 당해 반도체 발광 소자를 보호하는 보호막의 제작 방법이며,
상기 보호막으로서, 상기 복수의 반도체층 및 상기 복수의 전극부의 주위를 피복하는 제1 보호막과, 상기 제1 보호막의 주위를 피복하는 제2 보호막을 설치하고,
상기 제1 보호막을, 막 두께 35㎚ 이상의 질화규소로 형성하고,
상기 제2 보호막을, 상기 제1 보호막의 막 두께보다 두꺼운 산화규소로 형성하는 것을 특징으로 한다.
상기 과제를 해결하는 제7 발명에 관한 반도체 발광 소자의 보호막의 제작 방법은,
상기 제6 발명에 기재된 반도체 발광 소자의 제조 방법에 있어서,
상기 제2 보호막의 주위를 피복하는 제3 보호막을 더 설치하고, 막 두께 35㎚ 이상의 질화규소로 형성하는 것을 특징으로 한다.
상기 과제를 해결하는 제8 발명에 관한 반도체 발광 소자의 보호막의 제작 방법은,
상기 제7 발명에 기재된 반도체 발광 소자의 제조 방법에 있어서,
상기 제2 보호막을, 막 중의 Si-OH 결합량이 1.3×1021[개/㎤] 이하인 산화규소로 형성하는 동시에, 당해 경우의 상기 제1 보호막의 막 두께를, 17.5㎚ 이상으로 하는 것을 특징으로 한다.
상기 과제를 해결하는 제9 발명에 관한 반도체 발광 소자의 보호막의 제작 방법은,
상기 제6 내지 제8 중 어느 하나의 발명에 기재된 반도체 발광 소자의 제조 방법에 있어서,
상기 복수의 전극부 중 적어도 하나가 은을 함유하는 금속으로 이루어지는 것을 특징으로 한다.
본 발명에 따르면, 반도체 발광 소자에 있어서, 높은 마이그레이션 방지성, 높은 투과율, 낮은 성막 비용 모두를 만족시킬 수 있어, 고휘도 구조가 실현된다.
도 1은 본 발명에 관한 반도체 발광 소자의 실시 형태의 일례(제1 실시예)로서, 그 소자 구조를 도시하는 단면도이다.
도 2는 도 1에 도시한 반도체 발광 소자의 SiN막에 있어서의 방수성과 막 두께의 관계를 나타내는 그래프이다.
도 3은 본 발명에 관한 반도체 발광 소자의 실시 형태의 다른 일례(제2 실시예)로서, 그 소자 구조를 도시하는 단면도이다.
도 4는 본 발명에 관한 반도체 발광 소자의 실시 형태의 다른 일례(제3 실시예)로서, 그 소자 구조를 도시하는 단면도이다.
도 5는 종래의 LED 소자 구조를 도시하는 단면도이다.
도 6은 종래의 다른 LED 소자 구조를 도시하는 단면도이다.
이하, 본 발명에 관한 반도체 발광 소자, 반도체 발광 소자의 보호막 및 그 제작 방법에 대해, 그 실시 형태의 몇 가지를 도 1 내지 도 4를 참조하여 설명한다. 또한, 이하에 나타내는 실시예에서는, 반도체 발광 소자로서 LED를 사용한 예에 대해 설명한다.
(제1 실시예)
도 1은 본 실시예의 LED의 소자 구조를 도시하는 단면도이다. 도면 중의 화살표는, 투과광의 모습을 나타내고 있다. 또한, 도 2는 후술하는 SiN막에 있어서의 방수성과 막 두께의 관계를 나타내는 그래프이다.
본 실시예의 LED는, 사파이어로 이루어지는 기판(11) 상에, n형 GaN으로 이루어지는 n형 반도체층(12), GaN과 InGaN을 교대로 적층한 다중 양자 우물 구조로 이루어지는 활성층(13), p형 GaN으로 이루어지는 p형 반도체층(14)이 순차 적층된 반도체층의 소자 구조이다. 또한, n형 반도체층(12), p형 반도체층(14)은, 각각 n형 콘택트층, p형 콘택트층을 포함하는 구조로 되어 있다.
그리고, 적층된 p형 반도체층(14), 활성층(13) 및 n형 반도체층(12)의 일부를 에칭에 의해 제거함으로써, n형 반도체층(12)의 n형 콘택트층을 노출시키고, 그 노출된 부분에, 반도체층측으로부터 W/Pt를 순차 적층하여, n 전극(17)을 형성한다. 한편, p형 반도체층(14)의 p형 콘택트층의 상면에는, 반도체층측으로부터 Ag/Ni/Pt 순차 적층하여, p 전극(15)을 형성하고 있다. 또한, 범프 형성을 위해, p 전극(15) 상에는 Au로 이루어지는 p 패드(16)를 형성하고, n 전극(17) 상에는 Au로 이루어지는 n 패드(18)를 형성하고 있다. 이와 같이, p 전극(15) 및 p 패드(16), 그리고 n 전극(17) 및 n 패드(18)를, 각각 적층한 반도체층에 대한 전극부로 하고 있다.
상술한 소자 구조에 있어서, p 패드(16) 및 n 패드(18)에 있어서의 범프를 위한 개구부를 제외하고, 반도체층[n형 반도체층(12), 활성층(13) 및 p형 반도체층(14)] 및 전극부[p 전극(15) 및 p 패드(16), n 전극(17) 및 n 패드(18)]의 주위를 피복하도록 절연성을 갖는 SiN으로 이루어지는 SiN막(31)(제1 보호막)을 적층하고, 다음으로 SiN막(31)의 주위를 피복하도록 절연성을 갖는 SiO로 이루어지는 SiO막(32)(제2 보호막)을 적층하고 있다. 즉, 제1층째를 SiN막(31), 제2층째를 SiO막(32)으로 한 2층 구조의 보호막을 형성하고 있다. 이와 같이, Ag를 함유하는 p 전극(15)의 주위뿐만 아니라, 소자 전체의 주위를, SiN막(31) 및 SiO막(32)의 2층 구조에 의해 보호하는 구조로 된다.
이들 SiN막(31), SiO막(32)은, 플라즈마 CVD법에 의해 형성되어 있고, 특히, 고밀도 플라즈마를 사용한 플라즈마 CVD법(장치)가 적합하다. 또한, 마찬가지의 SiN막, SiO막을 형성할 수 있으면, 다른 방법, 예를 들어 스퍼터링법(장치), 진공 증착법(장치) 등을 사용할 수도 있다.
전술한 바와 같이, SiN으로 이루어지는 보호막은, 방수성은 높지만, 투과율이 낮아, 절연 내압이 떨어진다고 하는 문제가 있다.
따라서, 본 실시예에 있어서는, SiN막(31)을, 방수성을 유지할 수 있는 막 두께로 하는 동시에, 이 SiN막(31)의 외측에, 방수성은 떨어지지만, 투과율이 높아, 절연 내압이 높은 SiO막(32)을 적층하는 구조로 하고 있다.
여기서, 도 2의 그래프를 참조하여, SiN막(31)에 있어서의 방수성과 막 두께의 관계를 설명한다. 또한, 도 2에 있어서의 방수성이라 함은, 샘플로서, 코발트-철의 막 상에, 평가 대상인 SiN막, 막 중 수분량이 많은 SiO막을 순차 형성하고, 형성한 샘플에 있어서, 코발트-철의 자화 열화를 측정함으로써, 평가 대상인 SiN막의 방수성을 평가한 것이다. 여기서는, 플라즈마 CVD법에 의해 형성한 SiN막을 평가하였다.
도 2의 그래프에 나타내는 바와 같이, SiN막의 막 두께가 35㎚ 미만인 경우는, 막 두께가 얇아짐에 따라서, 방수성이 저하되어 있지만, SiN막의 막 두께가 35㎚ 이상인 경우는 방수성이 양호한 것을 알 수 있다. 따라서, 본 실시예에서는, SiN막(31)의 막 두께를, 방수성이 얻어지는 35㎚ 이상으로 하고 있다.
또한, SiO막(32)은, SiN막(31)과의 합계 막 두께가, 소자를 물리적으로 보호 가능한 막 두께, 즉, 소자의 반도체층에 흠집을 발생시키지 않는 막 두께로 하고 있다. 구체적으로는, 합계 막 두께를, 일반적인 LED에서 사용되고 있는 400 내지 1000㎚로 하고 있다. 이때, SiO막(32)의 막 두께는, SiN막(31)의 막 두께보다 두껍게 하고 있다.
상기 소자 구조에 있어서는, 극히 일부(패드 개구부)를 제외하고, 소자 전체가 SiN막(31)에 덮여 있으므로, 소자의 측벽에 있어서, 내부로의 수분의 침입을 방지하여, p 전극(15) 중의 Ag의 마이그레이션을 억제할 수 있어, 높은 마이그레이션 방지성이 얻어진다. 또한, SiN막(31)의 막 두께를 두껍게 할 필요도 없고, 그 에칭도 불필요하므로, 성막 비용을 억제할 수 있다.
마이그레이션 방지성, 투과율, 성막 비용 및 고휘도 구조의 실현성에 대해, 전술한 제1 종래예, 제2 종래예와 비교하면, 표 1에 나타내는 바와 같이 된다. 또한, 표 1에 있어서는, 후술하는 제2 실시예, 제3 실시예도 병기하고 있다.
Figure pct00001
표 1에 나타내는 바와 같이, 본 실시예에 있어서의 마이그레이션 방지성은, 소자 전체가 SiN막(31)에 덮여 있으므로, 제1 종래예보다 높아, 소자의 신뢰성이 향상된다.
또한, 본 실시예에 있어서의 투과율은, 막 두께 500㎚, 광의 파장 350㎚인 조건에서 비교한 경우[본 실시예의 SiN막(31)의 막 두께는 35㎚, 그 투과율 90％], 그 보호막 전체의 투과율은 99.3％이다. 이것은, 제2 종래예보다 높고, 제1 종래예와 대략 동등하여(p 전극 부근의 투과율도 고려한 경우), 광 취출 효율이 개선된다.
또한, 본 실시예에 있어서의 성막 비용은, SiO막(32)의 적층에 의해, 절연 내압이 높아, 보호막 전체의 두께를 얇게 할 수 있으므로, 에칭 공정이 필요한 제1 종래예나 막 두께가 두꺼워지는 제2 종래예보다 낮게 되어 있다.
이와 같이, 본 실시예에서는, 높은 마이그레이션 방지성과 높은 투과율, 그리고 낮은 성막 비용 모두를 만족시키는 것이 가능해져, 고휘도 구조의 실현성이 종래와 비교하여 향상되었다.
(제2 실시예)
도 3은 본 실시예의 LED의 소자 구조를 도시하는 단면도이다. 또한, 도 3에 있어서, 제1 실시예(도 1 참조)에서 나타낸 구성과 동등한 구성에 대해서는 동일한 부호를 부여하고, 중복되는 설명은 생략한다. 또한, 도면 중의 화살표는, 투과광의 모습을 나타내고 있다.
본 실시예의 LED는, 반도체층의 소자 구조는, 제1 실시예(도 1 참조)에서 나타낸 LED와 동등한 구성이다. 또한, 제1 실시예와 마찬가지로, p 패드(16) 및 n 패드(18)에 있어서의 범프를 위한 개구부를 제외하고, 반도체층 및 전극부의 주위를 피복하도록 보호막을 형성하고 있지만, 이 보호막의 구성이, 제1 실시예와는 다르다.
구체적으로는, 보호막으로서, 절연성을 갖는 SiN으로 이루어지는 SiN막(41)(제1 보호막)과, 절연성을 갖는 SiO로 이루어지는 SiO막(42)(제2 보호막)과, 절연성을 갖는 SiN으로 이루어지는 SiN막(43)(제3 보호막)을 순차 적층하고 있다. 즉, 제1층째를 SiN막(41), 제2층째를 SiO막(42), 제3층째를 SiN막(43)으로 한 3층 구조의 보호막을 형성하고 있다. 이와 같이, Ag를 함유하는 p 전극(15)의 주위뿐만 아니라, 소자 전체의 주위를, SiN막(41), SiO막(42) 및 SiN막(43)의 3층 구조에 의해 보호하는 구조로 된다.
이들 SiN막(41), SiO막(42) 및 SiN막(43)은, 플라즈마 CVD법에 의해 형성되어 있고, 특히, 고밀도 플라즈마를 사용한 플라즈마 CVD법(장치)이 적합하다. 또한, 마찬가지의 SiN막, SiO막을 형성할 수 있으면, 다른 방법, 예를 들어 스퍼터링법(장치), 진공 증착법(장치) 등을 사용할 수도 있다.
전술한 바와 같이, SiN으로 이루어지는 보호막은, 방수성은 높지만, 투과율이 낮아, 절연 내압이 떨어진다고 하는 문제가 있다. 또한, SiO로 이루어지는 보호막은, 원래 물이 투과하기 쉽고, 또한 유지도 하기 쉽기 때문에, 막 중에 한번 수분을 많이 포함하면, 수분의 공급원으로 되어, 그 내측이 SiN으로 이루어지는 보호막을 형성해도, 그 막 두께가 얇으면, 약간이지만 보호막을 투과하여, 소자측으로 물이 침입하는 문제가 있다.
따라서, 본 실시예에 있어서는, 도 2에 설명한 바와 같이, SiN막(41)을, 방수성을 유지할 수 있는 막 두께 35㎚ 이상으로 하는 동시에, 이 SiN막(41)의 외측에, 방수성은 떨어지지만, 투과율이 높아, 절연 내압이 높은 SiO막(42)을 적층하고, 또한, SiO막(42)의 외측에, 방수성을 유지할 수 있는 막 두께 35㎚ 이상의 SiN막(43)을 적층하는 구조로 하고 있다.
또한, SiO막(42)은, SiN막(41) 및 SiN막(43)의 합계 막 두께가, 소자를 물리적으로 보호 가능한 막 두께, 즉, 소자의 반도체층에 흠집을 발생시키지 않는 막 두께로 하고 있다. 구체적으로는, 합계 막 두께를, 일반적인 LED에서 사용되고 있는 400 내지 1000㎚로 하고 있다. 이때, SiO막(42)의 막 두께는, SiN막(41, 43)의 막 두께보다 두껍게 하고 있다.
상기 소자 구조에 있어서는, 극히 일부(패드 개구부)를 제외하고, 소자 전체가 SiN막(41)에 덮여 있으므로, 소자의 측벽에 있어서, 내부로의 수분의 침입을 방지하여, p 전극(15) 중의 Ag의 마이그레이션을 억제할 수 있어, 높은 마이그레이션 방지성이 얻어진다. 또한, 본 실시예의 경우, SiO막(42)의 외측에 SiN막(43)을 더 설치하고 있으므로, 보호막 내부, 특히, SiO막(42)의 내부로 침입하는 수분을 저감시킬 수 있고, 그로 인해, 소자측으로 침입하는 수분을 저감시킬 수 있다. 그 결과, 제1 실시예에 비해, 마이그레이션 방지성을 더욱 향상시킬 수 있었다. 또한, SiN막(41, 43)의 막 두께를 종래와 같이 두껍게 할 필요도 없고, 그 에칭도 불필요하므로, 성막 비용을 억제할 수 있다.
그리고 표 1에 나타내는 바와 같이, 본 실시예에 있어서의 마이그레이션 방지성은, 제1 종래예보다 높고, 또한 제1 실시예보다도 높아, 소자의 신뢰성이 더욱 향상된다.
또한, 본 실시예에 있어서의 투과율은, 막 두께 500㎚, 광의 파장 350㎚인 조건에서 비교한 경우[본 실시예의 SiN막(41, 43)의 막 두께는 35㎚, 그 투과율 90％], 보호막 전체의 투과율은 98.5％이다. 이 투과율은, 제1 실시예보다 약간 저하되어 있지만, 제2 종래예보다 높고, 제1 종래예와 대략 동등하여(p 전극 부근의 투과율도 고려한 경우), 광 취출 효율이 개선된다. 이것은, 제1 실시예와 마찬가지로, 투과율이 낮은 SiN막(41, 43)의 막 두께가 보호막 전체의 막 두께에 대해 얇고, 투과율이 높은 SiO막(42)의 막 두께가 두껍기 때문에, 보호막 전체에서 높은 투과율을 얻을 수 있기 때문이다.
또한, 본 실시예에 있어서의 성막 비용은, SiN막(43)을 더 적층하므로, 제1 실시예보다는 약간 높아지지만, 보호막 전체적으로는, SiO막(42)의 적층에 의해, 절연 내압이 높아, 보호막 전체의 두께를 얇게 할 수 있으므로, 에칭 공정이 필요한 제1 종래예나 막 두께가 두꺼워지는 제2 종래예보다 낮게 되어 있다.
이와 같이, 본 실시예에서는, 높은 마이그레이션 방지성과 높은 투과율, 그리고 낮은 성막 비용 모두를 만족시키는 것이 가능해져, 고휘도 구조의 실현성이 종래와 비교하여 향상되었다.
(제3 실시예)
도 4는 본 실시예의 LED의 소자 구조를 도시하는 단면도이다. 또한, 도 4에 있어서, 제1 실시예(도 1 참조)에서 나타낸 구성과 동등한 구성에 대해서는 동일한 부호를 부여하고, 중복되는 설명은 생략한다. 또한, 도면 중의 화살표는, 투과광의 모습을 나타내고 있다.
본 실시예의 LED는, 반도체층의 소자 구조는, 제1 실시예(도 1 참조)에서 나타낸 LED와 동등한 구성이다. 또한, 제1 실시예와 마찬가지로, p 패드(16) 및 n 패드(18)에 있어서의 범프를 위한 개구부를 제외하고, 반도체층 및 전극부의 주위를 피복하도록 보호막을 형성하고 있지만, 이 보호막의 구성이, 제1 실시예와는 다르다. 또한, 제2 실시예와는 SiO막의 막질이 다르다.
구체적으로는, 보호막으로서, 절연성을 갖는 SiN으로 이루어지는 SiN막(51)(제1 보호막)과, 절연성을 갖고, 막 중 수분량이 적은 SiO로 이루어지는 SiO막(52)(제2 보호막)과, 절연성을 갖는 SiN으로 이루어지는 SiN막(53)(제3 보호막)을 순차 적층하고 있다. 즉, 제1층째를 SiN막(51), 제2층째를 SiO막(52), 제3층째를 SiN막(53)으로 한 3층 구조의 보호막을 형성하고 있다. 이와 같이, Ag를 함유하는 p 전극(15)의 주위뿐만 아니라, 소자 전체의 주위를, SiN막(51), SiO막(52) 및 SiN막(53)의 3층 구조에 의해 보호하는 구조로 된다.
이들 SiN막(51), SiO막(52) 및 SiN막(53)은, 플라즈마 CVD법에 의해 형성되어 있고, 특히, 고밀도 플라즈마를 사용한 플라즈마 CVD법(장치)이 적합하다. 또한, 마찬가지의 SiN막, SiO막을 형성할 수 있으면, 다른 방법, 예를 들어 스퍼터링법(장치), 진공 증착법(장치) 등을 사용할 수도 있다.
전술한 바와 같이, SiN으로 이루어지는 보호막은, 방수성은 높지만, 투과율이 낮아, 절연 내압이 떨어진다고 하는 문제가 있다. 또한, SiO로 이루어지는 보호막은, 원래 물이 투과하기 쉽고, 또한 유지도 하기 쉽기 때문에, 막 중에 한번 수분을 많이 포함하면, 수분의 공급원으로 되어, 그 내측이 SiN으로 이루어지는 보호막을 형성해도, 그 막 두께가 얇으면, 약간이지만 보호막을 투과하여, 반도체층측으로 물이 침입하는 문제가 있다.
따라서, 본 실시예에 있어서는, SiN막(51), SiO막(52) 및 SiN막(53)의 3층 구조에 있어서, SiO막(52)으로서, 막 중 수분량이 적은 SiO막을 사용하고 있다. 즉, SiO막으로서, Si-OH 결합량(3738㎝-1 부근에 발생하는 Si-OH 결합의 피크 면적으로부터 구한)이, IR 분석(적외선 분석)의 측정에 의해, 1.3×1021[개/㎤] 이하로 되는 막질로 하면, 승온 이탈 가스 분석(TDS : Thermal Desorption Spectroscopy)의 측정에서도, 막 중의 수분량은 충분히 낮은 값을 나타낸다. 하기 표 2에, 제1 실시예, 제2 실시예에서 사용한 통상의 SiO막과 본 실시예에서 사용하는 저수분량의 SiO막의 비교를 나타낸다. 통상의 SiO막의 Si-OH 결합량 및 수분량은, 2.6×1021[개/㎤]인 것에 반해, 본 실시예의 저수분 SiO막에서는, 모두 그 1/2의 양으로 되어 있다.
Figure pct00002
제2 실시예에 있어서는, 제3층에 SiN막(43)을 설치하고 있으므로, SiO막(42)에의 외부로부터의 물 침입은 거의 없어졌지만, SiO막(42)은 원래 수분을 많이 포함하므로, SiO막(42)으로부터 소자측으로의 수분 확산을 방지하는 제1층의 SiN막(41)의 막 두께를 얇게 할 수 없었다. 이에 대해, 표 2에 나타내는 바와 같이, 본 실시예에서의 SiO막의 막 중 수분량은, 통상의 SiO막의 1/2로 되므로, 소자측으로의 수분 확산을 방지하는 SiN막(51)을 얇게 하는 것, 구체적으로는, 도 2에 설명한 방수성을 유지할 수 있는 최저 막 두께 35㎚를, 그 1/2인 17.5㎚로 할 수 있어, 이에 의해 제2 실시예보다 높은 투과율을 얻을 수 있다.
그리고 본 실시예에 있어서도, SiN막(51)의 외측에 투과율이 높아, 절연 내압이 높은 SiO막(52)을 적층하고, SiO막(52)의 외측에 SiN막(53)을 더 적층하는 3층 구조로 하고 있지만, SiO막(52)의 막 중 수분량이 적으므로, SiN막(51)을, 상술한 바와 같이 막 두께 17.5㎚ 이상으로 하고 있다. 또한, SiO막(52)의 외측에, 도 2에 설명한 바와 같이, 방수성을 유지할 수 있는 막 두께 35㎚ 이상의 SiN막(53)을 적층하는 구조로 하고 있다.
또한, SiN막(51), SiO막(52) 및 SiN막(53)의 합계 막 두께가, 소자를 물리적으로 보호 가능한 막 두께, 즉, 소자의 반도체층에 흠집을 발생시키지 않는 막 두께로 하고 있고, 구체적으로는, 합계 막 두께를, 일반적인 LED에서 사용되고 있는 400 내지 1000㎚로 하고 있다. 이때, SiO막(52)의 막 두께는, SiN막(51, 53)의 막 두께보다 두껍게 하고 있다.
상기 소자 구조에 있어서는, 극히 일부(패드 개구부)를 제외하고, 소자 전체가 SiN막(51)에 덮여 있으므로, 소자의 측벽에 있어서, 내부로의 수분의 침입을 방지하여, p 전극(15) 중의 Ag의 마이그레이션을 억제할 수 있어, 높은 마이그레이션 방지성이 얻어진다. 본 실시예의 경우, SiN(51)의 막 두께는, 제2 실시예의 SiN막(41)보다 얇지만, 상술한 바와 같이, SiO막(52) 자체의 막 중 수분이 적으므로, 충분히 높은 마이그레이션 방지성이 얻어진다. 또한, 본 실시예의 경우, SiO막(52) 자체의 막 중 수분량이 낮고, 그 외측에 SiN막(53)을 더 설치하고 있으므로, 보호막 내부, 특히, SiO막(52)의 내부로 침입하는 수분을 저감시킬 수 있고, 그로 인해, 소자측으로 침입하는 수분을 저감시킬 수 있다. 그 결과, 제1 실시예에 비해, 마이그레이션 방지성을 더욱 향상시킬 수 있었다. 또한, SiN막(51, 53)의 막 두께를 종래와 같이 두껍게 할 필요도 없고, 그 에칭도 불필요하므로, 성막 비용을 억제할 수 있다.
그리고 표 1에 나타내는 바와 같이, 본 실시예에 있어서의 마이그레이션 방지성은, 제1 종래예보다 높고, 또한 제1 실시예보다도 높아, 소자의 신뢰성이 더욱 향상된다.
또한, 본 실시예에 있어서의 투과율은, 막 두께 500㎚, 광의 파장 350㎚인 조건에서 비교한 경우[본 실시예의 SiN막(51, 53)의 막 두께는 35㎚, 그 투과율 90％], 보호막 전체의 투과율은 98.9％이다. 이 투과율은, 제1 실시예보다 약간 저하되어 있지만, 제2 실시예보다 약간 높고, 또한 제2 종래예보다 높고, 제1 종래예와 대략 동등하여(p 전극 부근의 투과율도 고려한 경우), 광 취출 효율이 개선된다. 이것은, 제1, 제2 실시예와 마찬가지로, 투과율이 낮은 SiN막(51, 53)의 막 두께가 보호막 전체의 막 두께에 대해 얇고, 투과율이 높은 SiO막(52)의 막 두께가 두껍기 때문에, 보호막 전체에서 높은 투과율을 얻을 수 있기 때문이다.
또한, 본 실시예에 있어서의 성막 비용은, SiN막(53)을 더 적층하므로, 제1 실시예보다는 약간 높아지지만, SiN막(51)의 막 두께가 얇기 때문에, 제2 실시예보다는 약간 낮다. 보호막 전체적으로는, SiO막(52)의 적층에 의해, 절연 내압이 높아, 보호막 전체의 두께를 얇게 할 수 있으므로, 에칭 공정이 필요한 제1 종래예나 막 두께가 두꺼워지는 제2 종래예보다 낮게 되어 있다.
이와 같이, 본 실시예에서는, 높은 마이그레이션 방지성과 높은 투과율, 그리고 낮은 성막 비용 모두를 만족시키는 것이 가능해져, 고휘도 구조의 실현성이 종래와 비교하여 향상되었다.
또한, 상기 제1 내지 제3 실시예에 있어서, LED의 반도체층의 재료, 구성은, 상술한 구성에 한정되지 않고, 다른 재료, 구성이라도 좋다. 예를 들어, 각 반도체층은, III족 원자인 In, Al, Ga 등과 V족 원자인 N으로 이루어지는 질화물 반도체 등이라도 좋다. 또한, 활성층(13)은, 다중 양자 우물 구조에 한정되지 않고, 단일 양자 우물 구조나 변형 양자 우물 구조 등이라도 좋다. 또한, 기판(11)도, 사파이어 기판에 한정되지 않고, GaN 기판 등이라도 좋다. 또한, 각 반도체층의 제조 방법도, 공지의 제조 방법, 예를 들어 유기 금속 기상 성장(MOVPE : Metal Organic Vapor Phase Epitaxy)이나 유기 금속 화학 기상 성장법(MOCVD : Metal Organic Chemical Vapor Deposition) 등을 사용할 수 있다.
또한, p 전극(15)은 다층 구조로 되어 있지만, 마이그레이션의 우려가 있는 Ag, Cu 등의 금속을 포함하고 있으면, Ni, Pt 이외의 다른 금속을 포함하는 구성이라도 좋다. 또한, 그 제조 방법은, 공지의 제조 방법, 예를 들어 스퍼터링법이나 진공 증착법 등을 사용할 수 있고, 적층 후, 예를 들어 리프트 오프법에 의해 원하는 패턴으로 형성하고 있다. 종래는, Ag 등의 마이그레이션을 고려하여, Ag층 등의 상하의 층을 다른 금속으로 구성하는 다층 구조(샌드위치 구조)로 하는 경우가 있었지만, 상기 제1 내지 제3 실시예의 보호막으로 소자 전체를 덮고 있으므로, 이러한 샌드 구조를 반드시 채용하지 않아도, Ag 등의 마이그레이션을 충분히 억제 가능하다.
또한, p 패드(16), n 전극(17), n 패드(18)는, 단층 구조 또는 다층 구조로 되어 있고, 그 제조 방법은, p 전극(15)과 마찬가지로, 공지의 제조 방법, 예를 들어 스퍼터링법이나 진공 증착법 등을 사용할 수 있고, 적층 후, 예를 들어 리프트 오프법에 의해 원하는 패턴으로 형성하고 있다.
또한, 질화규소는, 대표적인 것으로서, Si3N4가 있고, 그 조성비에 따라서 SixNy로 표기하는 경우도 있지만, 여기서는 표기를 간단하게 하기 위해 SiN으로 기재하였다. 마찬가지로, 산화규소는, 대표적인 것으로서, SiO2가 있고, 그 조성비에 따라서 SixOy로 표기하는 경우도 있지만, 여기서는 표기를 간단하게 하기 위해 SiO로 기재하였다.
본 발명은, 반도체 발광 소자에 적용하는 것이며, 특히, 백색 LED에 적합한 것이다.
11 : 기판
12 : n형 반도체층
13 : 활성층
14 : p형 반도체층
15 : p 전극(전극부)
16 : p 패드(전극부)
17 : n 전극(전극부)
18 : n 패드(전극부)
31, 41, 51 : SiN막(제1 보호막)
32, 42, 52 : SiO막(제2 보호막)
43, 53 : SiN막(제3 보호막)

Claims (9)

  1. 기판 상에 형성된 복수의 반도체층과, 상기 복수의 반도체층의 전극이 되는 복수의 전극부를 갖는 반도체 발광 소자에 있어서, 당해 반도체 발광 소자를 보호하는 보호막이며,
    상기 보호막으로서, 상기 복수의 반도체층 및 상기 복수의 전극부의 주위를 피복하는 제1 보호막과, 상기 제1 보호막의 주위를 피복하는 제2 보호막을 설치하는 동시에,
    상기 제1 보호막을, 막 두께 35㎚ 이상의 질화규소로 하고,
    상기 제2 보호막을, 상기 제1 보호막의 막 두께보다 두꺼운 산화규소로 한 것을 특징으로 하는, 반도체 발광 소자의 보호막.
  2. 제1항에 있어서, 상기 제2 보호막의 주위를 피복하는 제3 보호막을 더 설치하는 동시에,
    상기 제3 보호막을, 막 두께 35㎚ 이상의 질화규소로 한 것을 특징으로 하는, 반도체 발광 소자의 보호막.
  3. 제2항에 있어서, 상기 제2 보호막을, 막 중의 Si-OH 결합량이 1.3×1021[개/㎤] 이하인 산화규소로 하는 동시에, 당해 경우의 상기 제1 보호막의 막 두께를, 17.5㎚ 이상으로 한 것을 특징으로 하는, 반도체 발광 소자의 보호막.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 복수의 전극부 중 적어도 하나가 은을 함유하는 금속으로 이루어지는 것을 특징으로 하는, 반도체 발광 소자의 보호막.
  5. 제1항 내지 제4항 중 어느 한 항에 기재된 반도체 발광 소자의 보호막을 사용한 것을 특징으로 하는, 반도체 발광 소자.
  6. 기판 상에 형성된 복수의 반도체층과, 상기 복수의 반도체층의 전극이 되는 복수의 전극부를 갖는 반도체 발광 소자에 있어서, 당해 반도체 발광 소자를 보호하는 보호막의 제작 방법이며,
    상기 보호막으로서, 상기 복수의 반도체층 및 상기 복수의 전극부의 주위를 피복하는 제1 보호막과, 상기 제1 보호막의 주위를 피복하는 제2 보호막을 설치하고,
    상기 제1 보호막을, 막 두께 35㎚ 이상의 질화규소로 형성하고,
    상기 제2 보호막을, 상기 제1 보호막의 막 두께보다 두꺼운 산화규소로 형성하는 것을 특징으로 하는, 반도체 발광 소자의 보호막의 제작 방법.
  7. 제6항에 있어서, 상기 제2 보호막의 주위를 피복하는 제3 보호막을 더 설치하고, 막 두께 35㎚ 이상의 질화규소로 형성하는 것을 특징으로 하는, 반도체 발광 소자의 보호막의 제작 방법.
  8. 제7항에 있어서, 상기 제2 보호막을, 막 중의 Si-OH 결합량이 1.3×1021[개/㎤] 이하인 산화규소로 형성하는 동시에, 당해 경우의 상기 제1 보호막의 막 두께를, 17.5㎚ 이상으로 하는 것을 특징으로 하는, 반도체 발광 소자의 보호막의 제작 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 복수의 전극부 중 적어도 하나가 은을 함유하는 금속으로 이루어지는 것을 특징으로 하는, 반도체 발광 소자의 보호막의 제작 방법.
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