KR20120117682A - 에칭 방법, 에칭 장치 및 기억 매체 - Google Patents

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Abstract

실리콘 산화막에 대한 실리콘 질화막의 높은 에칭 선택비를 달성하는 기술을 제공한다. 에칭 방법은 실리콘 질화막 및 실리콘 산화막이 표면에 노출된 기판으로, 실릴화제를 공급하여 실리콘 산화막 표면에 실릴화막으로 이루어지는 보호막을 형성하는 공정을 가지고 있다. 이 후, 상기 기판으로 에칭액을 공급한다. 이에 의해, 실리콘 질화막만을 선택적으로 에칭한다.

Description

에칭 방법, 에칭 장치 및 기억 매체{ETCHING METHOD, ETCHING APPARATUS AND STORAGE MEDIUM}
본 발명은 실리콘 질화막 및 실리콘 산화막이 표면에 노출된 기판에 대하여 실리콘 질화막을 선택적으로 에칭하는 기술에 관한 것이다.
반도체 디바이스의 제조를 위한 처리 중 하나로서, 반도체 웨이퍼 등의 기판의 표면에 형성된 실리콘 질화막을 에칭액에 의해 에칭하는 웨트 에칭 처리가 있다. 웨트 에칭 처리를 행함에 있어서, 실리콘 산화막을 거의 에칭하지 않고 실리콘 질화막을 선택적으로 에칭해야 하는 경우가 많이 있고, 이러한 경우에, 종래에는 에칭액으로서 인산 용액(H3PO4)이 이용되고 있었다(특허 문헌 1 참조). 그러나, 인산을 위하여 전용의 공급계를 설치할 필요가 있고, 인산에 의한 클린룸 분위기의 오염 방지에 배려할 필요가 있고, 그리고 고순도의 인산은 고가라는 등의 이유에 의해, 최근에는 인산을 이용하지 않는 에칭액이 사용되고 있다.
특허 문헌 2에는 이러한 인산을 이용하지 않는 에칭액의 일례로서, 황산, 불화물 및 물을 함유하는 에칭액이 기재되어 있고, 반도체 등의 전자 디바이스의 제조의 용도로는 상기 불화물로서 불화 수소산 및 불화 암모늄을 이용하는 것이 바람직하다는 것도 기재되어 있다.
그러나, 인산계의 에칭액을 이용하여 기판을 에칭할 경우 혹은 불산계의 에칭액을 이용하여 기판을 에칭할 경우의 모든 경우에서, 실리콘 산화막의 에칭량에 대한 실리콘 질화막의 에칭량의 비(이하, ‘SiN / SiO2 선택비’라고도 함)를 반도체 디바이스의 제조를 위하여 요구되고 있는 레벨까지 높이는 것은 어려운 것이 실정이다.
일본특허공개공보 2004-221540호 일본특허공개공보 2010-147304호
본 발명은 이러한 점을 고려하여 이루어진 것이며, 실리콘 산화막의 에칭량에 대한 실리콘 질화막의 에칭량의 비(SiN / SiO2 선택비)를 상당히 높은 레벨까지 상승시킬 수 있는 에칭 방법, 에칭 장치 및 기억 매체를 제공하는 것을 목적으로 한다.
본 발명은, 실리콘 질화막 및 실리콘 산화막이 표면에 노출된 기판을 준비하는 공정과, 실리콘 질화막 및 실리콘 산화막이 표면에 노출된 상기 기판으로, 실릴화제를 공급하여 기판 상의 실리콘 산화막 표면에 실릴화막으로 이루어지는 보호막을 형성하는 공정과, 상기 기판으로 에칭액을 공급하여 실리콘 질화막을 선택적으로 에칭하는 공정을 구비한 것을 특징으로 하는 에칭 방법이다.
본 발명은, 상기 기판으로 실릴화제를 공급하는 공정과 상기 기판으로 에칭액을 공급하는 공정 사이에, 상기 기판으로 제 1 린스액을 공급하여 실릴화제를 제거하는 공정을 더 구비한 것을 특징으로 하는 에칭 방법이다.
본 발명은, 상기 기판으로 실릴화제를 공급하는 공정과 상기 기판으로 제 1 린스액을 공급하는 공정 사이에, 상기 기판으로 IPA를 공급하는 공정을 더 구비한 것을 특징으로 하는 에칭 방법이다.
본 발명은, 상기 기판으로 에칭액을 공급하는 공정 후에, 기판으로 제 2 린스액을 공급하는 공정을 더 구비한 것을 특징으로 하는 에칭 방법이다.
본 발명은, 상기 기판으로 실릴화제를 공급하는 공정, 상기 기판으로 IPA를 공급하는 공정, 상기 기판으로 제 1 린스액을 공급하는 공정, 상기 기판으로 에칭액을 공급하는 공정 및 상기 기판으로 제 2 린스액을 공급하는 공정으로 이루어지는 사이클이 복수회 반복되는 것을 특징으로 하는 에칭 방법이다.
본 발명은, 상기 기판으로 제 2 린스액을 공급한 후, 상기 기판을 건조시키는 공정을 더 구비한 것을 특징으로 하는 에칭 방법이다.
본 발명은, 상기 기판을 건조시키는 공정에서 상기 기판으로 건조용 IPA가 공급되는 것을 특징으로 하는 에칭 방법이다.
본 발명은, 상기 기판으로 제 2 린스액을 공급한 후, 실릴화막으로 이루어지는 보호막을 제거하는 공정을 구비한 것을 특징으로 하는 에칭 방법이다.
본 발명은, 실릴화막으로 이루어지는 보호막은 기판에 UV선을 조사함으로써 제거되는 것을 특징으로 하는 에칭 방법이다.
본 발명은, 실리콘 질화막 및 실리콘 산화막이 표면에 노출된 기판을 보지(保持)하는 기판 보지부와, 상기 기판 보지부에 보지된 기판으로 실릴화제를 공급하는 실릴화제 공급 기구와, 상기 기판 보지부에 보지된 기판으로 에칭액을 공급하는 에칭액 공급 기구와, 상기 실릴화제 공급 기구 및 상기 에칭액 공급 기구를 제어하여, 실리콘 질화막 및 실리콘 산화막이 표면에 노출된 상기 기판으로 실릴화제를 공급하여 기판 상의 실리콘 산화막 표면에 실릴화막으로 이루어지는 보호막을 형성하는 공정과, 상기 기판으로 에칭액을 공급하여 실리콘 질화막을 선택적으로 에칭하는 공정이 실행되도록 하는 제어부를 구비한 에칭 장치이다.
본 발명은, 상기 기판 보지부는 기판을 수평 자세로 보지하도록 구성되어 있고, 상기 에칭 장치는, 상기 기판 보지부를 수직축선 중심으로 회전시키는 회전 구동부를 더 구비하고 있고, 상기 제어부는, 실릴화제를 공급하는 공정 및 에칭액을 공급하는 공정에서, 기판을 보지한 상기 기판 보지부가 회전하도록 상기 회전 구동부를 제어하도록 구성되어 있는 에칭 장치이다.
본 발명은, 상기 실릴화제 공급 기구는 실릴화제를 저류하는 실릴화제 저류 탱크와, 실릴화제 저류 탱크로부터의 실릴화제를 기판으로 공급하는 실릴화제 노즐을 가지고, 상기 에칭액 공급 기구는 에칭액을 저류하는 에칭액 저류 탱크와, 에칭액 저류 탱크로부터의 에칭액을 기판으로 공급하는 에칭액 노즐을 가지는 것을 특징으로 하는 에칭 장치이다.
본 발명은, 에칭 장치의 제어부를 이루는 컴퓨터에 의해 판독 가능한 프로그램을 기록하는 기억 매체로서, 상기 에칭 장치는, 기판으로 실릴화제를 공급하는 실릴화제 공급 기구와, 기판으로 에칭액을 공급하는 에칭액 공급 기구를 가지고, 상기 컴퓨터가 상기 프로그램을 실행하면 상기 제어부가 상기 에칭 장치를 제어하여, 실리콘 질화막 및 실리콘 산화막이 표면에 노출된 상기 기판으로, 실릴화제를 공급하여 기판 상의 실리콘 산화막 표면에 실릴화막으로 이루어지는 보호막을 형성하는 공정과, 상기 기판으로 에칭액을 공급하여 실리콘 질화막을 선택적으로 에칭하는 공정을 실행시키는 기억 매체이다.
본 발명에 따르면, 기판으로 실릴화제를 공급하여 실리콘 산화막 표면에 실릴화막으로 이루어지는 보호막을 형성하고, 이 후에 기판으로 에칭액을 공급하므로, 실릴화막에 의해 실리콘 산화막 표면을 효과적으로 보호하면서 에칭액에 의해 실리콘 질화막을 선택적으로 에칭할 수 있다.
도 1은 에칭 장치의 일실시예를 도시한 개략 구성도이다.
도 2는 도 1에 도시한 에칭 장치의 개략 평면도이다.
도 3의 (a) 및 (b)는 에칭 대상 기판의 구조의 일례를 도시한 개략 단면도이다.
도 4의 (a) 및 (b)는 에칭 대상 기판의 구조의 다른 일례를 도시한 개략 단면도이다.
도 5는 본 발명에 따른 에칭 방법을 나타낸 순서도이다.
도 6은 본 발명의 실험예에 따른 실릴화막의 유무에 대한 에칭량과 SiN / SiO2 선택비의 관계를 나타낸 도이다.
도 7은 본 발명의 실험예에 따른 에칭 시간에 대한 에칭량과 SiN / SiO2 선택비의 관계를 나타낸 도이다.
도 8은 본 발명의 실험예에 따른 TMSDMA을 공급할 경우의 웨이퍼 표면의 접촉각을 나타낸 도이다.
도 9는 실릴화제를 공급할 경우의 실리콘 질화막 표면과 실리콘 산화막 표면의 거동을 나타낸 도이다.
이하에 본 발명의 적합한 실시예에 대하여 설명한다.
우선, 웨트 에칭 장치의 구성에 대하여 설명한다. 웨트 에칭 장치는 기판, 본 예에서는 반도체 웨이퍼(W)를 대략 수평으로 보지(保持)하여 회전하는 스핀 척(10)을 가지고 있다. 스핀 척(10)은 기판의 주연부를 보지하는 복수의 보지 부재(12)에 의해 기판을 수평 자세로 보지하는 기판 보지부(14)와, 이 기판 보지부(14)를 회전 구동시키는 회전 구동부(16)를 가지고 있다. 기판 보지부(14)의 주위에는 웨이퍼(W)로부터 비산한 처리액을 받는 컵(18)이 설치되어 있다. 또한, 도시하지 않은 기판 반송 암과 기판 보지부(14)의 사이에서 웨이퍼(W)의 전달을 할 수 있도록 기판 보지부(14) 및 컵(18)은 상대적으로 상하 방향으로 이동할 수 있도록 되어 있다.
웨트 에칭 장치는 웨이퍼(W)로 실릴화제를 공급하는 실릴화제 공급 기구(30)와, 웨이퍼(W)로 에칭액을 공급하는 에칭액 공급 기구(40)를 더 가지고 있다. 이 경우, 웨이퍼(W)로 공급되는 실릴화제로서 TMSDMA(트리메틸실릴디에틸아민)이 이용된다. 또한, 실릴화제로서 이 외에 DMSDMA(디메틸실릴디메틸아민), TMDS(테트라메틸디실라잔), 비스(디메틸아미노)디메틸실란, TMSOTf(트리메틸실릴트리플루오로 메탄술폰산), HMDS(헥사메틸디실란)을 이용할 수도 있다. 또한, 이들 실릴화제를 시클로헥산, 프로필렌글리콜모노메틸에테르아세테이트(PEGMEA) 등의 희석 용매로 희석한 것을 이용해도 된다. 또한, 실릴화제는 상온(예를 들면, 24 도(度))의 것을 이용해도 되지만, 30℃ 이상의 실릴화제의 비점보다 낮은 온도(예를 들면, TMSDMA의 비점은 84℃), 바람직하게는 40 ~ 60℃로 가열된 것을 이용하면 산화막 상에 형성되는 보호막의 강도가 보다 높아진다. 또한, 실릴화제를 가열하는 대신에 기판 보지부(14) 상의 웨이퍼(W)를 가열하는 기구, 예를 들면 기판 보지부(14)에 설치된 히터(미도시) 또는 기판 보지부(14)의 대향하는 면에 설치된 UV 램프 또는 LED 램프 등을 이용하여, 웨이퍼(W)를, 예를 들면 30℃ 이상으로 가열하도록 해도 된다. 또한, 에칭액으로서는 HF, NH4F 및 NH4HF2 중 적어도 어느 하나를 물 여기서는 DIW(순수)로 희석한 수용액을 이용할 수 있다. 또한, 에칭액으로서는 이 외에 인산 용액(H3PO4) 또는 HF와 H2SO4를 DIW로 희석한 수용액을 고온, 예를 들면 150℃ 이상으로 가열된 것을 이용할 수 있다.
이어서, 실릴화제 공급 기구(30)에 대하여 설명한다. 실릴화제 공급 기구(30)는 TMSDMA 등으로 이루어지는 실릴화제를 저류하는 실릴화제 저류 탱크(31)와, 실릴화제를 웨이퍼(W)로 공급하는 실릴화제 노즐(20A)을 가지고 있다. 즉, 실릴화제 저류 탱크(31)는 관로(35)를 개재하여 실릴화제 노즐(20A)에 접속되어 있고, 관로(35)에는 적당한 유량 조정기, 예를 들면 유량 조정 밸브(36)와 개폐 밸브(37)가 설치되어 있다.
이어서, 에칭액 공급 기구(40)에 대하여 설명한다. 에칭액 공급 기구(40)는 에칭액을 저류하는 에칭액 저류 탱크(41)와, 에칭액을 웨이퍼(W)로 공급하는 에칭액 노즐(20B)을 가지고 있다. 이 경우, 에칭액 저류 탱크(41)에는 HF, NH4F 및 NH4HF2 중 적어도 어느 하나를 물(H2O), 여기서는 DIW(순수)로 희석한 수용액이 저류되어 있다. HF계 약액 탱크(41)에 저류되는 HF계 약액의 구체예로서, (a) 중량%로 30.8%인 NH4HF2 및 8.9%인 HF를 포함한 수용액(스텔라케미파 주식회사에 의해 제공되는 LAL5000에 상당)을 또한 물(순수)로 250 ~ 500 배로 희석한 용액 및 (b) 중량%로 7.1%인 NH4HF2 및 15.4%인 NH4F를 포함하는 수용액(스텔라케미파 주식회사에 의해 제공되는 LAL500에 상당)을 물(순수)로 50 ~ 200 배로 희석한 용액 등을 예시할 수 있는데, 이들에 한정되지 않고, 상술한 다른 에칭액을 이용할 수 있다. 에칭액 저류 탱크(41)는 관로(42)를 개재하여 에칭액 노즐(20B)에 접속되어 있고, 관로(42)에는 적당한 유량 조정기, 예를 들면 유량 조정 밸브(43)와 개폐 밸브(44)가 설치되어 있다.
실릴화제 노즐(20A) 및 에칭액 노즐(20B)은 노즐 이동 기구(50)에 의해 구동된다. 노즐 이동 기구(50)는 가이드 레일(51)과, 가이드 레일(51)을 따라 이동 가능한 구동 기구 내장형의 이동체(52)와, 그 기단이 이동체(52)에 장착되고, 또한 그 선단에 약액 노즐(20)을 보지하는 노즐 암(53)을 가지고 있다. 노즐 이동 기구(50)는 실릴화제 노즐(20A) 및 에칭액 노즐(20B)을 기판 보지부(14)에 보지된 웨이퍼(W)의 중심의 바로 위의 위치와 웨이퍼(W)의 주연의 바로 위의 위치와의 사이에서 이동시킬 수 있고, 또한 실릴화제 노즐(20A) 및 에칭액 노즐(20B)을 평면에서 봤을 때 컵(18)의 외측의 대기 위치까지 이동시킬 수도 있다.
또한, 웨트 에칭 장치는 린스 처리를 위하여 웨이퍼(W)로 순수(DIW)를 공급하는 린스 노즐(22)과, 건조 처리를 위하여 웨이퍼(W)로 이소프로필 알코올(IPA)을 공급하는 IPA 노즐(24)을 가지고 있다. 린스 노즐(22)로는 DIW 공급원으로부터 적당한 유량 조정기, 예를 들면 유량 조정 밸브(22a)와 개폐 밸브(22b)가 설치된 DIW 관로(22c)를 거쳐 DIW가 공급된다. IPA 노즐(24)로는 IPA 공급원으로부터, 적당한 유량 조정기, 예를 들면 유량 조정 밸브(24a)와 개폐 밸브(24b)가 설치된 IPA 관로(24c)를 거쳐 IPA가 공급된다. 린스 노즐(22) 및 IPA 노즐(24)도 노즐 암(53)에 장착되어 있다. 따라서, 린스 노즐(22) 및 IPA 노즐(24)도 기판 보지부(14)에 보지된 웨이퍼(W)의 중심의 바로 위의 위치와 웨이퍼(W)의 주연의 바로 위의 위치와의 사이에서 이동시킬 수 있고, 또한 컵(18)의 외측의 대기 위치까지 이동시킬 수도 있다.
웨트 에칭 장치는 그 전체의 동작을 통괄 제어하는 제어부(100)를 가지고 있다. 제어부(100)는 웨트 에칭 장치의 모든 기능 부품(예를 들면, 회전 구동부(16), 실릴화제 공급 기구(30)의 밸브(36), 에칭액 공급 기구(40)의 밸브(44), DIW용의 밸브(22b), IPA용의 밸브(24b), 노즐 이동 기구(50) 등)의 동작을 제어한다. 제어부(100)는 하드웨어로서, 예를 들면 범용 컴퓨터와, 소프트웨어로서 당해 컴퓨터를 동작시키기 위한 프로그램(장치 제어 프로그램 및 처리 레시피 등)에 의해 실현될 수 있다. 소프트웨어는 컴퓨터에 고정적으로 설치된 하드 디스크 드라이브 등의 기억 매체에 저장되거나 혹은 CDROM, DVD, 플래쉬 메모리 등의 착탈 가능하게 컴퓨터에 세팅되는 기억 매체에 저장된다. 이러한 기억 매체가 참조 부호 101로 나타나 있다. 프로세서(102)는 필요에 따라 도시하지 않은 유저 인터페이스로부터의 지시 등에 기초하여 소정의 처리 레시피를 기억 매체(101)로부터 호출하여 실행시키고, 이에 의해 제어부(100)의 제어 하에서 웨트 에칭 장치의 각 기능 부품이 동작하여 소정의 처리가 행해진다.
또한, 도시된 스핀 척(10)의 기판 보지부(14)는 가동의 보지 부재(12)에 의해 웨이퍼(W)의 주연부를 파지(把持)하는, 이른바 메커니컬 척 타입이었지만, 이에 한정되지 않고, 웨이퍼의 이면 중앙부를 진공 흡착하는, 이른바 진공 척 타입이어도 좋다. 또한, 도시된 노즐 이동 기구(50)는 노즐을 병진 운동시키는, 이른바 리니어 모션 타입이었지만, 수직축선 중심으로 회동하는 암의 선단에 노즐이 보지되어 있는, 이른바 스윙 암 타입이어도 좋다. 또한, 도시예에서는 4 개의 노즐(20A, 20B, 22, 24)이 공통의 암에 의해 보지되어 있었지만, 각각 다른 암에 보지되어 독립적으로 이동할 수 있도록 되어 있어도 좋다.
이어서, 상기한 웨트 에칭 장치를 이용하여 행해지는 에칭 처리를 포함하는 액처리 방법의 일련의 공정에 대하여 도 5에 따라 설명한다. 또한, 이하에 설명하는 일련의 공정은 기억 매체(102)에 기억된 프로세스 레시피에서 정의되는 각종의 프로세스 파라미터가 실현되도록 제어부(100)가 웨트 에칭 장치의 각 기능 부품을 제어함으로써 실행된다.
처리 대상이 되는 웨이퍼(W)는 그 표면(‘표면’이란 웨이퍼에 형성된 홀 내지 오목부의 내표면을 포함함)에 SiN막(실리콘 질화막)과 SiO2막(실리콘 산화막)이 노출되어 있는 것이며, SiN막을 선택적으로 제거할 필요가 있는 것이다. 처리 대상이 되는 웨이퍼(W)의 단면 구조로서는, 도 3의 (a)에 개략적으로 도시한 바와 같이, 실리콘 기판(Si) 상에 열산화막인 SiO2막과 SiN막이 적층되어, 트렌치가 형성되어 있는 것이 예시되어 있고, 이 경우, 도 3의 (a)에 도시한 상태로부터 SiN막이 선택적으로 에칭되어 도 3의 (b)에 도시한 상태로 된다. 처리 대상이 되는 웨이퍼(W)의 다른 단면 구조로서는, 도 4의 (a) 및 (b)에 개략적으로 도시한 바와 같이, 실리콘 기판(Si) 상에 SiO2막 및 SiN막의 양방이 노출되어 있는 것이어도 된다.
우선, 상기와 같은 단면 구조를 가지는 웨이퍼(W)가 도시하지 않은 반송 암에 의해 웨트 에칭 장치로 반입되어, 스핀 척(10)의 기판 보지부(14)에 보지된다.
［실릴화제 공급］
이어서, 노즐 이동 기구(50)에 의해 실릴화제 노즐(20A)이 웨이퍼(W)의 중심의 바로 위로 이동한다. 또한, 회전 구동부(16)가 웨이퍼(W)를 소정 회전수, 예를 들면 100 rpm으로 회전시킨다. 이 상태에서, 실릴화제 공급 기구(30)의 유량 조정 밸브(36)가 소정 개방도로 조정되고, 또한 개폐 밸브(37)가 열려, 이에 의해 실릴화제 노즐(20A)로부터 실릴화제로서, 예를 들면 TMSDMA이 소정 유량, 예를 들면 0.5 ~ 2.0 l/min로 웨이퍼(W)의 중심부로 공급되고, 공급된 TMSDMA은 원심력에 의해 웨이퍼 주연부로 확산된다.
이와 같이 하여 웨이퍼(W)에 대하여 실릴화제가 공급된다(도 5). 이 경우, 실릴화제에 의해 웨이퍼(W) 표면에 노출되는 실리콘 질화막 및 실리콘 산화막 중 실리콘 산화막 표면에 실릴화막으로 이루어지는 보호막이 형성된다(도 3의 (a) 및 도 4의 (a) 참조).
웨이퍼(W)에 대하여 실릴화제를 공급할 경우의 실리콘 질화막 표면 및 실리콘 산화막 표면의 거동을 도 9에 나타낸다.
도 9에 나타낸 바와 같이, 실리콘 질화막 표면에서 H기가 종단(終端)하고 있고, 이 H기에 실릴기는 결합하지 않는다. 한편, 실리콘 산화막 표면에서 OH기가 종단하고 있고, 이 OH기에 실릴기가 결합하고, 이에 의해 실리콘 산화막 표면에 실릴화막이 형성된다.
이와 같이 형성된 실리콘 산화막 표면의 실릴화막은 후술하는 바와 같이 에칭액에 대하여 보호막으로서 기능하여, 실리콘 산화막의 에칭량을 억제할 수 있다.
［IPA 공급］
이어서, 실릴화제 노즐(20A)로부터의 실릴화제의 공급을 정지하고, 또한 웨이퍼(W)를 회전시킨 채로 IPA 노즐(24)로부터 IPA를 웨이퍼(W)의 중심으로 공급한다. 이에 의해, 웨이퍼(W)에 잔존하는 실릴화제를 IPA로 치환한다.
［제 1 린스액 공급］
이 후, IPA 노즐(24)로부터의 IPA의 공급을 정지하고, 또한 웨이퍼(W)를 회전시킨 채로 DIW 노즐(22)로부터 DIW(제 1 린스액)를 웨이퍼(W)의 중심으로 공급한다. 이에 의해, IPA와 함께 웨이퍼(W) 상에 잔존하는 실릴화제를 DIW에 의해 완전히 제거할 수 있다. 또한, DIW는 상온이어도 좋지만, 예를 들면 80℃의 핫 DIW를 이용함으로써 신속하게 웨이퍼(W)의 표면에 잔존하는 실릴화제를 제거할 수 있어, 린스 시간을 단축할 수 있다.
［에칭 공정］
이어서, DIW 노즐(22)로부터의 DIW의 공급을 정지한다. 그리고, 계속 웨이퍼(W)를 회전시키고, 에칭액 공급 기구(40)의 유량 조정 밸브(43)가 소정 개방도로 조정되고, 또한 개폐 밸브(44)가 열린다. 이에 의해, 예를 들면 에칭액 저류 탱크(41) 내에 저류된 HF계 약액이 에칭액으로서 에칭액 노즐(20B)로부터 웨이퍼(W)로 공급된다(에칭 공정). 일례로서 HF계 약액은 중량%로 30.8%인 NH4HF2 및 8.9%인 HF를 포함하는 수용액을 순수로 500 배로 희석한 수용액이다.
이 에칭 공정은 소정 시간 계속된다.
에칭 공정 동안, 노즐 이동 기구(50)에 의해 에칭액 노즐(20B)을 웨이퍼 반경 방향으로 이동시켜, 웨이퍼 중심부의 상방과 웨이퍼 주연부의 상방과의 사이에서 1 회 또는 복수 회 왕복(스캔)시켜도 좋다. 에칭 공정에서는 웨이퍼(W)의 온도가 공급되는 에칭액의 온도보다 낮기 때문에, 에칭액이 웨이퍼(W)의 중심부로부터 주연부로 확산되는 과정에서 웨이퍼(W)에 의해 냉각된다. 이 때문에, 웨이퍼 중심부는 고온의 액으로 에칭되는 반면, 주연부는 저온의 액으로 에칭되게 되어, 에칭 조건이 상이해질 가능성이 있다. 또한, 웨이퍼 중심부가 미반응의 신선한 액으로 에칭되는 반면에, 주연부에서는 반응 생성물을 포함하는 액으로 에칭되어, 에칭 조건이 상이해질 가능성이 있다. 웨이퍼(W)의 중심부와 주연부에서 에칭 조건이 상이하면, 웨이퍼(W) 표면을 균일하게 에칭할 수 없을 우려가 있다. 에칭액 노즐(20B)을 상기와 같이 이동시킴으로써, 상기한 문제를 해결하여, 보다 면내 균일성이 높은 처리를 행할 수 있다.
또한, 에칭액 노즐(20B)의 스캔을 행할 시에는 제 1 노즐 위치와 제 2 노즐 위치 사이에서, 웨이퍼 반경 방향으로 이동(스캔)시킬 수 있다. 여기서, 제 1 노즐 위치는 에칭액 노즐(20B)이 웨이퍼 중심의 바로 위에 있고, 에칭 공정의 개시 시에서 웨이퍼(W)의 중심에 에칭액이 떨어지는(충돌하는), 즉 에칭액의 공급 위치가 웨이퍼 중심이 되는 위치이다. 제 2 노즐 위치는 웨이퍼 주연 가장자리로부터 소정 거리(예를 들면, 10 mm)만큼 반경 방향 내측의 위치에 에칭액이 떨어지는 위치이다. 이어서, 제 1 노즐 위치와 제 2 노즐 위치의 사이로서, 웨이퍼 중심으로부터 소정 거리(예를 들면, 15 mm)만큼 반경 방향 외측의 위치에 에칭액이 떨어지는 제 3 노즐 위치로 에칭액 노즐(20B)을 이동시키고, 이 후, 제 2 노즐 위치와 제 3 노즐 위치와의 사이에서 에칭액 노즐(20B)을 왕복시킬 수 있다.
에칭액 노즐(20B)을 제 1 노즐 위치가 아닌 제 3 노즐 위치까지 되돌림으로써 웨이퍼(W)의 중심부의 에칭량이 과대해지는 것을 방지할 수 있다.
또한, 에칭액 노즐(20B)을 웨이퍼(W)의 주연 가장자리(엣지)까지 이동시키지 않고 상기 제 2 위치까지 이동시킴으로써 에칭액의 낭비를 없앨 수 있다. 또한, 에칭액 노즐(20B)을 웨이퍼(W)의 주연 가장자리(엣지)까지 이동시켜도 상관없다. 또한, 스캔을 행할 시에는 에칭액 노즐(20B)은 일정 속도, 예를 들면 5 ~ 30 m/sec로 이동시킬 수 있다.
이와 같이 기판으로 에칭액을 공급하여 행해지는 에칭 공정에서, 표면이 실릴화막에 의해 보호된 실리콘 산화막은 에칭되지 않고, 실리콘 질화막만이 선택적으로 에칭된다(도 3의 (b) 및 도 4의 (b) 참조).
［제 2 린스액 공급］
이어서, 에칭액 노즐(20B)로부터의 에칭액의 공급을 정지하고, 또한 웨이퍼(W)의 회전을 계속한 채로 DIW 노즐(22)로부터 DIW(제 2 린스액)를 웨이퍼(W)의 중심으로 공급한다. 이에 의해, 웨이퍼 표면에 잔존하는 에칭액 및 에칭 잔사를 제거한다. 또한, DIW는 상온이어도 되지만, 예를 들면 80℃의 핫 DIW를 이용함으로써, 신속하게 웨이퍼(W)의 표면에 잔존하는 에칭액 및 에칭 잔사를 제거할 수 있어, 린스 시간을 단축할 수 있다.
그런데, 후술하는 바와 같이, 실릴화막은 생성되고 나서 적어도 3 분간은 보호층으로서 기능하고, 에칭액에 대하여 충분한 내성을 가진다. 그러나, 실리콘 질화막을 다량으로 에칭할 경우에는 실릴화막의 에칭액에 대한 내성을 고려한 에칭 공정을 행할 수도 있다.
즉, 실리콘 질화막을 다량으로 에칭할 경우, 상술한 실릴화제 공급 공정, IPA 공급 공정, 제 1 린스액 공급 공정, 에칭액 공급 공정 및 제 2 린스액 공급 공정으로 이루어지는 사이클을 복수 회 반복한다. 이 경우, 1 회의 에칭 공정의 시간을, 예를 들면 3 분간 이내로 억제하여, 실릴화막이 충분히 기능하는 시간 내에 에칭 공정을 행할 수 있다. 이에 의해, 실릴화막에 의해 보호된 실리콘 산화막을 효과적으로 보호하면서, 실리콘 질화막만을 선택적으로 에칭할 수 있고, 또한 실리콘 질화막의 에칭량을 늘릴 수 있다.
［건조 공정］
이어서, DIW 노즐(22)로부터의 DIW(제 2 린스액)의 공급을 정지하고, 또한 웨이퍼의 회전을 계속한 채로 IPA 노즐(24)로부터 IPA(건조용 IPA)를 웨이퍼의 중심으로 공급한다. 이에 의해, 웨이퍼 표면에 잔존하는 DIW를 IPA로 치환한다. 이어서, 웨이퍼의 회전 속도를 더하고 또한 IPA의 공급을 정지시켜, 웨이퍼 표면의 IPA를 제거한다. 또한, 이 건조 공정 시에, 드라이 에어의 공급 혹은 N2 가스의 공급을 행하여, 웨이퍼의 건조를 촉진시켜도 좋다. 또한, IPA에 의한 DIW의 치환을 행하지 않고, 린스 공정 후에 즉시 스핀 건조(털어내기 건조)를 행해도 좋다.
［UV 조사에 의해 실릴화막 제거］
이 후, UV 조사 장치(도시하지 않음)로부터의 UV 조사에 의해, 웨이퍼(W) 표면에 남은 실릴화막을 제거한다.
웨이퍼 표면에 대하여 UV 조사를 행하는 UV 조사 장치는 스핀 척(10)에 내장되어 있어도 되지만, 스핀 척(10)으로부터 반출된 웨이퍼(W)에 대하여 스핀 척(10)의 외방에 설치된 UV 조사 장치에 의해 웨이퍼 표면에 대하여 UV 조사를 행해도 된다.
이상에 의해, 일련의 액처리가 종료된다. 처리 완료된 웨이퍼(W)는 도시하지 않은 반송 암에 의해 웨트 에칭 장치로부터 반출된다.
[실험예]
이어서, 본 발명의 구체적 실험예에 대하여, 도 6 내지 8에 의해 설명한다.
실리콘 질화막만이 선택적으로 에칭되는 상태를 도 6에 나타낸다. 도 6에서, 실릴화제로서 TMSDMA이 이용되고, 웨이퍼에 대하여 실릴화제는 3 분간 공급되었다. 또한, 에칭액으로서 DHF(희불화 수소)가 이용되고, 웨이퍼에 대하여 에칭액은 3 분간 공급되었다.
이 경우, 에칭액에 의해 에칭된 실리콘 질화막(SiN)의 에칭량은 8인데 반해, 실릴화막에 의해 보호된 실리콘 산화막(SiO2)의 에칭량은 대략 0이 되어, 실리콘 질화막만을 선택적으로 에칭할 수 있었다. 이 경우, SiN / SiO2 선택비는 100 : 1 이상이 되었다.
한편, 실릴화막이 없을 경우, 실리콘 질화막의 에칭량은 10이 되고, 실리콘 산화막의 에칭량은 약 100이 되어, SiN / SiO2 선택비는 1 : 10으로, 실리콘 질화막만을 선택적으로 에칭할 수 없었다.
마찬가지로 하여, 실릴화제로서 TMSDMA이 이용되고, 웨이퍼에 대하여 실릴화제가 3 분간 공급되고, 에칭액으로서 DHF(희불화 수소)가 이용될 경우에서, 에칭액의 공급 시간에 대한 실리콘 질화막과 실리콘 산화막의 에칭량, SiN / SiO2 선택비를 구했다.
도 7에 나타낸 바와 같이, 에칭액의 공급 시간이 3 분간일 경우, 실릴화막이 보호막으로서 충분히 기능하기 때문에, 실리콘 질화막의 에칭량은 8인데 반해, 실리콘 산화막의 에칭량은 대략 0이었다. 그 결과, SiN / SiO2 선택비는 100 : 1 이상이 되었다.
한편, 에칭 공급 시간이 5 분간일 경우, 실릴화막의 보호막으로서의 기능이 떨어지기 때문에, 실리콘 질화막의 에칭량은 15이며, 실리콘 산화막의 에칭량은 6이었다. 그 결과, SiN / SiO2 선택비는 2.5 : 1이 되었다.
이 점으로부터, 에칭액의 공급 시간은 3 분간 정도 이내로 하는 것이 바람직한 것을 알 수 있다.
이어서, 도 8에 의해, 웨이퍼에 대하여 TMSDMA을 3 분간 공급할 경우의 웨이퍼 표면의 소수화도(疎水化度)에 대하여 설명한다.
도 8에 나타낸 바와 같이, 웨이퍼에 대하여 TMSDMA을 3 분간 공급함으로써, 실리콘 산화막 표면의 접촉각은 90°가 되어 있고, 소수화도가 높고 실리콘 산화막 표면에 충분한 실릴화막이 생성되어 있는 것을 알 수 있다.
한편, 실리콘 질화막 표면의 접촉각은 실리콘 산화막의 것보다 작게 되어 있고, 실리콘 질화막 표면에는 실릴화막이 충분히 생성되어 있지 않다.
상기 실시예에서는 처리 대상 기판은 반도체 웨이퍼였지만 이에 한정되지 않고, SiN막 및 SiO2막을 가지는 다른 종류의 기판, 예를 들면 FPD(플랫 패널 디스플레이)용의 기판 또는 MEMS(마이크로 일렉트로 메커니컬 시스템)용의 기판이어도 된다.
10 : 스핀 척
14 : 기판 보지부
16 : 회전 구동부
20A : 실릴화제 노즐
20B : 에칭액 노즐
22 : DIW 노즐
24 : IPA 노즐
30 : 실릴화제 공급 기구
31 : 실릴화제 저류 탱크
40 : 에칭액 공급 기구
41 : 에칭액 저류 탱크
100 : 제어부
101 : 기억 매체

Claims (13)

  1. 실리콘 질화막 및 실리콘 산화막이 표면에 노출된 기판을 준비하는 공정과,
    실리콘 질화막 및 실리콘 산화막이 표면에 노출된 상기 기판으로 실릴화제를 공급하여, 기판 상의 실리콘 산화막 표면에 실릴화막으로 이루어지는 보호막을 형성하는 공정과,
    상기 기판으로 에칭액을 공급하여, 실리콘 질화막을 선택적으로 에칭하는 공정을 구비한 것을 특징으로 하는 에칭 방법.
  2. 제 1 항에 있어서,
    상기 기판으로 실릴화제를 공급하는 공정과 상기 기판으로 에칭액을 공급하는 공정 사이에, 상기 기판으로 제 1 린스액을 공급하여 실릴화제를 제거하는 공정을 더 구비한 것을 특징으로 하는 에칭 방법.
  3. 제 2 항에 있어서,
    상기 기판으로 실릴화제를 공급하는 공정과 상기 기판으로 제 1 린스액을 공급하는 공정 사이에, 상기 기판으로 IPA를 공급하는 공정을 더 구비한 것을 특징으로 하는 에칭 방법.
  4. 제 2 항에 있어서,
    상기 기판으로 에칭액을 공급하는 공정 후에, 기판으로 제 2 린스액을 공급하는 공정을 더 구비한 것을 특징으로 하는 에칭 방법.
  5. 제 4 항에 있어서,
    상기 기판으로 실릴화제를 공급하는 공정, 상기 기판으로 IPA를 공급하는 공정, 상기 기판으로 제 1 린스액을 공급하는 공정, 상기 기판으로 에칭액을 공급하는 공정 및 상기 기판으로 제 2 린스액을 공급하는 공정으로 이루어지는 사이클이 복수 회 반복되는 것을 특징으로 하는 에칭 방법.
  6. 제 4 항에 있어서,
    상기 기판으로 제 2 린스액을 공급하는 공정 후에, 상기 기판을 건조시키는 공정을 더 구비한 것을 특징으로 하는 에칭 방법.
  7. 제 6 항에 있어서,
    상기 기판을 건조시키는 공정에서, 상기 기판으로 건조용 IPA가 공급되는 것을 특징으로 하는 에칭 방법.
  8. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 기판으로 제 2 린스액을 공급하는 공정 후에, 실릴화막으로 이루어지는 보호막을 제거하는 공정을 구비한 것을 특징으로 하는 에칭 방법.
  9. 제 8 항에 있어서,
    실릴화막으로 이루어지는 보호막은 기판에 UV선을 조사함으로써 제거되는 것을 특징으로 하는 에칭 방법.
  10. 실리콘 질화막 및 실리콘 산화막이 표면에 노출된 기판을 보지(保持)하는 기판 보지부와,
    상기 기판 보지부에 보지된 기판으로 실릴화제를 공급하는 실릴화제 공급 기구와,
    상기 기판 보지부에 보지된 기판으로 에칭액을 공급하는 에칭액 공급 기구와,
    상기 실릴화제 공급 기구 및 상기 에칭액 공급 기구를 제어하여,
    실리콘 질화막 및 실리콘 산화막이 표면에 노출된 상기 기판으로 실릴화제를 공급하여, 기판 상의 실리콘 산화막 표면에 실릴화막으로 이루어지는 보호막을 형성하는 공정과,
    상기 기판으로 에칭액을 공급하여 실리콘 질화막을 선택적으로 에칭하는 공정이 실행되도록 하는 제어부
    를 구비한 에칭 장치.
  11. 제 10 항에 있어서,
    상기 기판 보지부는, 기판을 수평 자세로 보지하도록 구성되어 있고,
    상기 에칭 장치는, 상기 기판 보지부를 수직축선을 중심으로 회전시키는 회전 구동부를 더 구비하고 있고,
    상기 제어부는, 실릴화제를 공급하는 공정 및 에칭액을 공급하는 공정에서, 기판을 보지한 상기 기판 보지부가 회전하도록 상기 회전 구동부를 제어하도록 구성되어 있는 에칭 장치.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 실릴화제 공급 기구는 실릴화제를 저류하는 실릴화제 저류 탱크와, 실릴화제 저류 탱크로부터의 실릴화제를 기판으로 공급하는 실릴화제 노즐을 가지고,
    상기 에칭액 공급 기구는 에칭액을 저류하는 에칭액 저류 탱크와, 에칭액 저류 탱크로부터의 에칭액을 기판으로 공급하는 에칭액 노즐을 가지는 것을 특징으로 하는 에칭 장치.
  13. 에칭 장치의 제어부를 이루는 컴퓨터에 의해 판독 가능한 프로그램을 기록하는 기억 매체로서,
    상기 에칭 장치는, 기판으로 실릴화제를 공급하는 실릴화제 공급 기구와, 기판으로 에칭액을 공급하는 에칭액 공급 기구를 가지고,
    상기 컴퓨터가 상기 프로그램을 실행하면 상기 제어부가 상기 에칭 장치를 제어하여,
    실리콘 질화막 및 실리콘 산화막이 표면에 노출된 상기 기판으로 실릴화제를 공급하여, 기판 상의 실리콘 산화막 표면에 실릴화막으로 이루어지는 보호막을 형성하는 공정과,
    상기 기판으로 에칭액을 공급하여 실리콘 질화막을 선택적으로 에칭하는 공정을 실행시키는 기억 매체.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160120206A (ko) * 2015-04-07 2016-10-17 도쿄엘렉트론가부시키가이샤 기판 처리 방법 및 기판 처리 장치
KR20190030299A (ko) * 2017-09-14 2019-03-22 주식회사 이엔에프테크놀로지 실리콘 질화막에 대한 선택적 에칭을 위한 식각 조성물 및 이를 이용한 식각 방법
KR20190080290A (ko) * 2017-12-28 2019-07-08 오씨아이 주식회사 식각 조성물 및 이를 이용한 식각 방법
WO2023219943A1 (en) * 2022-05-13 2023-11-16 Entegris, Inc. Silicon nitride etching compositions and method

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074601A (ja) * 2010-09-29 2012-04-12 Dainippon Screen Mfg Co Ltd 基板処理装置および基板処理方法
JP5782279B2 (ja) * 2011-01-20 2015-09-24 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP5605969B2 (ja) * 2011-05-10 2014-10-15 株式会社フジキン 流量モニタ付圧力式流量制御装置と、これを用いた流体供給系の異常検出方法並びにモニタ流量異常時の処置方法
JP5490071B2 (ja) * 2011-09-12 2014-05-14 株式会社東芝 エッチング方法
US20140231012A1 (en) * 2013-02-15 2014-08-21 Dainippon Screen Mfg, Co., Ltd. Substrate processing apparatus
JP6242057B2 (ja) 2013-02-15 2017-12-06 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置
KR102057220B1 (ko) * 2013-02-19 2020-01-22 삼성전자주식회사 약액 공급기, 약액 공급기를 구비하는 기판 처리 장치 및 이를 이용한 기판의 처리방법
JP6400919B2 (ja) * 2013-03-07 2018-10-03 芝浦メカトロニクス株式会社 基板処理装置及び基板処理方法
JP2015070080A (ja) * 2013-09-27 2015-04-13 東京エレクトロン株式会社 エッチング方法、エッチング装置および記憶媒体
KR102152909B1 (ko) * 2013-12-31 2020-09-07 세메스 주식회사 기판처리방법
US9868902B2 (en) 2014-07-17 2018-01-16 Soulbrain Co., Ltd. Composition for etching
JP6419053B2 (ja) * 2015-10-08 2018-11-07 東京エレクトロン株式会社 基板処理方法および基板処理装置
US9875907B2 (en) * 2015-11-20 2018-01-23 Applied Materials, Inc. Self-aligned shielding of silicon oxide
US10867814B2 (en) * 2016-02-15 2020-12-15 Tokyo Electron Limited Liquid processing method, substrate processing apparatus, and storage medium
JP6236105B2 (ja) * 2016-03-04 2017-11-22 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP6773495B2 (ja) * 2016-09-15 2020-10-21 株式会社Ｓｃｒｅｅｎホールディングス エッチング装置、基板処理装置、エッチング方法および基板処理方法
CN109689838A (zh) 2016-12-26 2019-04-26 秀博瑞殷株式公社 蚀刻用组合物和使用该蚀刻用组合物制造半导体器件的方法
KR101828437B1 (ko) * 2017-04-06 2018-03-29 주식회사 디엔에스 실리콘 질화막 식각용 조성물.
US10163623B1 (en) * 2017-10-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Etch method with surface modification treatment for forming semiconductor structure
KR102557642B1 (ko) * 2018-10-25 2023-07-20 에스케이이노베이션 주식회사 식각 조성물 첨가제, 그 제조방법 및 이를 포함하는 식각 조성물
JP7446097B2 (ja) * 2019-12-06 2024-03-08 東京応化工業株式会社 表面処理剤及び表面処理方法
JP7521895B2 (ja) 2019-12-27 2024-07-24 芝浦メカトロニクス株式会社 基板処理方法および基板処理装置
CN113496891B (zh) * 2020-04-03 2023-03-14 重庆超硅半导体有限公司 一种集成电路硅片表面氧化膜自适应均匀腐蚀方法
CN113785382B (zh) * 2020-04-10 2023-10-27 株式会社日立高新技术 蚀刻方法
CN113322071A (zh) * 2021-05-28 2021-08-31 长江存储科技有限责任公司 刻蚀用组合物及其使用方法
WO2023234370A1 (ja) * 2022-06-02 2023-12-07 セントラル硝子株式会社 基材の処理方法、および基材の製造方法
WO2023234368A1 (ja) * 2022-06-02 2023-12-07 セントラル硝子株式会社 基材の処理方法、および基材の製造方法
CN114713465A (zh) * 2022-06-08 2022-07-08 上海图双精密装备有限公司 一种自动涂胶机构
JP2024124744A (ja) * 2023-03-03 2024-09-13 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003077032A1 (en) * 2002-03-04 2003-09-18 Supercritical Systems Inc. Method of passivating of low dielectric materials in wafer processing
US20040140365A1 (en) 2002-12-26 2004-07-22 Dainippon Screen Mfg. Co., Ltd. Substrate treating apparatus
JP4001575B2 (ja) 2002-12-26 2007-10-31 大日本スクリーン製造株式会社 基板処理装置
KR100870806B1 (ko) * 2004-07-02 2008-11-27 도쿄엘렉트론가부시키가이샤 반도체 디바이스의 제조 방법
JP2007134690A (ja) * 2005-10-11 2007-05-31 Toshiba Corp 半導体装置の製造方法および半導体装置の製造に用いられる薬液
JP2008277748A (ja) * 2007-03-30 2008-11-13 Renesas Technology Corp レジストパターンの形成方法とその方法により製造した半導体デバイス
US7959975B2 (en) * 2007-04-18 2011-06-14 Micron Technology, Inc. Methods of patterning a substrate
US7838425B2 (en) * 2008-06-16 2010-11-23 Kabushiki Kaisha Toshiba Method of treating surface of semiconductor substrate
JP2010027952A (ja) * 2008-07-23 2010-02-04 Toshiba Corp 半導体装置の製造方法
JP4708465B2 (ja) * 2008-10-21 2011-06-22 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置の製造装置
JP5195394B2 (ja) * 2008-12-19 2013-05-08 東ソー株式会社 エッチング液の再生方法
JP5377052B2 (ja) * 2009-04-17 2013-12-25 株式会社東芝 半導体装置の製造方法
JP2011009277A (ja) * 2009-06-23 2011-01-13 Toshiba Corp 基板洗浄装置および基板洗浄方法
JP5361790B2 (ja) * 2010-04-28 2013-12-04 株式会社東芝 半導体基板の表面処理方法
US20120083127A1 (en) * 2010-09-30 2012-04-05 Tokyo Electron Limited Method for forming a pattern and a semiconductor device manufacturing method
JP5782279B2 (ja) * 2011-01-20 2015-09-24 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160120206A (ko) * 2015-04-07 2016-10-17 도쿄엘렉트론가부시키가이샤 기판 처리 방법 및 기판 처리 장치
KR20190030299A (ko) * 2017-09-14 2019-03-22 주식회사 이엔에프테크놀로지 실리콘 질화막에 대한 선택적 에칭을 위한 식각 조성물 및 이를 이용한 식각 방법
KR20190080290A (ko) * 2017-12-28 2019-07-08 오씨아이 주식회사 식각 조성물 및 이를 이용한 식각 방법
WO2023219943A1 (en) * 2022-05-13 2023-11-16 Entegris, Inc. Silicon nitride etching compositions and method

Also Published As

Publication number Publication date
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