KR20120092027A

KR20120092027A - 비-휘발성 메모리에 대한 소거 램프 펄스 폭 제어

Info

Publication number: KR20120092027A
Application number: KR1020120012270A
Authority: KR
Inventors: 존 에스. 쵸이; 첸 히
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 2011-02-09
Filing date: 2012-02-07
Publication date: 2012-08-20
Also published as: EP2487688A3; JP2012169031A; US8345485B2; EP2487688A2; US20120201082A1

Abstract

비-휘발성 메모리(103)의 메모리 블록(202)을 소거하는 방법은, 소거 펄스들(601-613)의 펄스 폭(PW)을 초기 폭(PSW)으로 설정하는 단계, 상기 메모리 블록이 소거 메트릭(EVT)을 충족시킬 때까지 또는 소거 펄스들의 최대 수(MPC)가 인가될 때까지 상기 메모리 블록에 소거 펄스들(517)을 반복적으로 인가하는 단계, 상기 소거 펄스들의 펄스 전압 크기(519)를 초기 펄스 전압 레벨(INIT)에서 최대 펄스 전압 레벨(PMAX)까지 점진적으로 조정하는 단계, 및 상기 펄스 전압 크기가 상기 초기 펄스 전압 레벨 및 최대 펄스 전압 레벨 사이의 중간 전압 레벨(WMAX)에 도달할 때 상기 초기 폭보다 작게 상기 소거 펄스들의 폭(525)을 감소시키는 단계를 포함한다. 따라서, 세폭 펄스들은 상기 메모리 블록의 과 소거량을 감소시키기 위해 보다 높은 전압 레벨들에 인가된다.

Description

비-휘발성 메모리에 대한 소거 램프 펄스 폭 제어{ERASE RAMP PULSE WIDTH CONTROL FOR NON-VOLATILE MEMORY}

본 발명은 일반적으로 비-휘발성 메모리들에 관한 것으로, 보다 상세하게는 소거 임계 전압 분포 압축 시간을 감소시키고 그에 의해 총 소거 동작 시간을 개선하기 위해 소거 램프 펄스 폭 제어를 사용하여 비-휘발성 메모리를 소거하기 위한 시스템 및 방법에 관한 것이다.

전기적으로 소거할 수 있는 프로그램가능한 판독 전용 메모리들(EPROMs), 전기적으로 소거할 수 있는 프로그램가능한 판독 전용 메모리들(EEPROMs), 블록 소거가능한 EEPROM들(예로서, "플래쉬" 메모리들) 등과 같은, 비-휘발성 메모리(non-volatile memory; NVM) 블록의 전형적인 소거 동작 동안, 사전프로그램 절차가 프로그램 검증 전압에서의 또는 그 이상의 레벨로 메모리 블록의 메모리 셀들의 임계 전압들을 높이기 위해 수행된다. 소거 동작에 대해, 상기 사전 프로그램 절차는 소거 검증 전압에서의 또는 그 미만의 레벨로 상기 메모리 블록의 메모리 셀들의 임계 전압들을 낮추기 위해 파울러-노드하임(Fowler-Nordheim; FN) 소거 절차로 이어진다. 그러나, 종래의 FN 소거 절차 동안, 결과적인 분포는 과소거(over erase)되는 메모리 셀들을 포함할 수 있어서, 증가된 컬럼 누설을 초래한다. 더욱이, 컬럼 누설의 문제는 메모리 셀들이 추가로 스케일링될 때 증가하며, 이는 예를 들면, 후속하는 프로그램 동작이 낮아진 드레인 바이어스로 인해 실패하도록 야기하거나 또는 과소거된 메모리 셀들이 감지 증폭기들이 소거된 셀과 프로그램된 셀 간을 구별하는 것을 방지할 수 있기 때문에 판독 동작이 실패하도록 야기할 수 있다. 소프트 프로그램 절차는 상기 컬럼 누설을 감소시키도록 상기 소거된 셀들의 분포를 압축하기 위해 상기 FN 소거 절차 후에 사용될 수 있다.

상기 메모리 셀들의 기술 및 특징적 사이즈가 보다 작아졌기 때문에, 총 소거 동작 시간은 상기 소프트 프로그래밍 절차에 의해 통제되고 있다. 많은 경우들에서, 과도한 소거 시간을 초래했던 상기 소프트 프로그래밍은 과도해지고 있다.

비-휘발성 메모리의 메모리 블록을 소거하는 방법은, 소거 펄스들의 펄스 폭을 초기 폭으로 설정하는 단계, 상기 메모리 블록이 소거 메트릭을 충족시킬 때까지 또는 최대 수의 소거 펄스들이 인가될 때까지 상기 메모리 블록에 소거 펄스들을 반복적으로 인가하는 단계, 상기 메모리 블록에 소거 펄스들을 반복적으로 인가하는 동안, 상기 소거 펄스들의 펄스 전압 크기를 초기 펄스 전압 레벨에서 최대 펄스 전압 레벨까지 점진적으로 조정하는 단계, 및 상기 메모리 블록에 소거 펄스들을 반복적으로 인가하는 동안, 상기 펄스 전압 크기가 상기 초기 펄스 전압 레벨 및 상기 최대 펄스 전압 레벨 사이의 중간 전압 레벨에 도달할 때 상기 초기 폭보다 작게 상기 소거 펄스들의 폭을 감소시키는 단계를 포함한다.

본 발명의 이득들, 특징들, 및 이점들은 다음의 설명 및 첨부한 도면들과 관련하여 보다 잘 이해될 것이다.

본 발명에 따른 비-휘발성 메모리를 가진 소거 램프 펄스 폭 제어를 통해, 소거 임계 전압 분포 압축 시간을 감소시키고 그에 의해 총 소거 동작 시간을 개선할 수 있다.

도 1은 일 실시예에 따른 비-휘발성 메모리(NVM)를 포함하는 집적 회로의 블록도.
도 2는 도 1의 인터페이스에 결합된 일 실시예에 따른 NVM의 보다 상세한 블록도.
도 3은 도 2의 NVM 어레이 내의 메모리 블록에 대한 일 실시예에 따라 도 2의 메모리 제어기에 의해 일반적으로 제어된 소거 동작의 단순화된 흐름도.
도 4는 일 실시예에 따른 도 3의 소거 동작 동안 도 2의 메모리 블록의 메모리 셀들의 임계 전압(Vt) 분포들을 도시한 그래픽도.
도 5는 도 2의 메모리 블록 내의 메모리 블록(들)의 일 실시예에 따른 변경된 FN 소거 절차를 포함한 도 3의 소거 동작에 대한 보다 상세한 흐름도.
도 6은 도 5의 흐름도에 따라 도 3의 소거 절차 동안 p웰 전압 대 시간을 나타낸 타이밍도.

다음의 설명은 이 기술분야의 숙련자로 하여금 특정 애플리케이션 및 그 요건들의 문맥 내에서 제공된 바와 같이 본 발명을 만들고 사용할 수 있도록 제공된다. 그러나, 바람직한 실시예에 대한 다양한 변경들이 이 기술분야의 숙련자에게 명백할 것이며, 본 명세서에 정의된 일반적인 원칙들은 다른 실시예들에 적용될 수 있다. 그러므로, 본 발명은 본 명세서에 도시되고 기술된 특정 실시예들에 제한되도록 의도되지 않지만, 본 명세서에 개시된 원칙들 및 신규한 특징들과 일치하는 가장 넓은 범위에 부합되도록 의도된다.

도 1은 일 실시예에 따른 비-휘발성 메모리(NVM)(103)를 포함한 집적 회로(100)에 대한 블록도이다. 도시된 실시예에서, 상기 집적 회로(IC)(100)는 다수의 신호들 또는 비트들을 갖는 버스 등과 같이 적절한 인터페이스(105)를 통해 상기 NVM(103)에 결합된 적어도 하나의 프로세서(101)를 포함하는 시스템 온 칩(SOC) 등을 구현할 수 있다. 상기 IC(100)는 다른 회로들, 다른 메모리 디바이스들(도시되지 않음)과 같은 모듈들 또는 디바이스들, 다른 기능 모듈들(도시되지 않음), 및 입력, 출력, 또는 입/출력(I/O) 포트들 또는 핀들 등(도시되지 않음)과 같은 외부 인터페이스들을 포함할 수 있다. 대안적인 일 실시예에 있어서, 상기 NVM(103)은 임의의 다른 디바이스들 없이 홀로 상기 IC(100)상에 통합된다. 또 다른 대안적인 실시예에 있어서, 상기 프로세서(101), NVM(103) 및 인터페이스(105)는 상기 IC(100) 상의 보다 큰 시스템의 일부이다.

도 2는 상기 인터페이스(105)에 결합된 일 실시예에 따른 상기 NVM(103)에 대한 보다 상세한 블록도이다. 상기 NVM(103)은 NVM 어레이(201), 상기 NVM 어레이(201)에 결합된 로우 디코더(row decoder)(203), 상기 NVM 어레이(201)에 결합된 컬럼 로직(column logic)(205) 및 상기 인터페이스(105), 상기 컬럼 로직(205), 및 상기 로우 디코더(203)에 결합된 메모리 제어기(207)를 포함한다. 상기 컬럼 로직(205)은 컬럼 디코더 및 감지 증폭기들(도시되지 않음)를 통합하고, 각각의 인터페이스는 다수의 신호들 또는 비트들을 갖고 도시된다. 상기 메모리 제어기(207)는 상기 인터페이스(105) 또는 다른 인터페이스들을 통해 통신되는 바와 같은 상기 프로세서(들)(101)에 응답하는 것과 같이, 상기 로우 디코더(203) 및 상기 컬럼 로직(205)을 통해 상기 NVM 어레이(201)의 동작을 제어한다. 상기 메모리 제어기(207)는 상기 로우 디코더(203)에 로우 어드레스를 상기 컬럼 로직(205)에 컬럼 어드레스를 제공함으로써 상기 NVM 어레이(201) 내의 메모리 셀들을 액세스한다. 데이터는 컬럼 로직(205)을 통해 상기 NVM 어레이(201)에 기록되거나 또는 그로부터 판독된다. 상기 메모리 제어기(207)는 또한 (대응하는 스위치들 및 제어기들을 통해, 도시되지 않음) 소스 및 웰 전압들(source and well voltages)을 상기 NVM 어레이(201)로 드라이빙한다. 상기 NVM 어레이(201)는 각각의 메모리 블록이 예로서, 16 킬로바이트들(kB), 32 kB, 64 kB, 128 kB, 256 kB 등과 같은 선택된 블록 사이즈를 갖는 메모리 셀들의 하나 이상의 블록들을 통합한다. 도시된 바와 같이, 상기 NVM 어레이(201)는 적어도 하나의 메모리 블록(202)을 포함한다.

p웰(PW) 및 n웰(NW)을 포함한 분리된 웰들과 함께 게이트(G) 단자, 드레인(D) 단자 및 소스(S) 단자를 갖는 대표적인 메모리 셀(209)이 상기 NVM 어레이(201)의 메모리 블록(202) 내에 도시된다. 일 실시예에서, 각각의 메모리 블록은 메모리 셀들(209)의 로우들 및 컬럼들로 구성된다. 메모리 셀들(209)의 각각의 로우의 게이트 단자는 로우 디코더(203)에 결합된 다수의 워드라인들 중 대응하는 하나에 결합된다. 메모리 셀들(209)의 각각의 컬럼의 드레인 단자는 상기 컬럼 로직(205)에 결합된 다수의 비트 라인들 중 대응하는 하나에 결합된다. 각각의 메모리 셀(209)의 소스 단자 및 웰들(PW 및 NW)은 상기 메모리 제어기(207)에 의해 구동되거나 또는 제어된다. 일 실시예에서, 상기 메모리 제어기(207)는 개개의 전압 레벨들을 PW 및 NW로 드라이빙한다.

상기 메모리 셀들(209)은 반도체 구성들과 같은 여러 개의 구성들, 계층화된 금속-실리콘 나노 크리스탈들 등 중 임의의 하나에 따라 구현된다. 일 실시예에서, 각각의 메모리 셀(209)은 실리콘 기판 등 상에 구현된다. 일 실시예에서, 각각의 메모리 셀(209)의 p웰은 상기 n웰을 갖는 P 기판으로부터 분리된다. 한 쌍의 n+ 형 도핑 영역들(도시되지 않음)은 각각의 메모리 셀(209)의 드레인 및 소스 단자들을 형성하는 상기 p웰에 형성된다. 각각의 메모리 셀(209)은 상기 p웰 상에 형성된 산화물 층(도시되지 않음), 상기 산화물 층 상에 제공된 플로팅 게이트(floating gate, 도시되지 않음), 상기 플로팅 게이트 상에 제공된 유전층(도시되지 않음), 및 게이트 단자를 형성하는 상기 유전층 상에 제공되는 제어 게이트(도시되지 않음)를 포함하는, 적층 게이트 구조 등을 더 포함한다. 본 명세서에 기술된 바와 같이 FN 소거 펄스들 동안을 제외하고, 상기 p웰은 일반적으로 그라운드 전압(Vsss)에 결합되고 상기 n웰은 일반적으로 소스 전압(Vdd)에 결합된다. 상기 Vdd의 전압 레벨은 특정 구현예에 의존한다. 일 실시예에서, Vdd는 대략 3.3 볼트(V)이다.

일 실시예에서, 본 명세서에 추가로 기술된 바와 같이 소거 펄스가 소거 동작 동안 상기 메모리 셀(209)에 인가될 때, 상기 메모리 셀(209)의 p웰 및 n웰은 소거 램프 펄스 전압을 총괄하여 수집하도록 결합되거나 또는 그렇지 않은 경우 함께 구동된다. 본 명세서에 기술된 바와 같이, "소거 펄스(erase pulse)"는 상기 메모리 블록(202)의 각각의 메모리 셀(209)에 인가되며, 여기서 게이트 단자는 선택된 소거 펄스 전압으로 구동되고 상기 p웰 및 n웰은 메모리 블록이 소거될 때까지 연속하여 증가하는 소거 램프 펄스 전압을 총괄하여 수집한다. p웰 및 n웰에 인가된 상기 소거 램프 펄스 전압의 크기는 증분적으로 증가되거나 또는 그렇지 않은 경우 상기 메모리 블록(202)이 소거될 때까지 상기 메모리 셀들에 소거 펄스의 각각의 인가에 따라 보다 높이 램핑된다. 따라서, 상기 메모리 셀들에 인가된 각각의 소거 펄스는 상기 게이트 단자에 인가된 소거 펄스 전압 및 상기 메모리 셀들의 적어도 하나의 웰 접속에 인가된 소거 램프 펄스 전압을 포함한다.

본 개시는 상기 게이트 단자들이 비교적 고정된 크기를 갖는 소거 펄스 전압을 수신하는 동안 상기 소거 램프 펄스 전압이 상기 메모리 셀들의 p웰들 및 n웰들에 인가되는 대표적인 NVM 기술을 사용하여 기술된다. 다른 NVM 기술들 등을 사용하는 것과 같은, 대안적인 실시예들에서, 상기 소거 램프 펄스 전압은 대신에 상기 게이트 단자 등과 같이 소거되는 메모리 셀들의 단자 또는 상이한 접속에 인가된다.

도 3은 NVM 어레이(201) 내의 메모리 블록(202)에 대한 일 실시예에 따라 메모리 제어기(207)에 의해 일반적으로 제어되는 소거 동작의 단순화된 흐름도이다. 상기 소거 동작은 사전프로그램 절차(302), 소거 절차(304), 및 소프트 프로그램 절차(306)를 포함하는 3개의 별개의 절차들을 포함한다. 비록 본 발명에는 상기 메모리 블록(202)에 인가되는 것처럼 기술되었지만, 상기 소거 동작은 전체 NVM 어레이(201)와 같은 NVM 어레이(201), 또는 임의의 선택된 그것의 하나 이상의 메모리 블록들의 블록 단위 기반으로 수행된다. 도 4는 일 실시예에 따른 도 3의 소거 동작 동안 메모리 블록(202)의 메모리 셀들(209)의 임계 전압(Vt) 분포들을 도시한 그래픽도이다. 도 4의 그래픽도는 수평 축을 따라 표시된 Vt 대 (일반적으로 로그 눈금을 사용하는) 수직 축 상의 메모리 셀들(209)의 수를 나타낸다. 상기 소거 동작은 도 3의 흐름도와 도 4의 임계 전압 분포들 모두를 참조하여 기술된다.

제 1 단계(301)에서, 사전프로그램 검증 테스트는 메모리 블록(202)에 대해 수행된다. 프로그래밍 및 검증이 개개의 메모리 셀들 상에서 수행될 수 있지만, 프로그래밍 및 검증은 통상적으로 각각의 페이지가 128 비트들 등과 같이 선택된 수의 메모리 셀들 또는 비트들을 포함한다. 프로그래밍 펄스는 최대 9 비트까지 한 번에 다수의 셀들 또는 비트들에 인가될 수 있다. 상기 사전프로그램 검증 테스트 동안, 하나 이상의 메모리 셀들의 Vt는 프로그램 검증 임계(program verify threshold, PVT) 전압과 비교된다. Vt가 PVT 전압 미만이면, 동작은 상기 사전프로그램 검증 테스트를 실패한 하나 이상의 메모리 셀들의 사전프로그래밍을 수행하기 위해 단계(303)로 진행하며, 여기서 선택된 전압 레벨의 프로그램 펄스는 Vt를 증가시키기 위해 상기 메모리 셀(들)에 인가된다. 동작은 메모리 셀(들)의 Vt가 PVT 이상인지 여부를 결정하기 위해 단계(301)로 리턴하며, 동작은 상기 메모리 블록(202)의 각각의 메모리 셀(209)의 Vt가 적어도 PVT일 때까지 부가적인 프로그램 펄스들을 인가함으로써 단계(301)와 단계(303) 사이에서 루핑(loop)한다. 도 4에 도시된 바와 같이, 곡선(401)은 각각의 메모리 셀의 Vt가 상기 PVT 전압에 있거나 또는 그 이상인 사전프로그램 절차(302)가 완료된 후 상기 메모리 블록(202)의 대표적인 Vt 분포를 상징적으로 도시한다.

상기 사전프로그램 절차(302)가 완료된 후, 동작은 상기 메모리 블록(202)이 소거 메트릭을 충족시키는지 여부를 결정하기 위해 상기 메모리 블록(202)의 메모리 셀들(209)에 대해 소거 검증 테스트가 수행되는 소거 절차(304)의 단계(305)로 진행한다. 상기 소거 검증 테스트 동안, 메모리 셀들(209)의 각각에 대한 Vt는 소거 검증 임계(erase verify threshold; EVT) 전압(메모리 셀들(209)의 각각에 대한 상기 소거 메트릭을 나타내는)과 비교된다. 메모리 블록(202)의 임의의 메모리 셀(209)에 대한 Vt가 상기 EVT 전압 이상이면, 동작은 전체 메모리 블록(202)의 변경된 FN 소거 절차를 수행하기 위해 단계(307)로 진행하며, 여기서 이하에 추가로 기술되는 바와 같이, 선택된 전압 레벨들 및 지속 기간들의 하나 이상의 소거 펄스들은 메모리 블록(202) 내의 메모리 셀들(209)의 Vt를 감소시키기 위해 상기 메모리 블록(202)에 인가된다. 동작은 상기 메모리 블록(202)의 각각의 메모리 셀(209)에 대한 Vt가 EVT이거나 또는 그 미만인지를 결정하기 위해 단계(305)로 리턴하며, 동작은 전체 메모리 블록(202)의 각각의 메모리 셀(209)에 대한 Vt가 EVT이거나 또는 그 미만일 때까지 부가적인 소거 펄스들을 인가함으로써 단계(305) 및 단계(407) 사이에서 루핑한다. 단일 메모리 셀(209)은 그 임계 전압(Vt)이 EVT 이상이도록 소거 검증 테스트를 실패했을지라도, 전체 메모리 블록(202)은 모든 메모리 셀(209)의 Vt가 EVT이거나 또는 미만일 때까지 또 다른 소거 펄스를 수신한다. 이러한 방식으로, 다수의 메모리 셀들(209)은 본 명세서에 추가로 기술된 바와 같이 EVT 미만의 Vt 웰을 갖고 "과소거된다(over erased)".

도 4에 도시된 바와 같이, 곡선(403)은 각각의 메모리 셀(209)의 Vt가 EVT 전압에 있거나 또는 그 미만인 종래의 FN 소거 절차가 완료된 후 상기 메모리 블록(202)의 메모리 셀들(209)의 대표적인 Vt 분포를 상징적으로 도시한다. 곡선(405)은 Vt가 EVT에 있거나 또는 그 미만일 뿐만 아니라 소프트 프로그램 검증 임계(soft program verify threshold; SPVT) 전압에 있거나 또는 그 이상인 메모리 블록(202)의 메모리 셀들(209)의 원하는 Vt 분포를 상징적으로 도시한다. 곡선(403)으로 도시된 바와 같이 종래의 FN 소거 절차 후 메모리 셀들(209)의 Vt 분포는 세 개의 부분들(A, B, C)로 분할된다. 부분(A)은 아래로는 수평 제로 라인에 의해, 그 위로 및 좌측으로는 곡선(407)이 교차하는 곡선(403)에 의해, 및 그 후 수평 제로 라인 아래 우측으로는 곡선(407)에 의해 경계가 이루어진다. 부분(B)은 아래로는 수평 제로 라인에 의해, 좌측으로는 곡선(403)이 교차할 때까지 곡선(407)에 의해, 위로는 곡선(403) 및 수직 SPVT 전압 라인 사이의 교차 지점들 사이의 곡선(403)에 의해, 및 그 후 수평 제로 라인 아래 우측으로는 수직 SPVT 전압 라인에 의해 경계가 이루어진다. 부분(C)은 아래로는 수평 제로 라인에 의해, 좌측으로는 곡선(403)까지의 수직 SPVT 전압 라인에 의해, 및 그 후 수평 제로 라인 아래로 커브(403)에 의해 경계가 이루어진다. 상기 부분들(A, B)은 SPVT 전압 아래의 임계 전압(Vt)을 갖기 때문에 종래의 FN 소거 절차에 의해 과소거되는 메모리 셀들(209)의 수를 총괄하여 도시하는 반면, 부분(C)은 SPVT 및 EVT가 포함된 그 사이의 원하는 전압 범위 내에 속하는 메모리 셀들(209)의 수를 도시한다.

곡선(407)은 각각의 메모리 셀(209)의 Vt가 EVT 전압에 있거나 또는 그 미만인 실시예에 따라 상기 변경된 FN 소거 절차가 완료된 후 상기 메모리 블록(202)의 메모리 셀들(209)의 대표적인 Vt 분포를 상징적으로 도시한다. 상기 곡선(407)에 의해 도시된 바와 같이 상기 변경된 FN 소거 절차 후 상기 메모리 셀들(209)의 Vt 분포는 4개의 부분들(B, C, D, E)로 나뉘어진다. 부분들(B, C)은 부분(B) 내의 메모리 셀들(209)이 SPVT 전압 미만의 임계 전압(Vt)을 가지며, 부분(C) 내의 메모리 셀들(209)이 상기 SPVT 전압에 있거나 또는 그 이상인 임계 전압(Vt)을 갖는 곡선(403) 아래의 동일한 부분들이다. 부분(D)은 곡선(403) 위, 곡선(407) 아래, 및 수직 SPVT 전압 라인의 좌측으로 삼각형 형상의 영역에 의해 경계가 이루어진다. 부분(E)은 곡선(403) 위, 곡선(407) 아래, 및 상기 수직의 SPVT 전압 라인의 우측으로 상기 삼각형 형상 영역에 의해 경계가 이루어진다. 종래의 FN 소거 절차의 결과로서 곡선(403)의 부분(A)은 부분들(D, E)로 대체되며, 여기서 부분(D) 내의 메모리 셀들(209)은 SPVT 전압 미만의 임계 전압(Vt)을 가지며, 부분(E) 내의 메모리 셀들(209)은 상기 SPVT 전압이거나 또는 그 이상인 임계 전압(Vt)을 가진다. 이러한 방식으로, 상기 변경된 FN 소거 절차는 그렇지 않은 경우 종래의 FN 소거 절차에 의해 과소거되는 메모리 블록(202)의 상당한 수의 메모리 셀들(209)이 상기 SPVT 및 EVT 전압들 사이의 원하는 Vt 분포 범위 내에 대신 속한다는 점에서 상당한 개선을 제공한다. 상기 개선은 부분들(A, B) 내의 메모리 셀들(209)의 모두라기보다는 단지 부분들(B, D) 내의 메모리 셀들(209)이 소프트 프로그램되기 때문에 소프트 프로그램 절차(306) 동안 실현된다. 상기 SPVT 및 EVT 사이의 Vt 분포를 압축하기 위해 상기 소프트 프로그램 절차(306) 동안에 소비된 시간은 상당히 감소된다.

상기 소거 절차(304)가 완료된 후, 상기 소프트 프로그램 절차(306)는 SPVT 및 EVT 사이의 원하는 전압 범위 내에 과소거된 메모리 셀들(209)의 Vt를 배치하기 위해 상기 메모리 블록(202)에 대해 개시된다. 상기 소프트 프로그램 절차(306)는 통상적으로 각각의 페이지가 128 셀들 등과 같이 선택된 수의 메모리 셀들(209)을 포함하는 페이지 단위 기반으로 수행된다. 소프트 프로그램 펄스는 한 번에 다수의 메모리 셀들(209)에 인가될 수 있다. 일 실시예에서, 소프트 프로그램 펄스들은 한 번에 최대 36개의 메모리 셀들(209)에 인가될 수 있다. 상기 소프트 프로그램 펄스는 통상적으로 보다 낮은 전압, 보다 짧은 펄스 지속기간, 또는 양쪽 모두의 조합을 갖는 것과 같이, 프로그램 펄스만큼 강하지는 않다. 동작은 소프트 프로그램 검증 테스트를 수행하기 위해 단계(309)로 진행하며, 여기서 메모리 셀들(209) 중 하나 이상의 각각에 대한 Vt는 SPVT 전압과 비교된다. Vt가 상기 SPVT 전압 미만인 경우, 동작은 소프트 프로그램 검증 테스트를 실패한 메모리 셀들(209) 중 하나 이상에 소프트 프로그램 펄스를 인가하기 위해 단계(311)로 진행한다. 상기 소프트 프로그램 펄스는 EVT 미만으로 유지하면서 SPVT 이상으로 Vt를 증가시키기 위해 선택된 전압 레벨 및 지속기간을 갖는다. 동작은 메모리 셀들(209)의 임의의 하나에 대한 Vt가 SPVT 미만인지 여부를 결정하기 위해 단계(309)로 리턴하며, 동작은 상기 메모리 블록(202)의 각각의 메모리 셀(209)의 Vt가 SPVT 및 EVT 전압들 사이에 있을 때까지 부가적인 소프트 프로그램 펄스들을 인가함으로써 단계(309) 및 단계(311) 사이에서 루핑한다. 소프트 프로그램 절차(306) 후의 결과적인 압축된 분포 곡선은 메모리 블록(202) 내의 메모리 셀들(209)의 Vt가 SPVT 및 EVT 사이에 있는 원하는 분포 곡선(405)과 유사한 것처럼 보일 수 있다.

대표적인 실시예에서, 단계(303)에서의 사전프로그래밍 동안, 하나 이상의 메모리 셀(들)(209)의 소스 단자 및 p웰은 Vss 또는 0V로 설정되고, n웰은 3.3v로 설정되며, 드레인 단자는 약 4.2V로 설정되고, 게이트 단자는 약 8.5V와 같은, 비교적 높은 양(positive)의 전압으로 설정된다. 단계(305)에서의 소거 검증 테스트 동안, 상기 게이트 단자는 약 3.5V로 설정되고, 상기 드레인 단자는 약 0.5V로 설정되고, 상기 소스 단자는 약 0V로 설정되며, p웰은 약 0V로 설정되고 n웰은 약 3.3V로 설정된다. 단계(307)에서 변경된 FN 소거 절차에 대한 각각의 소거 펄스의 인가 동안, 상기 소스 및 드레인 단자들은 좌측 플로팅하거나 또는 비교적 높은-Z 임피던스로 설정되며, 상기 게이트 단자는 약 -8.5V와 같은 비교적 높은 음(negative)의 펄스 전압으로 설정되며, 상기 p웰 및 n웰은 소거 램프 펄스 전압을 수신하기 위해 함께 결부된다. 메모리(202)의 메모리 셀들(209)에 인가된 연속적인 소거 펄스들 동안, p웰 및 n웰에 인가된 상기 소거 램프 펄스 전압은 상기 변경된 FN 소거 절차에 대해 본 명세서에 기술된 바와 같이 약 4.5V에서 약 8.5V까지 전압을 램핑한다. 상기 소프트 프로그램 단계(311) 동안, 상기 소스 단자 및 p웰은 0V에 있고, n웰은 3.3V로 설정되고, 상기 드레인은 약 4.2V에 있으며, 상기 게이트 단자는 약 2.6V에서 약 3.4V까지 램핑한다. 특정 전압 레벨들은 단지 예시적이며, 다른 실시예들에서 다른 전압 레벨들이 가능하고, 고려됨을 이해해야 한다.

도 5는 NVM 어레이(201) 내의 메모리 블록(202)에 대한 일 실시예에 따라 변경된 FN 소거 절차를 포함하는 소거 절차(304)에 대한 보다 상세한 흐름도이다. 상기 소거 절차(304)는 블록-기반으로 수행되며, 최대로는 전체 NVM 어레이(201)까지 다수의 메모리 블록들을 포함할 수 있지만, 본 명세서에서는 메모리 블록(202)에 인가하는 것처럼 기술된다. 사전프로그램 절차(302) 후에, 동작은 몇몇 변수들이 소거 절차(304)를 제어하기 위해 초기화되는 초기화 단계(503)로 진행한다. 상기 소거 펄스들에 대한 초기 펄스 폭(PSW) 값은 초기 폭 또는 지속 기간이다. 일 실시예에서, PSW는 초기에 약 4.8 밀리세컨드(ms)로 설정된다. 펄스 전압(PV) 값은 메모리 블록(202)의 각각의 메모리 셀(209)의 p웰 및 n웰에 인가될 초기 소거 램프 펄스 전압 레벨로 설정된다. 일 실시예에서, PV는 초기에 약 4.5V의 초기 전압으로 설정된다. 단계 전압(step voltage; SV) 값은 각각의 반복 후에 상기 PV 값에 부가될 초기 단계 전압 레벨로 설정된다. 일 실시예에서, SV는 초기에 약 140 밀리볼트(mV)로 설정되며, 본 명세서에 기술된 바와 같이 상기 소거 펄스 전압을 증분적으로 조정하거나 또는 증가시키기 위한 증분 단계 전압을 나타낸다. 단계 펄스 카운트(step pulse count; SPC) 값은 제로(0)로 초기화되며, 단계 펄스 카운트 제한(step pulse count limit; SPCL) 값은 초기에 1로 설정된다. 상기 SPCL 값은 주어진 소거 펄스 전압에 인가된 소거 펄스들의 수를 결정한다. 상기 SPCL 값이 1일 때, 그 후 p웰 및 n웰에 인가되는 각각의 연속하는 소거 램프 펄스의 전압은 SV만큼 증가된다. SPCL 값이 1보다 클 때, 중복 소거 펄스들의 SPCL 수는 소거 램프 펄스의 전압이 변경되지 않는 동일한 소거 펄스 전압에 인가된다. 총 펄스 카운트(TPC) 값은 0으로 설정되며, 최대 펄스 카운트(MPC) 값은 높은 펄스 카운트 수로 설정된다. 일 실시예에서, MPC는 100으로 설정된다. 최대 펄스 전압 값(PMAX)은 비교적 높은 양의 전압 레벨로 설정된다. 일 실시예에서, PMAX는 초기에 약 8.5V로 설정된다. 대폭 소거 펄스들(wide erase pulses)에 대한 소거 램프 펄스 전압의 최대 전압 값(WMAX)은 미리 정해진 중간 전압 레벨로 설정된다. 일 실시예에서, WMAX는 약 7V의 중간 전압 레벨로 설정된다. 폭 전이(width transition; WT) 플래그는 초기에 거짓(false)으로 설정되며, PV가 도달하거나 또는 그렇지 않은 경우 본 명세서에 추가로 기술된 바와 같이 중간 전압 레벨을 초과할 때, 보다 광범위한 소거 펄스들에서 보다 좁은 소거 펄스들로의 스위치를 식별하기 위해 사용된다. 소거 검증 PASS 플래그는 초기에 거짓으로 설정된다. 본 명세서에 기술된 특정 시간 및 전압 값들은 임의적이며, 특정한 구현예에 따라 조정될 수 있음을 주의하자.

단계(503)에서의 초기화 후에, 동작은 임의의 메모리 셀(209)이 EVT 전압 레벨보다 큰 Vt를 가졌는지 여부를 결정하기 위해 상기 메모리 블록(202)의 메모리 셀들(209)의 각각에 대해 소거 검증 테스트가 수행되는 단계(505)로 진행한다. 상기 단계들(505, 507)의 소거 검증 테스트는 단계(305)에 대해 기술된 것과 동일하다. 임의의 메모리 셀(209)이 EVT보다 큰 임계 전압(Vt)을 가졌다면, 상기 소거 검증 테스트는 실패하며 상기 PASS 플래그는 여전히 거짓이다. 메모리 셀들(209) 중 어느 것도 EVT보다 큰 임계 전압(Vt)을 갖지 않는다면, 상기 테스트는 통과하고 상기 PASS 플래그는 참(true)으로 설정된다. 그 후, 동작은 PASS가 참인지 여부를 질의하기 위해 단계(507)로 진행한다. PASS가 거짓인 경우, 동작은 TPC = MPC인지 여부를 결정하기 위해 블록(509)으로 진행한다. 초기 반복에서, TPC가 MPC와 동일하지 않도록 TPC는 0이며 MPC는 100이며 동작은 단계(513)로 진행한다. 이하에 추가로 기술되는 바와 같이, TPC는 메모리 블록(202)에 인가된 각각의 소거 펄스에 대해 증분되며, 펄스들의 수가 MPC에 의해 표시되는 극단적인 수에 도달할 경우, 소거 동작은 실패하고 동작은 대신에 에러 루틴이 수행되며 그 후 소거 절차(304)가 완료되는 에러 단계(511)로 진행한다. 단계(513)에서, 상기 펄스 전압이 최대 허용가능한 펄스 전압보다 크거나 또는 그와 동일함을 나타내는 PV

PMAX인지 여부가 질의된다. 그렇지 않은 경우, 동작은 SPC = SPCL 여부가 질의되는 단계(515)로 진행한다. 제 1 반복에서, SPC는 0이고, SPCL은 1이며, 따라서 동작은 소거 펄스가 메모리 블록(202)에 인가되는 단계(517)로 진행한다. 단계(517)에서 메모리 블록(202)의 메모리 셀들(209)에 인가된 각각의 소거 펄스는 게이트 단자에 인가된 소거 전압 및 이전에 기술된 바와 같이 p웰 및 n웰에 인가된 소거 램프 펄스 전압의 결합이다. 상기 제 1 소거 펄스 동안 대응하는 p웰 전압은 601(도 6)에 도시된다. 또한, SPC 및 TPC는 단계(517)에서 1만큼 증분되며(SPC = SPC + 1, TPC = TPC + 1), 동작은 소거 검증 절차를 다시 한 번 수행하기 위해 단계(505)로 리턴한다.

PASS가 여전히 거짓이라고 가정하면, TPC는 MPC와 동일하지 않으며, PV는 PMAX보다 작고, 동작은 다시 단계(515)로 진행한다. 제 1 소거 펄스가 인가되고 SPC가 단계(517)에서 증분된 후, SPC = SPCL이고 동작은 펄스 전압 값(PV)이 단계 전압 값(SV)만큼 증가되고 SPC가 0으로 다시 재설정되는 단계(519)로 진행한다. 동작은 그 후 PV

WMAX인지 여부가 질의되는 단계(521)로 진행한다. PV가 초기에 4.5V이고, SV는 140mV이며 WMAX가 7V임을 가정하면, PV는 여전히 WMAX보다 작은 약 4.64V로 증가된다. 따라서, 동작은 새로운 펄스 전압 레벨(예로서, PV = 4.64V)에서의 소거 램프 펄스 전압을 사용하는 제 2 소거 펄스 및 동일한 펄스 폭(예로서, PSW = 4.8ms)이 메모리 블록(202)에 인가되는 단계(517)로 진행한다. 상기 제 2 펄스 동안 대응하는 p웰 전압은 603에서 도시된다. 상기 제 2 소거 펄스 후에 SPC는 다시 1로 증분되며 TPC는 2로 증분된다. 동작은 각각의 반복에 대해 단계(507)에서 PASS를 반복적으로 체크하는 동안 동일한 비교적 넓은 펄스 폭에서의 일련의 소거 펄스들 및 증분적으로 증가하는 소거 램프 펄스 전압 레벨이 메모리 블록(202)의 메모리 셀들(209)에 인가되는 단계(517)를 통해 단계(505) 및 단계(521) 사이에서 효과적으로 루핑한다. 일 실시예에서, 4.5V의 PV 및 SV의 초기 값이 약 140mV임을 가정하면, 17번째 소거 펄스는 약 6.9V의 소거 램프 펄스 전압을 가지며, PV는 PV가 WMAX보다 크도록 단계(519)에서 7V가 넘도록 증가된다. 그 후 동작은 WT가 참인지 여부가 질의되는 단계(523)로 진행한다. WT는 초기에 거짓이고 아직 변경되지 않았기 때문에, 동작은 SPCL 값이 1보다 큰 정수 NPC로 증가되고 펄스 폭 값(PSW)이 감소되는 단계(525)로 진행한다. 일 실시예에서, PSW는 SPCL에 의해 나뉘어진다(예로서, PSW = PSW/SPCL, 여기서 PSW = PSW/NPC이도록 SPCL = NPC). 일 실시예에서, 다른 값들이 또한 고려될지라도, NPC=4이다. NPC=4, 약 4.8ms의 초기 PSW에 대해, 새로운 PSW는 약 1.2ms(PSW = 4.8ms/4 = 1.2ms)이다. 마지막으로, WT 플래그는 단계(525)에서 참으로 설정된다.

단계(525)에서, 동작은 단계(517)로 다시 루핑하며, 다음의 소거 펄스(예로서, 18번째 소거 펄스)가 약 7V로 메모리 블록(202)에 인가된다. 상기 소거 펄스는 PSW의 새로운 폭 값(예로서, 1.2ms)에 따라 보다 좁아진다. 마지막의 대폭 소거 펄스 동안 p웰 전압은 605에서 도시되며, 제 1 세폭 소거 펄스(narrow erase pulse)의 p웰 전압은 607에서 도시된다. 단계(517)에서 SPC는 1로 증분되며 TPC는 다시 (예로서, 18로) 증분되고, 동작은 또 다른 소거 검증 테스트를 수행하기 위해 단계(505)로 다시 루핑한다. PASS가 여전히 거짓이면, 동작은 SPCL이 NPC(예로서, 4)로 증가되기 때문에, SPC가 아직 SPCL과 동일하지 않는지를 결정하는 단계(515)로 진행한다. 따라서, 동작은 약 7V의 또 다른 세폭 소거 펄스가 메모리 블록(202)에 인가되는 단계(517)로 다시 루핑한다. 동작은 WMAX(예로서, 7V)에서의 SPCL(예로서, 4) 세폭 펄스들이 인가되고 SPC가 단계(515)에서 SPCL과 동일해질 때까지 단계(515)에서 루핑한다. 제 1의 4 중복 세폭 소거 펄스들 동안 p웰 전압은 610에서 도시된다. SPC가 SPCL과 동일할 때, 단계(519)에서 PV의 전압은 다시 SV만큼 증가되고(예로서, PV는 약 7.16V가 된다), PV는 WMAX보다 크고 WT는 참이기 때문에, 동작은 또 다른 세폭 펄스를 인가하기 위해 단계(523)로부터 블록(517)로 다시 루핑한다. SPCL 세폭 펄스들의 제 2 그룹에 대한 동작 루프들은 PASS가 여전히 거짓이라고 가정할 때 대략 동일한 전압(예로서, 7.16V)에서 인가된다. 제 2의 4 중복 세폭 소거 펄스들 동안의 p웰 전압은 611에서 도시된다. 그 후 펄스 전압(PV)은 새로운 전압 레벨에서의 세폭 소거 펄스들의 또 다른 SPCL 수까지에 대해 단계(519)에서 다시 (예로서, 약 7.3V) 증가된다. PASS가 여전히 거짓이라고 가정하면, SPCL 세폭 소거 펄스들은 각각이 증분적으로 증가되는 전압 레벨로 인가되는 동작을 계속한다. PASS가 여전히 거짓이면, (613에 도시된 대응하는 p웰 전압을 갖는) 약 PMAX에서의 제 1 세폭 펄스를 야기하는 대략 PMAX로 올라갈 때까지 PV는 결국 증가된다. 일단 PV에 도달하거나 또는 그렇지 않은 경우, 단계(513)에서 결정된 바와 같은 PMAX를 초과한다면, 동작은 PASS가 단계(507)에서 결정된 바와 같이 참일 때까지 또는 총 펄스 카운트 값(TPC)이 단계(513)에서 결정된 바와 같은 최대 펄스 카운트 값(MPC)에 도달할 때까지 약 PMAX의 전압 레벨에 있는 세폭 펄스들이 반복적으로 인가되는 단계(513)로부터 단계(517)로 계속해서 루프백(loop back)한다. PASS가 소거 프로세스 동안 언제라도 참이 된다면, 동작은 이전에 기술된 바와 같이 소프트 프로그램 절차(306)를 시작하기 위해 단계(309)로 진행한다. 총 펄스 카운트가 과도해질 때(예로서, MPC에 도달할 때) PASS가 참이 되지 않는다면, 이전에 기술된 바와 같이 에러 루틴이 단계(511)에서 수행된다.

도 6은 도 5의 흐름도에 따른 소거 절차(304) 동안 시간 대 p웰 전압을 표시하는 흐름도이다. 메모리 블록의 메모리 셀들(209)의 각각에 대한 n웰의 전압은, 상기 n웰 전압이 각각의 소거 펄스 후 0V로 리턴하지 않는다는 것을 제외하고(예를 들면, 일 실시예에서 n웰은 소거 검증 테스트 동안 소거 펄스들 사이의 3.3V로 리턴한다), 상기 p웰 전압과 실질적으로 유사하다. 그러므로, 도 6에 도시된 p웰 펄스들의 피크 전압 레벨들 및 폭들은 일반적으로 소거 절차 동안 메모리 셀들(209)의 웰 접속들에 인가된 소거 램프 펄스 전압을 나타낸다(및 또한 메모리 셀들(209)에 일반적으로 인가된 소거 펄스들을 나타낸다). 초기 두 개의 대폭 p웰 펄스들(601, 603)은 제 3의 p웰 펄스(604)에 앞서는 것으로 도시된다. 상기 대폭 소거 펄스들의 전압은 상기 p웰 펄스(605)일 때까지 (INI로 도시된) 초기 전압 값으로부터 계속해서 증가하며, 이것은 WMAX 바로 아래의 전압을 갖는 것으로 도시된다. 일단 펄스 전압이 WMAX에 도달하거나 또는 그것을 초과한다면, 펄스들의 폭은 감소되고 다수의 펄스들은 각각의 펄스 전압 레벨로 어설팅(assert)된다. 도시된 바와 같이, 제 1의 두 개의 세폭 p웰 펄스들(607, 609)은 WMAX 바로 위의 전압 레벨을 갖는 세폭 펄스들(610)의 제 1 그룹의 부분이다. PASS가 상기 세폭 펄스들(610)의 제 1 그룹 후에 참이 아니면, 전압은 펄스들(611)의 제 2 그룹에 대해 증가된다. 이전에 기술된 바와 같이 도시된 실시예에서, 펄스 폭은 4의 인자만큼 감소되며 각각의 펄스 그룹은 4개의 펄스들을 포함한다. 대안적인 실시예들에서, 세폭 펄스들은 보다 좁아지거나 또는 보다 넓어질 수 있고, 각 그룹에서의 수는 4보다 많아지거나 또는 작아질 수 있다. 그룹 사이즈는 심지어 1(그룹이 아닌, 개개의 펄스들)에 남아있을 수 있고, SV는 상기 세폭 펄스들의 전압이 보다 넓은 펄스들과 유사한 방식으로 증분적으로 증가되도록 조정될 수 있다(예로서, 감소될 수 있다). 예를 들면, 세폭 펄스들을 4의 그룹들로 그룹핑하기보다는, 단계 전압 값(SV)은 감소될 수 있다(예를 들면, 좁은 펄스들의 전압이 비교적 일정한 레이트로 증가하도록 동일한 NPC 인자에 의해서와 같이, 임의의 양만큼). 예를 들면, 특정하게 도시되지는 않았지만, 단계 전압 값(SV)은 초기에, PV가 중간 전압(WMAX)에 도달하거나 또는 그것을 초과할 때까지 제 1 증분 단계 전압(예로서, 140mV)으로 설정될 수 있고, 그 후 WMAX에 도달되면 그러한 제 2 증분 단계 전압(예로서, 140mV보다 작은)을 감소시킨다. 도시된 실시예에서, 그때 각각의 개별적인 펄스(대폭 또는 세폭) 및 소거 펄스들이 완료된 후 소거 검증 테스트가 수행되고 PASS가 평가됨을 주의해야 한다. 동작은 PASS가 참이 될 때까지 또는 상기 소거 펄스들의 전압이 대략 PMAX에 있는 펄스로 도시된 바와 같이 PMAX에 도달하거나 또는 그것을 초과할 때까지 이러한 방식을 계속한다. 일단 PMAX가 도달되면, 펄스들의 전압은 더 이상 증가되지 않으며, 펄스들은 최대 펄스 카운트(MPC)가 도달될 때까지 또는 PASS가 참이 될 때까지 동일한 전압 레벨에 반복적으로 어설팅된다.

WMAX 바로 아래의 전압을 갖는 상기 p웰 펄스(605)까지 보다 넓고 보다 낮은 전압 소거 펄스들의 인가 동안 PASS가 참이 되는 것이 가능하다. 소거 검증 테스트가 대폭 펄스들에 대해 충족되지 않는다면, 보다 좁은 펄스들이 최대 펄스 전압 레벨(PMAX)까지 연속하여 증가하는 전압 레벨들(또는 램핑된 전압)에 인가된다. 소거 검증 테스트가 보다 좁은 펄스들의 인가 동안에 충족됨을 나타낼 때 PASS가 참이 되기 쉽다. 종래의 구성들에서, 전압 레벨이 최대 펄스 전압까지 증가하는 보다 넓은 소거 펄스들은 소거 검증 테스트가 충족될 때까지 반복적으로 인가되며, 이는 도 4의 곡선(403)에 의해 도시된 바와 같이 메모리 블록(202)의 메모리 셀들의 상당한 과소거를 초래한다. 대신에, 상기 변경된 FN 소거 절차는 보다 높은 전압 소거 펄스들이 보다 좁아지고 따라서 지속 기간에서 짧아지도록 보다 낮은 소거 전압 레벨(WMAX)에서 보다 좁은 펄스들을 인가하기 시작한다. 그 결과는 실질적으로 보다 적은 메모리 셀들이 도 4의 곡선(507)에 의해 도시된 바와 같이 과소거된다는 것이다.

본 명세서에 기술된 바와 같은 상기 변경된 FN 소거 절차는 종래의 동작이 궁극적으로 상기 메모리 셀들에 인가된 보다 큰 소거 펄스 에너지를 초래하는 유사한 전압 레벨들에서 보다 넓은 펄스들을 인가하기 때문에 종래의 FN 소거 절차보다 길게 취할 수 있다. 그러나, 상기 변경된 FN 소거 절차의 적어도 하나의 이득은, 과소거된 메모리 셀들(209)의 수가 실질적으로 감소되기 때문에 후속하는 소프트 프로그램 절차(306)의 총 시간이 실질적으로 감소된다는 것이다. 실제로, 소프트 프로그래밍을 요구하는 메모리 셀들의 수가 상당히 감소되기 때문에 상기 변경된 FN 소거 절차를 사용한 총 전체 소거 시간은 상당히 감소된다.

상기 방법은 상기 메모리 블록이 상기 소거 메트릭을 충족시키는지 여부를 결정하기 위해 각각의 소거 펄스의 인가 후 소거 검증 테스트를 수행하는 단계를 포함할 수 있다. 상기 방법은 상기 메모리 블록이 상기 소거 펄스의 인가 후 상기 소거 메트릭을 충족시키는지 여부를 결정하기 위해 상기 메모리 블록의 각각의 메모리 셀이 단지 소거 검증 전압 레벨인 임계 전압을 갖는지 여부를 결정하는 단계를 포함할 수 있다. 상기 방법은 상기 펄스 전압 크기가 중간 전압 레벨보다 작으면서 각각의 소거 펄스의 인가 후 증분 단계 전압만큼 상기 펄스 전압 크기를 조정하는 단계, 및 상기 펄스 전압 크기가 적어도 상기 중간 전압 레벨이면서 단계 펄스 카운트 제한 수의 하나 이상의 소거 펄스의 인가 후 증분 단계 전압만큼 펄스 전압 크기를 조정하는 단계를 포함할 수 있다. 상기 방법은 상기 펄스 전압 크기가 상기 중간 전압 레벨보다 작으면서 각각의 소거 펄스의 인가 후 제 1 증분 단계 전압만큼 상기 펄스 전압 크기를 조정하는 단계, 및 상기 펄스 전압 크기가 적어도 상기 중간 전압 레벨이면서 적어도 하나의 소거 펄스의 인가 후 제 2 증분 단계 전압만큼 상기 펄스 전압 크기를 조정하는 단계를 포함할 수 있고, 상기 제 2 증분 단계 전압은 상기 제 1 증분 단계 전압보다 작다.

비-휘발성 메모리의 메모리 블록을 소거하는 방법은 상기 메모리 블록을 사전프로그래밍하는 단계, 사전프로그래밍 후 상기 메모리 블록을 소거하는 단계, 및 과-소거되는 상기 메모리 블록의 임의의 메모리 셀들을 소프트 프로그래밍하는 단계를 포함할 수 있다. 상기 메모리 블록을 소거하는 단계는 소거 펄스들의 펄스 폭을 초기 폭으로 설정하는 단계, 상기 메모리 블록이 소거 메트릭을 충족시킬 때까지 또는 최대 수의 소거 펄스들이 인가될 때까지 상기 메모리 블록에 소거 펄스들을 반복적으로 인가하는 단계, 초기 펄스 전압 레벨에서 최대 펄스 전압 레벨까지 상기 소거 펄스들의 펄스 전압 크기를 점진적으로 조정하는 단계, 및 상기 펄스 전압 크기가 상기 초기 펄스 전압 레벨과 상기 최대 펄스 전압 레벨 사이의 중간 전압 레벨에 도달할 때 초기 펄스보다 작게 상기 소거 펄스들의 폭을 감소시키는 단계를 포함할 수 있다.

상기 메모리 블록이 소거되었는지 여부를 결정하는 단계는 상기 메모리 블록의 각각의 메모리 셀이 소거 검증 전압보다 크지 않은 임계 전압을 갖는지 여부를 결정하는 단계를 포함할 수 있다. 상기 메모리 블록을 사전프로그래밍하는 단계는 각각의 메모리 셀이 적어도 프로그램 검증 전압의 임계 전압을 가질 때까지 상기 프로그램 검증 전압보다 작은 임계 전압을 갖는 메모리 블록의 각각의 메모리 셀에 적어도 하나의 프로그램 펄스를 인가하는 단계를 포함할 수 있다. 상기 소프트 프로그래밍 단계는 각각의 메모리 셀이 적어도 상기 소프트 프로그램 검증 전압의 전압을 가질 때까지 소프트 프로그램 검증 전압보다 작은 전압을 갖는 메모리 블록의 각각의 메모리 셀에 적어도 하나의 소프트 프로그램 펄스를 인가하는 단계를 포함할 수 있다.

일 실시예에 따른 비-휘발성 메모리는 메모리 셀들의 어레이 및 메모리 제어 시스템을 포함한다. 상기 메모리 제어 시스템은 상기 메모리 셀들이 소거 메트릭을 충족시킬 때까지 또는 최대 수의 소거 펄스들이 인가될 때까지 상기 메모리 셀들에 소거 펄스들을 반복적으로 인가한다. 상기 메모리 제어 시스템은 초기 펄스 전압에서 최대 펄스 전압까지 상기 소거 펄스들의 펄스 전압을 증분적으로 증가시킨다. 상기 메모리 제어 시스템은 상기 펄스 전압이 상기 초기 펄스 전압 및 상기 최대 펄스 전압 사이에 있는 중간 전압 레벨을 달성할 때 초기 펄스 폭에서 좁은 펄스 폭까지 소거 펄스들의 펄스 폭을 감소시킨다.

상기 메모리 제어 시스템은 메모리 셀들의 적어도 하나의 웰 접속에 인가된 소거 펄스 전압을 증분적으로 증가시킬 수 있다. 상기 메모리 제어 시스템은 상기 펄스 전압이 상기 중간 전압 레벨을 달성할 때까지 증분 전압만큼 상기 소거 펄스들의 각각의 소거 펄스에 대한 펄스 전압을 증가시킬 수 있으며, 상기 메모리 제어 시스템은 상기 펄스 전압이 상기 중간 전압 레벨을 달성한 후 제한된 수의 하나 이상의 소거 펄스를 포함하는 각각의 그룹 이후 증분 전압만큼 상기 펄스 전압을 증가시킨다. 상기 메모리 제어 시스템은 초기 펄스 폭을 상기 제한 수로 나눔으로써 상기 좁은 펄스 폭을 결정할 수 있다. 상기 메모리 제어 시스템은 상기 펄스 전압이 상기 중간 전압 레벨을 달성할 때까지 제 1 증분 전압만큼 상기 소거 펄스들의 각각에 대한 상기 펄스 전압을 증가시킬 수 있고, 상기 메모리 제어 시스템은 상기 펄스 전압이 상기 중간 전압 레벨을 달성한 후 제 2 증분 전압만큼 상기 소거 펄스들의 각각에 대한 상기 펄스 전압을 증가시키며, 상기 제 2 증분 전압은 상기 제 1 증분 전압보다 작다. 상기 메모리 제어 시스템은 상기 소거 펄스들을 인가하기 전에 상기 메모리 셀들을 사전프로그래밍할 수 있고, 상기 메모리 셀들이 상기 소거 메트릭을 충족시킨 후 상기 메모리 셀들 중 과소거된 것들을 소프트 프로그램할 수 있다.

비록 본 발명이 그 특정한 바람직한 버전들을 참조하여 상당히 상세히 기술되었지만, 다른 버전들 및 변형들이 가능하며 고려될 수 있다. 이 기술분야의 숙련자들은 첨부된 청구항들에 의해 정의된 바와 같이 본 발명의 사상 및 범위를 벗어나지 않고 본 발명의 동일한 목적들을 실행하기 위한 다른 구조들을 설계하거나 또는 변경하기 위한 기반으로서 개시된 개념 및 특정 실시예들을 용이하게 사용할 수 있음을 이해해야 한다.

100 : 집적 회로 101 : 프로세서
103 : 비-휘발성 메모리 105 : 인터페이스
201 : NVM 어레이 203 : 로우 디코더
205 : 컬럼 로직 207 : 메모리 제어기
209 : 메모리 셀

Claims

비-휘발성 메모리의 메모리 블록을 소거하는 방법에 있어서,
소거 펄스들의 펄스 폭을 초기 폭으로 설정하는 단계;
상기 메모리 블록이 소거 메트릭을 충족시킬 때까지 또는 최대 수의 소거 펄스들이 인가될 때까지 상기 메모리 블록에 소거 펄스들을 반복적으로 인가하는 단계;
상기 메모리 블록에 소거 펄스들을 반복적으로 인가하는 단계 동안, 초기 펄스 전압 레벨에서 최대 펄스 전압 레벨까지 상기 소거 펄스들의 펄스 전압 크기를 점진적으로 조정하는 단계; 및
상기 메모리 블록에 소거 펄스들을 반복적으로 인가하는 단계 동안, 상기 펄스 전압 크기가 상기 초기 펄스 전압 레벨 및 상기 최대 펄스 전압 레벨 사이의 중간 전압 레벨에 도달할 때 상기 초기 폭보다 작게 상기 소거 펄스들의 폭을 감소시키는 단계를 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 1 항에 있어서,
상기 메모리 블록이 상기 소거 메트릭을 충족시키는지 여부를 결정하기 위해 각각의 소거 펄스의 인가 후 소거 검증 테스트를 수행하는 단계를 추가로 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 1 항에 있어서,
상기 메모리 블록이 각각의 소거 펄스의 인가 후 상기 소거 메트릭을 충족시키는지 여부를 결정하기 위해 상기 메모리 블록의 각각의 메모리 셀이 단지 소거 검증 전압 레벨인 임계 전압을 갖는지 여부를 결정하는 단계를 추가로 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 1 항에 있어서,
상기 소거 펄스들의 펄스 전압 크기를 점진적으로 조정하는 단계는:
상기 펄스 전압 크기가 상기 중간 전압 레벨보다 작은 동안 각각의 소거 펄스의 인가 후 증분 단계 전압만큼 상기 펄스 전압 크기를 조정하는 단계; 및
상기 펄스 전압 크기가 적어도 상기 중간 전압 레벨인 동안 단계 펄스 카운트 제한 수의 소거 펄스들의 인가 후 상기 증분 단계 전압만큼 상기 펄스 전압 크기를 조정하는 단계로서, 상기 단계 펄스 카운트 제한 수는 1보다 큰, 상기 조정 단계를 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 4 항에 있어서,
상기 소거 펄스들의 폭을 감소시키는 단계는 상기 초기 폭을 상기 단계 펄스 카운트 제한 수로 나누는 단계를 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 1 항에 있어서,
상기 소거 펄스들의 펄스 전압 크기를 점진적으로 조정하는 단계는:
상기 펄스 전압 크기가 상기 중간 전압 레벨보다 작은 동안 각각의 소거 펄스의 인가 후 제 1 증분 단계 전압만큼 상기 펄스 전압 크기를 조정하는 단계; 및
상기 펄스 전압 크기가 적어도 상기 중간 전압 레벨인 동안 적어도 하나의 소거 펄스의 인가 후 제 2 증분 단계 전압만큼 상기 펄스 전압 크기를 조정하는 단계로서, 상기 제 2 증분 단계 전압은 상기 제 1 증분 단계 전압보다 작은, 상기 조정 단계를 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
비-휘발성 메모리의 메모리 블록을 소거하는 방법에 있어서,
상기 메모리 블록을 사전프로그래밍하는 단계;
상기 사전프로그래밍 후 상기 메모리 블록을 소거하는 단계로서,
소거 펄스들의 펄스 폭을 초기 폭으로 설정하는 단계;
상기 메모리 블록이 소거 메트릭을 충족시킬 때까지 또는 최대 수의 소거 펄스들이 인가될 때까지 상기 메모리 블록에 소거 펄스들을 반복적으로 인가하는 단계;
상기 메모리 블록에 소거 펄스들을 반복적으로 인가하는 단계 동안, 초기 펄스 전압 레벨에서 최대 펄스 전압 레벨까지 상기 소거 펄스들의 펄스 전압 크기를 점진적으로 조정하는 단계; 및
상기 메모리 블록에 소거 펄스들을 반복적으로 인가하는 단계 동안, 상기 펄스 전압 크기가 상기 초기 펄스 전압 레벨 및 상기 최대 펄스 전압 레벨 사이의 중간 전압 레벨에 도달할 때 상기 초기 폭보다 작게 상기 소거 펄스들의 폭을 감소시키는 단계를 포함하는, 상기 메모리 블록 소거 단계; 및
상기 메모리 블록이 소거될 때, 과소거되는 상기 메모리 블록의 임의의 메모리 셀들을 소프트 프로그래밍하는 단계를 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 7 항에 있어서,
단계 펄스 카운트 제한 수를 적어도 1인 초기 수로 설정하는 단계; 및
상기 펄스 전압 크기가 상기 중간 전압 레벨에 도달할 때 상기 단계 펄스 카운트 제한 수를 증가시키는 단계를 추가로 포함하고,
상기 소거 펄스들을 반복적으로 인가하는 단계는 각각의 펄스 전압 크기에서 상기 단계 펄스 카운트 제한 수의 소거 펄스들을 인가하는 단계를 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 8 항에 있어서,
상기 소거 펄스들의 폭을 감소시키는 단계는 상기 초기 폭을 상기 단계 펄스 카운트 제한 수로 나누는 단계를 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 7 항에 있어서,
상기 펄스 전압 크기를 점진적으로 조정하는 단계는 상기 펄스 전압 크기를 증분 단계 전압만큼 증가시키는 단계를 포함하고, 상기 펄스 전압 크기가 상기 중간 전압 레벨에 도달할 때 상기 증분 단계 전압을 감소시키는 단계를 추가로 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 10 항에 있어서,
상기 소거 펄스들의 폭을 감소시키는 단계는 1보다 큰 정수만큼 펄스 폭을 좁히는 단계를 포함하고, 상기 방법은 상기 펄스 전압 크기가 상기 중간 전압 레벨에 도달할 때 상기 정수로 상기 증분 단계 전압을 나누는 단계를 추가로 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 7 항에 있어서,
상기 메모리 블록을 사전프로그래밍하는 단계는 각각의 메모리 셀이 적어도프로그램 검증 전압의 임계 전압을 가질 때까지 상기 프로그램 검증 전압보다 작은 임계 전압을 갖는 상기 메모리 블록의 각각의 메모리 셀에 적어도 하나의 프로그램 펄스를 인가하는 단계를 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 7 항에 있어서,
상기 메모리 블록이 소거되는지 여부를 결정하는 단계는 상기 메모리 블록의 각각의 메모리 셀이 소거 검증 전압보다 크지 않은 임계 전압을 갖는지 여부를 결정하는 단계를 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
제 7 항에 있어서,
상기 소프트 프로그래밍 단계는 각각의 메모리 셀이 적어도 소프트 프로그램 검증 전압의 임계 전압을 가질 때까지 상기 소프트 프로그램 검증 전압보다 작은 임계 전압을 갖는 상기 메모리 블록의 각각의 메모리 셀에 적어도 하나의 소프트 프로그램 펄스를 인가하는 단계를 포함하는, 비-휘발성 메모리의 메모리 블록 소거 방법.
비-휘발성 메모리에 있어서,
복수의 메모리 셀들; 및
상기 복수의 메모리 셀들이 소거 메트릭을 충족시킬 때까지 또는 최대 수의 소거 펄스들이 인가될 때까지 상기 복수의 메모리 셀들에 소거 펄스들을 반복적으로 인가하는 메모리 제어 시스템으로서, 상기 메모리 제어 시스템은 상기 소거 펄스들의 펄스 전압을 초기 펄스 전압에서 최대 펄스 전압까지 증분적으로 증가시키고, 상기 메모리 제어 시스템은 상기 펄스 전압이 상기 초기 펄스 전압 및 상기 최대 펄스 전압 사이에 있는 중간 전압 레벨을 달성할 때 상기 소거 펄스들의 펄스 폭을 초기 펄스 폭에서 좁은 펄스 폭으로 감소시키는, 상기 메모리 제어 시스템을 포함하는, 비-휘발성 메모리.
제 15 항에 있어서,
상기 메모리 제어 시스템은 상기 복수의 메모리 셀들의 각각의 적어도 하나의 웰 접속에 인가된 소거 펄스 전압을 증분적으로 증가시키는, 비-휘발성 메모리.
제 15 항에 있어서,
상기 메모리 제어 시스템은 상기 펄스 전압이 상기 중간 전압 레벨을 달성할 때까지 상기 소거 펄스들의 각각의 상기 펄스 전압을 증분 전압만큼 증가시키고, 상기 메모리 제어 시스템은 상기 펄스 전압이 상기 중간 전압 레벨을 달성한 후 제한 수의 하나 이상의 소거 펄스를 포함하는 각각의 그룹 후 상기 증분 전압만큼 상기 펄스 전압을 증가시키는, 비-휘발성 메모리.
제 17 항에 있어서,
상기 메모리 제어 시스템은 상기 초기 펄스 폭을 상기 제한 수로 나눔으로써 상기 좁은 펄스 폭을 결정하는, 비-휘발성 메모리.
제 15 항에 있어서,
상기 메모리 제어 시스템은 상기 펄스 전압이 상기 중간 전압 레벨을 달성할 때까지 상기 소거 펄스들의 각각의 상기 펄스 전압을 제 1 증분 전압만큼 증가시키고, 상기 메모리 제어 시스템은 상기 펄스 전압이 상기 중간 전압 레벨을 달성한 후 상기 소거 펄스들의 각각의 상기 펄스 전압을 제 2 증분 전압만큼 증가시키며, 상기 제 2 증분 전압은 상기 제 1 증분 전압보다 작은, 비-휘발성 메모리.
제 15 항에 있어서,
상기 메모리 제어 시스템은 상기 소거 펄스들의 인가 전에 상기 복수의 메모리 셀들을 사전프로그래밍하고, 상기 메모리 제어 시스템은 상기 복수의 메모리 셀들이 상기 소거 메트릭을 충족시킨 후 상기 복수의 메모리 셀들 중 과소거된 것들을 소프트 프로그래밍하는, 비-휘발성 메모리.