KR20120087072A - 전송 선로, 집적 회로 탑재 장치 및 통신기 모듈 - Google Patents

전송 선로, 집적 회로 탑재 장치 및 통신기 모듈 Download PDF

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Abstract

본 발명의 과제는 소형이면서 전송 손실이 적은 전송 선로, 집적 회로 탑재 장치 및 통신기 모듈의 실현에 관한 것이다. 테이퍼 형상의 평면 형상을 갖는 병렬로 배치된 2개의 테이퍼 선로(32AA, 32AB;32BA, 32BB)와, 2개의 테이퍼 선로의 폭이 좁은 측에 대향하여 설치된 대향 선로(34A, 34B)와, 2개의 테이퍼 선로의 폭이 좁은 측과, 상기 대향 선로를 접속하는 와이어 본딩(38AA, 38AB;38BA, 38BB)을 갖고, 병렬로 배치된 2개의 테이퍼 선로의 폭이 좁은 측의 2개의 외측의 엣지간의 폭은, 2개의 테이퍼 선로의 폭이 좁은 측에 대향하는 대향 선로의 대향측의 외측의 엣지간의 폭보다 큰 전송 선로이다.

Description

전송 선로, 집적 회로 탑재 장치 및 통신기 모듈{TRANSMISSION LINE, INTEGRATED CIRCUIT MOUNTED DEVICE, AND COMMUNICATION DEVICE MODULE}
본 발명은, 전송 선로, 전송 선로를 포함하는 집적 회로 탑재 장치, 및 집적 회로 탑재 장치를 포함하는 통신기 모듈에 관한 것이다.
최근, 휴대 전화 기지국이나 레이더용에 고출력 트랜지스터를 포함하는 집적 회로 칩을 탑재한 고출력의 집적 회로 탑재 장치가 요망되고 있다. 이와 같은 집적 회로 탑재 장치는, 메탈 패키지 상의 집적 회로 칩 상에 형성된 파워 트랜지스터를 복수 병렬로 배치하고, 유전체 기판 상의 선로로 임피던스 변환기를 형성하여 임피던스 정합시켜 고출력 특성을 실현하고 있다.
광대역의 정합 회로를 형성하기 위해서는, Q값을 작게 유지하도록, 1/4 파장 선로를 복수 직렬로 접속한 임피던스 변환기를 이용한다. 이와 같은 임피던스 변환기는, 1/4 파장 선로의 단수를 증가시킴으로써 광대역의 특성이 얻어지기 때문에, 광대역 특성을 필요로 하는 집적 회로 탑재 장치에 널리 사용되고 있다. 1/4 파장 임피던스 변환기를 구성할 때, 원하는 특성 임피던스를 갖는 전송 선로를, 배선의 기판 두께나 기판의 유전율, 및 배선 폭을 고려하여 형성한다.
도 1은, 임피던스 변환을 설명하는 도면이며, 도 1의 (A)는 1단으로 정합하는 경우를, 도 1의 (B)는 2단으로 정합하는 경우를 나타낸다. 트랜지스터의 출력 임피던스를 R1, 후단의 입력 임피던스를 R0으로 하고, R0>R1인 것으로 한다. 도 1의 (A)에 도시하는 바와 같이 1단으로 정합하는 경우는, 특성 임피던스가 Z의 1/4 파장 선로를 1개 사용하여, Z=(R0×R1)1/2로 한다. 이에 대하여, 도 1의 (B)에 도시하는 바와 같이 2단으로 정합하는 경우는, 특성 임피던스가 Z1의 1/4 파장 선로와 Z2의 1/4 파장 선로를 직렬로 접속하고, Z1=(R13×R0)1/4 및 Z2=(R1×R03)1/4로 한다. 또한, 3단 이상의 1/4 파장 선로를 직렬로 접속하는 경우도 있다.
고출력의 집적 회로 탑재 장치에서는, 고출력화를 위해, 트랜지스터의 게이트 폭을 늘리는 것이 행해진다. 트랜지스터의 게이트 폭의 증가는, 동일한 특성의 복수의 트랜지스터를 병렬로 사용하고, 복수의 트랜지스터의 출력을 공통으로 접속함으로써 실현된다. 이와 같이 하여 트랜지스터의 게이트 폭을 증가하면, 트랜지스터의 출력 임피던스는 1Ω 이하에까지 저하한다. 트랜지스터로부터의 출력을 최대한으로 인출하기 위해서는, 수Ω의 출력 임피던스를, 통상 사용되어지는 50Ω에 임피던스 변환을 행하여, 임피던스 정합할 필요가 있다. 이 경우, 주파수 대역을 확보하기 위해, 도 1의 (B)에 도시하는 바와 같이, 임피던스 변환기를 복수 직렬 접속하여, 단계적으로 임피던스를 50Ω으로 변환하여 정합시키는 것이 행해진다. 1/4 파장 선로의 길이 및 폭 등의 형상은, 기판의 유전율, 임피던스 등에 의해 결정된다. 그 때문에, 저유전율의 기판을 사용한 고임피던스의 선로는, 고유전율의 기판을 사용한 저임피던스의 선로에 비해 1/4 파장 선로의 길이가 길어진다. 그 결과, 정합 회로의 사이즈가 커진다고 하는 문제가 있다. 그 때문에, 긴 선로는 배선을 절곡하는 패턴 레이아웃을 이용하여, 정합 회로를 소형화하는 것이 행해진다.
한편, 최근 브로드밴드의 진전에 의해, 대용량의 고속 무선 통신의 요구가 높아지고 있다. 대용량화를 향하여, 휴대 전화의 기지국용 증폭기는 제3세대가 보급되고, 금후 제4세대로 더 진전되어 간다고 예측된다. 또한, 신 통신 방식(WiMAX)도 실용화되고, 금후 대용량화가 더 진행되는 것으로 예측된다. 그 때문에, 보다 한층 고출력, 고효율, 광대역화, 저코스트화가 요구되고 있다. 한편, 레이더용 증폭기에는 검지 거리의 확대나 분해능 향상 등의 고성능화를 향한 고출력화, 광대역화, 운용 코스트 삭감이나 냉각기의 소형화를 향한 고효율화가 요구된다. 또한, 페이즈드 어레이 레이더에서는, 증폭기를 포함하는 레이더 소자를 좁은 공간에 어레이 형상으로 배치할 필요가 있어, 증폭기의 한층 소형화가 요구되고 있다.
[특허 문헌 1] 일본 특허 공개 평11-122009호 공보 [특허 문헌 2] 일본 특허 공개 평10-284920호 공보 [특허 문헌 3] 일본 특허 공개 소57-037903호 공보
[비특허 문헌 1] S. B. Cohn, "Optimum Design of Stepped Transmission-Line Transformers", IRE trans. MTT-3, pp.16-21, 1955.
실시 형태는, 소형이면서 전송 손실이 적은 전송 선로, 집적 회로 탑재 장치 및 통신기 모듈을 실현한다.
실시 형태의 제1 양태에 따르면, 테이퍼 형상의 평면 형상을 갖는 병렬로 배치된 2개의 테이퍼 선로와, 2개의 테이퍼 선로의 폭이 좁은 측에 대향하여 설치된 대향 선로와, 2개의 테이퍼 선로의 폭이 좁은 측과, 대향 선로를 접속하는 와이어 본딩을 갖고, 병렬로 배치된 2개의 테이퍼 선로의 폭이 좁은 측의 2개의 외측의 엣지간의 폭은, 2개의 테이퍼 선로의 폭이 좁은 측에 대향하는 대향 선로의 대향측의 외측의 엣지간의 폭보다 큰 전송 선로가 제공된다.
실시 형태의 제2 양태에 따르면, 2개의 제1 선로와, 제2 선로와, 2개의 제1 선로와 제2 선로를 접속하는 와이어 본딩을 구비하고, 와이어 본딩은, 제1조와 제2조를 구비하고, 제1조의 복수의 와이어는, 선로의 평면에 투영하였을 때에 서로 평행한 방향으로 신장되고, 제2조의 복수의 와이어는, 선로의 평면에 투영하였을 때에, 제1조의 복수의 와이어가 신장되는 방향과 다른 방향으로, 서로 평행하게 신장되는 전송 선로가 제공된다.
실시 형태에 따르면, 소형이면서 전송 손실이 적은 전송 선로, 집적 회로 탑재 장치 및 통신기 모듈이 실현된다.
도 1은 임피던스 변환을 설명하는 도면.
도 2는 절곡 형상의 선로를 포함하는 고출력의 집적 회로 탑재 장치의 정합 회로의 종래예를 나타내는 도면.
도 3은 2개의 칩을 사용하고, 도 2에 도시한 절곡(밴드) 형상의 선로를 갖는 출력 정합 회로를 적용한 경우에 상정되는 회로 배치의 예를 나타내는 도면.
도 4는 제1 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면.
도 5는 제1 실시 형태의 집적 회로 탑재 장치의 상면도, 및 상면도에 있어서의 파선 부분의 단면도.
도 6은 제1 실시 형태의 집적 회로 탑재 장치의 임피던스 변환 회로를 모식적으로 도시하는 도면.
도 7은 제1 실시 형태의 회로 배치를 갖는 증폭기와, 도 3의 회로 배치를 갖는 증폭기를 시험 제작하고, 측정한 특성을 도시하는 도면으로서, 도 7의 (A)가 제1 실시 형태의 경우를, 도 7의 (B)가 도 3의 경우를 도시하는 도면.
도 8은 제2 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면.
도 9는 제2 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면.
도 10은 제3 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면.
도 11은 제4 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면.
도 12는 제5 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면.
도 13은 제4 실시 형태의 회로 배치에 있어서, 저임피던스 선로를 테이퍼 형상으로 한 변형예를 나타내는 도면.
도 14는 고출력 증폭 회로 장치를 사용한 통신기 모듈의 구성을 도시하는 도면.
실시 형태를 설명하기 전에, 집적 회로 탑재 장치를 고출력화 및 소형화하는 기술에 대해서 설명한다.
도 2는, 절곡(밴드) 형상의 선로를 포함하는 고출력의 집적 회로 탑재 장치의 정합 회로의 종래예를 나타내는 도면이다. 도 2에 있어서, 집적 회로 칩(11)은, 복수의 트랜지스터를 포함한다. 집적 회로 칩(11)의 좌측이 입력 정합 회로(20)이며, 우측이 출력 정합 회로(30)이다. 입력 정합 회로(20)는, 기판(21) 상에 형성된 절곡 형상의 1/4 파장 선로(22)와, 기판(23) 상에 형성된 직선 형상의 1/4 파장 선로(24)와, 1/4 파장 선로(22)와 1/4 파장 선로(24)를 접속하는 와이어 본딩(25)과, 1/4 파장 선로(24)와 집적 회로 칩(11)의 입력 단자를 접속하는 와이어 본딩(26)을 포함한다. 1/4 파장 선로(22)의 좌측의 단부 IN이 입력부이고, 집적 회로 탑재 장치의 패키지의 단자에 와이어 본딩 등에 의해 접속된다. 출력 정합 회로(30)는, 기판(31) 상에 형성된 테이퍼 형상의 전극(32)과, 기판(33) 상에 형성된 직선 형상의 1/4 파장 선로(34)와, 기판(35) 상에 형성된 절곡 형상의 1/4 파장 선로(36)와, 집적 회로 칩(11)의 출력 단자와 전극(32)을 접속하는 와이어 본딩(37)과, 전극(32)과 1/4 파장 선로(34)를 접속하는 와이어 본딩(38)과, 1/4 파장 선로(34)와 1/4 파장 선로(36)를 접속하는 와이어 본딩(39)을 포함한다. 1/4 파장 선로(36)의 우측의 단부 OUT가 출력부이고, 집적 회로 탑재 장치의 패키지의 단자에 와이어 본딩 등에 의해 접속된다. 절곡(밴드) 형상의 선로를 사용함으로써, 집적 회로 탑재 장치의 신호의 진행 방향의 폭을 작게 할 수 있다.
통상적으로, 접속은, 복수개의 와이어를 사용하는 와이어 본딩에 의해 실현된다. 예를 들면, 도 2의 종래예에서는, 집적 회로 칩(11)과 1/4 파장 선로(24) 및 1/4 파장 선로(32)는, 각각 8개의 와이어를 사용하는 와이어 본딩(26 및 37)에 의해 접속된다. 또한, 1/4 파장 선로(22)와 1/4 파장 선로(24)의 접속에는, 4개의 와이어를 사용하는 와이어 본딩(25)이 사용되고, 전극(32)과 1/4 파장 선로(34) 및 1/4 파장 선로(34)와 1/4 파장 선로(36)의 접속에는, 각각 5개의 와이어를 사용하는 와이어 본딩(38 및 39)이 사용된다. 복수의 와이어는, 동일한 본딩 장치를 사용하여, 본딩 위치를 평행하게 어긋나게 하여 본딩된다. 따라서, 본딩된 와이어를 본딩(선로)면에 투영한 트레이스는 평행하게 신장되어 있다. 이하, 이와 같은 경우를 와이어가 평행한 것으로 칭한다.
고출력 반도체 회로에는, 메탈 패키지 상에 반도체 칩 상에 형성된 파워 트랜지스터를 복수 병렬로 배열한 트랜지스터칩이 이용된다. 트랜지스터의 성능을 인출하기 위해, 트랜지스터칩의 입출력에 정합 회로가 배치된다. 이 정합 회로는 유전체 기판 상의 선로로 임피던스 변환기에 의해 구성되고, 트랜지스터를 임피던스 정합시켜 고출력 특성을 실현하고 있다.
고출력화를 위해서는, 트랜지스터의 게이트 폭을 늘리는 것이 행해진다. 복수의 트랜지스터에 동일한 신호를 입력하고, 복수의 트랜지스터의 출력을 공통으로 접속함으로써, 실질적으로 트랜지스터의 게이트 폭을 증가시켜 고출력화를 실현한다. 그때, 칩 내의 트랜지스트 병렬 접속수를 늘리는 것이나, 복수의 칩을 정렬하여 배치하고, 전력 합성하는 것이 행해진다. 칩 내의 트랜지스터 병렬수를 늘리면, 그에 수반하여, 칩 횡폭 사이즈도 증대되고, 트랜지스터칩의 양단의 출력부(패드)간의 길이가 증대된다. 또한, 복수의 칩을 정렬 배치한 경우도, 양단에 위치하는 출력부간의 길이가 증대된다. 이와 같은 트랜지스터칩 혹은 복수의 칩으로부터, 트랜지스터의 출력 성능을 손상시키지 않고, 출력을 인출하는 정합 회로를 형성하는 것이 바람직하다.
도 3은, 2개의 칩을 사용하고, 도 2에 도시한 절곡(밴드) 형상의 선로를 갖는 출력 정합 회로를 적용한 경우에 상정되는 회로 배치의 예를 나타내는 도면이다. 또한, 입력 정합 회로에 대해서도 고려하는 것이 바람직하지만, 입력 정합 회로는 예를 들면 출력 정합 회로를 대칭으로 배치함으로써 실현되므로, 설명을 간단히 하기 위해, 이하의 설명에서는 출력 정합 회로에 대해서만 설명한다.
도 3에 있어서, 참조 번호 20은 입력 정합 회로를, 30은 출력 정합 회로를 나타낸다. 상기한 바와 같이, 입력 정합 회로(20)에 대한 설명은 생략한다.
도 3에 도시하는 바와 같이, 2개의 칩(11A 및 11B)을, 각 트랜지스터의 출력 단자가 일직선에 배치되도록, 바꿔 말하면 칩(11A 및 11B)을 나란히 배치한다.
출력 정합 회로(30)는, 저유전율 기판(31A 및 31B)과, 고유전율 기판(33A 및 33B)과, 저유전율 기판(35)을 갖는다. 저유전율 기판(31A) 상에는, 테이퍼 형상(사다리꼴 형상)의 평면 형상을 갖는 테이퍼 선로(32A)가 형성되어 있다. 저유전율 기판(31B) 상에는, 테이퍼 형상(사다리꼴 형상)의 평면 형상을 갖는 테이퍼 선로(32B)가 형성되어 있다. 고유전율 기판(33A) 상에는, 직선(직사각형)의 평면 형상을 갖는 저임피던스 선로(34A)가 형성되어 있다. 고유전율 기판(33B) 상에는, 직선(직사각형)의 평면 형상을 갖는 저임피던스 선로(34B)가 형성되어 있다. 저유전율 기판(35) 상에는, 저임피던스 선로(34A 및 34B)의 출력을, 임피던스 정합시켜 출력 OUT에 합성하는 고임피던스 선로(36A 및 36B)가 형성된다. 실장 변형 등에 의한 회로 발진 등의 문제점을 억제하기 위해, 고임피던스 선로(36A 및 36B)의 입력의 사이에, 저항을 삽입하는 것이 바람직하다. 고임피던스 선로(36A 및 36B)의 입력 단자의 위치는 떨어져 있으므로, 고임피던스 선로(36A 및 36B)의 입력 단자로부터 접속선(40A 및 40B)을 늘려, 저항(41)과 접속한다.
테이퍼 선로(32A)의 폭이 넓은 측(사다리꼴의 하변)은, 칩(11A)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다. 테이퍼 선로(32B)의 폭이 넓은 측(사다리꼴의 하변)은, 칩(11B)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다. 칩(11A)과 테이퍼 선로(32A) 하변의 폭 및 칩(11B)과 테이퍼 선로(32B) 하변의 폭은 거의 동등하고, 와이어 본딩의 복수의 와이어는 평행하다.
테이퍼 선로(32A)의 폭이 좁은 측(사다리꼴의 상변)은, 저임피던스 선로(34A)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다. 테이퍼 선로(32B)의 폭이 좁은 측(사다리꼴의 상변)은, 저임피던스 선로(34B)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다. 테이퍼 선로(32A) 상변의 폭과 저임피던스 선로(34A)의 폭 및 테이퍼 선로(32B) 상변의 폭과 저임피던스 선로(34B)의 폭은 거의 동등하고, 와이어 본딩의 복수의 와이어는 평행하다.
저임피던스 선로(34A)는, 고임피던스 선로(36A)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다. 저임피던스 선로(34B)는, 고임피던스 선로(36B)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다.
따라서, 도 3의 출력 정합 회로에 있어서, 선로를 접속하는 와이어 본딩의 와이어는, 거의 평행하다.
테이퍼 선로(32A 및 32B), 저임피던스 선로(34A 및 34B), 및 고임피던스 선로(36A 및 36B)의 폭과 길이는, 기판의 유전율에 따라서 임피던스 정합하도록 결정된다.
도 2 및 도 3에 도시하는 바와 같이, 저유전율 기판 상에 형성되는 테이퍼 선로는, 테이퍼 형상(사다리꼴 형상)의 평면 형상을 갖고, 칩과 반대측의 끝에서, 칩의 폭 사이즈보다도 좁은 배선 폭으로 하는 것이 행해진다.
그러나, 테이퍼 선로를 사용한 경우, 칩의 양단부로부터 출력되는 신호와 칩 중심부로부터 출력되는 신호에서는, 신호 경로 길이가 다르기 때문에, 특히 고주파에서는 신호가 서로 상쇄하여, 효율적으로 신호를 취출하는 것이 곤란하게 된다. 그 결과, 출력, 효율 및 주파수 대역이 저하되게 된다. 또한, 종래의 회로 특성의 미세 조정이 어려워, 수율 향상의 저해 요인으로 되어 있다.
이하에 설명하는 실시 형태에서는, 칩의 양단부와 중심부로부터 출력되는 신호의 신호 경로 길이의 차를 작게 하여, 고성능인 집적 회로 탑재 장치가 제공된다.
도 4는, 제1 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면이다.
제1 실시 형태의 집적 회로 탑재 장치의 회로 배치는, 복수의 트랜지스터가 열 형상으로 배열된 2개의 칩(11A 및 11B)과, 입력 정합 회로(20)와, 출력 정합 회로(30)를 갖는다. 입력 정합 회로(20)의 입력 단자로부터 입력된 신호는, 입력 정합 회로(20)로 임피던스 정합을 유지하면서, 2개의 칩의 트랜지스터의 입력에 병렬로 입력된다. 따라서, 복수개의 트랜지스터에는 동일한 신호가 입력되고, 복수의 트랜지스터는 동일한 출력을, 출력 정합 회로(30)에 병렬로 동시에 출력한다. 출력 정합 회로(30)는, 2개의 칩(11A 및 11B)으로부터 병렬로 입력된 신호를, 임피던스 정합을 유지하면서 합성하고, 출력 단자 OUT로부터 출력한다. 이에 의해, 실질적으로 트랜지스터의 게이트 폭을 증가시켜 고출력화를 실현한다. 상기한 바와 같이, 입력 정합 회로(20)는 어떠한 것이어도 되고, 설명은 생략한다.
도 4에 도시하는 바와 같이, 출력 정합 회로(30)는, 저유전율 기판(31A 및 31B)과, 고유전율 기판(33A 및 33B)과, 저유전율 기판(35)을 갖는다. 저유전율 기판(31A) 상에는, 테이퍼 형상(사다리꼴 형상)의 평면 형상을 갖는 2개의 테이퍼 선로(32AA 및 32AB)가 형성되어 있다. 저유전율 기판(31B) 상에는, 테이퍼 형상(사다리꼴 형상)의 평면 형상을 갖는 2개의 테이퍼 선로(32BA 및 32BB)가 형성되어 있다. 고유전율 기판(33A) 상에는, 직선(직사각형)의 평면 형상을 갖는 저임피던스 선로(34A)가 형성되어 있다. 고유전율 기판(33B) 상에는, 직선(직사각형)의 평면 형상을 갖는 저임피던스 선로(34B)가 형성되어 있다. 저유전율 기판(35) 상에는, 저임피던스 선로(34A 및 34B)의 출력을, 임피던스 정합시켜 출력 OUT에 합성하는 고임피던스 선로(36A 및 36B)가 형성된다. 또한, 저유전율 기판(35) 상에는, 고임피던스 선로(36A 및 36B)의 입력 단자로부터 신장되는 접속선(40A 및 40B)과, 접속선(40A 및 40B) 사이에 접속되는 저항(41)이 배치된다.
2개의 테이퍼 선로(32AA 및 32AB)의 폭이 넓은 측(사다리꼴의 하변)은, 신호의 진행 방향과 수직한 방향으로 나란히 배치되고, 칩(11A)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다. 2개의 테이퍼 선로(32BA 및 32BB)의 폭이 넓은 측(사다리꼴의 하변)은, 신호의 진행 방향과 수직한 방향으로 나란히 배치되고, 칩(11B)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다. 칩(11A)과 2개의 테이퍼 선로(32AA 및 32AB) 하변의 폭의 합은 거의 동등하고, 와이어 본딩의 복수의 와이어는 평행하다. 마찬가지로, 칩(11B)과 2개의 테이퍼 선로(32BA 및 32BB) 하변의 폭의 합은 거의 동등하고, 와이어 본딩의 복수의 와이어는 평행하다.
2개의 테이퍼 선로(32AA 및 32AB)의 폭이 좁은 측(사다리꼴의 상변)은, 저임피던스 선로(34A)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다. 2개의 테이퍼 선로(32BA 및 32BB)의 폭이 좁은 측(사다리꼴의 상변)은, 저임피던스 선로(34B)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다.
2개의 테이퍼 선로(32AA 및 32AB) 상변은 간격을 두고 배치되고, 테이퍼 선로(32AA) 상변의 상측의 끝과 테이퍼 선로(32AB) 상변의 하측의 끝 사이의 거리는, 저임피던스 선로(34A)보다 크다. 그 때문에, 테이퍼 선로(32AA)와 저임피던스 선로(34A)를 접속하는 와이어 본딩의 와이어(38AA)와, 테이퍼 선로(32AB)와 저임피던스 선로(34A)를 접속하는 와이어 본딩의 와이어(38AB)는, 평행하지 않다. 구체적으로는, 테이퍼 선로(32AA)와 저임피던스 선로(34A)는 5개의 평행한 와이어(38AA)로 접속되고, 테이퍼 선로(32AB)와 저임피던스 선로(34A)는 5개의 평행한 와이어(38AB)로 접속된다. 단, 와이어(38AA)와 와이어(38AB)를 선로면에 투영한 트레이스는, 다른 방향으로 신장되어 있다.
마찬가지로, 테이퍼 선로(32BA)와 저임피던스 선로(34B)는 5개의 평행한 와이어(38BA)로 접속되고, 테이퍼 선로(32BB)와 저임피던스 선로(34B)는 5개의 평행한 와이어(38BB)로 접속된다. 단, 와이어(38BA)와 와이어(38BB)를 선로면에 투영한 트레이스는, 다른 방향으로 신장되어 있다.
저임피던스 선로(34A)는, 고임피던스 선로(36A)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다. 저임피던스 선로(34B)는, 고임피던스 선로(36B)에 대향하고 있고, 복수의 와이어를 갖는 와이어 본딩에 의해 접속되어 있다. 고임피던스 선로(36A)와 고임피던스 선로(36B)는, 출력 단자 OUT에 접속되어 있고, 그로부터 출력이 얻어진다.
테이퍼 선로(32AA, 32AB, 32BA 및 32BB), 저임피던스 선로(34A 및 34B), 및 고임피던스 선로(36A 및 36B)의 폭과 길이는, 기판의 유전율에 따라서 임피던스 정합하도록 결정된다.
이상과 같이, 제1 실시 형태의 회로 배치는, 테이퍼 선로가 2개의 테이퍼 선로로 나뉘어지고, 2개의 테이퍼 선로 상변과 저임피던스 선로는, 다른 방향으로 신장되는 와이어 본딩에 의해 접속되어 있는 것이 도 3의 회로 배치와 상이하며, 다른 부분은 동일하다.
도 5는, 제1 실시 형태의 집적 회로 탑재 장치의 상면도, 및 상면도에 있어서의 파선 부분의 단면도이다. 도 5는, 도 4의 회로 배치를, 메탈월을 갖는 기밀 밀봉 메탈 패키지에 탑재한 고출력 증폭 회로 장치를 도시한다.
패키지는, 메탈 베이스(81) 상의 메탈월(82) 및 덮개(83)로 기밀 밀봉된다. 외부와의 전기적 접속을 위해, 접속 전극(84 및 87)이 설치된다. 접속 전극(84 및 87)은, 피드 스루(86 및 89)에 의해, 메탈월(82) 및 덮개(83)로부터 전기적으로 절연된다. 접속 전극(84)의 패키지 외부의 부분에는 입력용 리드(85)가 설치되고, 접속 전극(87)의 패키지 외부의 부분에는 출력용 리드(88)가 설치된다. 접속 전극(84)의 패키지 내부의 부분과, 입력 정합 회로(20)의 입력부 IN이 와이어 본딩 등에 의해 접속된다. 접속 전극(88)의 패키지 내부의 부분과, 출력 정합 회로(30)의 출력부 OUT가 와이어 본딩 등에 의해 접속된다.
메탈 베이스(81) 상에는, 2개의 GaN(질화 갈륨) 파워 트랜지스터(HEMT)칩과, 임피던스 변환기를 구성하는 정합 회로 기판(고유전체 기판, 저유전체 기판)이 예를 들면 AuSn을 이용하여 300℃의 질소 분위기에서 실장되어 있다. 저유전율 기판(31A, 31B)은 비유전률이 9.8인 것을, 고유전체 기판(33A, 33B)은 비유전률이 140인 것을 이용할 수 있다. 이에 의해, 예를 들면 출력 정합 회로(30)에서는, 트랜지스터의 출력 임피던스를 50Ω으로 변환하는 임피던스 변환기를 원하는 특성 임피던스를 갖는 전송 선로로 형성할 수 있다. 고유전율 기판(33A, 33B)에 형성되는 저임피던스선(34A, 34B)은, 배선 폭 2.4㎜로 형성된다. 와이어는, 테이퍼 선로 상변의 길이로 균등하게 와이어를 배치하고 있고, 이 와이어 간격을 유지하여, 고유전율 기판(33A, 33B) 상의 저임피던스 선로(34A, 34B)에 상하 대칭(신호의 진행 방향의 선에 대하여 대칭)으로 되도록 와이어 접속하고 있다. 이와 같은 구조로 함으로써, 칩(11A 및 11B) 내의 트랜지스터로부터 출력되는 신호의 위상차를 저감하여, 신호를 효율적으로 기판(31A, 31B)으로부터 기판(33A, 33B)에 전송시키는 것이 가능하게 된다. 또한, 종래의 와이어 개수의 변경에 의한 와이어 인덕턴스의 조정뿐만 아니라, 이 와이어 각도와 와이어 개수를 변경함으로써, 와이어 길이를 세세하게 변경할 수 있기 때문에, 와이어 인덕턴스를 미세 조정하여 회로 특성의 미세 조정이 가능해져, 보다 고성능으로 수율 향상에도 기여한다.
저임피던스 선로(34A, 34B)는, 저유전율 기판(35)의 고임피던스 선로(36A, 36B)에 접속되어 있다. 저유전율 기판(35)은, 기판 두께 0.38㎜, 기판의 유전율 9.8이고 배선 폭 0.65㎜의 병렬 선로이다. 마이크로 스트립 선로는 유전체 기판의 이면을 접지, 표면을 신호 배선으로 함으로써, 마이크로파나 밀리미터파의 전송 선로를 용이하게 실현할 수 있기 때문에, 설계성을 확보할 수 있다.
상기의 설명에서는, 각 선로간은 와이어 본딩에 의해 접속하는 것으로 하였지만, 리본 본딩에 의해 접속하는 것도 가능하다. 이 경우도, 테이퍼 선로(32AA 및 32AB) 상변과 저임피던스 선로(34A)를 접속하는 리본 본딩은, 다른 방향으로 신장된다. 또한, 테이퍼 선로(32BA 및 32BB) 상변과 저임피던스 선로(34B)를 접속하는 리본 본딩은, 다른 방향으로 신장된다.
도 6은, 제1 실시 형태의 집적 회로 탑재 장치의 임피던스 변환 회로를 모식적으로 도시하는 도면이다. 집적 회로 칩(11A 및 11B)의 한쪽에, 입력 정합 회로(20)를, 다른 쪽의 출력 정합 회로(30)를 배치한다. 입력 정합 회로(20)는, 2단의 1/4 파장 회로로 임피던스 변환을 행한다. 출력 정합 회로(30)도 마찬가지로 2단의 1/4 파장 회로로 임피던스 변환을 행한다. 출력 정합 회로(30)의 1단째는, 테이퍼 선로(32AA, 32AB, 32BA 및 32BB)와, 저임피던스 선로(34)로 형성되고, 2단째는, 고임피던스 선로(36A 및 36B)로 형성된다.
도 7은, 제1 실시 형태의 회로 배치의 효과를 확인하기 위해, 제1 실시 형태의 회로 배치를 갖는 증폭기와, 도 3의 회로 배치를 갖는 증폭기를 시험 제작하고, 측정한 특성을 도시하는 도면이며, 도 7의 (A)가 제1 실시 형태의 경우를, 도 7의 (B)가 도 3의 경우를 도시한다.
도 7의 (B)에 도시하는 바와 같이, 도 3의 회로 배치에서는, 고주파에서의 성능(출력(P), 전력 부가 효율(E))이 저하되어 있다. 이것은, 출력 정합 회로(30)에 있어서, 칩의 출력 직후의 신호의 상쇄가 고주파에서 현저하게 되는 것에 따른다. 한편, 도 7의 (A)에 도시하는 바와 같이, 제1 실시 형태의 회로 배치에서는, 칩의 출력 직후의 신호의 상쇄가 저감되고, 또한, 특성의 미세 조정도 가능해져, 출력 및 전력부가 효율이 증가되고, 고주파에서의 특성이 더 향상됨으로써 광대역화하는 것을 알 수 있다. 이에 의해, 제1 실시 형태의 효과를 확인할 수 있었다.
도 8은, 제2 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면이다.
제2 실시 형태의 회로 배치는, 제1 실시 형태에 있어서, 저임피던스 선로(34A)를, 2개의 저임피던스 선로(34AA 및 34AB)로 분할하고, 저임피던스 선로(34B)를, 2개의 저임피던스 선로(34BA 및 34BB)로 분할한 것이 다르며, 그 외에는 동일하다. 2개의 저임피던스 선로(34AA 및 34AB) 사이에는 저항(42A)을, 2개의 저임피던스 선로(34BA 및 34BB) 사이에는 저항(42B)을 설치한다.
고주파화에 수반하여, 선로 폭이 신호 파장에 대하여 무시할 수 없게 되면, 원하는 신호 전파 모드 이외의 모드가 여기되어, 신호 손실의 원인으로 된다. 제2 실시 형태에서는, 이 문제를 회피하기 위해, 선로를 병렬 선로로 한다. 또한, 병렬 선로간에 저항(42A 및 42B)을 삽입함으로써, 실장 변형에 의한 회로 발진 등의 문제점을 억제한다.
도 9는, 제3 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면이다.
제3 실시 형태의 회로 배치는, 제2 실시 형태에 있어서, 저임피던스 선로(34AA 및 34AB)를 합성하는 합성 선로(43A)와, 저임피던스 선로(34BA 및 34BB)를 합성하는 합성 선로(43B)를 설치한 것이 다르며, 그 외에는 동일하다. 2개의 저임피던스 선로(34AA 및 34AB) 사이에는 저항(42A)을, 2개의 저임피던스 선로(34BA 및 34BB) 사이에는 저항(42B)을 설치하는 제3 실시 형태에서도, 제2 실시 형태와 마찬가지의 효과가 얻어진다.
도 10은, 제4 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면이다.
제4 실시 형태의 회로 배치는, 제1 실시 형태에 있어서, 테이퍼 선로(32AA, 32AB, 32BA 및 32BB)를, 저임피던스 선로(34A 및 34B)가 형성되는 고유전율 기판(33A 및 33B) 상에 형성한 것이 다르며, 그 외에는 동일하다. 따라서, 제4 실시 형태에서는, 저유전율 기판(31A 및 31B)은 설치하지 않는다.
제4 실시 형태에서도, 제1 실시 형태와 마찬가지의 효과가 얻어진다.
도 11은, 제5 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면이다.
제5 실시 형태의 회로 배치는, 제1 실시 형태에 있어서, 테이퍼 선로(32AA, 32AB, 32BA 및 32BB)의 형상을, 도 3에 도시한 테이퍼 선로(32A 및 32B)를, 각각 중심에 대칭으로 분할한 형상으로 한 것이 다르며, 그 외에는 동일하다. 또한, 테이퍼 선로(32AA)와 선로(32AB) 사이, 테이퍼 선로(32BA)와 선로(32BB) 사이에, 저항(49A 및 49B)을 접속해도 된다. 이에 의해, 실장 변형에 의한 회로의 발진 등의 문제점을 억제할 수 있다.
제5 실시 형태에서도, 제1 실시 형태와 마찬가지의 효과가 얻어진다.
도 12는, 제6 실시 형태의 집적 회로 탑재 장치의 회로 배치를 도시하는 도면이다.
제6 실시 형태의 회로 배치는, 입력 정합 회로(20)에도, 제1 실시 형태의 출력 정합 회로(30)와 동일한 배치를 적용한 것이, 제1 실시 형태와 다르다. 입력 정합 회로(20)에 있어서의 구성 및 동작은, 칩(11A 및 11B)에 대하여 출력 정합 회로(30)와 대칭이므로, 설명은 생략한다.
이상, 실시 형태의 집적 회로 탑재 장치의 회로 배치에 대해서 설명하였지만, 각종의 변형예가 가능한 것은 물론이다. 예를 들면, 상기의 설명에서는, 직선(직사각형)의 평면 형상을 갖는 저임피던스 선로의 예를 설명하였지만, 테이퍼 형상으로 하는 것도 가능하다.
도 13은, 도 10에 도시한 제4 실시 형태의 회로 배치에 있어서, 저임피던스 선로(34A)를 테이퍼 형상으로 한 변형예를 나타낸다.
또한, 제2 내지 제5 실시 형태에서 설명한 출력 정합 회로(30)의 구성은, 입력 정합 회로(20)에도 적용 가능하다. 또한, 입력 정합 회로에만, 설명한 실시 형태의 구성을 적용하는 것도 가능하며, 출력 정합 회로(30)와 입력 정합 회로(20)에 다른 구성을 적용하는 것도 조합하여 적용하는 것도 가능하다.
또한, 실시 형태에서는, GaN 트랜지스터를 이용하였지만, Si, GaAs, InP 등을 이용한 트랜지스터를 사용하는 것도 가능하다. 또한, 실시 형태에서는, 칩이나 정합 회로 기판을 AuSn을 이용하여 실장하였지만, 도전성 접착제로 실장해도 된다. 이 경우, 200℃ 이하에서 실장할 수 있으므로, 패키지와 칩 및 정합 회로 기판, 컨덴서의 열팽창 계수차에 의한 균열을 억제할 수 있어, 수율을 향상시킬 수 있다. 또한, 내열성이 비교적 양호하지 않은 InP 등의 디바이스도 특성을 열화시키는 일 없이 실장할 수 있다. 나아가서는, 패키지 재료의 열팽창 계수차의 큰 방열성이 우수한 구리 등의 재료의 적용도 가능해져, 보다 고출력의 회로를 실현할 수 있다.
이상 설명한 바와 같이, 실시 형태에 따르면, 임피던스 변환 회로를 저손실화하고, 나아가서는 임피던스 변환 회로의 특성의 미세 조정도 가능해져, 보다 고출력, 고효율, 광대역의 고성능을 갖고, 또한 고수율화에 의한 저코스트의 집적 회로 장치를 실현할 수 있다.
다음으로, 상기의 집적 회로 장치의 응용예를 설명한다.
도 14는, 실시 형태의 고출력 증폭 회로 장치를 사용한 통신기 모듈(100)의 구성을 도시하는 도면이다.
도 14에 도시하는 바와 같이, 통신기 모듈(100)은, 안테나에 접속되는 입출력 단자(90)와, 입출력 단자(90)와 접속된 송수 절환기(91)와, 저잡음 증폭기(92)와, 제어 회로(93)와, 전단 증폭기(94)와, 고출력 증폭기(95)와, 필터(96)를 포함한다.
도 14의 전방 우측의 열이 송신계를 구성하고, 후방 좌측이 수신계를 구성한다. 입출력 단자(90)로부터의 입력 신호는, 송수 절환기(91)로 선택적으로 저잡음 증폭기(92)에 보내져 수신 처리가 행해진다. 한편, 송신 신호는, 전단 증폭기(94)에 의해 증폭된 송신 신호는, 고출력 증폭기(95)에 의해 더 증폭되고, 필터(96)를 거쳐서 송수 절환기(91)에 의해 선택적으로 입출력 단자(90)에 보내져 안테나로부터 송신된다. 고출력 증폭기(95)로서, 실시 형태의 고출력 증폭 회로 장치가 사용된다. 또한, 실시 형태의 고출력 증폭 회로 장치는, 송수신용 통신기 모듈뿐만 아니라, 송신용 통신기 모듈에도 사용할 수 있는 것은 물론이다.
도 14의 통신기 모듈(100)은, 통신 시스템, 레이더 장치, 센서, 전파 방해기 등의 시스템 기기의 일부로서 사용된다. 실시 형태의 고성능으로 소형의 고출력 증폭 회로 장치를 각종 시스템 기기에 탑재함으로써, 기기의 고성능화와 소형화에 기여할 수 있다.
이상, 실시 형태를 설명하였지만, 여기에 기재한 모든 예나 조건은, 발명 및 기술에 적용하는 발명의 개념의 이해를 돕는 목적으로 기재된 것이며, 특히 기재된 예나 조건은 발명의 범위를 제한하는 것을 의도하는 것이 아니라, 명세서의 그와 같은 예의 구성은 발명의 이점 및 결점을 나타내는 것은 아니다. 발명의 실시 형태를 상세하게 기재하였지만, 각종의 변경, 치환, 변형이 발명의 정신 및 범위를 일탈하는 일 없이 행할 수 있는 것이 이해되어야만 한다.
이하, 실시 형태에 관해, 더욱 이하의 부기를 개시한다.
(부기 1)
테이퍼 형상의 평면 형상을 갖는 병렬로 배치된 2개의 테이퍼 선로와,
상기 2개의 테이퍼 선로의 폭이 좁은 측에 대향하여 설치된 대향 선로와,
상기 2개의 테이퍼 선로의 폭이 좁은 측과, 상기 대향 선로를 접속하는 와이어 본딩을 구비하고,
병렬로 배치된 상기 2개의 테이퍼 선로의 폭이 좁은 측의 2개의 외측의 엣지간의 폭은, 상기 2개의 테이퍼 선로의 폭이 좁은 측에 대향하는 상기 대향 선로의 대향측의 외측의 엣지간의 폭보다 큰 것을 특징으로 하는 전송 선로.
(부기 2)
상기 대향 선로는, 1개의 대향 선로이며,
병렬로 배치된 상기 2개의 테이퍼 선로의 폭이 좁은 측의 2개의 외측의 엣지간의 폭은, 상기 1개의 대향 선로의 상기 대향측의 폭보다 큰 부기 1에 기재된 전송 선로.
(부기 3)
상기 대향 선로는, 2개의 대향 선로이며,
병렬로 배치된 상기 2개의 테이퍼 선로의 폭이 좁은 측의 2개의 외측의 엣지간의 폭은, 상기 2개의 대향 선로의 상기 대향측의 2개의 외측의 엣지간의 폭보다 큰 부기 1에 기재된 전송 선로.
(부기 4)
상기 대향 선로는, 직사각형의 평면 형상을 갖는 부기 1 내지 3 중 어느 하나에 기재된 전송 선로.
(부기 5)
상기 대향 선로는, 테이퍼 형상의 평면 형상을 갖는 부기 1 내지 3 중 어느 하나에 기재된 전송 선로.
(부기 6)
상기 와이어 본딩은, 제1조와 제2조를 구비하고,
상기 제1조의 복수의 와이어는, 상기 대향 선로의 평면에 투영하였을 때에 서로 평행한 방향으로 신장되고,
상기 제2조의 복수의 와이어는, 상기 대향 선로의 평면에 투영하였을 때에, 상기 제1조의 복수의 와이어가 신장되는 방향과 다른 방향으로, 서로 평행하게 신장되는 부기 1 내지 5 중 어느 하나에 기재된 전송 선로.
(부기 7)
상기 2개의 테이퍼 선로는, 저유전율 기판 상에 형성되고,
상기 대향 선로는, 고유전율 기판 상에 형성된 저임피던스 선로인 부기 1 내지 6 중 어느 하나에 기재된 전송 선로.
(부기 8)
상기 2개의 테이퍼 선로는, 고유전율 기판 상에 형성되고,
상기 대향 선로는, 고유전율 기판 상에 형성된 저임피던스 선로인 부기 1 내지 6 중 어느 하나에 기재된 전송 선로.
(부기 9)
상기 대향 선로가 형성되는 상기 고유전율 기판보다도 유전율이 낮은 유전율 기판 상에 형성되고, 상기 대향 선로가 접속되는 고임피던스 선로를 더 구비하고,
상기 대향 선로는, 상기 고임피던스 선로에 접속되고,
해당 전송 선로는, 임피던스 변환 회로를 형성하는 부기 7 또는 8에 기재된 전송 선로.
(부기 10)
2개의 제1 선로와,
제2 선로와,
상기 2개의 제1 선로와, 상기 제2 선로를 접속하는 와이어 본딩을 구비하고,
상기 와이어 본딩은, 제1조와 제2조를 구비하고,
상기 제1조의 복수의 와이어는, 상기 선로의 평면에 투영하였을 때에 서로 평행한 방향으로 신장되고,
상기 제2조의 복수의 와이어는, 상기 선로의 평면에 투영하였을 때에, 상기 제1조의 복수의 와이어가 신장되는 방향과 다른 방향으로, 서로 평행하게 신장되는 것을 특징으로 하는 전송 선로.
(부기 11)
집적 회로와,
부기 1 내지 9 중 어느 하나에 기재된 전송 선로를 구비하는 것을 특징으로 하는 집적 회로 탑재 장치.
(부기 12)
상기 전송 선로는, 상기 집적 회로의 출력측에 설치되고,
상기 집적 회로의 출력과, 상기 전송 선로의 상기 2개의 테이퍼 선로의 폭이 넓은 측을 접속하는 와이어 본딩을 구비하는 부기 11에 기재된 집적 회로 탑재 장치.
(부기 13)
상기 전송 선로는, 상기 집적 회로의 입력측과 출력측의 양방에 설치되고,
상기 집적 회로의 입력 및 출력과, 상기 전송 선로의 상기 2개의 테이퍼 선로의 폭이 넓은 측을 접속하는 와이어 본딩을 구비하는 부기 11에 기재된 집적 회로 탑재 장치.
(부기 14)
상기 집적 회로는, 상기 전송 선로의 상기 2개의 테이퍼 선로의 폭이 넓은 측으로 평행하게 배열된 복수의 트랜지스터를 구비하는 부기 11 내지 13 중 어느 하나에 기재된 집적 회로 탑재 장치.
(부기 15)
부기 11 내지 14 중 어느 하나에 기재된 집적 회로 탑재 장치를 구비하는 통신기 모듈.
1A, 11B : 집적 회로 칩
20 : 입력 정합 회로
30 : 출력 정합 회로
31A, 31B, 51 : 저유전율 기판
32AA, 32AB, 32BA, 32BB : 테이퍼 선로
33A, 33B : 고유전율 기판
34A, 34B : 저임피던스 선로
38AA, 38AB, 38BA, 38BB : 와이어 본딩
42A, 42B : 저항

Claims (8)

  1. 테이퍼 형상의 평면 형상을 갖는 병렬로 배치된 2개의 테이퍼 선로와,
    상기 2개의 테이퍼 선로의 폭이 좁은 측에 대향하여 설치된 대향 선로와,
    상기 2개의 테이퍼 선로의 폭이 좁은 측과, 상기 대향 선로를 접속하는 와이어 본딩을 구비하고,
    병렬로 배치된 상기 2개의 테이퍼 선로의 폭이 좁은 측의 2개의 외측의 엣지간의 폭은, 상기 2개의 테이퍼 선로의 폭이 좁은 측에 대향하는 상기 대향 선로의 대향측의 외측의 엣지간의 폭보다 큰 것을 특징으로 하는 전송 선로.
  2. 제1항에 있어서,
    상기 대향 선로는, 1개의 대향 선로이며,
    병렬로 배치된 상기 2개의 테이퍼 선로의 폭이 좁은 측의 2개의 외측의 엣지간의 폭은, 상기 1개의 대향 선로의 상기 대향측의 폭보다 큰 전송 선로.
  3. 제1항에 있어서,
    상기 대향 선로는, 2개의 대향 선로이며,
    병렬로 배치된 상기 2개의 테이퍼 선로의 폭이 좁은 측의 2개의 외측의 엣지간의 폭은, 상기 2개의 대향 선로의 상기 대향측의 2개의 외측의 엣지간의 폭보다 큰 전송 선로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 와이어 본딩은, 제1조와 제2조를 구비하고,
    상기 제1조의 복수의 와이어는, 상기 대향 선로의 평면에 투영하였을 때에 서로 평행한 방향으로 신장되고,
    상기 제2조의 복수의 와이어는, 상기 대향 선로의 평면에 투영하였을 때에, 상기 제1조의 복수의 와이어가 신장되는 방향과 다른 방향으로, 서로 평행하게 신장되는 전송 선로.
  5. 2개의 제1 선로와,
    제2 선로와,
    상기 2개의 제1 선로와, 상기 제2 선로를 접속하는 와이어 본딩을 구비하고,
    상기 와이어 본딩은, 제1조와 제2조를 구비하고,
    상기 제1조의 복수의 와이어는, 상기 선로의 평면에 투영하였을 때에 서로 평행한 방향으로 신장되고,
    상기 제2조의 복수의 와이어는, 상기 선로의 평면에 투영하였을 때에, 상기 제1조의 복수의 와이어가 신장되는 방향과 다른 방향으로, 서로 평행하게 신장되는 것을 특징으로 하는 전송 선로.
  6. 집적 회로와,
    제1항 내지 제3항 또는 제5항 중 어느 한 항에 기재된 전송 선로를 구비하는 것을 특징으로 하는 집적 회로 탑재 장치.
  7. 제6항에 있어서,
    상기 집적 회로는, 상기 전송 선로의 상기 2개의 테이퍼 선로의 폭이 넓은 측으로 평행하게 배열된 복수의 트랜지스터를 구비하는 집적 회로 탑재 장치.
  8. 제6항에 기재된 집적 회로 탑재 장치를 구비하는 통신기 모듈.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180001851A (ko) * 2016-06-28 2018-01-05 전자부품연구원 세라믹 기술을 이용한 내부 정합 및 내부 결합구조가 직접된 GaN 파워 트랜지스터 패키지

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570222B2 (en) 2013-05-28 2017-02-14 Tdk Corporation Vector inductor having multiple mutually coupled metalization layers providing high quality factor
CN103647131B (zh) * 2013-12-11 2016-05-25 华为技术有限公司 一种改善微波电路耦合度波动的方法以及微波电路
US9735752B2 (en) 2014-12-03 2017-08-15 Tdk Corporation Apparatus and methods for tunable filters
KR102520393B1 (ko) * 2015-11-11 2023-04-12 삼성전자주식회사 디지털 신호의 분기에 따른 반사 손실을 감소시키는 임피던스 매칭 소자 및 이를 포함하는 테스트 시스템
US10978411B2 (en) * 2016-11-18 2021-04-13 Infineon Technologies Ag RF power package having planar tuning lines
US11894322B2 (en) 2018-05-29 2024-02-06 Analog Devices, Inc. Launch structures for radio frequency integrated device packages
US11424196B2 (en) 2018-06-01 2022-08-23 Analog Devices, Inc. Matching circuit for integrated circuit die
US11417615B2 (en) * 2018-11-27 2022-08-16 Analog Devices, Inc. Transition circuitry for integrated circuit die
US11744021B2 (en) 2022-01-21 2023-08-29 Analog Devices, Inc. Electronic assembly

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5737903A (en) 1980-08-14 1982-03-02 Nec Corp Distribution constant type matching circuit
US4386324A (en) * 1980-12-05 1983-05-31 Hughes Aircraft Company Planar chip-level power combiner
JPS6114183Y2 (ko) * 1981-02-25 1986-05-02
JPS6399604A (ja) * 1986-10-15 1988-04-30 Mitsubishi Electric Corp 高周波半導体装置
JPH0298503U (ko) * 1989-01-24 1990-08-06
US5132641A (en) * 1991-05-01 1992-07-21 Fujitsu Limited Apparatus and method for dividing/combining microwave power from an odd number of transistor chips
JPH06104613A (ja) * 1992-09-17 1994-04-15 Mitsubishi Electric Corp 高周波半導体装置
JPH07283668A (ja) * 1994-04-04 1995-10-27 Mitsubishi Electric Corp 高周波増幅器
JPH07297609A (ja) * 1994-04-28 1995-11-10 Nec Yamagata Ltd 半導体装置
JP3566024B2 (ja) 1997-03-31 2004-09-15 三菱電機株式会社 アンテナ給電回路
US5973567A (en) * 1997-06-16 1999-10-26 Hughes Electronics Corporation Tunable impedance matching network for a mic power amplifier module
JPH11122009A (ja) 1997-10-20 1999-04-30 Fujitsu General Ltd インピーダンス変換器
JPH11238851A (ja) * 1998-02-23 1999-08-31 Hitachi Ltd 集積回路装置およびそれを用いた通信機
JP3303845B2 (ja) 1999-05-26 2002-07-22 日本電気株式会社 内部整合型出力ｆｅｔ
JP3735270B2 (ja) * 2001-05-11 2006-01-18 松下電器産業株式会社 高周波半導体装置
JP5589428B2 (ja) 2010-02-19 2014-09-17 富士通株式会社 伝送線路、インピーダンス変換器、集積回路搭載装置および通信機モジュール

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180001851A (ko) * 2016-06-28 2018-01-05 전자부품연구원 세라믹 기술을 이용한 내부 정합 및 내부 결합구조가 직접된 GaN 파워 트랜지스터 패키지

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