KR20120066942A - 내부전극용 도전성 페이스트 조성물, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

내부전극용 도전성 페이스트 조성물, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법 Download PDF

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문병귀
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이재준
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Abstract

본 발명은 내부전극용 도전성 페이스트 조성물, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 본 발명에 따른 내부전극용 도전성 페이스트 조성물은 도전성 금속 분말 100 중량부; 세라믹 분말 40 내지 100 중량부; 및 분자량이 150000 이하인 바인더 수지 4 내지 20 중량부;를 포함한다. 본 발명에 따른 내부전극용 도전성 페이스트 조성물은 분산성이 우수하면서도 유전체 시트와의 접착력이 높고 인쇄성이 우수한 효과가 있다.

Description

내부전극용 도전성 페이스트 조성물, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법{Conductive paste composition for inner electrode, multilayer ceramic capacitor using the same and a manufacturing method thereof}
본 발명은 분산성, 인쇄성 및 유전체 시트와의 접착력이 우수한 내부전극용 도전성 페이스트 조성물, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
적층 세라믹 커패시터(MLCC)의 내부전극 형성 공정에는 일반적으로 스크린 인쇄 방식이 이용되나, 최근 생산성 향상을 위해 그라비아 인쇄 방식이 이용되고 있다.
그라비아 인쇄는 오목판 인쇄 중 사진기술을 응용하여 제판한 오목판으로 인쇄하는 것으로서, 화선의 오목한 부분에 잉크를 채우고 그 밖의 부분의 잉크는 독터(doctor)로 제거하고 인쇄하는 방법이다.
적층 세라믹 커패시터의 내부전극 층 형성시 그라비아 인쇄 공법을 사용하는 경우 페이스트의 물성에 따라 시트 위에 튀는 현상이 발생할 수 있다.
또한, 그라비아 페이스트의 제조시에 사용되는 에틸셀룰로오즈(elthyl cellulose) 수지는 인쇄성은 우수하나 유리전이온도(Tg)가 130℃ 이상의 고온이므로 그 이하의 온도에서는 접착력이 낮게 구현된다.
따라서, 초고용량 적층 세라믹 커패시터와 같이 고적층이 요구되는 제품에서는 유전체 시트와 내부전극층 사이에서 박리(delamination)가 발생하는 문제가 있었다.
본 발명은 분산성, 인쇄성 및 유전체 시트와의 접착력이 우수한 내부전극용 도전성 페이스트 조성물, 이를 이용한 적층 세라믹 전자부품 및 이의 제조방법을 제공하는 것이다.
본 발명의 일 실시 형태는 도전성 금속 분말 100 중량부; 세라믹 분말 40 내지 100 중량부; 및 분자량이 150,000 이하인 바인더 수지 4 내지 20 중량부;를 포함하는 내부전극용 도전성 페이스트 조성물을 제공한다.
상기 내부전극용 도전성 페이스트 조성물의 점도는 2.0 Pa?s 이하일 수 있다.
상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 바인더 수지는 폴리 비닐 부티랄(Polyvinyl Butyral)일 수 있다.
상기 도전성 금속 분말은 50 내지 300 nm 의 입자 크기를 가질 수 있다.
상기 내부전극용 도전성 페이스트 조성물은 로진 에스테르 수지를 더 포함할 수 있다.
상기 로진 에스테르 수지는 도전성 금속 분말 100 중량부에 대하여 4 내지 20 중량부의 함량을 가질 수 있다.
본 발명의 다른 실시형태는 유전체층이 적층된 세라믹 소체; 상기 유전체층에 형성되며, 도전성 금속 분말 100 중량부; 세라믹 분말 40 내지 100 중량부; 및 분자량이 150,000 이하인 바인더 수지 4 내지 20 중량부;를 포함하는 내부전극용 도전성 페이스트 조성물로 형성된 내부전극층; 및 상기 세라믹 소체의 외측에 형성되며, 내부전극과 전기적으로 연결된 외부전극;을 포함하는 적층 세라믹 전자부품을 제공한다.
한편, 본 발명의 또 다른 실시형태는 도전성 금속 분말 100 중량부; 세라믹 분말 40 내지 100 중량부; 및 분자량이 150,000 이하인 바인더 수지 4 내지 20 중량부;를 포함하는 내부전극용 도전성 페이스트 조성물을 마련하는 단계; 복수 개의 그린시트에 상기 도전성 페이스트 조성물로 내부전극 층을 형성하는 단계; 상기 내부전극 층이 형성된 그린시트를 적층하여 적층체를 형성하는 단계; 상기 적층체를 이용하여 그린 칩을 제조하는 단계; 및 상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계;를 포함하는 적층 세라믹 전자부품 제조방법을 제공한다.
본 발명에 따른 내부전극용 도전성 페이스트 조성물은 분산성 및 인쇄성이 우수하고 인쇄 과정에서 비산이 발생하지 않는 효과가 있다.
또한, 적층, 압착, 절단 공정에서도 유전체 시트와의 접착력이 우수하고 막 자체의 강도 특성도 우수하여 박리(delamination)가 발생하지 않는 효과가 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 제조하는 제조 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 도전성 금속 분말 100 중량부; 세라믹 분말 40 내지 100 중량부; 및 분자량이 150,000 이하인 바인더 수지 4 내지 20 중량부;를 포함한다.
이하, 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물의 각 구성 성분을 보다 구체적으로 설명한다.
상기 도전성 금속 분말은 특별히 제한되지 않으며, 예를 들면, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 있고, 이들을 단독 또는 2종 이상 혼합하여 사용할 수 있다.
또한, 상기 도전성 금속 분말은 본 발명의 실시 형태에 따라 다양한 입자 크기를 가질 수 있으며, 예를 들어, 50 내지 300 nm 의 입자 크기를 가질 수 있다.
상기 바인더 수지는 분산 후 분자량이 150,000 이하이며, 도전성 금속 분말 100 중량부에 대하여 4 내지 20 중량부를 포함할 수 있다.
특히, 상기 바인더 수지는 폴리 비닐 부티랄(Polyvinyl Butyral) 수지일 수 있다.
본 발명의 일 실시형태에 따르면, 페이스트 조성물에 첨가되는 바인더 수지, 특히 폴리비닐 부티랄 수지의 분자량을 분산 후 150,000 이하로 조절함으로써, 페이스트의 상 안정성이 우수한 효과가 있다.
페이스트 제조 후에 인쇄 과정이 진행되기까지 길게는 수개월의 시간이 걸리는 경우가 있으므로 분산 후에 페이스트의 상 안정이 중요하다.
따라서, 상기 분산 후 페이스트의 상 안정을 위해 본 발명의 일 실시형태에서는 저점도 구현을 위해 폴리비닐부티랄 수지의 분산 후 최종 분자량을 제어하는데 그 특징이 있다.
상기 폴리비닐 부티랄 수지는 페이스트 제작 과정에서 사용되는 3롤밀, 비즈밀 및 고압분산기 등에서 분산 과정을 거치며 분자량이 감소하게 되므로 분산 후의 최종 분자량에 따라 페이스트 점도가 결정되게 된다.
따라서, 본 발명의 일 실시형태에 따르면, 상기 폴리비닐 부티랄 수지의 분산 후 분자량을 150,000 이하, 특히 50,000 내지 150,000으로 조절함으로써, 인쇄에 적합한 2.0 Pa?s 이하의 페이스트 점도를 구현하게 된다.
상기 인쇄에 적합한 페이스트 점도는 특히, 0.5 내지 2.0 Pa?s의 범위가 바람직하다.
본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 그 인쇄방식에 있어 특별히 제한되지 않으며, 예를 들어, 그라비아 인쇄 방식에 적합하다.
또한, 상기와 같이 폴리비닐 부티랄 수지의 평균 분자량을 150,000 이하로 조절할 경우, 비산 현상을 제어할 수 있어 인쇄 시에 페이스트가 유전체 시트에 튀는 현상을 방지할 수 있는 효과가 있다.
또한, 폴리비닐 부티랄 수지의 평균 분자량을 제어하여 제작한 페이스트는 인쇄 후에 적층 단계에서 유전체 시트와의 접착력이 우수하고 전극의 어긋남을 방지하여 전극의 얼라인먼트(alignment)가 우수한 효과를 가진다.
이로 인해, 본 발명의 일 실시형태에 따른 페이스트 조성물을 이용하여 내부전극층을 형성할 경우 고적층의 경우에도 내부전극과 유전체 시트 사이 및 내부전극층 내부가 벌어지거나 갈라지는 박리 불량이 발생하지 않는 효과가 있다.
페이스트 분산 후 폴리비닐 부티랄 수지의 평균 분자량은 페이스트를 고속에서 원심분리를 실시한 후, 부유하는 수지를 겔 투과 크로마토그래피(gel permeation chromatography)로 비교할 수 있다.
또한, 일정 함량 이상의 바인더 수지가 첨가되는 것이 페이스트의 상 안정성에 유리하므로 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 도전성 금속 분말 100 중량부에 대하여 바인더 수지 4 내지 20 중량부를 포함할 수 있다.
상기 바인더 수지의 함량이 4 중량부 미만이면 페이스트에 첨가되는 도전성 금속 분말과 세라믹 분말의 전체 비표면적 대비 수지의 함량이 부족하여 우수한 분산성 및 인쇄성 구현이 어렵다.
한편, 상기 바인더 수지의 함량이 20 중량부를 초과하는 경우에는 가소 및 소성 공정 중에 잔여 탄소가 남아 있을 가능성이 많으므로 적층 세라믹 전자부품의 특성을 저하시킬 수 있다.
또한, 페이스트 내에 도전성 금속 분말의 함량이 상대적으로 감소되므로, 소성 후의 전극 연결성 및 커버리지(coverage)를 감소 시킬 수 있다.
인쇄성 및 분산성을 위해서는 도전성 금속 분말 100 중량부에 대해 바인더 수지가 4 중량부 이상은 첨가되어야 한다.
따라서, 본 발명의 일 실시형태에서 상기 바인더 수지는 도전성 금속 분말 100 중량부에 대하여 4 내지 20 중량부의 함량을 가지는 것이 바람직하다.
그러나, 분자량이 높은 바인더 수지, 특히 폴리비닐부티랄 수지(분자량이 250,000 내지 400,000)가 다량 첨가될 경우 인쇄에 적합한 점도인 2.0 Pa?s 이하로의 구현이 어려우며, 소량일 경우 분산성 및 인쇄성에 문제가 생긴다.
반면, 본 발명의 일 실시형태에서는 상기의 함량을 가지는 경우라도 바인더 수지의 분자량이 150,000 이하로 조절되므로 인쇄에 적합한 점도인 2.0 Pa?s 이하로의 구현이 가능하다.
상기 내부전극용 도전성 페이스트 조성물은 로진 에스테르 수지를 더 포함할 수 있다.
상기 로진 에스테르 수지를 더 포함하여 내부전극용 도전성 페이스트 조성물의 점도 안정성 및 유전체 시트와의 밀착력 또는 접착력을 향상시킬 수 있다.
또한, 상기 로진 에스테르 수지는 도전성 금속 분말 100 중량부에 대하여 4 내지 20 중량부의 함량을 가질 수 있다.
상기 로진 에스테르 수지가 4 중량부 미만인 경우에는 첨가에 따른 점도 안정성 및 유전체 시트와의 접착력 향상 효과가 미비하고, 20 중량부를 초과하는 경우에는 페이스트 내 도전성 금속 분말의 함량이 상대적으로 감소되는 문제가 있다.
한편, 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 도전성 금속 분말 100 중량부에 대하여 세라믹 분말 40 내지 100 중량부를 포함한다.
상기 세라믹 분말은 도전성 금속 분말의 소결 수축 제어를 위해 첨가되는 것으로서 일반적으로 사용되는 것이라면 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 등이 있다.
그 외 내부전극용 도전성 페이스트 조성물에 포함되는 용제 등은 페이스트 제조에 사용하는 것이라면 제한되지 않는다.
즉, 내부전극용 도전성 페이스트 조성물의 용제는, 예를 들면, 테르피네올, 디하이드로테르피네올, 부틸카르비톨, 케로신 등을 사용할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품, 특히 적층 세라믹 커패시터(100)는 유전체층(111)이 적층된 세라믹 소체(110); 상기 유전체층(111)에 형성되며, 도전성 금속 분말 100 중량부, 세라믹 분말 40 내지 100 중량부, 및 분자량이 150,000 이하인 바인더 수지 4 내지 20 중량부를 포함하는 내부전극용 도전성 페이스트 조성물로 형성된 내부전극층(130a, 130b); 및 상기 세라믹 소체(110)의 외측에 형성되며, 내부전극과 전기적으로 연결된 외부전극(120a, 120b);을 포함한다.
상기 세라믹 소체(110)는 복수의 세라믹 유전체층(111)을 적층한 후에 소결시킨 것으로, 인접하는 유전체 층끼리는 일체화되어 있다.
상기 세라믹 유전체층(111)은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니며, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 내부전극층(130a, 130b)은 상기 복수의 유전체층의 적층 과정에서 상기 일 유전체층 사이에 형성된 것으로, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 소체 내부에 형성된다.
상기 내부전극층(130a, 130b)의 일단은 서로 교대로 상기 세라믹 소체의 양 측면으로 노출된다.
상기 세라믹 소체의 측면으로 노출되는 상기 내부전극층(130a, 130b)의 일단은 각각 외부전극(120a, 120b)과 전기적으로 연결된다.
상기 내부전극(130a, 130b)은 본 발명의 일 실시형태에 따른 내부전극 페이스트 조성물에 의하여 형성된다.
상기 본 발명의 일 실시형태에 따른 내부전극 페이스트 조성물의 구체적인 성분 및 함량은 상술한 바와 같다.
본 발명의 일 실시형태에 따른 내부전극 페이스트 조성물은 분산성, 인쇄성이 우수하며, 이를 이용하여 내부전극층을 형성할 경우 유전체 시트와의 접착력이 우수하여 박리 불량이 발생하지 않는 효과가 있다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 제조하는 제조 공정도이다.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품, 특히 적층 세라믹 커패시터의 제조방법은 도전성 금속 분말 100 중량부, 세라믹 분말 40 내지 100 중량부, 및 분자량이 150,000 이하인 바인더 수지 4 내지 20 중량부를 포함하는 내부전극용 도전성 페이스트 조성물을 마련하는 단계; 복수 개의 그린시트에 상기 도전성 페이스트 조성물로 내부전극 층을 형성하는 단계; 상기 내부전극 층이 형성된 그린시트를 적층하여 적층체를 형성하는 단계; 상기 적층체를 이용하여 그린 칩을 제조하는 단계; 및 상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계;를 포함한다.
우선, 도전성 금속 분말 100 중량부; 세라믹 분말 40 내지 100 중량부; 및 분자량이 150,000 이하인 바인더 수지 4 내지 20 중량부;를 포함하는 내부전극용 도전성 페이스트 조성물을 마련할 수 있다.
그런 다음, 상기 도전성 페이스트를 이용하여 적층 세라믹 전자부품을 제조하게 되는데, 특히 적층 세라믹 커패시터(100)의 제조공정에 따라 설명하도록 한다.
우선, 복수 개의 그린시트를 마련할 수 있다((a)).
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
그리고, 그린시트 상에 상기 내부전극용 도전성 페이스트를 이용하여 내부전극 층(130a, 130b)을 형성할 수 있다((b)).
상기 내부전극용 도전성 페이스트는 본 발명의 일 실시형태에 따른 도전성 페이스트이고, 상기 제1 및 제2 내부전극 패턴은 그라비아 인쇄법에 의하여 형성될 수 있다.
이와 같이 내부전극 층(130a, 130b)이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성할 수 있다((c)).
이어 그린시트 적층체를 고온, 고압으로 압착시킨 후((d)), 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여((e)) 그린 칩(green chip)을 제조할 수 있다((f)).
이후 가소, 소성, 연마하여 세라믹 소체(110)를 제조하고, 외부전극(120a, 120b) 및 도금 공정 등을 거쳐 적층 세라믹 전자부품 특히, 적층 세라믹 커패시터(100)가 완성될 수 있다.
따라서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 도전성 페이스트 조성물을 이용하여 내부전극층(130a, 130b)을 형성하므로 내부전극층과 유전체층 사이의 박리 불량이 감소하여 적층 세라믹 커패시터(100)의 신뢰성이 향상되는 효과가 있다.
이하, 실시예 및 비교예를 참조하여 본 발명을 보다 구체적으로 설명하지만, 본 발명의 범위가 이에 제한되는 것은 아니다.
실시예 1 내지 10
본 발명의 일 실시형태에 따라 실시예 1 내지 10은 니켈 분말의 입자 크기가 각각 100, 200 및 300 nm이고, 니켈 분말 100 중량부에 대하여 폴리비닐 부티랄 수지를 4 내지 8 중량부의 함량으로 혼합하며, 세라믹 분말로서 티탄산바륨(BaTiO3)을 혼합하여 내부전극용 도전성 페이스트 조성물을 제작하였다.
구체적인 함량은 하기 [표 1]에 기재된 바와 같다.
상기 도전성 페이스트 조성물을 이용하여 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품, 특히 적층 세라믹 커패시터를 각 실시예 별로 제조하였다.
특히, 상기 실시예 1 내지 10은 본 발명의 일 실시형태에 따라 폴리비닐 부티랄 수지의 분자량을 150,000 이하로 조절하여 제작하였다.
비교예 1 내지 5
비교예 1 내지 5는 실시예 1 내지 10과 비교하여 폴리비닐 부티랄 수지의 분자량이 150,000을 초과하도록 제작한 것을 제외하고는 상기 실시예와 동일하게 제작하였다.
상기 실시예 1 내지 10과 비교예 1 내지 5에 따른 페이스트를 이용하여 적층 세라믹 커패시터를 제작하여 폴리비닐 부티랄 수지의 함량과 평균 분자량에 따른 점도, 비산 발생 여부, 접착력, 인쇄성, 적층성 및 박리 발생 여부를 측정하여 하기 [표 1]에 기재하였다.
시료 No. Ni size
(nm)
Ni 함량
(중량부)
Polyvinyl Butyral
(중량부)
분산 후
폴리비닐 부틸랄
평균분자량(Mw)
점도
(Pa?s)
비산
발생
접착력 인쇄성 적층성 절단후 delamination
실시예1 100 100 4 120,000 0.7 없음 없음
실시예2 100 100 5 150,000 1.6 없음 없음
실시예 3 100 100 6 140,000 1.8 없음 없음
실시예 4 100 100 8 130,000 2.0 없음 없음
실시예 5 100 100 8 130,000 2.0 없음 없음
실시예 6 200 100 8 100,000 1.7 없음 없음
실시예 7 200 100 8 120,000 2.0 없음 없음
실시예 8 300 100 4 115,000 1.0 없음 없음
실시예 9 300 100 4 150,000 1.5 없음 없음
실시예 10 300 100 8 100,000 1.8 없음 없음
비교예 1 100 100 8 180,000 5.0 있음 × 없음
비교예 2 200 100 4 190,000 2.1 있음 없음
비교예 3 200 100 6 160,000 2.2 있음 × 없음
비교예 4 300 100 6 160,000 1.6 있음 없음
비교예 5 300 100 8 180,000 4.0 있음 × 없음
×: 불량, ○ : 양호, ◎ : 아주 양호
상기 [표 1]에 나타난 바와 같이 본 발명의 실시예 1 내지 10의 경우에는 인쇄에 적합한 페이스트 점도인 2.0 Pa?s 이하이고, 페이스트 도포시 비산 발생 및 절단 후 박리는 전혀 발생하지 않는 우수한 효과를 보인다.
또한, 상기의 효과와 더불어 본 발명의 실시예 1 내지 10의 경우 인쇄성 및 적층성이 우수하며, 유전체 시트와의 접착력 또한 우수함을 보이고 있다.
반면, 비교예 1 내지 5를 참조하면, 도포시 비산이 발생하거나 높은 점도로 인해 인쇄성이 불량함을 보이고 있다.
상기 [표 1]을 참조할 경우, 본 발명의 일 실시형태에 따른 내부전극용 도전성 페이스트 조성물을 사용하여 내부전극층을 형성할 경우, 우수한 분산성, 인쇄성 및 적층성을 보이며, 유전체 시트와의 접착력이 우수하여 절단 후 박리 불량이 발생하지 않는 효과가 있음을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
100: 적층 세라믹 커패시터 110: 세라믹 소체
111: 유전체층 120a, 120b: 외부전극
130a, 130b: 내부전극 층

Claims (15)

  1. 도전성 금속 분말 100 중량부;
    세라믹 분말 40 내지 100 중량부; 및
    분자량이 150,000 이하인 바인더 수지 4 내지 20 중량부;
    를 포함하는 내부전극용 도전성 페이스트 조성물.
  2. 제1항에 있어서,
    상기 내부전극용 도전성 페이스트 조성물의 점도는 2.0 Pa?s 이하인 내부전극용 도전성 페이스트 조성물.
  3. 제1항에 있어서,
    상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 내부전극용 도전성 페이스트 조성물.
  4. 제1항에 있어서,
    상기 바인더 수지는 폴리 비닐 부티랄(Polyvinyl Butyral)인 내부전극용 도전성 페이스트 조성물.
  5. 제1항에 있어서,
    상기 도전성 금속 분말은 50 내지 300 nm 의 입자 크기를 갖는 내부전극용 도전성 페이스트 조성물.
  6. 제1항에 있어서,
    상기 내부전극용 도전성 페이스트 조성물은 로진 에스테르 수지를 더 포함하는 내부전극용 도전성 페이스트 조성물.
  7. 제6항에 있어서,
    상기 로진 에스테르 수지는 도전성 금속 분말 100 중량부에 대하여 4 내지 20 중량부의 함량을 갖는 내부전극용 도전성 페이스트 조성물.
  8. 유전체층이 적층된 세라믹 소체;
    상기 유전체층에 형성되며, 도전성 금속 분말 100 중량부, 세라믹 분말 40 내지 100 중량부, 및 분자량이 150,000 이하인 바인더 수지 4 내지 20 중량부를 포함하는 내부전극용 도전성 페이스트 조성물로 형성된 내부전극층; 및
    상기 세라믹 소체의 외측에 형성되며, 내부전극과 전기적으로 연결된 외부전극;
    을 포함하는 적층 세라믹 전자부품.
  9. 도전성 금속 분말 100 중량부, 세라믹 분말 40 내지 100 중량부, 및 분자량이 150,000 이하인 바인더 수지 4 내지 20 중량부를 포함하는 내부전극용 도전성 페이스트 조성물을 마련하는 단계;
    복수 개의 그린시트에 상기 도전성 페이스트 조성물로 내부전극 층을 형성하는 단계;
    상기 내부전극 층이 형성된 그린시트를 적층하여 적층체를 형성하는 단계;
    상기 적층체를 이용하여 그린 칩을 제조하는 단계; 및
    상기 그린 칩을 소성하여 세라믹 소체를 제조하는 단계;
    를 포함하는 적층 세라믹 전자부품의 제조방법.
  10. 제9항에 있어서,
    상기 내부전극용 도전성 페이스트 조성물의 점도는 2.0 Pa?s 이하인 적층 세라믹 전자부품의 제조방법.
  11. 제9항에 있어서,
    상기 도전성 금속 분말은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품의 제조방법.
  12. 제9항에 있어서,
    상기 바인더 수지는 폴리 비닐 부티랄(Polyvinyl Butyral)인 적층 세라믹 전자부품의 제조방법.
  13. 제9항에 있어서,
    상기 도전성 금속 분말은 50 내지 300 nm 의 입자 크기를 갖는 적층 세라믹 전자부품의 제조방법.
  14. 제9항에 있어서,
    상기 내부전극용 도전성 페이스트 조성물은 로진 에스테르 수지를 더 포함하는 적층 세라믹 전자부품의 제조방법.
  15. 제14항에 있어서,
    상기 로진 에스테르 수지는 도전성 금속 분말 100 중량부에 대하여 4 내지 20 중량부의 함량을 갖는 적층 세라믹 전자부품의 제조방법.
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