KR20120031112A - 반도체 기억 장치 - Google Patents

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가즈유끼 히가시
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가부시끼가이샤 도시바
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Abstract

본 실시 형태에 관한 반도체 기억 장치는, 기판과, 상기 기판 상에 설치되고, 각각 복수의 절연막 및 전극막이 교대로 적층되고, 대향하는 제1 계단 및 제2 계단을 갖는 적층체와, 상기 제1 및 제2 계단이 형성되어 있는 영역 외의 상기 적층체 내에 설치되고, 상기 절연막 및 상기 전극막의 적층 방향으로 연장되는 반도체 부재와, 상기 전극막과 상기 반도체 부재의 사이에 형성된 전하 축적층을 구비한다. 그리고, 상기 전극막은, 상기 제1 계단에 형성된 제1 테라스와, 상기 제2 계단에 형성된 제2 테라스와, 상기 제1 테라스 및 상기 제2 테라스를 접속하는 브릿지부를 갖는다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
<관련 출원>
본 출원은 일본 특허 출원 제2010-212858호(2010년 9월 22일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
후술하는 실시 형태는 대략 반도체 기억 장치에 관한 것이다.
반도체 기억 장치의 대용량화 및 저비용화를 도모하는 방법으로서, 일괄 가공형의 적층 메모리가 제안되어 있다. 일괄 가공형의 적층 메모리는, 반도체 기판 상에 절연막과 전극막을 교대로 적층시켜 적층체를 형성한 후, 리소그래피법에 의해 적층체에 관통 홀을 형성하고, 관통 홀 내에 블록층, 전하 축적층 및 터널층을 이 순서대로 퇴적시키고, 관통 홀 내에 실리콘 필러를 매립함으로써 제조된다. 이러한 적층 메모리에 있어서는, 전극막과 실리콘 필러의 교차 부분에 메모리 트랜지스터가 형성되고, 이것이 메모리 셀이 된다. 또한, 적층체가 형성된 메모리 영역 이외에 주변 회로 영역이 형성되어 있고, 주변 회로 영역에 있어서는, 메모리 셀을 구동하는 구동 회로가 형성되어 있다. 그리고, 적층체의 단부의 형상은, 전극막마다 테라스가 형성된 계단 형상으로 되어 있고, 각 전극막에 콘택트가 접속되어 있다.
본 발명의 실시 형태는 신뢰성이 높은 반도체 기억 장치를 제공한다.
본 실시 형태에 관한 반도체 기억 장치는, 기판과, 상기 기판 상에 설치되고, 각각 복수의 절연막 및 전극막이 교대로 적층되고, 대향하는 제1 계단 및 제2 계단을 갖는 적층체와, 상기 제1 및 제2 계단이 형성되어 있는 영역 외의 상기 적층체 내에 설치되고, 상기 절연막 및 상기 전극막의 적층 방향으로 연장되는 반도체 부재와, 상기 전극막과 상기 반도체 부재의 사이에 형성된 전하 축적층을 구비한다. 그리고, 상기 전극막은, 상기 제1 계단에 형성된 제1 테라스와, 상기 제2 계단에 형성된 제2 테라스와, 상기 제1 테라스 및 상기 제2 테라스를 접속하는 브릿지부를 갖는다.
본 발명의 실시 형태에 따르면, 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다.
도 1은 본 실시 형태에 관한 반도체 기억 장치를 예시하는 평면도.
도 2는 본 실시 형태에 관한 반도체 기억 장치를 예시하는 평면도이며, 도 1에 도시하는 영역(A)을 확대하여 도시한다.
도 3은 본 실시 형태에 관한 반도체 기억 장치의 메모리 영역을 예시하는 단면도.
도 4는 본 실시 형태에 관한 반도체 기억 장치를 예시하는 사시도이며, 도 2에 도시하는 영역(B)을 도시한다.
도 5는 본 실시 형태에 관한 반도체 기억 장치를 예시하는 사시도이며, 도 2에 도시하는 영역(C)을 도시한다.
도 6은 본 실시 형태에 관한 반도체 기억 장치를 예시하는 사시도이며, 도 2에 도시하는 영역(D)을 도시한다.
도 7은 본 실시 형태에서의 전극막을 예시하는 평면도이며, 도 2에 도시하는 영역(E)을 도시한다.
도 8은 본 실시 형태에 관한 반도체 기억 장치의 제조 방법에 있어서 사용하는 레지스트막을 예시하는 평면도.
도 9는 본 실시 형태의 변형예에 관한 반도체 기억 장치를 예시하는 평면도.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대하여 설명한다.
도 1은 본 실시 형태에 관한 반도체 기억 장치를 예시하는 평면도이고,
도 2는 본 실시 형태에 관한 반도체 기억 장치를 예시하는 평면도이며, 도 1에 도시하는 영역(A)을 확대하여 도시하고,
도 3은 본 실시 형태에 관한 반도체 기억 장치의 메모리 영역을 예시하는 단면도이고,
도 4는 본 실시 형태에 관한 반도체 기억 장치를 예시하는 사시도이며, 도 2에 도시하는 영역(B)을 도시하고,
도 5는 본 실시 형태에 관한 반도체 기억 장치를 예시하는 사시도이며, 도 2에 도시하는 영역(C)을 도시하고,
도 6은 본 실시 형태에 관한 반도체 기억 장치를 예시하는 사시도이며, 도 2에 도시하는 영역(D)을 도시하고,
도 7은 본 실시 형태에서의 전극막을 예시하는 평면도이며, 도 2에 도시하는 영역(E)을 도시한다.
또한, 도시의 편의상, 각 도면은 구성 요소를 선택적으로 도시하고 있다. 즉, 도 1은 반도체 기판 및 메모리 영역의 외측 테두리만을 도시하고 있고, 도 2는 메모리 영역, 계단 영역 및 주변 회로 영역의 외측 테두리만을 도시하고 있고, 도 3은 메모리 영역만을 도시하고 있고, 도 4, 도 5 및 도 6은 도전 부분만을 도시하고 있고, 도 7은 1매의 전극막만을 도시하고 있다. 도 4 및 도 5는 적층체(14)에서의 거의 동일한 부분을 동일한 방향으로부터 본 사시도이지만, 도 4에 있어서는 테라스의 구성을 나타내기 위하여, 브릿지부(32)(도 5 참조)를 생략하고 있다. 도 6에 있어서도 마찬가지이다. 한편, 도 5에는 브릿지부(32)를 도시하고 있다. 또한, 도 7은 도 4 내지 도 6에 도시하는 적층체(14)로부터 최상층의 전극막(16)을 1매만 뽑아내어, 바로 상방향(Z 방향)으로부터 본 평면도이다.
도 1에 도시한 바와 같이, 본 실시 형태에 관한 반도체 기억 장치(이하, 간단히 「장치」라고도 함)(1)에 있어서는, 예를 들어 단결정의 실리콘으로 이루어지는 실리콘 기판(11)이 설치되어 있다. 이하, 본 명세서에 있어서는, 설명의 편의상, XYZ 직교 좌표계를 도입한다. 이 좌표계에 있어서는, 실리콘 기판(11)의 상면에 평행한 방향이며 서로 직교하는 2방향을 X 방향 및 Y 방향으로 하고, X 방향 및 Y 방향의 양쪽에 대하여 직교하는 방향, 즉 상하 방향을 Z 방향으로 한다.
장치(1)에 있어서는, 데이터를 기억하는 메모리 셀이 형성된 메모리 영역(Rm)이 복수 설정되어 있다. Z 방향으로부터 보아 각 메모리 영역(Rm)의 형상은 직사각형이며, 그 길이 방향은 X 방향이고, 그 폭 방향은 Y 방향이다. 복수의 메모리 영역(Rm)은 X 방향 및 Y 방향을 따라서 매트릭스 형상으로 배열되어 있다.
도 2에 도시한 바와 같이, X 방향에 있어서 인접하는 2개의 메모리 영역(Rm)의 사이에는, 주변 회로 영역(Rc)이 설정되어 있다. 또한, 메모리 영역(Rm)과 주변 회로 영역(Rc)의 사이에는 계단 영역(Rs)이 설정되어 있다. 주변 회로 영역(Rc)은 인접하는 2개의 메모리 영역(Rm)의 메모리 셀을 구동하기 위한 트랜스퍼 게이트 등이 배치되는 영역이며, 계단 영역(Rs)은 메모리 영역(Rm)으로부터 인출된 전극막을 콘택트에 접속하는 영역이다.
도 3에 도시한 바와 같이, 실리콘 기판(11) 상에는 절연층(12), 백 게이트 전극(13), 적층체(14)가 형성되어 있다. 적층체(14)는 각각 복수의 절연막(15) 및 전극막(16)이 교대로 적층되어 구성되어 있다. 적층체(14)는 메모리 영역(Rm), 계단 영역(Rs) 및 주변 회로 영역(Rc)에 설치되어 있지만, 계단 영역(Rs)에 있어서는 골짜기(17)(도 4 참조)가 형성되어 있다. 골짜기(17)의 형상에 대해서는, 후술한다.
적층체(14)에서의 메모리 영역(Rm)에 형성된 부분에는, 관통 구멍(20)이 복수개 형성되어 있다. 관통 구멍(20)은 절연막(15) 및 전극막(16)의 적층 방향(Z 방향)으로 연장되어, 적층체(14)를 관통하고 있다. 또한, Z 방향으로부터 보아 관통 구멍(20)은 X 방향 및 Y 방향을 따라서 매트릭스 형상으로 배열되어 있다. Y 방향에 있어서 인접하는 2개의 관통 구멍(20)은, 백 게이트 전극(13)의 상면에 형성된 오목부(13a)에 의해 서로 연통되어 있다.
관통 구멍(20) 및 오목부(13a)의 내면 상에는, 블록 절연층(21)이 형성되어 있다. 블록 절연층(21)은, 장치(1)의 구동 전압의 범위 내에서 전압이 인가되어도 실질적으로 전류를 흘리지 않는 층이며, 예를 들어 실리콘 산화물에 의해 형성되어 있다. 블록 절연층(21) 상에는 전하 축적층(22)이 형성되어 있다. 전하 축적층(22)은 전하를 축적하는 능력이 있는 층이며, 예를 들어 전자의 트랩 사이트를 포함하는 층이며, 예를 들어 실리콘 질화물에 의해 형성되어 있다. 전하 축적층(22) 상에는 터널 절연층(23)이 형성되어 있다. 터널 절연층(23)은, 통상은 절연성이지만, 장치(1)의 구동 전압의 범위 내에 있는 소정의 전압이 인가되면 터널 전류를 흘리는 층이며, 예를 들어 실리콘 산화물에 의해 형성되어 있다. 블록 절연층(21), 전하 축적층(22) 및 터널 절연층(23)이 적층됨으로써, 메모리막(24)이 형성되어 있다.
관통 구멍(20) 및 오목부(13a)의 내부에는 폴리실리콘이 매립되어 있다. 관통 구멍(20) 내에 매립된 폴리실리콘에 의해, 실리콘 필러(26)(반도체 부재)가 형성되어 있다. 실리콘 필러(26)의 형상은 Z 방향으로 연장되는 기둥 형상이며, 예를 들어 원기둥 형상이다. 한편, 오목부(13a) 내에 매립된 폴리실리콘에 의해, 접속 부재(27)가 형성되어 있다. Y 방향에 있어서 인접하는 2개의 실리콘 필러(26)는 접속 부재(27)에 의해 서로 접속되어 있다.
적층체(14) 상에는 X 방향으로 연장되는 선택 게이트 전극(28)이 설치되어 있고, 그 위에는 X 방향으로 연장되는 소스선(29)이 설치되어 있고, 그 위에는 Y 방향으로 연장되는 비트선(30)이 설치되어 있다. 그리고, 접속 부재(27)에 의해 서로 접속된 2개의 실리콘 필러(26) 중 한쪽은 선택 게이트 전극(28)을 관통하여 소스선(29)에 접속되어 있고, 다른쪽은 선택 게이트 전극(28)을 관통하여 비트선(30)에 접속되어 있다. 이와 같은 구성에 의해, 전극막(16)과 실리콘 필러(26)의 사이에 전하 축적층(22)이 배치되고, 전극막(16)과 실리콘 필러(26)의 교차 부분마다 메모리 셀이 구성되어 있다. 이 결과, 메모리 영역(Rm)에 있어서는, 적층체(14) 내에 복수의 메모리 셀이 3차원 매트릭스 형상으로 배열되어 있다.
주변 회로 영역(Rc)에 있어서는, 실리콘 기판(11) 상에 메모리 셀을 구동하는 구동 회로(도시하지 않음)가 형성되어 있다. 실리콘 기판(11) 상에는, 이 구동 회로를 구성하는 트랜지스터의 게이트 전극(도시하지 않음)이 설치되어 있고, 그 위에는 적층체(14)가 설치되어 있다. 단, 주변 회로 영역(Rc)에 있어서는, 적층체(14) 내에 실리콘 필러(26) 및 메모리막(24)은 설치되어 있지 않다. 주변 회로 영역(Rc)에 있어서는, 적층체(14)를 관통하도록 적층체(14) 상에 설치된 배선(35)(도 4 내지 도 6 참조)을 구동 회로의 각 부에 접속하는 콘택트(도시하지 않음)가 설치되어 있다. 또한, 주변 회로 영역(Rc)에 있어서는, 적층체(14) 대신에 적층체(14)와 동등한 두께의 층간 절연막이 설치되어도 된다.
도 4 내지 도 7에 도시한 바와 같이, 계단 영역(Rs)에 있어서는, 적층체(14)에 골짜기(17)가 형성되어 있다. 골짜기(17)는, X 방향에 있어서 대향하는 한 쌍의 계단(18a 및 18b)에 의해 구성되어 있다. 계단(18a)은 골짜기(17)의 메모리 영역(Rm)측의 경사면이며, 계단(18b)은 골짜기(17)의 주변 회로 영역(Rc)측의 경사면이다. 계단(18a)의 형상은, YZ 평면에 관하여, 계단(18b)의 형상의 대략 거울상이다. 즉, 계단(18a)의 형상과 계단(18b)의 형상은, YZ 평면에 관하여 대략 면 대칭이다. 또한, 적층체(14)는 X 방향을 따라서 배열된 메모리 영역(Rm), 계단 영역(Rs) 및 주변 회로 영역(Rc)을 포함하는 영역마다 설치되어 있고, Y 방향에 있어서 인접하는 2개의 적층체(14)가 쌍을 이루고 있다. 쌍을 이루는 적층체(14)에 있어서는, 골짜기(17)끼리 연통되고 있고, 계단(18a)의 형상끼리 XZ 평면에 관하여 대략 거울상으로 되어 있고, 계단(18b)의 형상끼리도 XZ 평면에 관하여 대략 거울상으로 되어 있다.
계단(18a)에 있어서는, 전극막(16) 및 선택 게이트 전극(28)마다 테라스(T)가 형성되어 있다. 즉, 테라스(T)의 수는 전극막(16) 및 선택 게이트 전극(28)의 합계 적층수와 동등하다. 그리고, Z 방향으로부터 보아 테라스(T)는 바둑판 눈 형상으로 배열되어 있다. 예를 들어, 도 4 내지 도 6에 도시하는 예에서는, 전극막(16)의 적층수는 24이며, 선택 게이트 전극(28)의 적층수는 1이며, 25의 테라스(T)가 5행 5열의 바둑판 눈 형상으로 배열되어 있다. 계단(18a)에 있어서는, 계단(18b)에 가까운 테라스(T)일수록 높이가 낮고, 계단(18b)으로부터 먼 테라스(T)일수록 높이가 높다. X 방향에서의 테라스(T)간의 단차는 5매의 전극막(16)에 상당한다. 즉, 임의의 테라스(T)로부터, 계단(18b)으로부터 멀어지는 방향으로 1테라스분 이동하면, 전극막(16)의 적층수는 5매 증가한다. 또한, Y 방향에서의 테라스(T)간의 단차는 1매의 전극막(16)에 상당한다. 즉, 계단(18a)에 있어서는, Y 방향으로 1테라스분 이동하면, 전극막(16)의 적층수는 1매 증가 또는 감소한다. 계단(18b)의 형상도 마찬가지이다.
계단(18a)에서의 각 테라스(T)의 바로 위 영역에는, 각각 1개의 콘택트(31a)가 설치되어 있다. 마찬가지로, 계단(18b)에서의 각 테라스(T)의 바로 위 영역에는, 각각 1개의 콘택트(31b)가 설치되어 있다. 즉, 도 4 내지 도 6에 도시하는 예에서는, 계단(18a)의 바로 위 영역에는 25개의 콘택트(31a)가 설치되어 있고, 계단(18b)의 바로 위 영역에는 25개의 콘택트(31b)가 설치되어 있다. Z 방향으로부터 보아 콘택트(31a 및 31b)는 매트릭스 형상으로 배열되어 있다. 각 콘택트(31a 및 31b)는 그 바로 아래 영역에 위치하는 테라스(T)에 있어서 최상층에 적층된 전극막(16)에 접속되어 있다. 또한, 도 4 내지 도 6에 있어서는 일부의 콘택트만을 도시하고 있다.
그리고, 도 5 및 도 7에 도시한 바와 같이, 계단 영역(Rs)에서의 Y 방향의 일단부에는 골짜기(17)가 형성되어 있지 않고, 모든 전극막(16)이 잔류한 브릿지부(32)로 되어 있다. 즉, Z 방향으로부터 보아 각 전극막(16)의 형상은 골짜기(17)를 우회하는 U자 형상으로 되어 있다. 이에 의해, 각 전극막(16)에서의 콘택트(31a)가 접속된 부분과 콘택트(31b)가 접속된 부분은 일체적으로 형성되어 있고, 브릿지부(32)를 통하여 접속되어 있다. 또한, 상술한 바와 같이, 도 4 및 도 6에 있어서는, 도면을 보기 쉽게 하기 위하여, 브릿지부(32)는 도시를 생략하고 있다.
도 4 내지 도 6에 도시한 바와 같이, 각 콘택트(31a)의 바로 위 영역에는 도전막(33a)이 설치되어 있고, 각 콘택트(31a)의 상단부에 접속되어 있다. 각 도전막(33a)의 바로 위 영역에는 비아(34a)가 형성되어 있고, 그 하단부는 도전막(33a)에 접속되어 있다. 즉, 비아(34a)는 도전막(33a)을 통하여 콘택트(31a)에 접속되어 있다. 마찬가지로, 각 콘택트(31b)의 바로 위 영역에는 도전막(33b)이 설치되어 있고, 각 콘택트(31b)의 상단부에 접속되어 있다. 각 도전막(33b)의 바로 위 영역에는 비아(34b)가 형성되어 있고, 그 하단부는 도전막(33b)에 접속되어 있다. 즉, 비아(34b)는 도전막(33b)을 통하여 콘택트(31b)에 접속되어 있다.
Z 방향으로부터 보아 도전막(33a 및 33b)은 콘택트(31a 및 31b)보다도 크고, 각 테라스(T)보다도 약간 작다. 각 도전막(33a 및 33b)은, 각 테라스(T)의 대략 바로 위 영역에 배치되어 있다. 비아(34a 및 34b)의 직경은, 콘택트(31a 및 31b)의 직경보다도 작다. 또한, 비아(34a)의 Y 방향에서의 위치는 서로 조금씩 상이하고, 비아(34b)의 Y 방향에서의 위치도 서로 조금씩 상이하다. 단, 어떤 전극막(16)에 콘택트(31a)를 통하여 접속된 비아(34a)의 Y 방향에서의 위치는, 동일한 전극막(16)에 콘택트(31b)를 통하여 접속된 비아(34b)의 Y 방향에서의 위치와 거의 동일하다.
비아(34a 및 34b)의 상방에는, X 방향으로 연장되는 배선(35)이 설치되어 있다. 배선(35)의 폭, 즉 Y 방향의 길이는 도전막(33a 및 33b)의 Y 방향의 길이보다도 작고, X 방향을 따라서 배열된 도전막(33a 및 33b)의 열의 바로 위 영역마다 5개의 배선(35)이 설치되어 있다. 배선(35)의 개수는 콘택트(31a)의 개수와 동일하고, 따라서 전극막(16) 및 선택 게이트 전극(28)의 합계의 적층수와 동일하며, 예를 들어 25개이다. 그리고, 각 배선(35)에는 각 1개의 비아(34a 및 34b)의 상단부가 접속되어 있다. 이때, 동일한 전극막(16)에 접속된 비아(34a 및 34b)는, 동일한 배선(35)에 접속되어 있다.
바꾸어 말하면, 1개의 배선(35)은 비아(34a), 도전막(33a) 및 콘택트(31a)를 통하여, 어떤 전극막(16)에서의 계단(18a)의 테라스(T)를 이루는 부분에 접속됨과 함께, 비아(34b), 도전막(33b) 및 콘택트(31b)를 통하여, 동일한 전극막(16)에서의 계단(18b)의 테라스(T)를 이루는 부분에 접속되어 있다. 즉, 각 배선(35)은 2개의 콘택트(31a 및 31b)를 통하여, 각 전극막(16)에 접속되어 있다. 이에 의해, 주변 회로 영역(Rc)에 형성된 구동 회로(구동 회로)에 있어서 생성된 전압이, 배선(35)을 통하여 전극막(16)에 인가 가능하게 된다.
또한, 적층체(14)를 덮도록 층간 절연막(36)(도 3 참조)이 설치되어 있다. 상술한 선택 게이트 전극(28), 소스선(29), 비트선(30), 콘택트(31a 및 31b), 도전막(33a 및 33b), 비아(34a 및 34b) 및 배선(35)은, 층간 절연막(36) 중에 매립되어 있다.
이어서, 본 실시 형태에 관한 반도체 기억 장치(1)의 제조 방법에 대하여 설명한다.
도 8은 본 실시 형태에 관한 반도체 기억 장치의 제조 방법에 있어서 사용하는 레지스트막을 예시하는 평면도이다.
또한, 도 8에 있어서는, 다른 타이밍에서 사용하는 2매의 레지스트막을 겹쳐 도시하고 있다. 먼저 사용하는 레지스트막(41)은 실선으로 그리고, 나중에 사용하는 레지스트막(42)은 2점쇄선으로 그리고 있다.
도 3에 도시한 바와 같이, 실리콘 기판(11) 상에 절연층(12)을 형성하고, 도전막을 형성하고, 이 도전막을 패터닝한다. 이에 의해, 이 도전막에서의 메모리 영역(Rm) 및 계단 영역(Rs)에 형성된 부분이 백 게이트 전극(13)이 되고, 주변 회로 영역(Rc)에 형성된 부분이 구동 회로를 구성하는 트랜지스터의 게이트 전극(도시하지 않음)이 된다. 이어서, 백 게이트 전극(13)에서의 메모리 영역(Rm)에 배치된 부분의 상면에 오목부(13a)를 형성하고, 그 내부에 희생재(도시하지 않음)를 매립한다.
이어서, 절연막(15)과 전극막(16)을 교대로 적층시켜 적층체(14)를 형성한다. 이어서, 적층체(14)에서의 메모리 영역(Rm)에 배치된 부분에, 예를 들어 BSG(boron silicate glass: 붕소 첨가 실리콘 산화물)로 이루어지는 하드 마스크를 마스크로 하여 에칭을 실시함으로써, Z 방향으로 연장되는 관통 구멍(20)을 형성하고, 오목부(13a)의 양단부에 도달시킨다. 이어서, 오목부(13a) 내의 희생재를 제거하고, 관통 구멍(20) 및 오목부(13a)의 내면 상에 블록 절연층(21), 전하 축적층(22), 터널 절연층(23)을 이 순서대로 형성한다. 이어서, 오목부(13a) 및 관통 구멍(20)의 내부에 폴리실리콘을 매립함으로써, 접속 부재(27) 및 실리콘 필러(26)를 형성한다. 이어서, 적층체(14) 상에 선택 게이트 전극(28)을 형성한다.
이어서, 도 4 및 도 8에 도시한 바와 같이, 선택 게이트 전극(28) 상에 레지스트 재료를 도포하고, 건조시켜, 레지스트막(41)을 성막한다. 이어서, 포토리소그래피법에 의해 레지스트막(41)에 Y 방향으로 연장되는 개구부(41a)를 형성한다. 그리고, 레지스트막(41)을 마스크로 한 에칭과, 레지스트막(41)의 슬리밍을 교대로 실시한다. 구체적으로는, 우선, 레지스트막(41)을 마스크로 하여 RIE(reactive ion etching: 반응성 이온 에칭)를 실시하고, 개구부(41a)의 바로 아래 영역에 있어서, 적층체(14)로부터 각 복수층, 예를 들어 각 5층의 전극막(16) 및 절연막(15)을 제거한다. 이어서, 예를 들어 산소 플라즈마에 의한 등방 에칭을 행하여, 레지스트막(41)을 슬리밍한다. 이에 의해, 개구부(41a)가 X 방향 및 Y 방향으로 넓혀져, 개구부(41a)의 단부 가장자리가 X 방향에 있어서 1테라스분만큼 후퇴한다. 이어서, 슬리밍 후의 레지스트막(41)을 마스크로 하여, 5층분의 RIE를 행한다. 이러한 에칭과 슬리밍을 복수회 반복한다. 예를 들어, 에칭을 4회 실시한다. 이에 의해, 적층체(14)에 X 방향을 따라서 5층분씩의 단차가 4단 형성된다. 그 후, 레지스트막(41)을 제거한다.
이어서, 적층체(14) 상에 레지스트막(42)을 성막하고, 포토리소그래피법에 의해 X 방향으로 연장되는 개구부(42a)를 형성한다. 그리고, 레지스트막(42)을 마스크로 한 에칭과, 레지스트막(42)의 슬리밍을 교대로 실시한다. 구체적으로는, 우선, 레지스트막(42)을 마스크로 하여 RIE를 실시하고, 개구부(42a)의 바로 아래 영역에 있어서, 적층체(14)로부터 각 1층의 전극막(16) 및 절연막(15)을 제거한다. 이어서, 예를 들어 산소 플라즈마에 의한 등방 에칭을 행하여, 레지스트막(42)을 슬리밍한다. 이에 의해, 개구부(42a)가 X 방향 및 Y 방향으로 넓혀져, 개구부(42a)의 단부 가장자리가 Y 방향에 있어서 1테라스분만큼 후퇴한다. 이어서, 슬리밍 후의 레지스트막(42)을 마스크로 하여, 1층분의 RIE를 행한다. 이러한 에칭과 슬리밍을 복수회 반복한다. 예를 들어, 에칭을 4회 실시한다. 이에 의해, 적층체(14)에 Y 방향을 따라서 1층분씩의 단차가 4단 형성된다. 그 후, 레지스트막(42)을 제거한다.
이 결과, 적층체(14)에 계단(18a) 및 계단(18b)이 동시에 형성되고, 골짜기(17)가 형성된다. 계단(18a 및 18b)의 형상은, YZ 평면에 관하여 대략 면 대칭이 된다. 단, RIE의 국소적인 편차에 기인하는 형상의 편차는 발생한다. 계단(18a 및 18b)의 각각에 있어서는, 5행 5열의 바둑판 눈 형상으로 테라스(T)가 형성된다. 이때, Y 방향에서의 개구부(41a)간의 간격 및 개구부(42a)간의 간격을 넓게 취하고, 마지막까지 에칭되지 않는 영역을 설정함으로써, 각 전극막(16)의 일부가 잔류하고, X 방향으로 연장되는 브릿지부(32)(도 5 참조)가 형성된다.
이어서, 도 3에 도시한 바와 같이, 전극막(16) 및 선택 게이트 전극(28)을 Y 방향을 따라서 분단한다. 또한, X 방향을 따라서 배열된 메모리 영역(Rm), 계단 영역(Rs) 및 주변 회로 영역(Rc)을 1단위로 하여, 적층체(14)를 분단한다.
이어서, 도 4에 도시한 바와 같이, 적층체(14)를 매립하도록 층간 절연막을 형성하고, 이 층간 절연막 내에 콘택트(31a 및 31b)를 형성한다. 콘택트(31a)는 계단(18a)의 각 테라스(T)의 바로 위 영역에 형성하고, 이 테라스(T)에 잔류한 최상층의 전극막(16)에 접속시킨다. 또한, 콘택트(31b)는 계단(18b)의 각 테라스(T)의 바로 위 영역에 형성하고, 이 테라스(T)에 잔류한 최상층의 전극막(16)에 접속시킨다. 이에 의해, 각 전극막(16)에 각 1개의 콘택트(31a) 및 콘택트(31b)가 접속된다. 즉, 각 전극막(16)에 합계 2개의 콘택트가 접속된다. 또한, 이때, 주변 회로 영역(Rc)에 있어서도 구동 회로의 각 부분에 접속되는 콘택트(도시하지 않음)를 형성한다.
이어서, 메모리 영역(Rm)에 소스선(29)을 형성함과 함께, 계단 영역(Rs)에 도전막(33a 및 33b)을 형성한다. 도전막(33a)은 콘택트(31a)마다 형성하고, 도전막(33b)은 콘택트(31b)마다 형성한다. 이어서, 계단 영역(Rs)에 있어서, 비아(34a 및 34b)를 형성한다. 비아(34a)는 도전막(33a)마다 형성하고, 비아(34b)는 도전막(33b)마다 형성한다. 단, 상술한 바와 같이, X 방향으로 배열된 도전막(33a)의 각각에 접속된 비아(34a)의 Y 방향에서의 위치를 조금씩 상이하게 한다. 비아(34b)에 대해서도 마찬가지로 한다. 또한, 동일한 전극막(16)에 접속된 비아(34a) 및 비아(34b)의 Y 방향에서의 위치는 서로 대략 동일하게 한다.
이어서, 메모리 영역(Rm)에 비트선(30)을 형성함과 함께, 계단 영역(Rs)에 배선(35)을 형성한다. 각 배선(35)은 각 전극막(16)에 접속된 2개의 비아(34a 및 34b)에 공통 접속됨과 함께, 주변 회로 영역(Rc)에 형성된 콘택트(도시하지 않음)에도 접속된다. 이에 의해, 본 실시 형태에 관한 반도체 기억 장치(1)가 제조된다.
이어서, 본 실시 형태의 효과에 대하여 설명한다.
본 실시 형태에 있어서는, 계단(18a 및 18b)을 형성할 때에, 2매의 레지스트막(41 및 42)을 사용하여 에칭 및 슬리밍을 행하여, 테라스(T)를 바둑판 눈 형상으로 형성하고 있다. 이에 의해, 단순한 일 방향을 따른 계단을 형성하는 경우와 비교하고, 테라스(T)의 수를 증가시킬 수 있다. 즉, 레지스트막을 슬리밍하면, 레지스트막의 단부 가장자리가 수평 방향으로 후퇴할 뿐만 아니라, 막 두께도 감소한다. 이로 인해, 레지스트막의 초기 막 두께는, 레지스트막의 단부 가장자리를 수평 방향에 있어서 후퇴시키는 양의 합계값에 각 단의 편차량을 더한 값 이상으로 해 둘 필요가 있다. 그러나, 레지스트막의 막 두께에는 상한이 있기 때문에, 이 막 두께의 상한에 의해 단수가 제약되게 된다. 예를 들어, 레지스트막의 초기 막 두께의 제약에 의해 슬리밍을 3회밖에 실시할 수 없다고 하면, 에칭은 4회밖에 실시할 수 없어, 계단은 5단밖에 형성할 수 없다. 따라서, 단순한 일 방향을 따른 계단을 형성하는 경우에는, 5개의 테라스밖에 형성할 수 없다. 2매의 레지스트막을 사용하였다고 하여도 10개의 테라스밖에 형성할 수 없다.
이에 대해, 본 실시 형태에 따르면, 2매의 레지스트막을 사용하여 서로 다른 방향으로 계단을 형성하고 있기 때문에, 1매의 레지스트막에 의해 형성 가능한 단수가 5단이라고 하여도 5×5=25의 테라스를 형성할 수 있다. 이에 의해, 적층체(14)에서의 전극막(16)의 적층수를 증가시킬 수 있어, 메모리 셀의 집적도를 향상시킬 수 있다. 또한, 테라스를 바둑판 눈 형상으로 배열시킴으로써, 계단 영역(Rs)의 면적을 저감할 수 있다. 이에 의해서도 장치(1)의 소형화를 도모하여, 메모리 셀의 집적도를 향상시킬 수 있다.
단, 이러한 바둑판 눈 형상의 계단을 형성하면, 각 테라스의 면적이 작아져, 각 테라스에 1개의 콘택트밖에 접속할 수 없게 된다. 한편, 메모리 셀에 대한 기입 동작 및 소거 동작시에는, 전극막(16)에 높은 전압을 인가할 필요가 있어, 이러한 고전압을 반복하여 인가함으로써, 콘택트에 오픈 결함이 발생하게 되는 경우가 있다. 가령, 배선(35)과 전극막(16)의 사이에 접속된 콘택트가 1개만이면, 이 콘택트가 오픈해 버리면, 이 전극막(16)에는 전압을 인가할 수 없게 되어, 다수의 메모리 셀이 사용 불가능하게 되어 버린다. 또한, 바둑판 눈 형상의 계단에 있어서, 각 테라스의 면적을 크게 하여, 각 테라스에 복수개의 콘택트를 접속하는 것도 생각할 수 있지만, 그렇게 하면 레지스트막에 요구되는 초기 막 두께가 커져, 형성 가능한 단수가 감소하게 된다.
따라서, 본 실시 형태에 있어서는, 메모리 영역(Rm)측의 계단(18a)에 대향시켜, 주변 회로 영역(Rc)측에도 계단(18b)을 형성하고 있다. 그리고, 계단(18a)의 테라스(T)마다 콘택트(31a)를 설치함과 함께, 계단(18b)의 테라스(T)마다 콘택트(31b)를 설치하고 있다. 이에 의해, 1개의 배선(35)이 2개의 콘택트(31a 및 31b)를 통하여 1매의 전극막(16)에 접속되기 때문에, 1개의 콘택트가 오픈하여도, 나머지 1개의 콘택트에 의해 전극막(16)에 전압을 인가할 수 있다. 따라서, 본 실시 형태에 관한 반도체 기억 장치(1)는 신뢰성이 높다. 또한, 전극막(16)에는 전압을 인가하면 되며, 실질적으로 전류를 흘릴 필요는 없기 때문에, 2개의 콘택트가 1개가 되어도 문제는 발생하지 않는다.
또한, 본 실시 형태에 있어서는, 계단(18a 및 18b)의 형상을 서로 면 대칭으로 함으로써, 계단(18a 및 18b)을 1조의 레지스트막(41 및 42)을 사용하여, 동시에 형성할 수 있다. 이로 인해, 계단(18b)을 형성함으로써 공정수가 증가하는 일이 없고, 따라서, 제조 비용이 증가하는 일도 없다.
또한, 본 실시 형태에 있어서는, 콘택트(31a 및 31b)의 상방에 도전막(33a 및 33b)을 설치하고, 그 상방에 비아(34a 및 34b)를 형성하고, 비아(34a)의 Y 방향에서의 위치를 서로 상이하게 하여, 비아(34b)의 Y 방향에서의 위치를 서로 상이하게 함과 함께, 동일한 전극막(16)에 접속된 비아(34a 및 34b)의 Y 방향에서의 위치를 서로 동일하게 하고 있다. 이에 의해, 각 배선(35)에 2개의 비아(34a 및 34b)를 공통 접속할 수 있다. 또한, 비아(34a 및 34b)의 직경을 콘택트(31a 및 31b)의 직경보다 작게 함으로써, 배선(35)의 배열 주기를 축소할 수 있다. 이에 의해서도 반도체 기억 장치(1)의 소형화를 도모할 수 있다.
이어서, 본 실시 형태의 변형예에 대하여 설명한다.
도 9는 본 변형예에 관한 반도체 기억 장치를 예시하는 평면도이다.
도 1 및 도 2에 도시한 바와 같이, 전술한 실시 형태에 있어서는, 주변 회로 영역(Rc)의 X 방향 양측에 한 쌍의 메모리 영역(Rm)이 설정되어 있는 예를 도시하였다. 이에 대해, 도 9에 도시한 바와 같이, 본 변형예에 관한 반도체 기억 장치(1a)에 있어서는, 주변 회로 영역(Rc)의 한쪽 측에만 메모리 영역(Rm)이 설정되어 있다. 그리고, 전술한 실시 형태와 마찬가지로, 주변 회로 영역(Rc)과 메모리 영역(Rm)의 사이에는 계단 영역(Rs)이 설정되어 있고, 계단 영역(Rs)에 있어서는, 적층체(14)에 골짜기(V)가 형성되어 있다. 본 변형예에서의 상기 이외의 구성, 제조 방법 및 효과는 전술한 실시 형태와 마찬가지이다.
이상, 본 발명의 실시 형태를 설명하였지만, 이 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것을 의도하고 있지 않다. 이 신규의 실시 형태는 그 밖의 여러가지 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허청구범위에 기재된 발명 및 그 등가물의 범위에 포함된다.
예를 들어, 상술한 실시 형태에 있어서는, 전극막(16)의 형상이 U자 형상이며, 전극막(16)에서의 콘택트(31a)가 접속된 부분과 콘택트(31b)가 접속된 부분이 일체적으로 형성됨으로써, 브릿지부(32)를 통하여 서로 접속되어 있는 예를 나타내었지만, 본 발명은 이것에 한정되지 않는다. 예를 들어, 전극막(16)에서의 콘택트(31a)가 접속된 부분과 콘택트(31b)가 접속된 부분은 서로 분리되어 있고, 배선(35) 이외의 다른 배선 등에 의해 서로 접속되어도 된다. 또한, 상술한 실시 형태에 있어서는, 계단(18a 및 18b)에 있어서 테라스(T)가 바둑판 눈 형상으로 배치되어 있는 예를 나타내었지만, 본 발명은 이것에 한정되지 않는다.
이상 설명한 실시 형태에 따르면, 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다.
1: 반도체 기억 장치
12: 절연층
13: 백 게이트 전극
14: 적층체
15: 절연막
16: 전극막
17: 골짜기

Claims (12)

  1. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 설치되고, 각각 복수의 절연막 및 전극막이 교대로 적층되고, 대향하는 제1 계단 및 제2 계단을 갖는 적층체와,
    상기 제1 및 제2 계단이 형성되어 있는 영역 외의 상기 적층체 내에 설치되고, 상기 절연막 및 상기 전극막의 적층 방향으로 연장되는 반도체 부재와,
    상기 전극막과 상기 반도체 부재의 사이에 형성된 전하 축적층을 구비하고,
    상기 전극막은,
    상기 제1 계단에 형성된 제1 테라스와,
    상기 제2 계단에 형성된 제2 테라스와,
    상기 제1 테라스 및 상기 제2 테라스를 접속하는 브릿지부를 갖는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 적층 방향으로부터 보아 상기 전극막의 형상은, 상기 제1 및 제2 계단이 형성되어 있는 영역을 우회하는 U자 형상인 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 적층 방향으로부터 보아 상기 테라스는 바둑판 눈 형상으로 배열되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제1 계단의 형상은, 상기 제2 계단의 형상의 거울상인 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2 계단은, 메모리 셀 영역과 주변 회로 영역의 사이에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 반도체 기억 장치로서,
    기판과,
    상기 기판 상에 설치되고, 각각 복수의 절연막 및 전극막이 교대로 적층되고, 상기 전극막마다 테라스가 형성된 대향하는 한 쌍의 계단으로 이루어지는 골짜기가 형성된 적층체와,
    상기 전극막에서의 한쪽의 상기 계단의 테라스를 이루는 부분에 접속된 제1 콘택트와,
    상기 전극막에서의 다른쪽의 상기 계단의 테라스를 이루는 부분에 접속된 제2 콘택트와,
    상기 제1 콘택트 및 상기 제2 콘택트에 접속된 배선과,
    상기 적층체에서의 상기 골짜기로부터 보아 상기 제1 콘택트측의 부분 내에 설치되고, 상기 절연막 및 상기 전극막의 적층 방향으로 연장되는 반도체 부재와,
    상기 전극막과 상기 반도체 부재의 사이에 형성된 전하 축적층을 구비하고,
    상기 전극막에서의 상기 제1 콘택트가 접속된 부분과 상기 제2 콘택트가 접속된 부분은, 상기 배선 이외의 경로에서 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 전극막은 상기 제1 콘택트가 접속된 부분을 상기 제2 콘택트가 접속된 부분에 접속하는 브릿지부를 갖는 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 적층 방향으로부터 보아 상기 전극막의 형상은, 상기 골짜기를 우회하는 U자 형상인 것을 특징으로 하는 반도체 기억 장치.
  9. 제6항에 있어서,
    상기 적층 방향으로부터 보아 상기 테라스는 바둑판 눈 형상으로 배열되어 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 제6항에 있어서,
    상기 한쪽의 계단의 형상은, 상기 다른쪽의 계단의 형상의 거울상인 것을 특징으로 하는 반도체 기억 장치.
  11. 제6항에 있어서,
    상기 기판 상에 설치되고, 각각 복수의 다른 절연막 및 다른 전극막이 교대로 적층되고, 각 상기 다른 전극막을 테라스로 한 대향하는 한 쌍의 다른 계단으로 이루어지는 다른 골짜기가 형성된 다른 적층체와,
    상기 다른 전극막에서의 한쪽의 상기 다른 계단의 테라스를 이루는 부분에 접속된 다른 제1 콘택트와,
    상기 다른 전극막에서의 다른쪽의 상기 다른 계단의 테라스를 이루는 부분에 접속된 다른 제2 콘택트와,
    상기 다른 제1 콘택트 및 상기 다른 제2 콘택트에 접속된 다른 배선과,
    상기 다른 적층체에서의 상기 다른 골짜기로부터 보아 상기 다른 제1 콘택트측의 부분 내에 설치되고, 상기 적층 방향으로 연장되는 다른 반도체 부재와,
    상기 다른 전극막과 상기 다른 반도체 부재의 사이에 형성된 다른 전하 축적층을 더 구비하고,
    상기 다른 전극막에서의 상기 다른 제1 콘택트가 접속된 부분과 상기 다른 제2 콘택트가 접속된 부분은, 상기 다른 배선 이외의 경로에서 접속되어 있고,
    상기 다른 골짜기는 상기 골짜기에 연통되어 있고,
    상기 한쪽의 다른 계단의 형상은, 상기 다른쪽의 다른 계단의 형상의 거울상이고,
    상기 한쪽의 계단의 형상은, 상기 한쪽의 다른 계단의 형상의 거울상이고,
    상기 다른쪽의 계단의 형상은, 상기 다른쪽의 다른 계단의 형상의 거울상인 것을 특징으로 하는 반도체 기억 장치.
  12. 제6항에 있어서,
    상기 제1 콘택트의 상단부에 접속된 제1 도전막과,
    상기 제2 콘택트의 상단부에 접속된 제2 도전막과,
    하단부가 상기 제1 도전막에 접속되고, 상단부가 상기 배선에 접속된 제1 비아와,
    하단부가 상기 제2 도전막에 접속되고, 상단부가 상기 배선에 접속된 제2 비아를 더 구비하고,
    상기 제1 비아의 직경은 상기 제1 콘택트의 직경보다도 작고, 상기 제2 비아의 직경은 상기 제2 콘택트의 직경보다도 작고,
    상기 배선의 폭 방향에 있어서, 상기 제1 비아의 위치는 서로 상이하고, 상기 제2 비아의 위치는 서로 상이하며, 하나의 상기 전극막에 접속된 상기 제1 비아의 위치는, 상기 하나의 전극막에 접속된 상기 제2 비아의 위치와 동일한 것을 특징으로 하는 반도체 기억 장치.
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