KR20120030996A - 확산 방지 코팅된 기판상에 형성된 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

확산 방지 코팅된 금속 기판상에 형성되는 반도체 장치, 및 그 제조방법이 개시된다. 반도체 장치는 금속 기판, 상기 금속 기판상에 형성된 확산 방지층, 상기 확산 방지층상에 형성된 절연층, 상기 절연층상에 형성된 반도체층을 포함한다. 상기 제조방법은 금속 기판상에 확산 방지층을 형성하는 공정, 상기 확산 방지층상에 절연층을 형성하는 공정; 및 상기 절연층상에 반도체층을 형성하는 공정을 포함한다. 이러한 확산 방지 코팅된 기판은 금속 기판으로부터 그 위에 형성되는 반도체 장치로 금속 원소가 확산하는 것을 방지한다.

Description

확산 방지 코팅된 기판상에 형성된 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICES ON DIFFUSION BARRIER COATED SUBSTRATES AND METHODS OF MAKING THE SAME}
본 출원은 2009년 5월 28일자 출원한 미국 가출원 제 61/181,953호(Atty. Docket No.IDR3021)를 우선권으로 하며, 상기 미국 가출원 전체는 본 명세서의 참고문헌으로 포함된다.
본 발명은 일반적으로 반도체 장치 분야에 관한 것으로서, 보다 구체적으로, 본 발명의 실시예들은 확산 방지 코팅된 금속 기판 상에 형성된 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 제조에 금속 호일(foil) 기판(예를 들면, 스테인리스 스틸, 알루미늄, 구리 등)을 사용할 경우 유연한(flexible) 반도체 제품의 제작이 가능하다. 또한, 금속 호일(foil) 기판을 사용하게 되면, 금속 호일(foil) 기판의 특성을 심각하게 저하시키지 않으면서 그 위에 전기적인 장치 층, 특징부(features) 및/또는 장치를 고온 공정으로 형성할 수 있게 된다. 그러나, 고온의 온도에서는, 금속 호일(foil) 기판의 성분(예를 들면, 스테인리스 스틸의 경우, 철 원자 및/또는 크롬, 니켈, 몰리브덴, 니오븀 등과 같은 합금 원소의 원자)이 충분히 높은 확산성을 갖게 되어 금속 호일(foil) 기판으로부터 그 위에 형성된 하나 이상의 전기적인 장치(예를 들면, 반도체 또는 유전체)층, 특징부 및/또는 장치로 확산되고, 그에 따라 그들의 전기적인 특성을 손상시킬 수 있다.
예를 들어, 도 1을 참조하면, 반도체 장치의 예로서 박막 트랜지스터(TFT)가 도시되어 있다. 절연층(20)은 금속 호일(foil) 기판(10)과 반도체 몸체(30) 사이에 위치한다. 반도체 몸체(30)는 그 내부에 소스/드레인 영역(60, 70)을 구비하고 있고, 그 위에는 게이트 유전체(40) 및 게이트 전극(50)을 포함한 게이트 스택(stack)이 형성되어 있다. 어닐링(annealing) 공정 동안, 기판(10) 상의 TFT(5)에서는 소스/드레인 영역(60, 70)에 있는 도펀트가 활성화되고 그리고/또는 적어도 부분적으로 반도체 몸체(30)를 결정화시키기에 충분한 온도까지 가열될 수 있다. 이러한 고온의 온도(예를 들면, 350℃를 초과하는 온도, 특히 600℃를 초과하는 온도)에서는 금속 호일(foil) 기판(10)에 있는 금속 원자의 이동성이 증가되어, 금속 원자의 확산 거리가 절연체의 두께에 상응할 정도로 된다. 화살표(80)로 표시한 바와 같이, 금속 원자가 기판(10)으로부터 절연층(20)을 통과하여 TFT(5)의 액티브 영역(예를 들면, 반도체 몸체(30)의 채널 영역 및/또는 소스/드레인 영역(60, 70)) 및/또는 게이트 유전체 영역(40)까지 확산되는 경우, TFT(5)의 동작 특성(예를 들면, TFT(30)의 문턱 전압, 역치 기울기, 누설 전류 및/또는 온-전류 특성)이 저하될 수 있다.
따라서, 금속 원자가 기판(10)으로부터 절연층(20)을 통과하여 TFT(5)의 액티브 영역 및/또는 게이트 유전체 영역(40)에까지 확산하는 것을 방지하기 위하여, 금속 기판(10)과 그 위에 형성되는 반도체층(30)(또는 다른 소자층) 사이에 확산 방지 수단을 제공하는 것이 바람직하다. 또한, 금속 원자가 첨가될 경우 소자층의 특성에 바람직하지 않은 변화가 유발될 수 있는 커패시터, 다이오드, 인덕터, 저항 등과 같은 다른 장치에서도, 금속 기판(10)과 그 소자층 사이에 확산 방지 수단을 제공하는 것이 바람직하다.
일 실시예에 따르면, 본 발명은, 금속 기판, 상기 금속 기판 상에 형성된 하나 이상의 확산 방지층, 상기 확산 방지층 상에 형성된 하나 이상의 절연층, 및 상기 절연층 상에 형성된 반도체층 또는 다른 소자층을 포함하는, 확산 방지 코팅된 금속 기판상에 형성된 전기적인 장치에 관한 것이다.
다른 실시예에 따르면, 본 발명은, 또한, 금속 기판 상에 하나 이상의 확산 방지층을 형성하는 공정, 상기 확산 방지층 상에 하나 이상의 절연층을 형성하는 공정; 및 상기 절연층상에 반도체층 또는 다른 소자층을 형성하는 공정을 포함하는, 금속 기판상에 형성된 전기적인 장치를 제조하는 방법에 관한 것이다.
본 발명은, 확산 방지 코팅된 금속 기판상에 형성된 전기적인 장치 및 그 제조방법을 제공한다. 상기 확산 방지층은 금속 원자가 금속 기판으로부터 그 위에 형성된 전기적인 장치로 확산하는 것을 방지한다. 후술하는 상세한 설명으로부터 본 발명에 대한 상기와 같은 이점 및 다른 이점을 명확히 알 수 있을 것이다.
이와 같이, 본 발명은 확산 방지층 코팅된 기판상에 형성된 반도체 장치를 제공한다. 본 발명은 확산 방지층을 그 위에 구비한 금속 기판으로부터 금속 기판상에 형성된 반도체 장치로 금속 원자가 확산되는 것을 방지한다.
도 1은 절연체 코팅된 금속 기판상에 형성된 TFT를 도시한 것이다.
도 2A-2E는 본 발명의 실시예에 따른 확산 방지 코팅된 금속 기판상에 TFT를 제조하기 위한 일 실시예에 따른 방법에서 형성되는 구조들을 도시한 것이다.
도 3A-3C는 금속 기판상에 확산 방지층을 형성하는 다른 실시예에 따른 방법을 도시한 것이다.
도 4A-4B는 본 발명의 실시예에 따른 확산 방지 코팅된 금속 기판을 제조하기 위한 다른 실시예에 따른 방법에서 형성되는 구조들을 도시한 것이다.
도 5는 SiO2층 하부에 형성된 AlN 및 TiN층들의 반사도 감소를 SiO2층의 두께의 함수로서 보여주는 그래프이다.
첨부하는 도면에 도시된 바와 같은 본 발명의 다양한 실시예를 구체적으로 참조할 것이다. 본 발명은 후술하는 실시예와 함께 설명될 것이지만, 이로 인해 본 발명이 이러한 실시예에 한정되는 것은 아니다. 이와 반대로, 본 발명은, 첨부된 청구범위에 의해 정의되는 본 발명의 사상과 범위 내에 포함될 수 있는 대체수단, 변경 및 균등물까지 포함한다. 더욱이, 후술하는 상세한 설명에서는, 본 발명에 대한 명확한 이해를 위해서 많은 구체적인 세부사항이 제시된다. 그러나, 본 발명이 속하는 기술분야에서 숙련된 자라면, 이러한 구체적인 세부사항이 없어도 본 발명이 실시될 수 있다는 것을 자명하게 알 수 있을 것이다. 다른 경우에 있어서, 주지의 방법, 절차, 구성요소, 및 회로에 대해서는 상세하게 설명하지 않았는데, 이는 본 발명의 특징들이 불필요하게 모호하게 되지 않도록 하기 위함이다.
일 실시예에 따르면, 본 발명은, 금속 기판, 상기 금속 기판 상에 형성된 적어도 하나의 확산 방지층, 상기 확산 방지층 상에 형성된 적어도 하나의 절연층, 및 상기 절연층 상에 형성된 적어도 하나의 소자층(예를 들면, 반도체층)을 포함하는, 확산 방지 코팅된 금속 기판 상에 형성되는 전기적인 장치에 관한 것이다.
다른 실시예에 따르면, 본 발명은, 금속 기판 상에 적어도 하나의 확산 방지층을 형성하는 공정, 상기 확산 방지층 상에 적어도 하나의 절연층을 형성하는 공정; 및 상기 절연층 상에 적어도 하나의 소자층(예를 들면, 반도체층)을 형성하는 공정을 포함하는, 확산 방지 코팅된 금속 기판 상에 형성된 전기적인 장치를 제조하는 방법에 관한 것이다.
다양한 측면에서, 확산 방지 코팅된 금속 기판상에 형성된 전기적인 장치를 제조하는 방법에 관한 바람직한 방법과 관련하여, 이하에서 보다 상세하게 설명하기로 한다.
확산 방지 코팅된 금속 기판 상에 형성된 장치의 바람직한 예
도 2A를 참조하면, 금속 기판(210)은 스테인리스 스틸(각종 등급의, 예를 들면, 304 타입, 316 타입 등) 또는 전기적인 장치의 제조와 관련한 전형적인 공정 온도(예를 들면, 약 350℃보다 높거나, 또는 350℃를 넘지만 기판의 연화 온도보다 낮은 온도 값)를 견딜 수 있을 만큼 충분히 높은 연화 온도를 갖는 다른 적합한 원소의 금속 또는 합금으로 구성된, 슬랩(slab), 호일(foil) 또는 시트를 포함할 수 있다. 비록 어떠한 스테인리스 스틸 합금도 이용 가능하지만, 일 실시예에 따르면, 상기 금속은 304 타입 스테인리스 스틸이다. 선택적으로, 상기 금속 기판(210)은, 예를 들면, 알루미늄, 구리, 티타늄 또는 몰리브덴으로 구성된, 슬랩(slab), 호일(foil) 또는 시트를 포함할 수 있다. 상기 금속 기판(210)은 약 10㎛ 내지 1000㎛의 두께를 가질 수 있다(예를 들면, 10㎛ 내지 500㎛, 50 내지 200㎛, 또는 그에 속하는 어떠한 값이나 값의 범위). 금속 기판(210)은 정사각형, 원형, 타원형, 직사각형 등과 같이, 기본적으로 어떠한 모양도 가질 수 있다. 선택적으로, 상기 금속 기판(210)은 미리 결정된 불규칙 및/또는 패턴화된 모양을 가질 수 있다. 몇 가지 실시예에서는, 금속 기판(210)은 정사각형 또는 직사각형일 수 있고, 또는 x-by-y 정사각형 또는 직사각형 유닛으로 구성된 시트일 수 있고, 또는 x-유닛의 넓은 롤(roll)일 수 있으며, 이때, 각 유닛은 하나의 집적 회로(예를 들면, 표시 장치, 태양 전지, 식별 태그(tag) 등)를 위한 개별적이고 분리가능한 기판에 해당한다.
금속 기판(210)은 일반적으로 확산 방지층(220)을 증착하기 전에 세정된다. 이러한 세정공정은, 예를 들면, 금속 기판(210) 제조를 위한 물품의 처리로부터 발생하는 잔류물, 금속 기판(210)의 표면에 대한 확산 방지층(220)의 접착력을 저하시킬 수 있는 잔류 유기 물질, 파티클 및/또는 다른 오염물질을 제거할 수 있다. 상기 금속 기판(210)의 세정공정은 습식 세정 및/또는 건식 세정을 포함할 수 있다. 일 실시예에서는, 예를 들어, 세정공정은 상기 기판(210)의 표면을 에칭하는 공정을 포함할 수 있고, 선택적으로, 그 후에 상기 기판(210)에 대한 린스(rinsing) 및/또는 건조 공정을 수행할 수 있다.
적합한 에칭 기술은 습식 에칭 공정(예를 들면, 습식 화학적 에칭), 또는 건식 에칭(예를 들면, 반응성 이온 에칭[RIE] 또는 스퍼터 에칭)을 포함할 수 있다. 일 실시예에서는, 금속 기판(210)은, 액상 세제(예를 들면, 유기 잔류물을 제거하는 것)에 담금(immersing) 및/또는 린스(rinsing) 후, 묽은 산성 수용액(예를 들면, 암모니아 및/또는 플루오르화 암모늄으로 완충될 수 있는 묽은 HF 수용액)을 이용한 습식 에칭공정에 의해 세정된다. 기판(210)을 습식 에칭하는데 사용할 수 있는 다른 산에는, 스틸(steel) 또는 사용되는 다른 금속의 등급 및 금속 기판(210)이 처리되는 온도에 따라, 질산, 황산, 염산 등이 포함된다. 다른 실시예에서는, 금속 기판(210)은 스퍼터 에칭에 의해 세정된다. 금속 기판(210)을 세정하기 위한 건식 에칭에 사용할 수 있는 가스를 선택함에는 특별한 제한이 없다. 금속 기판(210)의 표면으로부터 실질적으로 모든 바람직하지 않은 오염물질을 제거하면서, 제거 불가능한 잔류물을 남기지 않는다면, 어떠한 가스 또는 혼합 가스도 이용될 수 있다. 예를 들면, 아르곤과 같은 불활성 가스가 상기 금속 기판(210)의 스퍼터 세정에 이용될 수 있다.
에칭공정 후, 상기 금속 기판(210)은 린스될 수 있고(예를 들어, 탈이온수를 이용하여), 그 후 선택적으로 상기 금속 기판(210)의 표면에 잔존할 수 있는 바람직하지 않은 유기 잔류물을 제거하기 위해 유기 용매 또는 혼합 용매를 이용한 담금 및/또는 린스 공정에 의해 추가적인 세정공정이 수행될 수 있다. 또는, 이러한 추가적인 세정공정은 계면활성제의 수용액 또는 현탁액을 이용한 담금 및/또는 린스 공정을 포함할 수 있다(그 이후에 탈이온수를 이용한 린스 공정을 수행). 예를 들면, 추가적인 세정공정은 C6-C12 알칸(하나 이상의 할로겐으로 치환가능), C2-C20 알카노익 산으로부터의 C1-C6 알킬 에스테르, C2-C6 디알킬 에테르, 메톡시-C4-C6 알칸, C2-C4 알킬렌 글리콜 및 C1-C4 알킬 에테르 및/또는 C1-C4 알킬 에스테르, C6-C10 아렌(하나 이상의 C1-C4 알킬 그룹, C1-C4 알콕시 그룹, 및/또는 할로겐으로 치환가능), 및 C2-C6 알킬렌 또는 디알킬렌 에테르, 티오에테르(이러한 티오에테르의 술폭시화물 및 술폰 유도체를 포함) 및 에스테르(테트라하이드로퓨란, 다이옥세인, 감마-프로피오락톤, 델타-부티로락톤, 및 테트라메틸렌 술폰)와 같은 화학적으로 스틸(steel)에 무해한 세정 용매를 이용하여 상기 금속 기판(210)을 처리하는 것을 포함할 수 있다. 어떤 예에서는, 상기 세정 용매는 디프로필렌 글리콜 메틸 에테르 아세테이트(DPGMEA) 및/또는 테트라메틸렌 술폰의 혼합물(예를 들면, AZ Electronic Materials, Branchburg, NJ로부터 구입할 수 있는, 65-70% DPGMEA 및 35-40% 테트라메틸렌 술폰의 혼합물을 포함한 KWIK STRIP 세제)을 포함한다.
몇 가지 실시예에서, 취급 및 처리의 편의를 위해서 절단 또는 최종 금속 기판(210)의 모양으로 형성하기 이전에, 금속 기판(210)으로 형성되는 물품의 롤(roll) 또는 금속 시트(sheet) 상태에서 상기 금속 기판(210)의 세정공정이 수행된다. 그러나, 다른 실시예에서는, 금속 기판(210)이 세정 공정 이전에 절단되거나 형성될 수 있다.
도 2B를 참조하면, 금속 기판(210)의 세정 공정 이후, 확산 방지층(220)이 그 위에 형성된다. 상기 확산 방지층(220)은, 주어진 시간 및 온도에서 확산하는 종(species)의 전체 확산 거리(예를 들면, 금속 기판(210)으로부터)보다 더 큰 두께를 갖는 것이 바람직하다. 예를 들면, 전체 확산 거리는 (1) 확산 방지층 및 확산하는 종을 포함하는 층과 보호되는 층(예를 들면, 위에 형성된 소자층) 사이의 어떤 다른층을 통과하는 확산하는 종의 확산율(특정한/미리 결정된 처리 온도에서), 및 (2) 구조물이 특정한/미리 결정된 처리 온도로 노출되는 시간 사이의 곱에 의해 측정될 수 있다. 다양한 실시예에서, 상기 확산 방지층(220)의 두께는 관련되는 각각의 확산하는 종(species)의 확산 거리에 비하여 적어도 5%, 10% 이상 더 크다. 이와 같이, 심지어 상대적으로 낮은 처리 온도에서도, 확산 방지층(220)은 최소한의 비용으로 확산하는 종(species)의 악영향 및/또는 전체 제조 공정에 미치는 영향으로부터 적절히 보호할 수 있도록 설계될 수 있다. 확산 방지층의 하나의 특별한 기능은, 확산하는 종(species)(예로서, 기판으로부터의 금속 원자)의 확산율을, 확산 방지층 상부에 있는 다른 소자층 내의 확산하는 종의 확산율에 비하여, 상대적으로 크게(일반적으로 10의 1승 또는 그 이상) 감소시키는 것이다. 확산 방지층(220)은, 예를 들면, 텅스텐-탄탈룸 합금 또는 텅스텐-티타늄 합금과 같은 텅스텐 또는 티타늄 합금, 또는 티타늄 질화물, 알루미늄 질화물, 또는 티타늄 알루미늄 질화물과 같은 티타늄 또는 알루미늄 화합물을 포함할 수 있다. 선택적으로, 확산 방지층(220)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(즉, SixOyNz, 여기서 x = 2y + [4z/3]), 알루미나, 티타니아, 게르마니아(GeO2), 하프니아, 지르코니아, 세리아, 및/또는 다른 희토류산화물, 이들의 조합 및 이들의 나노라미네이트(nanolaminate)와 같은 절연 방지층을 포함할 수 있다.
티타늄 질화물 및/또는 알루미늄 질화물을 포함하는 화합물은 많은 상이한 증착법에 의해 형성할 수 있는 상대적으로 경제적인 방지층을 제공한다. 특정 실시예에서는, 확산 방지층(220)은 화학식 TixNy, 여기에서 y에 대한 x의 비율은 약 3:4내지 약 3:2를 갖는 티타늄 화합물을 포함한다. 어떤 예에서는, x 및 y는 각각 1이다. 다른 실시예에서는, 확산 방지층(220)은 화학식 TiaAlbNc, 여기에서 c에 대한 (a + b)의 비율은 약 3:4 내지 약 3:2를 갖는 티타늄 알루미늄 질화물을 포함한다. 일반적으로, b에 대한 a의 비율은 약 1:10 내지 약 10:1이다(또는 그에 속하는 어떠한 범위). 어떤 예에서는, a + b ≒ c이고, c = 1 이다. 확산 방지층(220)에 사용하기에 적합한 화합물의 기준은 일반적으로, (i) 금속 기판(210) 성분의 확산에 대한 높은 저항력, (ii) 확산 방지층 위에 형성되는 장치 및/또는 구조물에 대한 최대 처리온도까지의 열적 안정성(예를 들면, 약 350℃보다 높거나, 또는 350℃를 초과하지만 선택적으로 금속 기판의 연화 온도보다는 낮은 온도 값), (iii) 금속 기판(210)에 확산 방지층(220)이 접착하고, 확산 방지층(220)에 절연층(230)이 접착할 수 있을 정도의 접착성, (iv) 프로세스 윈도우(process windows)의 손쉬운 검사 및/또는 설치 및/또는 검출을 가능하게 하는 충분한 광학적 특성(예를 들면, 광학 상수 및/또는 반사도), 및/또는 (v) 확산 방지층(220)이 고온 공정(예를 들면, 350℃ 보다 높은 경우)동안 층간분리(delaminate)되지 않을 수 있는 잔류 응력 및 두께를 포함한다. 따라서, 하나 이상의 이들 기준에 최적화하기 위해, 텅스텐 합금 또는 티타늄 및/또는 알루미늄 화합물의 화학양론(예를 들면, x 및 y의 값, 또는 a, b 및 c의 값)이 선택될 수 있다.
확산 방지층(220)은 증착 챔버(chamber) 내에서 금속 기판(210) 상에 적당한 전구체(precursors)의 물리적 기상 증착법, 화학적 기상 증착법, 또는 원자층 증착법과 같은 공지 기술을 사용함으로써 형성될 수 있다. 어떠한 실시예에서는, 확산 방지층(220)은 티타늄 질화물을 포함하는데, 티타늄 질화물은 예를 들어, TiCl4 및 NH3, Ti(NMe2)4(TDMAT), 또는 Ti(NEt2)4(TDEAT)와 같은 전구체로부터 티타늄 및 질소의 원자층 적층법에 의해 형성된다. 다른 실시예에서는, 티타늄 질화물은 질소 및/또는 암모니아를 포함하는 분위기에서 티타늄 타겟(target)으로부터 스퍼터 증착법에 의해 형성된다. 또는, 티타늄 질화물은 TiMe4 또는TiEt4 및 N2 및/또는 NH3와 같은 전구체로부터 화학적 기상 증착법에 의해 형성될 수 있다. CVD 티타늄 질화물(즉, 화학식 TixNy)의 화학양론(예를 들면, x 및 y의 값)은 확산 방지층(220)의 증착 동안 증착 챔버안으로 투입되는 티타늄 및 질소 전구체의 상대적인 양을 조절함으로써 조절될 수 있다.
다른 실시예에서는, 확산 방지층(220)은, 예를 들어, 상술한 티타늄 및 질소 전구체의 혼합물에 대한 원자층 증착법과 화학식 AlHnRm(그리고, 선택적으로, N2 및/또는 NH3)을 갖는 알루미늄 전구체, 여기에서 R은 C1-C4 알킬 그룹이고 n + m = 3,에 대한 원자층 증착법을 교번하여 형성된 티타늄 알루미늄 질화물을 포함한다. 적합한 알루미늄 전구체는 알란(AlH3), 알란-암모니아 복합체(AlH3?NH3), 알란-트리메틸아민 복합체(AlH3?NMe3), 트리-이소부틸 알루미늄(TIBAL), 트리메틸 알루미늄(TMA), 트리에틸 알루미늄(TEA), 또는 디메틸알루미늄 수소화물(DMAH)을 포함한다. 티타늄 알루미늄 질화물의 화학양론(즉, 화학식 TiaAlbNc에서 a, b 및 c의 값)은 확산 방지층(220)의 증착 동안 증착 챔버 안으로 투입되는 티타늄, 알루미늄 및 질소 전구체의 상대적인 양을 조절함으로써 조절될 수 있다.
확산 방지층(220)(도 2B 참조)은 약 1㎚ 내지 약 1㎛의 두께를 가질 수 있다(예를 들면, 약 5㎚ 내지 500㎚, 약 10㎚ 내지 약 250㎚, 또는 그에 속하는 어떠한 값이나 값의 범위). 일 실시예에서는, 확산 방지층(220)은 약 30㎚ 내지 약 150㎚의 두께를 가진다. 또는, 확산 방지층(220)이 ALD에 의해 교번적으로 증착된 티타늄 질화물 및 알루미늄 질화물층을 포함하는 경우, 2 내지 10,000개의 층(또는 그에 속하는 어떠한 값의 범위)이 존재할 수 있고, 티타늄 질화물 및 알루미늄 질화물층 각각은 5 내지 1200Å의 두께를 가질 수 있다. 다른 실시예에서는, 전도성 및 절연성 확산 방지물질을 교번적으로 형성한 층, 또는 둘 이상의 서로 다른 절연성 확산 방지물질을 교번적으로 형성한 층이 이용될 수 있다. 본 명세서에 개시되거나 당업계에서 공지된 방법 중의 어느 것에 의해 제조되며, 금속 원자가 그 위에 놓여있는 소자층으로 확산하는 것을 방지하기에 충분한 특성을 갖는, 교번적으로 형성된 층 또는 나노라미네이트의 어느 조합이라도 이용될 수 있다.
특정 실시예에서는, 확산 방지층(220)이 실질적으로 금속 기판(210)을 둘러싼다(encapsulate). 예를 들면, 도 2B에서 보여지듯이, 만약 금속 기판(210)이, 세정 단계 이전 또는 이후에, 다만 확산 방지층(220)의 증착 전에, 싱귤레이트(singulate)되거나, 절단 또는 형성된다면, 확산 방지층(220)은 실질적으로 (주요면에 부가하여) 가장자리를 포함하여 금속 기판(210)을 둘러쌀 수 있다.
선택적으로, 확산 방지층(220)을 증착하기 이전 또는 이후에, 반사 방지 코팅(미도시)이 블랭킷 증착(blanket-deposited)될 수 있다(예를 들면, 금속 기판(210) 상에 또는 확산 방지층(220) 상에). 상기 반사 방지 코팅은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 알루미나, 티타니아, 게르마니아(GeO2), 하프니아(hafnia), 지르코니아(zirconia), 세리아(ceria), 하나 이상의 다른 금속 산화물, 또는 이들의 조합 및/또는 이들의 나노라미네이트와 같은 무기 절연체를 포함할 수 있고, 본 명세서에서 설명하는 바와 같이, 적합한 전구체로부터 물리적 기상 증착법(PVD), 화학적 기상 증착법(CVD), 액체 증착법(예를 들면, 코팅 또는 프린팅), 또는 원자층 증착법(ALD)에 의해 증착될 수 있다. 반사 방지 코팅은 50Å 내지 1000Å의 두께(예를 들면, 50 내지 200Å, 또는 그에 속하는 어떠한 값의 범위)를 가질 수 있다. 어떤 실시예에서는, 반사 방지 코팅은 ALD에 의해 증착되는 실리콘 다이옥사이드의 층을 포함한다(예로서, 2008년 10월 10일자 출원한 미국 출원 No. 12/249,841호(Atty. Docket No.IDR1583) 참조, 상기 출원의 관련 부분은 본 명세서의 참고문헌으로 포함됨).
또한, 확산 방지층(220) 및 반사 방지 코팅의 증착 이전에, 응력 완화층(stress relief layer)(미도시)이 기판(210) 상에 블랭킷-증착(blanket-deposited)될 수 있다. 응력 완화층은 위에 놓여있는 물질층(방지층(220)과 같은)에 의해서 기판(210) 및 그 위의 절연체 또는 반사 방지 코팅에 가해지는 응력을 감소시킬 수 있는 유기 또는 무기물질을 포함한다. 응력 완화층은 폴리(아크릴산 에스터), 폴리(메타크릴산 에스터), 또는 이들의 혼성 중합체(예를 들면, 에틸렌, 프로필렌, 부틸렌 등과 같은 올레핀과 함께)와 같은 유기 중합체를 포함할 수 있으며, 이는 스핀-코팅(spin-coating), 프린팅, 딥-코팅(dip-coating) 등에 의해 증착될 수 있다. 선택적으로, 응력 완화층은 산화물에 기반을 둔 절연체(예를 들면, 실리콘 다이옥사이드, 알루미늄 산화물) 및/또는 알루미늄, 티타늄, 구리 등과 같은 단원소 금속(및 이로부터의 합금)을 포함할 수 있고, 이는 본 명세서에서 설명하는 바와 같이, 적합한 전구체로부터 물리적 기상 증착법(PVD), 화학적 기상 증착법(CVD), 액체 증착법, 또는 원자층 증착법(ALD)에 의해 증착될 수 있다. 산화물에 기반을 둔 절연체와 단원소 금속 및 합금과 같은 무기 물질은 고온 공정에 바람직하다. 각 응력 완화층은 5Å 내지 1000Å(예를 들면, 10 내지 250Å, 또는 그에 속하는 어떠한 값의 범위)의 두께를 가질 수 있다. 일 실시예에서는, 응력 완화층은 10-250Å의 두께를 가지는 SiO2:Al 절연층(혼합된 SiO2:Al2O3 산화물로도 알려짐)을 포함한다. 다른 실시예에서는, 응력 완화층은 PVD(예를 들면, 스퍼터링)에 의해 증착되고, 50Å 내지 100Å(또는 그에 속하는 어떠한 값의 범위)의 두께를 가지는 알루미늄을 포함한다. 또한, 어떤 예에서는, 반사 방지 코팅 및 응력 완화층이 약 150Å의 결합된 두께를 가진다.
도 2C를 참조하면, 절연층(230)은 확산 방지층(220)상에 형성된다. 절연층(230)은 확산 방지층(220)을 그 이후의 전기 장치 특징부 및/또는 그 위에 이어서 형성될 수 있는 장치와 전기적으로 절연시키는 어떠한 물질이라도 포함할 수 있다. 예를 들면, 절연층(230)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 알루미늄 산화물, 알루미늄 질화물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서는, 절연층(230)은 실리콘 다이옥사이드 및 알루미늄 산화물을 포함한다.
절연층(230)은 물리적 기상 증착법, 화학적 기상 증착법, 원자층 증착법, 또는 액체상 증착법(예를 들면, 스핀-온-글래스(spin-on-glass) 처리에 사용되는 것과 같은 스핀코팅(spincoating) 및 큐어링(curing))에 의해 형성될 수 있다. 예를 들면, 특정한 실시예에서는, 절연층(230)은 실리콘 다이옥사이드를 포함하고, 테트라에틸 오쏘실리케이트(TEOS) 또는 실란(예를 들면, SiH4 또는 SiCl2H2)과 같은 실리콘 소스 및 산소 소스(예를 들면, O2, O3, N2O, NO 등)로부터 화학적 기상 증착법(예를 들면, 플라즈마 강화 CVD)에 의해 형성될 수 있다. 다른 실시예에서는, 절연층(230)은 실리콘 질화물을 포함하고, 실리콘 소스(예를 들면, SiH4 또는 SiCl2H2) 및 질소 소스(예를 들면, NH3 및/또는 N2)로부터 화학적 기상 증착법에 의해 형성될 수 있다. 추가적인 실시예에서는, 절연층(230)은 실리콘 산화질화물을 포함하고, 실리콘 소스(예를 들면, SiH4), 질소 및 산소 소스(예를 들면, NO2, NO, 및/또는 N2O), 또는 질소 소스(예를 들면, NH3 및/또는 N2)와 산소 소스(예를 들면, O2, O3, 및/또는 N2O)로부터 화학적 기상 증착법에 의해 형성될 수 있다. 또 다른 실시예에서는, 절연층(230)은 알루미늄 산화물 및/또는 알루미늄 질화물을 포함할 수 있고, 이는 알루미늄 소스(예를 들면, 트리메틸 알루미늄 또는 본 명세서에서 설명하는 바와 같은 다른 알루미늄 소스)와 산소 소스(예를 들면, O2, O3, 및/또는 물), 질소 소스(예를 들면, NH3 및/또는 N2) 및/또는 질소 및 산소 소스(예를 들면, NO2, NO, 및/또는 N2O)로부터 원자층 증착법에 의해 형성될 수 있다. 절연층은 2008년 10월 10일자 출원한 미국 출원 No. 12/249,841호(Atty. Docket No.IDR1583)에서 설명되는 바와 같이, 원자층 증착법에 의해 형성될 수 있으며, 상기 미국 출원의 관련 부분은 본 명세서에 참고문헌으로 포함된다.
절연층(230)은 확산 방지층(220)을 증착하는데 사용되는 증착 챔버(chamber)와 동일한 증착 챔버에서 형성될 수 있고, 선택적으로 확산 방지층(220)의 증착 이후 곧바로 형성될 수 있다. 선택적으로는, 절연층(230)은 확산 방지층(220)과는 분리되는 공정 및/또는 챔버(chamber)에서 형성될 수 있다. 절연층(230)(도 2C 참조)은 약 10㎚ 내지 약 10㎛의 두께를 가질 수 있다(예를 들면, 약 50㎚ 내지 5㎛, 약 100㎚ 내지 약 2㎛, 또는 그에 속하는 어떠한 값이나 값의 범위). 어떤 실시예에서는, 절연층(230)은 약1㎛의 두께를 가진다.
절연층(230)은, 또한, 코팅 또는 프린팅 공정에 의해 형성될 수 있다(예를 들면, 절연체 전구체를 포함하는 잉크를 이용한 스핀코팅(spincoating), 잉크젯팅(inkjetting), 드랍캐스팅(dropcasting), 그라비어 프린팅(gravure printing), 플렉소그래픽 프린팅(flexographic printing), 스프레이 코팅(spray coating), 스크린 프린팅(screen printing), 오프셋 프린팅(offset printing), 스핀 코팅(spin coating), 슬릿 코팅(slit coating), 익스트루전 코팅(extrusion coating), 딥 코팅(dip coating), 메니스커스 코팅(meniscus coating), 마이크로스팟팅(microspotting), 펜-코팅(pen-coating), 스텐실링(stenciling), 스탬핑(stamping), 시린지 디스펜싱(syringe dispensing), 펌프 디스펜싱(pump dispensing) 등; 예를 들면, 관련 부분이 본 명세서에 참고문헌으로 포함되는, 2009년 11월 24일자 출원한 미국 출원 No. 12/625,492호[Atty. Docket No.IDR0872] 참조). 몇 가지 실시예에서는, 절연층(230)은 잉크 또는 절연체나 절연체 전구체를 포함하는 조성물을 이용한 프린팅(printing) 공정(예를 들면, 스크린 프린팅(screen printing), 그라비어 프린팅(gravure printing), 오프셋 프린팅(offset printing), 잉크젯 프린팅(inkjet printing) 등)에 의해 형성될 수 있다. 일반적으로, 절연체 및/또는 절연체 전구체를 포함하는 잉크 또는 조성물을 프린팅한 이후에, 상기 프린트된 잉크 또는 조성물로부터 용매를 제거하기 위해서 상기 프린트된 층은 약 50-150℃(선택적으로 진공하에서)까지 가열되고, 그 후 절연층(230)을 형성하기 위해 추가적으로 가열되거나 경화된다(cured)(예를 들면, 300-600℃에서, 선택적으로 산화 또는 불활성 분위기에서).
추가적인 실시예에서는(미도시), 상기 코팅된 기판은 연속하여 교번적으로 형성된 확산 방지 및 절연층을 추가로 포함할 수 있다. 이러한 실시예에서는, 코팅된 기판은 교번하는 순서로 적어도 두 개의 확산 방지층과 적어도 두 개의 절연층을 포함할 수 있다(예를 들면, 최하부에 확산 방지층, 그 후에 하부 절연층, 그 후에 상부 확산 방지층, 그 위에 최상부 절연층). 추가적인 실시예에서는, 확산 방지물질 및 절연물질 각각이 교번적으로 형성된 층들이 3, 4 또는 그 이상(예를 들면, 100, 1000 또는 10,000까지) 존재할 수 있다. 각각의 확산 방지층은 다른 확산 방지층과 동일하거나 또는 상이할 수 있고, 그리고, 각각의 절연층은 다른 절연층과 동일하거나 또는 상이할 수 있다. 각각의 확산 방지층 및 각각의 절연층은 약 0.5㎚ 내지 약 2㎛의 두께를 가질 수 있다(예를 들면, 약2㎚ 내지 1㎛, 약 5㎚ 내지 약250㎚, 또는 그에 속하는 어떠한 값이나 값의 범위). 확산 방지 및 절연층은 ALD, PVD(예를 들면, 스퍼터링), CVD, 또는 본 명세서에서 설명되거나 당업계에서 사용되는 방법중의 어느 것에 의해 증착될 수 있다.
도 2D를 참조하면, 방법은 절연층(230)상에 소자층(예를 들면, 반도체층)을 형성하는 공정을 추가적으로 포함한다. 기판(210)상에 형성된 장치가 CMOS트랜지스터를 포함하는 경우(즉, 적어도 하나의 NMOS 트랜지스터 및 적어도 하나의 PMOS 트랜지스터), 소자층(240)은, 제1 전도형(예를 들면, NMOS 또는 PMOS 중 어느 하나)의 반도체 물질(예를 들면, 실리콘)을 포함하는 하나 이상의 제1 트랜지스터 아일랜드(islands)(240a)를 포함할 수 있고, 제2 전도형(예를 들면, NMOS 및 PMOS 중 나머지 하나)의 동일 또는 상이한 반도체 물질을 포함하는 하나 이상의 제2 트랜지스터 아일랜드(islands)(240b)를 포함할 수 있다. 선택적으로는, 소자층(240)은 하나 이상의 게이트 전극(즉, "바텀 게이트(bottom gate)" 구조)을 포함할 수 있는데, 여기에서 제1 게이트 전극(240a)은 제1 조성물(예를 들면, 제1 전도형의 제1 반도체 물질) 또는 제1 특성 세트(예를 들면, 제1 패턴 또는 제1 치수 세트를 구비한 금속)을 가질 수 있고, 제2 게이트 전극(240b)은 제2 조성물(예를 들면, 제2 전도형의 제2 반도체 물질) 또는 제2 특성 세트(예를 들면, 제2 패턴 또는 제2 치수 세트를 구비한 금속)을 가질 수 있다. 추가적인 실시예에서는, 소자층(240)은 하나 이상의 커패시터 플레이트(plate), 하나 이상의 다이오드층, 하나 이상의 저항 또는 인터커넥트(interconnect) 등을 포함할 수 있다.
몇 가지 실시예에서는, 소자층(240)은 실리콘 및/또는 게르마늄을 포함한다. 그러나, 소자층(240)이 반도체 물질을 포함하는 경우에는, 소자층(240)은 실리콘 및/또는 게르마늄으로 제한되지 않고, Ⅲ-Ⅴ 타입 반도체(예를 들면, GaAs, InP, 및 관련된 화합물 및/또는 합금), Ⅱ-Ⅵ 타입 반도체(예를 들면, ZnO, ZnS, ZnSe, CdTe, 및 관련된 화합물 및/또는 합금), 유기 반도체(예를 들면, 폴리[디아풀발렌에 기반을 둔 반도체]), 또는 현재의 방법이 적용가능한 기타 적합한 반도체 물질을 포함할 수 있다. 특정한 실시예에서는, 소자층(240)은 비정질, 마이크로결정질 및/또는 다결정질 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 소자층(240)이 실리콘-게르마늄을 포함하는 경우, 게르마늄에 대한 실리콘의 비율은 약 10,000:1 내지 약 1:1(또는 그에 속하는 어떠한 값의 범위)가 될 수 있다. 소자층(240)은 B, P, As 또는 Sb와 같은 도펀트를 포함할 수 있다. 어떤 실시예에서는, 소자층(240)은 붕소 또는 인으로 도핑된 폴리실리콘을 포함한다. 다른 실시예에서는, 소자층(240)은 인으로 도핑된 제1 폴리실리콘 아일랜드(island)(240a)와 붕소로 도핑된 제2 폴리실리콘 아일랜드(island)(240b)를 포함한다.
몇 가지 실시예에서는, 소자층(240)은 프린팅 공정(본 명세서에서 설명한 바와 같이)에 의해 형성될 수 있다. 예를 들면, 도핑되지 않은 및/또는 도핑된 폴리실란, 헤테로사이클로실란, 및/또는 도핑되지 않은 및/또는 도핑된 반도체 나노입자를 포함하는, 도핑되지 않은 및/또는 도핑된 반도체 전구체 잉크가 절연층(230)상에 소정의 패턴으로 증착되거나 또는 적합한 프린팅 공정(예를 들면, 잉크젯 프린팅(inkjet printing), 오프셋 리소그라피(offset lithography), 스크린 프린팅(screen printing) 등)에 의해 프린트될 수 있고, 그 후 경화(cured) 및/또는 어닐링(annealed)되어 소자층(240)을 형성한다. 폴리실란을 포함하는 반도체 전구체 잉크는 미국 특허 No. 7,422,708호, 7,553,545호, 7,498,015호 및 7,485,691호 및 2007년 10월 4일자 출원한 미국 출원 No. 11/867,587호(Atty. Docket No.IDR0884)에 설명되어 있으며, 각 관련 부분은 본 명세서에 참고문헌으로 포함된다. 헤테로사이클로실란을 포함하는 반도체 전구체 잉크는 미국 특허 No. 7,314,513호 및 각각 2004년 9월 24일자 및 2004년 10월 1일자 출원한 미국 출원 No. 10/950,373호 및 10/956,714호(Atty. Docket No.IDR0301 및 IDR0303)에 설명되어 있으며, 각 관련 부분은 본 명세서에 참고문헌으로 포함된다. 도핑된 폴리실란을 포함하는 반도체 전구체 잉크는 2007년 10월 4일자 출원한 미국 출원 No. 11/867,587호(Atty. Docket No.IDR0884)에 설명되어 있으며, 관련 부분은 본 명세서에 참고문헌으로 포함된다. 도핑되지 않은 및/또는 도핑된 반도체 나노입자를 포함하는 반도체 전구체 잉크는 미국 특허 No. 7,422,708호, 7,553,545호에 설명되어 있으며, 관련 부분은 본 명세서에 참고문헌으로 포함된다. 선택적으로는, 소자층(240)은 하나 이상의 종래의 박막 처리 공정 또는 기술에 의해 형성될 수 있다.
도 2E는 본 방법에 따라 형성된, 일 예에 따른 반도체 장치, 박막 트랜지스터(TFTs)(245a-b)를 도시한 것이다. TFTs(245a-b)의 각각은 일반적으로 반도체층(예를 들면, 트랜지스터 채널(242a-b), 제1 소스/드레인 터미널(244a-b), 및 제2 소스/드레인 터미널(246a-b)); 반도체층의 적어도 일부상에 접촉 또는 이격하는 게이트 절연층(250a-b); 게이트 절연층(250a-b)상에 형성되는 게이트 금속층(260a-b); 반도체층 및 게이트 금속층(260a-b)상에 형성되는 하나 이상의 유전체층; 게이트 금속층(260a-b) 및 소스/드레인 터미널(244a-b 및 246a-b)와 전기적으로 연락되는 복수의 금속 도체(미도시)를 포함한다. TFTs에 적합한 일 예에 따른 반도체, 유전체 및 금속층, 그리고 이러한 TFTs를 형성하기 위한 물질 및 방법은 미국 특허 No. 7,619,248호 및 각각 2005년 8월 11일자, 2005년 10월 3일자, 2006년 6월 12일자, 2007년 8월 3일자, 2007년 8월 3일자, 2007년 6월 12일자, 2007년 8월 21일자, 2008년 7월 17일자, 2008년 5월 2일자, 2008년 5월 30일자 및 2008년 10월 1일자 출원한 미국 출원 No. 11/203,563호, 11/243,460호, 11/452,108호, 11/888,949호, 11/888,942호, 11/818,078호, 11/842,884호, 12/175,450호, 12/114,741호, 12/131,002호 및 12/243,880호(Atty. Docket No.IDR0213, IDR0272, IDR0502, IDR0742, IDR0743, IDR0813, IDR0982, IDR1052, IDR1102, IDR1263 및 IDR1574)에 설명되어 있으며, 각 관련 부분은 본 명세서에 참고문헌으로 포함된다.
TFTs(245a-b)에서, 게이트 유전체(250a-b)는 반도체 아일랜드(islands)(240a-b) 상에 형성된다. 몇 가지 실시예에서는, 게이트 유전체(250a-b)는 프린팅 공정(예를 들면, 하이드로실록산 또는 하이드로실릭식 산과 같은 실리콘 다이옥사이드 전구체의 프린팅; 예를 들면, 미국 특허 No. 7,709,307호 또는 2009년 11월 24일자 출원한 미국 출원 No. 12/625,492호[Atty. Docket No.IDR0872] 참조; 관련 부분은 본 명세서에 참고문헌으로 포함된다)에 의해 형성될 수 있다. 게이트 유전체(250a-b)는 유전체 전구체가 녹을 수 있는 용매 또는 용매 혼합물 내에 있는 분자, 유기금속, 중합 및/또는 나노입자 전구체와 같은 적합한 유전체 전구체를 프린팅하는 공정에 의해 형성될 수 있다. 선택적으로, 게이트 유전체(250)는 블랭킷 증착(blanket deposition)(예를 들면, CVD 또는 PVD) 및/또는 반도체층(240)의 열적 산화에 의해 형성될 수 있다. 예를 들면, 게이트 유전체(250a-b)는 종래의 방법(예를 들면, 실리콘 산화물의 화학적 기상 증착법 또는 산화물 막을 형성하기 위한 반도체 아일랜드(islands)(240a-b)의 표면 산화)에 의해 형성될 수 있다. 반도체층(240)이 제1 전도형의 제1 도펀트(예를 들면, 인)로 도핑된 제1 폴리실리콘 아일랜드(islands)(240a) 및 제2 전도형의 제2 도펀트(예를 들면, 붕소)로 도핑된 제2 폴리실리콘 아일랜드(islands)(240b)을 포함하는 경우, 상이하게 도핑된 반도체 아일랜드(islands)의 상이한 산화율로 인하여, 게이트 유전체층(250a)는 게이트 유전체층(250b) 보다 약간 다른 두께를 가질 수 있다.
다음, 게이트 전극(260a-b)은 게이트 유전체(250a-b)상에 형성될 수 있다. 게이트 전극(260a-b)은 게이트 유전체층(250a-b)상에 그룹 4, 5, 6, 7, 8, 9, 10, 11, 또는 12의 금속 또는 반도체성 물질(예를 들면, 실리콘, 게르마늄 등)을 종래의 증착 방법(예를 들면, 화학적 기상 증착법, 물리적 기상 증착법, 스퍼터링, 원자층 증착법 등)에 의해 증착한 후 포토리소그라피(photolithography) 공정에 의해 형성될 수 있다. 몇 가지 실시예에서는, 게이트 전극(260)을 형성하는 공정은 금속 전구체를 포함하는 잉크 조성물의 코팅 또는 프린팅 공정을 포함할 수 있는데, 여기에서 금속 전구체는, 금속 전구체의 코팅 및/또는 프린팅을 용이하게 하기에 적당한 용매 또는 용매 혼합물 내에 있는 하나 이상의 그룹 4, 5, 6, 7, 8, 9, 10, 11, 또는 12 금속염, 착물, 클러스터 및/또는 나노입자를 포함한다. 특정한 실시예에서는, 금속 전구체는 금속염, 화합물 및/또는 그에 연결된 하나 이상의 리간드를 갖는 착물을 포함한다. 이때, 리간드는 금속염, 화합물 및/또는 착물을 단원소 금속 및/또는 합금으로 환원할 때 기체 상태 또는 휘발성 있는 부산물을 형성한다. 금속 전구체 조성물은 하나 이상의 첨가물(예를 들면, 하나 이상의 환원제)을 추가적으로 포함할 수 있는데, 이 또한 금속염, 화합물 및/또는 착물을 단원소 금속 및/또는 합금으로 환원할 때 기체 상태 또는 휘발성 있는 부산물을 형성한다. 이러한 금속제제에 의해서, 일반적으로 박막에 실질적으로 좋지 않은 불순물 및/또는 잔류물을 남기지 않는 금속 전구체(들) 및 환원제(들)를 이용하는 순수한 금속 막의 프린팅 공정이 가능하게 된다. 추가적인 세부사항에 대해서는, 관련 부분이 본 명세서에 참고문헌으로 포함되는, 2008년 5월 30일자 출원한 미국 출원 No. 12/131,002호(Atty. Docket No.IDR1263)를 참조한다. 잉크 조성물을 코팅 또는 프린팅한 이후, 금속 전구체는 포토리소그라피(photolithography)에 의해 추가적으로 패턴화될 수 있다.
다음, 소스 및 드레인 영역(244a-b 및 246a-b)이 반도체층(240) 내에 수많은 방법 중 어느 하나에 의해 형성될 수 있다(예를 들면, 이온 주입; 이온 샤워(ion shower); 가스 담금 레이저증착; 반도체층(240) 및 게이트(260) 상에 고농도로 도핑된 반도체층의 프린팅 또는 증착 후 경화(curing) 및/또는 활성화 공정; 반도체층(240) 및 게이트(260) 상에 하나 이상의 반도체 도펀트층[예를 들면, 상호 보완적인 도펀트를 포함하는 서로 다른 두 층을 나타내는 층(270a 및 270b)]을 프린팅 또는 증착하고 그 후 드라이브-인(drive-in)하는 공정 등; 예를 들면, 미국 특허 No. 7,619,248호 및 7,701,011호, 및 2007년 8월 3일자 출원한 미국 출원 No. 11/888,942호[Atty. Docket No.IDR0742] 참조, 관련 부분은 본 명세서에 참고문헌으로 포함됨). 채널 영역(242a-b)은 소스 및 드레인 영역(244a-b 및 246a-b)의 형성 후에 게이트(260a-b) 아래에 남게 된다.
게이트(260a-b)에 의해 노출된(즉, 덮이지 않은) 게이트 유전체층(250a-b) 영역은, 소스/드레인 영역(244a-b 및 246a-b)의 형성 이전 또는 이후에, 일반적으로 선택적인 습식 또는 건식 에칭에 의해 제거될 수 있다. 만약 소스 및 드레인 영역(244a-b 및 246a-b)이, 반도체층(240) 및 게이트(260)상에 도펀트를 프린팅 또는 증착하고 그 후 드라이브-인(drive-in) 및/또는 활성화 공정에 의해 형성된다면, 그 후 도펀트는 일반적으로 추가적인 공정 이전에(그리고 선택적으로, 노출된 게이트 유전체층의 제거 공정 이전에) 제거된다.
다음, 하나 이상의 유전체층(270)(예를 들면, 제1 및 제2 층간 유전체(270a 및 270b))이, 일반적으로 블랭킷 증착(blanket deposition) 또는 프린팅(본 명세서에서 설명하는 바와 같이) 공정에 의해, 게이트(260a-b)와 소스 및 드레인 영역(244a-b 및 246a-b) 상으로 증착된다. 몇 가지 실시예에서는, 유전체층은, 하나 이상의 유전체 전구체와 하나 이상의 용매를 포함하는 잉크의 프린팅 공정에 의해 형성된다. 일반적으로, 유전체 전구체는 실리콘 다이옥사이드, 실리콘 질화물, 실리콘 산화질화물, 알루민산염(aluminate), 티탄산염(titanate), 티타노실리케이트(titanosilicate), 지르코니아(zirconia), 하프니아(hafnia), 또는 세리아(ceria)의 소스를 포함한다. 다른 실시예에서는, 유전체 전구체는 유기 중합체 또는 그의 전구체이다(예를 들면, 아크릴산 및/또는 메타크릴산의 중합체 또는 공중합체, 및/또는 아크릴산 및/또는 메타크릴산의 에스터). 프린팅 공정 이후, 유전체 잉크는 건조되고 경화된다. 프린트된 잉크의 건조공정은, 프린트된 잉크로부터 실질적으로 모든 용매를 제거하기에 충분한 시간 동안, 진공 또는 불활성 또는 산화 분위기에서, 50 내지 150℃의 온도로 가열하는 공정을 포함한다. 건조된 유전체 전구체의 경화공정은, 전구체를 소정의 유전체 물질로 전화하기에 충분한 시간 동안, 불활성 또는 산화 분위기에서, 200 내지 500℃의 온도(또는 그에 속하는 어떠한 값의 범위)로 가열하는 공정을 포함한다.
이에 더하여, 콘택트 홀(미도시)이 유전체층(270a-b)에 개통될 수 있고, 하나 이상의 추가적인 장치를 게이트(260a/b)와 소스/드레인 터미널(244a/b)(예를 들면, TFT(245))에 연결하는 금속 배선 및/또는 인터커넥트(interconnect)가 또한 형성될 수 있다. 선택적으로, 유전체층(270a-b)이 프린팅에 의해 형성되면, 프린트된 패턴은 게이트(260a-b)와 소스/드레인 터미널(244a-b 및 246a-b)의 각각의 표면을 노출시키는 복수의 콘택트 홀을 포함할 수 있다. 어떤 실시예에서는, 금속 배선/인터커넥트가 프린팅 공정에 의해 형성된다(예를 들면, 2008년 7월 17일자 출원한 미국 출원 No. 12/175,450호[Atty. Docket No.IDR1052] 및 2008년 5월 30일자 출원한 미국 출원 No. 12/131,002호[Atty. Docket No.IDR1263] 참조, 각 관련 부분은 본 명세서에 참고문헌으로 포함된다). 어떤 예에서는, 도전성 물질의 시드층(seed layer)이 실질적으로 금속 배선 및/또는 인터커넥트의 패턴에 프린트되고, 벌크(bulk) 금속 또는 금속 합금이 그 위에 도금된다(예를 들면, 전해도금(electroplating) 또는 무전해도금(electroless plating)). 선택적으로, 금속 배선 및/또는 인터커넥트는 종래의 박막 및/또는 블랭킷 증착(blanket deposition) 및 포토리소그라피(photolithography) 공정에 의해 형성된다.
TFT(245)는 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있으며, 예를 들면, 트랜지스터, 다이오드, 저항, 커패시터로서 기능하도록 전기적으로 연결 및/또는 설정되거나, 또는 연결이 끊어진 TFT일 수 있다. 바람직한 TFT(245)는, 돔 모양의 프로파일(dome-shaped profile)을 가지는 특징부를 구비한 도 2E에 도시되어 있다(2008년 10월 1일자 출원한 미국 출원 No. 12/243,880호[Atty. Docket No.IDR1574] 참조, 각 관련 부분은 본 명세서에 참고문헌으로 포함된다). 일반적으로, 프린팅에 의해 형성될 경우, 반도체 아일랜드(islands)(예를 들면, 240a 및/또는 240b; 도 2D)와 게이트(예를 들면, 260a 및/또는 260b; 도 2E)는 돔 형태의 프로파일(dome-shaped profile)을 가질 수 있다. 그러나, TFT(245)와 같은 TFTs 제조를 위한 "전체 프린트"("all-printed") 계획에서의 각 공정 단계는 약간의 변동성을 가질 수 있고, 그로 인해, TFT(245)의 치수, 경계, 및 표면은 변할 수 있다. 따라서, 각 프린트된 특징부의 단면 및/또는 레이아웃(위-아래) 모양 및/또는 프로파일은 특징부에 따라 달라질 수 있다.
이와 같이, 일 실시예에서, TFT(245)는 "전체 프린트"("all-printed") 공정에 의해 제조될 수 있다. TFT(245)의 하나 이상의 층을 프린팅 공정을 이용하여 형성하는 실시예에서는, 프린트된 전구체 잉크는 일반적으로 건조되고 경화된다. 잉크의 건조 시간과 온도 및 건조된 전구체의 경화 시간과 온도는 특정한 잉크제제 및 특정한 전구체에 의존하지만, 일반적으로, 잉크는 프린트된 잉크로부터 실질적으로 모든 용매를 제거하기에 충분한 온도 및 시간 동안 건조되고, 건조된 전구체는 전구체를 최종의 막(예를 들면, 반도체, 유전체 또는 금속)으로 변형시키는데 충분한 온도 및 시간 동안 경화된다. 일 예에 따른 프린트된 TFTs 및 그러한 프린트된 TFTs의 제조방법에 대한 추가적인 설명은 2007년 5월 23일자 출원한 미국 출원 No. 11/805,620호(Atty. Docket No.IDR0712) 및 2008년 10월 1일자 출원한 미국 출원 No. 12/243,880호(Atty. Docket No.IDR1574)에 기재되어 있으며, 각 관련 부분은 본 명세서에 참고문헌으로 포함된다. 선택적으로, TFT(245)는, 프린팅 공정과 종래의 공정단계의 혼용하는 공정, 또는 종래의 공정(예를 들면, 박막)기술만으로 제조될 수 있다.
상술한 바와 같이, "바텀 게이트"("bottom gate") 장치는 코팅된 기판상에 형성될 수 있다. 게이트 전극(240a-b)(도 2D)의 형성 이후, 그 위에 게이트 유전체층이, 도 2E의 층(250a-b)과 같이, 상술한 방법 중 하나 이상의 방법에 의하여 형성될 수 있다. 트랜지스터 몸체부(도 2E의 층(260a-b)와 유사)는 게이트 유전체층 상부에 이격하여 형성될 수 있고, 공지된 공정(예를 들면, 각각 2005년 10월 3일자 및 2008년 4월 24일자 출원한 미국 출원 No. 11/243,460호 및 12/109,338호[각각 Atty. Docket No.IDR0272 및 IDR1322] 참조, 각 관련 부분은 본 명세서에 참고문헌으로 포함됨)에 따라 도핑될 수 있다. 도 2E의 층(270a-b)과 유사한 벌크(bulk) 유전체층은 본 명세서에 개시한 바와 같이 형성 및/또는 패턴화될 수 있고, 그리고 콘택트 홀이 그 안에 형성되어 아래에 놓여있는 소자층(예를 들면, 트랜지스터 몸체부의 게이트 전극과 소스 및 드레인 터미널)과 접촉되어 형성되는 상호연결은 본 명세서에서 개시한 바와 같이 형성될 수 있다.
다른 선택적인 실시예에서는, 확산 방지층 코팅된 금속 기판상의 장치는 하나 이상의 커패시터, 다이오드, 저항 및/또는 인터커넥트를 포함할 수 있다. 커패시터는 일반적으로, 제1 및 제2 커패시터 플레이트(plates)와 상기 제1 및 제2 커패시터 플레이트(plates) 사이의 유전체 물질을 포함한다. 다이오드는 일반적으로, 상이한 도핑 타입 및/또는 도핑 정도를 갖는 전도성 또는 반도체성 물질로 구성되는 복수의 다이오드층(예를 들면, 2 내지 5층)을 포함한다. 예를 들면, 2층 다이오드에서는, 제1 층은 P-타입 반도체를 포함하거나 또는 필수적인 구성으로 할 수 있고, 제2 층은 N-타입 반도체를 포함하거나 필수적인 구성으로 할 수 있다; 3층 다이오드에서는, 제1 층은 고농도 도핑된 P-타입 반도체를 포함하거나 필수적인 구성으로 할 수 있고, 제2 층은 진성 반도체 또는 저농도 도핑된 P-타입 또는 N-타입 반도체를 포함하거나 필수적인 구성으로 할 수 있고, 제3 층은 고농도 도핑된 N-타입 반도체를 포함하거나 필수적인 구성으로 할 수 있다. 바람직한 다이오드에서는, P-타입 또는 N-타입 반도체 중 어느 것이라도, 상이한 도핑 정도를 갖는 복수의 서브레이어(sublayers)(예를 들면, 하나 이상의 고농도 도핑된 또는 초고농도 도핑된 층 및 하나 이상의 저농도 도핑된 또는 초저농도 도핑된 층)를 포함하거나 필수적인 구성으로 할 수 있다. 저항 및/또는 인터커넥트는 일반적으로, 코팅된 기판 및/또는 그 위의 소자층상에 패턴으로 형성된다. 커패시터 플레이트(plates), 저항 및/또는 인터커넥트는, 본 명세서에서 개시된 바와 같이, 반도체 및/또는 전도성 물질을 포함할 수 있고, 그리고 다이오드층은 일반적으로, 본 명세서에서 개시된 바와 같이, 반도체 물질을 포함한다. 커패시터 플레이트(plates), 다이오드층, 저항 및/또는 인터커넥트는 본 명세서에서 개시된 공정 중 어느 것에 의해서도 형성될 수 있다.
다른 실시예에서는, 도 3A-C에서 알 수 있듯이, 금속 기판(310)은 일반적으로 본 명세서에서 설명하는 공정 중 하나 이상의 공정에 의하여 금속 기판(310)의 하나의 주요 표면상에 증착된 확산 방지층(320)을 가질 수 있다(예를 들면, 도 3B 참조). 다른 실시예에서는(미도시), 금속 기판(310)의 적어도 하나(그러나 전부 보다는 적은)의 표면은 확산 방지층(320)에 의해 코팅될 수 있다. 예를 들면, 금속 기판(310)이 형성되는 저장품 롤(roll) 또는 시트(sheet)를 처리하는 중에, 확산 방지층(320)은 금속 기판(310)의 반대편 측면(예를 들면, 반도체 특징부 또는 장치가 나중에 그 위에 형성되는 금속 기판(310)의 주요 면)을 코팅할 수 있으나, 금속 기판(310)의 하나 이상의 가장자리를 코팅하지 않을 수 있다. 선택적으로, 금속 기판(310)은 세정 공정의 이전 또는 이후에 형성되거나 절단될 수 있고, 그리고 나서 확산 방지층(320)은 금속 기판(310)의 하나의 주요 표면을 가장자리와 함께 코팅하도록 형성될 수 있다.
도 3C에서 알 수 있듯이, 확산 방지층(320)이 금속 기판(310)의 하나의 주요 표면상에 증착되는 실시예에서는, 절연체층(330)은, 일반적으로 본 명세서에서 설명되는 공정 중 하나 이상의 공정에 의하여, 확산 방지층(320)으로 코팅된 금속 기판(310)의 부분을 덮도록 증착될 수 있다. 추가적인 실시예에서는(미도시), 적어도 하나 그러나 전부 보다는 적은 금속 기판(310)의 표면이 확산 방지층(320)에 의해 코팅되는데, 확산 방지층(320)에 의해 코팅되는 부분은 차후에 절연체층(330)에 의해 코팅될 수 있다(예를 들면, 금속 기판(310)의 윗면 및 측면은 확산 방지층(320)과 절연체층(330)에 의해 코팅될 수 있다).
반사 방지 특성을 갖는 방지( barrier ) 코팅된 금속 기판의 바람직한 예
금속 호일(foil) 기판을 사용할 때 제기되는 하나의 문제(issue)는 금속 기판 및/또는 방지층이 상대적으로 높은 반사율을 갖는다는 것이다(도 4A-4B 참조). 예를 들면, 구성된 막 스택(film stack)(예를 들면, 금속 호일(foil)(410), 하나 이상의 확산 방지물질(420/425) 및 하나 이상의 절연층(430)을 전형적으로 포함하는 금속-방지(barrier)-절연체 스택(stack))의 광학적 상수와 두께는 가변적인 정도로 빛을 흡수하거나 반사하도록 상호작용을 할 수 있는데, 이는 장치를 처리하는데 이용되는 빛의 파장에 의존하며, 입사 광의 각에도 더 적게나마 의존한다.
특히, 금속-방지-절연체 스택(stack)상에 증착되는 실리콘 또는 기타 전기적인 소자층(440)을 결정화하기 위해 가시광선 파장(예를 들면, 레이저 및/또는 기타 플래쉬(flash) 램프와 같은 고강도 광원의 경우)을 사용할 경우, 실리콘막(440)을 통한 상당한 투과가 발생한다. 실리콘막(440)을 통과하는 빛은 적어도 부분적으로라도 금속 호일(foil)(410) 및/또는 방지층(예를 들면, 도 4A의 420)으로부터 반사될 수 있다. 실리콘막(440)은, 실리콘막(440) 그 자체 및 금속-방지-절연체 스택(stack)을 구성하는 층 모두에서의 비-최적(non-optimal) 및/또는 비-균일(non-uniform)한 층두께로 인한 빛 상호작용(예를 들면, 빛의 직접 흡수 및/또는 아래에 놓여있는 층으로부터 반사되는 빛의 흡수)에 대한 상대적으로 높은 민감성 때문에, 가변적인 광흡수성을 가질 수 있다. 이러한 빛 상호작용에 대한 실리콘막(440)의 민감성은 결정화 균일성 및 그레인(grain) 구조의 상당한 변동을 발생시킬 수 있고, 특정한 기판 및 상이한 기판 사이에서(예를 들면, 공정 롯트(lot) 내에서) 바람직하지 못한 장치 변동을 발생시킨다. 이러한 효과는 실리콘 결정화를 위한 가시광선 스펙트럼(예를 들면, 녹색 파장)내의 빛을 방출하는 레이저를 조합하여 알루미늄 질화물(뛰어난 확산 방지)를 사용할 때 특별한 관심사항이다.
실리콘막에서 빛 상호작용에 대한 상대적으로 높은 민감성으로 인한 가변적인 빛 흡수성 효과를 감소시키고, 최소화하거나 또는 무효화하기 위해서, 하나 이상의 반사 방지층(예를 들면, 도 4B의 층(425))이 금속-방지-절연체 스택(stack)의 일부로서 제1 방지층(420)상에 형성될 수 있다. 선택적으로, 반사 방지층(425)은 금속 기판(410) 또는 절연층(430) 상에 형성될 수 있다. 반사 방지층(425)을 구성하는 물질은 실리콘 결정화에 이용되는 빛의 파장에서 반사도가 낮은 것이 선택될 수 있다. 선택적으로, 반사 방지층(425)을 구성하는 물질은 광전지(PV) 셀에 유용한 파장에서 반사도가 낮은 것이 선택될 수 있다. 반사 방지층(425)은 확산 방지(420)의 일부로서 증착될 수 있고(예를 들면, 방지(barrier)/반사방지 이중층(420/425)), 그에 따라 효용을 높이고 결정화와 장치 수율 및/또는 성능을 위한 프로세스 윈도우(process window)를 넓힐 수 있다. 이상적으로는(그러나 필수적이지는 않음), 반사 방지층(425)은 방지층(420) 및/또는 절연막(430)을 위한 증착 툴(tool)과 동일한 것(예를 들면, 원자층 증착 툴(tool), 집적화된 CVD-스퍼터 클러스터 툴(sputter cluster tool), 스핀-온-글래스(spin-on-glass) 및 경화(curing) 장치 등)을 사용하여 하나의 연속 공정으로 증착될 수 있다.
만약, 하나의 층이 반사 방지특성과 확산 방지특성(예를 들면, 아래에 놓여있는 금속 기판(410)에서 불순물이 밖으로 확산하는 것을 방지하는 수단으로 작용)을 모두 가진다면 유리하겠지만, 이것이 본 발명의 필요조건은 아니다. 다시 말해서, 금속-방지-절연체 스택(stack)에서 방지(barrier)층은 (i) 확산 방지특성만 갖는 하나 이상의 층과 반사 방지특성을 갖는 적어도 하나의 층, (ii) 반사 방지특성만 갖는 하나 이상의 층과 확산 방지특성만 갖는 적어도 하나의 층, (iii) 확산 방지특성 및 반사 방지특성을 모두 갖는 하나 이상의 층, 또는 (iv) 이들의 조합을 포함할 수 있다. 반사-방지 코팅(ARC)층은 그 층에 대한 소정의 광학적 특성에 따라 절연성을 가질 수도 있다(예를 들면, 실리콘 산화질화물[Si:O:N 비율은 조정가능], TiO2, 알루미나, ZrO2와 같은 높은 k의 막 및/또는 기타 산화물).
특히, 티타늄 질화물(또는, 예를 들면, 실리콘 산화질화물)은 그 자체로서 또는 알루미늄 질화물 막(420)과 함께 반사 방지막(425)으로서 사용될 수 있다. 그 막은 이중층 방지(barrier) 스택(stack)(예를 들면, 금속 기판(410)-AlN(420)-TiN(425)-절연층(430) 스택(stack), 또는 금속 기판-TiN-AlN-절연체 스택(stack)) 또는 교번하는 나노라미네이트(nanolaminate) 형태(예를 들면, 금속 기판-나노라미네이트(nanolaminate)-절연체 스택(stack), 여기서 나노라미네이트(nanolaminate)의 각 층은 AlN으로 된 하나 이상의 단일층 또는 TiN으로 된 하나 이상의 단일층을 구성하고, 나노라미네이트(nanolaminate)층의 수는 1 내지 10,000이 될 수 있다)로 증착될 수 있다. 실험에 의거하여, 방지(barrier) 및 반사 방지코팅으로 사용하기 위한 나노라미네이트(nanolaminate)의 효율성을 극대화하는 두께를 정할 수 있다. 나노라미네이트(nanolaminate)의 전형적인 두께는 1-100㎚(또는 그에 속하는 어떠한 값의 범위)이다. 도 5에 도시한 바와 같이, TiN-AlN 나노라미네이트(nanolaminate)를 사용하는 경우, 순수한 AlN(또는 비슷한 물질)과 비교하여, 레이저 결정화 동안 감소된 광학적 커플링(coupling) 및 스택(stack) 민감도를 고려하면, 반사도가 75% 감소된다. 바꾸어 말하면, 감소된 광학적 커플링(coupling)과 스택(stack) 민감도는 보다 더 균일한 결정화 및/또는 기타 실리콘막의 향상된 특성 효과를 발생시킨다.
실리콘 또는 기타 소자층을 결정화하기 위한 가시광선 파장(예를 들면, 녹색) 광원과 함께 반사 방지물질(티타늄 질화물와 같은)을 사용하면, 빛(또는 광원)의 어떠한 파장에 대해서도 적합하게 세부적으로 조정될 수 있다. 이러한 조정은, 전체적인 장치 집적화 계획에서 양립가능한, 소정의 반사 방지특성을 갖는 적절한 물질의 사용을 포함한다.
응력 완화 특성을 갖는 방지( barrier ) 코팅된 금속 기판의 바람직한 예
금속 호일(foil) 기판을 사용할 때 제기되는 또 다른 문제는, 일반적으로 응력에 의해서, 금속 기판에서 그레인 하이라이팅(grain highlighting)의 가능성이 있다는 것이다. 그레인 하이라이팅(grain highlighting)은 추후 처리단계에 영향을 미칠 수 있다. 몇몇 방지(barrier) 물질은 높은 고유의 응력을 가질 수 있고, 방지층 스택(stack) 및/또는 조성물은 이를 고려하여 최적화될 수 있다.
금속 호일(foil)을 포함하는 기판(예를 들면, 도 2A의 기판(210))을 효과적으로 보호(passivate)하고 직접(밖으로의 확산을 통해) 또는 간접(예를 들면, 피복되지 않은 금속 호일(foil) 기판(210)과 접촉할 수 있는, 처리 툴(tools), 베쓰(baths) 등과의 접촉을 통해,) 오염을 제거하기 위하여, 확산 방지(예를 들면, 도 2A의 층(220))는 기판 가장자리를 포함하여, 기판(210)의 노출된 모든 표면을 피복한다. 확산 방지(220)의 치수, 조성물 및/또는 물리적, 화학적 및/또는 기계적 특성도 역시, 금속 기판(210) 및/또는 하나 이상의 방지층(예를 들면, 도 4A-4B의 420 및/또는 425)의 광학적 반사도로 인한 공정 문제를 줄이도록 최적화될 수 있다.
금속 확산방지로서 티타늄 질화막(예를 들면, 도 2A의 층(220))은 기판(210)의 모든 측면과 가장자리를 포함하는 완전한 피복을 하면서, 스테인리스 스틸 기판(210)상에 직접 증착될 수 있다. 몇 가지 실시예에서는(예를 들면, 방지막이 ALD에 의해 증착되는 경우), 공정 필요조건에 따라, 방지층(220)의 증착 이전에 기판(210)상에 접착층이 형성될 수 있다. 그 후에 유사한 형태로(예를 들면, 아주 작은 1-마이크론-두께의 실리콘 다이옥사이드 층) 절연층(230)을 이용한 피복화가 있을 수 있다. 방지층(220)의 증착 이전에 이루어지는 기판(210)의 세정작업(예를 들면, 잔류물, 유기물, 입자 등의 제거)은 고온에서 방지층(220)의 양호한 접착을 가능하게 할 수 있어 바람직하다. 고온에서(예를 들면, 몇 시간 동안 850℃에서 이루어지는 복수의 가열 사이클(cycles)에서 테스트되는 것 같은), TiN 방지(220)는 SiO2 절연층(230)의 표면상의 활성 실리콘 TFT 장치로(예를 들면, 도 5 참조) 철과 크롬(스틸(steel) 기판(210)에서 주요하고 가장 빨리 확산하는 구성요소)의 확산을 효과적으로 방지한다. 스테인리스 스틸에 들어있는 니켈과 기타 합금 원소, 예를 들면 코발트, 몰리브덴, 티타늄, 니오븀 등의 원소가 절연층(230) 표면으로(그리하여, 위에 놓여있는 소자층까지) 확산되는 것 역시 방지된다.
어떤 실시예에서는, 방지층은 접착층으로 작용하는 AlN의 제1 층, 응력 완화층으로 작용하는 SiO2:Al의 층, 그 후 확산 방지로서 작용하는 AlN의 층을 포함한다. 제1 AlN층은, 비록 10-5000Å의 범위 이내이면 어느 두께든지 허용되지만, 전형적으로 10-100 옹스트롬(Angstroms)의 두께를 가진다. 응력완화층(예를 들면, SiO2:Al)은, 비록 10-5000Å의 범위 이내이면 어느 두께든지 허용되지만, 전형적으로 10-500 옹스트롬(Angstroms)의 두께를 가질 수 있다. 바람직하게는, 응력 완화층은 ALD에 의해 증착된다. 제2 AlN층은, 비록 50-10,000Å의 범위 이내이면 어느 두께든지 허용되지만, 전형적으로 200-2000 옹스트롬(Angstroms)의 두께를 가진다. 이 문단에서 기재한 접착 및 응력 완화층에 대한 대체 수단으로서, 상술한 바와 비슷한 두께 범위를 가지는 Al2O3, 실리콘 질화물, 실리콘 산화질화물, 실리콘 산화물, 티타늄 산화물, 지르코늄, 하프니움, 또는 희토금속, 또는 이들의 조합 또는 합금의 산화물을 포함한다. 재료 및 치수의 선택은, 원하는 재료물성과 전체적인 장치 집적화 계획과의 양립가능성에 기반을 둘 수 있다.
상술한 바와 같이, 확산 방지로서 작용할 수 있는 다른 물질로서는 TiN과 TiAlN이 포함된다(Al에 대한 Ti의 비율은 응용(application)에 따른다; 예를 들면, Al에 대한 Ti의 비율을 변경함으로써 확산 방지막 스택(stack)의 응력 및 반사율이 조정될 수 있다). TiN 및/또는 TiAlN 막은 다양한 방법에 의해 증착될 수 있는데, 예를 들면 스퍼터링(증착 이전에 스틸(steel) 표면에 대한 선택적인 스퍼터 에치(etch)와 병행하거나 병행하지 않으면서) 또는 화학적 기상증착법(CVD), 바람직한 기술인 원자층 적층법(ALD)이 있다. 이러한 응력 완화 및/또는 추가적인 확산 방지층은, 850℃까지의 온도에서 이루어지는 복수의 열적 사이클(cycles) 동안 장치(예를 들면, 도 2E의 TFT(245))에 대한 적절한 보호를 제공한다. 이러한 처리방법은, 기판(210)과 방지층(220)을 소자층(예를 들면, 도 2D-2E의 240)으로부터 전기적으로 분리시키기 위해, 바람직하게는 동일한 증착장치에서(또는 선택적으로, 분리된 증착공정에서), 절연 코팅(예를 들면, SiO2 및/또는 Al2O3)과 결합될 수 있다.
확산 방지층은 또한, 하나 이상의 공정 문제를 제기할 수 있다. 예를 들면, 금속 질화물막(또는, 선택적으로, 금속 카바이드, 실리콘 질화물 또는 실리콘 카바이드 막)은 상당한 응력을 가지거나 또는 장치의 다른 층으로 상당한 응력을 줄 수 있다. 이러한 응력은 막의 벗겨짐(delamination) 또는 아래에 놓여있는 스틸(steel) 기판의 변형을 야기할 수 있다.이러한 응력은 막 스택(stack)에 하나 이상의 추가적인 물질을 포함하도록 함으로써 상당히 감소될 수 있다. 금속 질화물 아래에 산화물층을 더하거나, 또는 TiN:AlN(나노라미네이트에서 AlN층에 대한 TiN층이 비율(ratio))과 같은 라미네이트(laminate)를 만듦으로써 응력 완화를 얻는다. 어떤 예에서는, TiN의 8개 단일층과 그후 AlN의 3개 단일층으로 구성된 블록(block)(그리고 미리 정해진 전체 막두께에 이르기까지 반복된다)이, 비록 AlN에 대한 TiN의 교번하는 단일층의 수는 어떤 값이라도 허용되지만(예를 들면, 5-100개의 TiN 단일층에서 1-50개의 AlN 단일층), 우수한 응력 완화 및 확산 방지특성을 제공한다. 아래에 놓여있는 산화물 응력 완화층이 없는 경우, AlN막(예를 들면, 도 4A의 420)은 고온에서 기판(410)으로부터 벗겨질 수 있다. 그리하여, 어떤 실시예에서는, 스테인리스 스틸 기판상의 TFT 장치(도 2E의 245)는 약1㎚ 내지 약1000㎚의 두께(예를 들면, 어떤 실시예에서는, 약100Å)를 가지는 스퍼터된 TiN의 층, 및 약10㎚ 내지 약1500㎚의 두께(예를 들면, 어떤 실시예에서는, 약300㎚)를 가지는 ALD(본 명세서에서 설명된 바와 같이)에 의해 형성된 TiAlN의 층을 포함할 수 있다.
스틸(steel) 기판의 레인(grains)과 스틸(steel) 기판의 높은 반사도는, 시각적으로 검사하거나 또는 추후의 처리단계에서 스틸(steel) 호일(foil) 기판을 정렬하는 것을 어렵게 할 수 있다. 기판의 높은 반사도는 또한 결정화 동안 레이저 처리와 관련하여 문제를 야기할 수 있다. 이러한 반사도는, 반사되는 레이저 에너지와 입사하는 레이저 에너지의 간섭으로 인하여 막 스택(stack)의 표면에서 복사량의 변동을 유발하고, 더 높은/더 낮은 에너지의 노드(nodes)를 갖는 정상파(standing wave)를 유발할 수 있다. 이러한 효과의 영향을 줄이기 위해, 확산 방지층의 두께 및 조성이 최적화되어 시각적으로 더욱 불투명하고, 아래에 놓여있는 하나 이상의 층의 표면 및/또는 금속 기판의 표면으로부터의 반사도가 최소화될 수 있다.
TiN 및 그 합금은 상대적으로 저렴하고, 종종 단일층으로 형성되고, 상이한 증착방법으로 처리할 수 있다(예를 들면, 다수의 실시예에서, 양-측면 증착). 본 발명의 확산 방지-코팅된 기판에 사용되는 TiN 이외의 금속막에 대해서는 Afentakis et al., IEEE Transactions on Electron Devices, vol. 53, no.4(April 2006), p.815에서 알 수 있고, 관련 부분은 본 명세서에 참고문헌으로 포함된다.
본 발명에 따른 구체적인 실시예에 대해서 상술한 것은 설명 및 기술을 위한 목적이다. 그것은 다른 것을 배제하거나 또는 본 발명을 개시된 형태로만 한정하기 위한 것이 아니며, 따라서 상술한 바에 비추어 많은 변형 및 변동이 가능함은 명백하다. 실시예는 발명의 원리와 실제적인 응용을 가장 잘 설명하기 위해 선택되어 기술되었고, 따라서 당업계에서 통상의 지식을 자라면 예상되는 특정한 용도에 적합하도록 다양한 변형을 가함으로써 본 발명 및 다양한 실시예들을 가장 잘 이용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구범위 및 그 균등물에 의해 정의된다.

Claims (49)

  1. a) 금속 기판;
    b) 상기 금속 기판상에 형성된 하나 이상의 확산 방지층;
    c) 상기 확산 방지층상에 형성되는 하나 이상의 절연층; 및
    d) 상기 절연층상에 형성되는 소자층을 포함하는 장치.
  2. 제1항에 있어서, 적어도 하나의 상기 확산 방지층과 적어도 하나의 상기 절연층은 상기 금속 기판을 피복하는 것을 특징으로 하는 장치.
  3. 제1항에 있어서, 적어도 하나의 상기 확산 방지층과 적어도 하나의 상기 절연층은 상기 금속 기판의 적어도 하나의 측면을 코팅하는 것을 특징으로 하는 장치.
  4. 제1항에 있어서, 상기 금속 기판은 알루미늄, 구리, 티타늄, 스테인리스 스틸 또는 몰리브덴을 포함하는 것을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 금속 기판은 약 10㎛ 내지 약 1000㎛의 두께를 가지는 것을 특징으로 하는 장치.
  6. 제1항에 있어서, 적어도 하나의 상기 확산 방지층은 티타늄 화합물을 포함하는 것을 특징으로 하는 장치.
  7. 제6항에 있어서, 상기 티타늄 화합물은 TixNy(여기서, x + y = 1) 또는 TiaAlbNc(여기서, a + b + c = 1)를 포함하는 것을 특징으로 하는 장치.
  8. 제1항에 있어서, 하나 이상의 상기 확산 방지층은 약 10㎚ 내지 약 1㎛의 두께를 가지는 것을 특징으로 하는 장치.
  9. 제1항에 있어서, 하나 이상의 상기 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 알루미늄 산화물 또는 이들의 조합을 포함하는 것을 특징으로 하는 장치.
  10. 제9항에 있어서, 하나 이상의 상기 절연층은 약 100㎚ 내지 약 10㎛의 두께를 가지는 것을 특징으로 하는 장치.
  11. 제1항에 있어서, 상기 소자층은 반도체층을 포함하는 것을 특징으로 하는 장치.
  12. 제11항에 있어서, 상기 반도체층은 실리콘 및/또는 게르마늄을 포함하는 것을 특징으로 하는 장치.
  13. 제12항에 있어서, 상기 반도체층은 다결정실리콘 및/또는 게르마늄을 포함하는 것을 특징으로 하는 장치.
  14. 제13항에 있어서, 상기 반도체층은 붕소, 인, 비소, 및 안티모니로 구성되는 그룹 중에서 선택된 하나의 도펀트를 더 포함하는 것을 특징으로 하는 장치.
  15. 제11항에 있어서, 상기 반도체층의 상부 또는 하부에 게이트 전극을 더 포함하며, 상기 게이트 전극은 게이트 및 게이트 유전체층을 포함하는 것을 특징으로 하는 장치.
  16. 제11항에 있어서, 상기 반도체층은 제1 전도형의 제1 도펀트를 가지고, 상기 장치는 상기 반도체층 상에 접촉 또는 이격하여 형성된 제2 반도체층을 더 포함하고, 상기 제2 반도체층은 제2 전도형의 제2 도펀트를 가지는 것을 특징으로 하는 장치.
  17. 제1항에 있어서, 상기 소자층은 제1 전도층을 포함하고, 상기 제1 전도층은 제1 금속층 및 제1 고농도 도핑된 반도체층으로 구성되는 그룹 중에서 선택되는 것을 특징으로 하는 장치.
  18. 제17항에 있어서, 상기 제1 전도층상에 유전체층 및 상기 제1전도층상에 제2 전도층을 더 포함하고, 상기 제2 전도층은 제2 금속층 및 제2 고농도 도핑된 반도체층으로 구성되는 그룹 중에서 선택되는 것을 특징으로 하는 장치.
  19. 제1항에 있어서, 상기 금속 기판상에 접촉 또는 이격하여 형성된 반사 방지층을 더 포함하는 것을 특징으로 하는 장치.
  20. 제19항에 있어서, 상기 소자층은 상기 반사 방지층상에 이격하여 형성된 것을 특징으로 하는 장치.
  21. 제1항에 있어서, 상기 금속 기판상에 접촉 또는 이격하여 형성된 응력 완화층을 더 포함하는 것을 특징으로 하는 장치.
  22. a) 금속 기판상에 하나 이상의 확산 방지층을 형성하는 공정;
    b) 상기 확산 방지층상에 하나 이상의 절연층을 형성하는 공정; 및
    c) 상기 절연층상에 소자층을 형성하는 공정을 포함하는 것을 특징으로 하는 금속 기판 상에 형성된 장치의 제조방법.
  23. 제22항에 있어서, 적어도 하나의 상기 확산 방지층과 적어도 하나의 상기 절연층은 상기 금속 기판을 피복하는 것을 특징으로 하는 장치의 제조방법.
  24. 제22항에 있어서, 적어도 하나의 상기 확산 방지층과 적어도 하나의 상기 절연층은 상기 금속 기판의 적어도 하나의 측면을 코팅하는 것을 특징으로 하는 장치의 제조방법.
  25. 제22항에 있어서, 상기 확산 방지층을 형성하기 이전에 상기 금속 기판을 세정하는 공정을 더 포함하는 것을 특징으로 하는 장치의 제조방법.
  26. 제25항에 있어서, 상기 금속 기판을 세정하는 공정은, 상기 금속 기판을 스퍼터 에칭하는 공정을 포함하는 것을 특징으로 하는 장치의 제조방법.
  27. 제22항에 있어서, 상기 금속 기판은 알루미늄, 구리, 티타늄 또는 스테인리스 스틸을 포함하는 것을 특징으로 하는 장치의 제조방법.
  28. 제22항에 있어서, 상기 금속 기판은 약 10㎛ 내지 약 1000㎛의 두께를 가지는 것을 특징으로 하는 장치의 제조방법.
  29. 제22항에 있어서, 상기 확산 방지층을 형성하는 공정은, 티타늄 화합물을 물리적 기상 증착법, 원자층 증착법, 또는 화학적 기상 증착법에 의해 증착하는 것을 포함하는 것을 특징으로 하는 장치의 제조방법.
  30. 제29항에 있어서, 상기 확산 방지층을 형성하는 공정은, 원자층 증착법에 의해 증착하는 것을 포함하는 것을 특징으로 하는 장치의 제조방법.
  31. 제29항에 있어서, 상기 티타늄 화합물은 TixNy(여기서, x + y = 1) 또는 TiaAlbNc(여기서, a + b + c = 1)을 포함하는 것을 특징으로 하는 장치의 제조방법.
  32. 제31항에 있어서, x는 약 0.5이고, y는 약 0.5인 것을 특징으로 하는 장치의 제조방법.
  33. 제22항에 있어서, 하나 이상의 상기 확산 방지층은 약10㎚ 내지 약1㎛의 두께를 가지는 것을 특징으로 하는 장치의 제조방법.
  34. 제22항에 있어서, 하나 이상의 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 알루미늄 산화물 또는 이들의 조합을 포함하는 것을 특징으로 하는 장치의 제조방법.
  35. 제34항에 있어서, 상기 절연층을 형성하는 공정은, 물리적 기상 증착법, 화학적 층 증착법 또는 원자층 증착법을 이용하여 적어도 하나의 상기 절연층을 증착하는 공정을 포함하는 것을 특징으로 하는 장치의 제조방법.
  36. 제34항에 있어서, 상기 절연층을 형성하는 공정은, 절연체 잉크 및/또는 절연체 전구체를 프린팅하는 공정을 포함하는 것을 특징으로 하는 장치의 제조방법.
  37. 제34항에 있어서, 상기 절연층은 약 100㎚ 내지 약 10㎛의 두께를 가지는 것을 특징으로 하는 장치의 제조방법.
  38. 제22항에 있어서, 상기 소자층은 반도체층을 포함하는 것을 특징으로 하는 장치의 제조방법.
  39. 제38항에 있어서, 상기 반도체층은 실리콘 및/또는 게르마늄을 포함하는 것을 특징으로 하는 장치의 제조방법.
  40. 제39항에 있어서, 상기 반도체층은 붕소, 인, 비소, 및 안티몬으로 구성되는 그룹 중에서 선택된 하나의 도펀트를 더 포함하는 것을 특징으로 하는 장치의 제조방법.
  41. 제39항에 있어서, 상기 반도체층의 상부 또는 하부에 게이트 전극을 형성하는 공정을 더 포함하며, 상기 게이트 전극은 게이트 및 게이트 유전체층을 포함하는 것을 특징으로 하는 장치의 제조방법.
  42. 제39항에 있어서, 상기 반도체층은 제1 전도형의 제1 도펀트를 가지고, 상기 장치는 상기 반도체층상에 접촉 또는 이격하여 형성된 제2 반도체층을 더 포함하고, 상기 제2반도체층은 제2전도형의 제2도펀트를 가지는 것을 특징으로 하는 장치의 제조방법.
  43. 제22항에 있어서, 상기 소자층은 제1 전도층을 포함하고, 상기 제1 전도층은 제1 금속층 및 제1 고농도 도핑된 반도체층으로 구성되는 그룹 중에서 선택되는 것을 특징으로 하는 장치의 제조방법.
  44. 제43항에 있어서, 상기 제1 전도층상에 유전체층 및 상기 제1전도층상에 제2 전도층을 더 포함하고, 상기 제2 전도층은 제2 금속층 및 제2 고농도 도핑된 반도체층으로 구성되는 그룹 중에서 선택되는 것을 특징으로 하는 장치의 제조방법.
  45. 제39항에 있어서, 상기 반도체층을 적어도 부분적으로 결정화하기 위해 상기 반도체층에 광조사하는 공정을 더 포함하는 특징으로 하는 장치의 제조방법.
  46. 제22항에 있어서, 상기 금속 기판상에 접촉 또는 이격하여 반사 방지층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 장치의 제조방법.
  47. 제46항에 있어서, 상기 소자층은 상기 반사 방지층상에 이격하여 형성되는 것을 특징으로 하는 장치의 제조방법.
  48. 제22항에 있어서, 상기 금속 기판상에 접촉 또는 이격하여 응력 완화층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 장치의 제조방법.
  49. 제48항에 있어서, 상기 응력 완화층은 상기 금속 기판상에 형성되고, 상기 방법은 상기 응력 완화층 상에 반사 방지층을 형성하는 공정을 더 포함하고, 하나 이상의 상기 확산 방지층은 상기 반사 방지층상에 접촉 또는 이격하여 형성된 것을 특징으로 하는 장치의 제조방법.
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