KR20190027424A - 고유전체 절연 박막을 포함하는 박막 트랜지스터 및 이의 제조 방법 - Google Patents

고유전체 절연 박막을 포함하는 박막 트랜지스터 및 이의 제조 방법 Download PDF

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Abstract

기판, 상기 기판 상에 게이트 전극, 게이트 절연막, 반도체층, 소오스 전극 및 드레인 전극을 구비하고, 게이트 절연막은 A2- XBXO3인 삼성분계 고유전체 물질이고, A는 알루미늄, 실리콘, 갈륨, 게르마늄, 네오디뮴, 가돌리늄, 바나듐, 루테튬 및 악티늄으로 구성된 군에서 선택된 어느 하나이고, B는 이트륨, 란타넘, 지르코늄, 하프늄, 탄탈럼, 티타늄, 바나듐, 니켈, 실리콘 및 이터븀으로 구성된 군에서 선택된 어느 하나이고, 상기 A와 B는 서로 다른 원소인 박막 트랜지스터 및 그의 제조 방법을 제공한다. 상기 게이트 절연막은 용액공정을 통하여 형성할 수 있으며, 낮은 온도의 열처리로 고품질의 절연막을 얻을 수 있다.

Description

고유전체 절연 박막을 포함하는 박막 트랜지스터 및 이의 제조 방법{Thin Film Transistor Including a High-k Insulating Thin Film and Method for Manufacturing The Same}
본 발명은 고유전체 절연 박막을 포함하는 박막 트랜지스터 및 이를 제조하는 방법에 관한 것으로, 보다 상세하게는 용액공정에 의하여 형성되는 고유전체 게이트 절연막을 포함하는 박막 트랜지스터 및 이를 제조하는 방법에 관한 것이다.
금속 산화물 반도체(Oxide Semiconductor)는 약 10 cm2/V·s의 높은 전계 효과 이동도를 가지며, 250℃ 내지 400℃의 낮은 결정화 온도로 인해 비정질 실리콘(Amorphous silicon)을 대체할 차세대 디스플레이 재료로 주목 받고 있다.
금속 산화물 반도체를 이용한 박막 트랜지스터에 있어서, 게이트 절연막은 반도체층과 계면을 형성한다. 따라서 게이트 절연막은 그 계면 특성에 따라 반도체의 결정성, 형태 등이 결정될 수 있어 박막 트랜지스터의 성능을 결정짓는 중요한 구성 요소가 될 수 있다.
종래 게이트 절연막으로 사용되는 실리콘 옥사이드(SiO2) 절연막은 실리콘 기판을 고온으로 열산화 하여 형성하는데, 고온의 열산화 공정은 제조 단가를 높인다는 문제점이 있다. 또한 반도체 소자의 고속화와 스케일링이 진행됨에 따라 보다 얇은 두께의 게이트 절연막에 대한 필요가 높아지고 있다. 향후 0.10 ㎛ 스케일의 공정에서는 게이트 절연막의 두께가 25 Å 내지 30 Å일 것이 요구된다. 25 Å 내지 30 Å의 두께는 실리콘 옥사이드 절연막의 터널링(Tunneling) 한계에 해당하여, 캐리어의 직접 터널링에 의한 오프-전류(Off-Current)의 증가로 말미암아 소자의 성능이 악화될 수 있다.
이러한 누설전류(Leakage current)의 감소를 위하여 높은 유전 상수를 가지는 고유전체 물질(High-k dielectric material)을 게이트 절연막에 사용하고자 하는 연구가 진행되고 있다. 최근, 알루미나(Al2O3), 하프늄 옥사이드(Hafnium Oxide), 탄탈럼 옥사이드(Tantalum Oxide) 및 실리콘 질화물과 같은 고유전체 물질들이 게이트 절연막의 재료로 주목받고 있다. 또한 이러한 고유전체 물질을 게이트 절연막으로 사용할 경우 게이트 절연막의 두께 및 폭을 감소시킬 수 있을 뿐 아니라, 박막 트랜지스터를 낮은 전압에서 구동 가능하다.
게이트 절연막을 형성하기 위하여 기존에 사용하여 왔던 스퍼터링(Sputtering), 화학기상증착(Chemical Vapor Deposition) 및 원자층증착(Atomic Layer Deposition) 등의 진공 기반의 박막 증착법은 공정 단가를 높이고 공정 과정을 복잡하게 한다. 따라서, 공정 과정을 간단하게 하고, 저비용이며, 수율이 높은 용액공정 기반의 박막 증착법에 대한 요구가 높아지고 있다.
본 발명이 해결하고자 하는 제1 기술적 과제는 A2- XBXO3인 삼성분계 고유전체 물질을 포함하는 게이트 절연막을 구비한 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 제2 기술적 과제는 A2- XBXO3인 삼성분계 고유전체 물질을 포함하는 게이트 절연막을 구비한 박막 트랜지스터의 제조 방법을 제공하는데 있다.
상술한 제1 기술적 과제를 해결하기 위하여 본 발명은 기판, 상기 기판 상에 게이트 전극, 게이트 절연막, 반도체층, 소오스 전극 및 드레인 전극을 구비하고, 상기 게이트 절연막은 SiO2보다 높은 유전율을 가지는 A2- XBXO3인 삼성분계 물질이고, 상기 A는 알루미늄, 실리콘, 갈륨, 게르마늄, 네오디뮴, 가돌리늄, 바나듐, 루테튬 및 악티늄으로 구성된 군에서 선택된 어느 하나이고, 상기 B는 이트륨, 란타넘, 지르코늄, 하프늄, 탄탈럼, 티타늄, 바나듐, 니켈, 실리콘 및 이터븀으로 구성된 군에서 선택된 어느 하나이고, 상기 A와 B는 서로 다른 원소인 박막 트랜지스터를 제공한다.
예를 들어, 상기 게이트 절연막은 Al2-XYXO3일 수 있다.
일 실시예에서 A2- XBXO3의 상기 x는 0.4 내지 1.85일 수 있으며, 다른 실시예에서 상기 x는 1 내지 1.82일 수 있고, 또 다른 실시예에서 상기 x는 1.78 내지 1.82일 수 있다.
상기 게이트 절연막은 30 nm 내지 40 nm의 두께를 갖질 수 있다.
상기 반도체층은 InZnO, InGaZnO, ZnO, ZnSnO, InSnO, InZnSnO, HfInZnO, ZrZnSnO 및 HfZnSnO 중 적어도 어느 하나를 포함할 수 있다.
상술한 제2 기술적 과제를 해결하기 위하여 본 발명은 기판, 상기 기판 상에 게이트 전극, 게이트 절연막, 반도체층, 소오스 전극 및 드레인 전극을 구비하는 박막 트랜지스터의 제조 방법에 있어서, A 전구체 및 B 전구체를 분산매에 혼합하여 게이트 절연막 용액을 제조하는 단계, 상기 게이트 절연막 용액을 상기 게이트 전극 또는 상기 반도체층 상에 도포하는 단계 및 도포된 상기 게이트 절연막 용액을 열처리하여 상기 게이트 절연막을 형성하는 단계를 포함하고, 상기 게이트 절연막은 A2- XBXO3인 삼성분계 고유전체 물질이고, 상기 A는 알루미늄, 실리콘, 갈륨, 게르마늄, 네오디뮴, 가돌리늄, 바나듐, 루테튬 및 악티늄으로 구성된 군에서 선택된 어느 하나이고, 상기 B는 이트륨, 란타넘, 지르코늄, 하프늄, 탄탈럼, 티타늄, 바나듐, 니켈, 실리콘 및 이터븀으로 구성된 군에서 선택된 어느 하나이고, 상기 A와 B는 서로 다른 원소인 박막 트랜지스터의 제조 방법을 제공한다.
예를 들어 상기 A는 알루미늄이고, B는 이트륨일 수 있다.
상기 A 전구체 및 B 전구체는 금속 질산염 함수화물일 수 있으며, 상기 분산매는 이소프로판올, 2-메톡시에탄올, 디메틸포름아마이드, 에탄올, 탈이온수, 메탄올, 아세틸아세톤 및 아세토니트릴 중 선택된 어느 하나 이상일 수 있다.
일 실시예에서 상기 A 전구체에 1몰에 대한 B 전구체의 몰 비율은 0.25 내지 12일 수 있고, 다른 실시예에서 상기 A 전구체에 1몰에 대한 B 전구체의 몰 비율은 1 내지 10일 수 있으며, 또 다른 실시예에서 상기 A 전구체에 1몰에 대한 B 전구체의 몰 비율은 8 내지 10일 수 있다.
상기 게이트 절연막 용액을 상기 게이트 전극 또는 상기 반도체층 상에 도포하는 단계는 스핀 코팅, 바 코팅, 딥 코팅, 나노 임프린트 및 잉크젯 프린팅 중 하나를 이용하여 도포할 수 있다.
도포된 상기 게이트 절연막 용액을 열처리하는 단계는 250℃ 내지 400℃의 온도에서 열처리 할 수 있으며, 나아가, 열처리와 동시에 자외선을 조사할 수도 있다.
본 발명에 따른 박막 트랜지스터는 A2- XBXO3인 삼성분계 고유전체 물질을 포함하는 게이트 절연막을 구비한다. 상기 A는 알루미늄, 실리콘, 갈륨, 게르마늄, 네오디뮴, 가돌리늄, 바나듐, 루테튬 및 악티늄으로 구성된 군에서 선택된 어느 하나이고, 상기 B는 이트륨, 란타넘, 지르코늄, 하프늄, 탄탈럼, 티타늄, 바나듐, 니켈, 실리콘 및 이터븀으로 구성된 군에서 선택된 어느 하나일 수 있다.
알루미늄 옥사이드는 밴드갭이 커서 절연성이 우수한 반면, 유전 상수는 1MHz에서 9 내지 10에 불과하여 스케일링 및 저전압 구동을 위한 얇은 박막 형성에 불리하다. 반면 하프늄 옥사이드, 지르코늄 옥사이드와 같이 높은 유전상수를 가지는 물질의 경우 유전상수가 커질수록 밴드갭이 낮아지는 경향을 보인다. 따라서 본 발명에 따른 박막 트랜지스터는 높은 유전상수를 가지는 물질과 높은 절연성을 가지는 물질이 혼합된 삼성분계 고유전체 물질을 게이트 절연막으로 사용함으로써, 우수한 전기적 특성을 가지는 게이트 절연막을 구비한 박막 트랜지스터를 제공한다. 또한, 서로 원자 반지름이 다른 금속들을 혼합함으로써 큰 원자 사이의 공간에 작은 원자가 채워짐에 따라 박막의 밀도가 증가하고 매끄러운 계면 특성을 가질 수 있다.
게이트 절연막의 형성 시 스퍼터링, 화학기상증착 및 열증착과 같은 진공 기반의 박막 증착법이 아닌 용액공정 기반의 박막 증착법을 사용함으로써, 공정 과정이 간단하고 저비용이며, 수율이 높은 박막 트랜지스터 제조 방법을 제공할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 순서도이다.
도 4는 게이트 절연막 용액의 제조 시에 첨가된 알루미늄 전구체와 이트륨 전구체의 비에 따른 게이트 절연막의 전류 밀도를 도시하는 그래프이다.
도 5는 인가 전압의 주파수에 따른 게이트 절연막의 캐패시턴스를 도시하는 그래프이다.
도 6은 (a) 이트륨 옥사이드 박막, (b) 알루미늄 옥사이드 박막 및 (c) 본 발명의 일 실시예에 따른 박막 트랜지스터의 게이트 절연막의 AFM 측정 결과를 도시하는 그래프이다.
도 7은 이트륨 옥사이드 박막, 알루미늄 옥사이드 박막 및 본 발명의 일 실시예에 따른 게이트 절연막을 열처리 또는 열처리와 동시에 자외선을 조사하였을 때 전압-전류 밀도 관계를 도시한 그래프이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
실시예
본 발명의 일 실시예에 따른 박막 트랜지스터를 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터는 기판(110), 기판(110) 상에 형성된 게이트 전극(120), 상기 게이트 전극(120) 상에 형성된 게이트 절연막(130), 상기 게이트 절연막(130) 상에 형성된 반도체층(140) 및 상기 반도체층(140) 상에 형성된 소오스 전극(150) 및 드레인 전극(160)을 포함할 수 있다.
상기 기판(110)은 공지된 다양한 물질의 기판을 이용할 수 있다. 기판(110)은 실리콘, 금속, 유리, 사파이어, 퀄츠, PES(Polyethersulfone), PET(Polyethylene terephthalate), PEN(Polyethylene naphthalate), COC(Cyclic olefin copolymer), PI(Poly Imide) 및 PDMS(Polydimethylsiloxane) 중 어느 하나일 수 있으나 이에 한정되는 것은 아니다. 기판(110)이 실리콘, 또는 금속과 같이 전도성을 가지는 물질로 이루어지는 경우 기판(110) 표면에 게이트 절연막(130)을 형성하고 기판(110)을 게이트 전극(120) 대신 백게이트로 사용할 수 있다.
상기 게이트 전극(120), 상기 소오스 전극(150) 및 드레인 전극(160)은 일반적으로 전극으로 사용되는 전도성이 큰 물질을 제한 없이 사용 가능하다. 게이트 전극(120)은 Ni, Cu, Zn, Au, Ag, Pt, Al, Ti, Pd, Cr 및 이들의 합금 중 어느 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 절연막(130)은 SiO2보다 높은 유전율을 가지는 A2- XBXO3인 삼성분계 물질일 수 있다. 상기 A는 알루미늄의 원소 크기와 비슷한 크기를 가지며, 밴드갭이 커 삼성분계 절연막을 형성할 경우 밴드갭 특성을 향상시켜줄 수 있는 물질일 수 있다. 예를 들어 상기 A는 알루미늄, 실리콘, 갈륨, 게르마늄, 네오디뮴, 가돌리늄, 바나듐, 루테튬 및 악티늄으로 구성된 군에서 선택된 어느 하나일 수 있다. 상기 B는 이트륨과 같은 족이거나, 이트륨의 원소 크기와 비슷한 크기를 가지는 물질들로, A원소와 섞일 때 원자 반지름이 큰 B원소들 사이의 공극에 A원소들이 배치됨으로써 박막의 차밀도를 높여 줄 수 있다. 예를 들어 상기 B는 이트륨, 란타넘, 지르코늄, 하프늄, 탄탈럼, 티타늄, 바나듐, 니켈, 실리콘 및 이터븀으로 구성된 군에서 선택된 어느 하나일 수 있다. 상기 A와 B는 서로 다른 원소일 수 있으며, 상기 x는 0.4 내지 1.85일 수 있다. 상기 x가 0.4 이하의 값을 가지는 경우 게이트 절연막(130)은 계면 특성이 저하되어 낮은 캐리어 이동도를 가지게 되고, 유전상수가 12 이하로 낮아진다. 반면 x가 1.85 이상의 값을 가지는 경우, 게이트 절연막(130)의 그레인 바운더리가 커져 표면 거칠기가 증가하며, 누설전류가 증가하여 박막 트랜지스터의 On/Off 비가 급격하게 저하된다.
상기 게이트 절연막(130)은 30 nm 내지 40 nm의 두께를 가질 수 있다.
상기 반도체층(140)은 InZnO, InGaZnO, ZnO, ZnSnO, InSnO, InZnSnO, HfInZnO, ZrZnSnO 및 HfZnSnO 중 적어도 어느 하나를 포함할 수 있다.
상기 반도체층(140)의 양 단의 일부 영역은 상기 소오스 전극(150) 및 상기 드레인 전극(160)과 전기적으로 접촉한다. 상기 소오스 전극(150) 및 상기 드레인 전극(160)은 상기 반도체층(140)과 동일 평면상에 형성되어 코플래너(Coplanar) 구조를 이루거나 상기 반도체층(140)의 양 단의 일부 영역상에 형성되어 역스태거드(Inverted Staggered) 구조를 이룰 수 있다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면이다.
도 2에 도시된 구성요소 중 도 1에서 설명된 것과 유사한 구조 및 기능을 가지는 구성요소에 대하여는 도 1의 설명을 원용하여 상세한 설명을 생략한다.
도 2를 참조하면, 박막 트랜지스터는 기판(110), 기판(110) 상에 형성된 소오스 전극(150) 및 드레인 전극(160), 상기 소오스 전극(150) 및 드레인 전극(160)과 전기적으로 접촉하여 형성된 반도체층(140), 상기 반도체층(140) 상에 형성된 게이트 절연막(130) 및 상기 게이트 절연막(130) 상에 형성된 게이트 전극(120)을 포함할 수 있다.
도 2에 도시된 박막 트랜지스터는 상부 게이트 전극 구조를 가지며, 상기 반도체층(140)의 양 단의 일부 영역은 상기 소오스 전극(150) 및 상기 드레인 전극(160)과 전기적으로 접촉한다. 상기 소오스 전극(150) 및 상기 드레인 전극(160)은 상기 반도체층(140)과 동일 평면상에 형성되어 코플래너(Coplanar) 구조를 이루거나 상기 반도체층(140)의 양 단의 일부 영역상에 형성되어 스태거드(Staggered) 구조를 이룰 수 있다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 순서도이다.
도 3을 참조하면, 먼저, 기판(110) 상에 게이트 전극(120)을 형성한다(S1). 게이트 전극(120)은 스퍼터링(Sputtering), 화학기상증착(Chemical Vapor Deposition), 열 증착(Thermal Evaporation), 물리기상증착(Physical Vapor Deposition) 및 용액 공정과 같이 공지된 금속 증착 방법을 이용하여 제한 없이 형성할 수 있다.
상기 게이트 전극(120) 상에 게이트 절연막(130)을 형성한다(S2).
게이트 절연막(130)은 A 전구체 및 B 전구체를 분산매에 혼합한 게이트 절연막 용액을 게이트 전극(120) 상에 도포한 후 열처리를 하여 형성할 수 있다. 상기 A 전구체 및 B 전구체는 각각 A 및 B의 질산염 함수화물일 수 있다. 상기 분산매는 이소프로판올, 2-메톡시에탄올, 디메틸포름아마이드, 에탄올, 탈이온수, 메탄올, 아세틸아세톤 및 아세토니트릴 중 선택된 어느 하나 이상일 수 있다. 상기 A 전구체에 1몰에 대한 B 전구체의 몰 비율은 0.25 내지 12로 혼합될 수 있다. 상기 몰 비율은 완성된 박막의 조성 A2- xBxO3에서 2-x와 x의 비율과 동일하다. 상기 B 전구체의 몰 비율이 0.25 미만의 값을 가지는 경우 게이트 절연막(130)은 계면 특성이 저하되어 낮은 캐리어 이동도를 가지며 유전상수가 12 이하의 낮은 값을 가지게 된다. 반면 B 전구체의 몰 비율이 12를 초과하는 값을 가지는 경우, 게이트 절연막(130)의 그레인 바운더리가 커져 표면 거칠기가 증가하며, 누설전류가 증가하여 박막 트랜지스터의 On/Off 비가 급격하게 저하된다. 상기 A 전구체와 B 전구체가 분산매에 잘 혼합되도록 하기 위하여 상기 게이트 절연막 용액은 질산을 더 포함할 수 있다.
상기 게이트 절연막 용액을 상기 게이트 전극(120) 상에 도포하기 위하여 공지된 용액 공정인 스핀 코팅, 바 코팅, 딥 코팅, 나노 임프린트 및 잉크젯 프린팅 중 하나를 이용할 수 있다.
도포된 상기 게이트 절연막 용액은 100℃ 에서 전-열처리(pre-baking)할 수 있다.
도포된 상기 게이트 절연막 용액은 250℃ 내지 400℃의 온도에서 열처리 하여 불순물을 제거하고 고품질의 박막을 형성할 수 있다. 250℃ 이하에서 열처리 할 경우 분산매 및 기타 불순물이 다 휘발되지 않아 게이트 절연막의 특성이 저하된다. 반면 400℃ 이상에서 열처리할 경우 고온에 약한 플라스틱 또는 유리 기판을 사용할 수 없는 문제점이 있다.
상기 게이트 절연막 용액의 열처리 시 선택적으로 자외선을 함께 조사하여 금속-산소 결합을 끊어내고 다시 재결합시킴으로써 보다 고품질의 게이트 절연막을 형성할 수 있다.
상기 게이트 절연막(130) 상에 반도체층(140)을 형성한다. 상기 반도체층(140)은 스퍼터링(Sputtering), 화학기상증착(Chemical Vapor Deposition), 열 증착(Thermal Evaporation), 물리기상증착(Physical Vapor Deposition) 및 용액 공정과 같이 공지된 증착 방법을 이용하여 제한 없이 형성할 수 있다. 상기 반도체층(140)을 용액 공정으로 형성하는 경우 게이트 절연막(130)과 동일하게 공지된 용액 공정인 스핀 코팅, 바 코팅, 딥 코팅, 나노 임프린트 및 잉크젯 프린팅 중 하나를 이용할 수 있다.
상기 반도체층(140) 상에 소오스 전극(150) 및 드레인 전극(160)을 형성한다. 소오스 전극(150) 및 드레인 전극(160)은 활성 영역으로 사용되는 반도체층(140)의 일부 영역을 사이에 두고 이격되어 형성된다. 소오스 전극(150) 및 드레인 전극(160)은 스퍼터링(Sputtering), 화학기상증착(Chemical Vapor Deposition), 열 증착(Thermal Evaporation), 물리기상증착(Physical Vapor Deposition) 및 용액 공정과 같이 공지된 금속 증착 방법을 이용하여 제한 없이 형성할 수 있다.
도 2에 도시된 것과 같은 상부 게이트형 박막 트랜지스터를 제조하기 위하여 상술한 각 단계의 순서를 변경할 수 있다. 즉 기판(110) 상에 소오스 전극(150) 및 드레인 전극(160)을 형성한다. 상기 소오스 전극(150), 드레인 전극(160) 및 노출된 기판(110) 영역 상에 반도체층(140)을 형성한다. 상기 반도체층(140) 상에 용액 공정을 통하여 게이트 절연막층(130)을 형성한다. 상기 게이트 절연막층(130) 상에 게이트 전극(120)을 증착하여 상부 게이트형 박막 트랜지스터를 제조할 수 있다.
실험예 1 : 알루미늄 이트륨 옥사이드 게이트 절연막을 포함하는 박막 트랜지스터
알루미늄 질산염 9-수화물(Aluminum nitrate nonahydrate)와 이트륨 질산염 6-수화물(Yttrium nitrate hexa-hydrate)의 몰 비를 조절하여 2-메톡시에탄올 분산매에 혼합하여 게이트 절연막 용액을 제조하였다. p-타입으로 도핑된 실리콘 웨이퍼를 UVO Cleaner(λ=254nm, 185nm)로 30분 동안 UV 표면 처리를 통해 소수성의 표면을 친수성 상태로 변환시킨 후, 게이트 절연막 용액을 스핀 코팅을 통하여 도포하였다. 3000 rpm으로 30초간 스핀 코팅하고 100℃ 에서 5분간 전-열처리(pre-baking)한 후, 400℃ 에서 1시간 동안 전기로(Box furnace)로 열처리를 하였다. 열처리가 끝난 박막 표면에 동일하게 UVO cleaner로 30분동안 UV 처리를 통해 표면을 친 수성 상태로 변환 시켜주고 위의 과정을 3번 반복하여 박막을 30 nm 내지 40 nm의 두께로 적층하였다. 전체 기체 유량에 대한 산소 기체의 비율이 10%인 분위기에서 30 nm 두게의 인듐 징크 옥사이드 반도체층을 적층하였다. 메탈 섀도우 마스크를 이용하여 넓이가 100 ㎛이고 길이가 150 ㎛인 ITO 소오스 전극 및 드레인 전극을 반도체층의 양 단에 형성하였다. 400℃ 에서 1시간 동안 열처리하여 박막 트랜지스터를 제조하였다.
Al : Y Al2-xYxO3 μsat/μin
(cm2/Vs)		 SS (V/decade) Vth
(V)		 Ion/off Thickness Cap
(nF/cm2)		 K
(dielectric)
1 Al 　Al2O3 44.4 0.11 -0.5 2.5×106 37.00 nm - 11.5±1.0
2 Al:Y=4:1 　Al1.6Y0.4O3 47.7 0.23 -1.37 1.0×106 34.70 nm - 12.2±0.5
3 Al:Y=1:1 　Al1Y1O3 58.7 0.20 -1.49 1.7×106 37.00 nm 419 16.5±1.1
4 Al:Y=1:4 　Al0.4Y1.6O3 52.9 0.19 -0.51 3.6×106 37.00 nm 443 19.2±1.2
5 Al:Y=1:6 　Al0.29Y1.71O3 54.1 0.21 -0.80 5.0×106 37.68 nm 394 16.6
6 Al:Y=1:8 　Al0.22Y1.78O3 52.4 0.10 -0.78 1.0×107 36.61 nm 399 16.7
7 Al:Y=1:10 　Al0.18Y1.82O3 46.6 0.07 -0.65 1.7×107 39.95 nm 424 19.3
8 Al:Y=1:12 　Al0.15Y1.85O3 48.5 0.31 -0.92 106 40.00 nm 429 19.5
9 Y 　Y2O3 60.8 0.3 -0.6 104 40.00 nm - 16
표 1은 알류미늄 전구체와 이트륨 전구체의 몰 비를 달리하여 제조한 박막 트랜지스터의 물리적 특성을 나타내는 표이다. 실험예 2 내지 8은 본 발명에 따라 제조된 박막 트랜지스터이고, 실험예 1 및 9는 비교를 위하여 제조된 비교예이다.
표 1을 참조하면, 알루미늄 전구체와 이트륨 전구체의 몰비를 달리하여 제조한 박막은 Al2 - xYxO3로 표현할 수 있다. 이 때 2-x와 x의 비는 알루미늄 전구체와 이트륨 전구체의 몰 비와 동일하다. x의 값이 0.4 내지 1.85인 범위에서 12 이상의 높은 유전상수 값 및 1.0×106 이상의 전류 온/오프 비를 갖는 것을 확인할 수 있다.
특히 x의 값이 1 내지 1.82인 범위에서는 전류의 온/오프 비가 1.7×106 이상으로 증가하고, 이트륨 산화물막의 유전 상수인 16보다 큰 유전 상수 값을 갖는 것을 확인할 수 있었다.
전류의 On/Off 비는 누설 전류가 효과적으로 억제되는 경우 큰 값을 갖게 된다. 따라서 x의 값이 1 내지 1.82인 범위에서는 이트륨 산화물막보다 큰 유전 상수 값을 가지면서도, 그레인 바운더리 증대에 의한 누설전류 발생을 효과적으로 억제하는 것으로 생각된다.
Al:Y
0.1 M		 Al2-xYxO3 at.%
Al(%) Y(%) O(%)
2 4:1 　Al1.6Y0.4O3 21.97 7.32 70.70
3 1:1 　Al1Y1O3 14.88 14.54 70.57
4 1:4 　Al0.4Y1.6O3 5.54 20.46 73.99
5 1:6 　Al0.29Y1.71O3 4.07 22.28 73.66
6 1:8 　Al0.22Y1.78O3 3.72 21.47 74.80
7 1:10 　Al0.18Y1.82O3 2.75 26.25 71.00
표 2는 본 발명에 따라 제조된 실험예 2 내지 7의 박막 트랜지스터의 게이트 절연막을 X선 형광 분석을 통하여 측정한 원자%를 나타내는 표이다.
도 4는 게이트 절연막 용액의 제조 시에 첨가된 알루미늄 전구체와 이트륨 전구체의 비에 따른 게이트 절연막의 전류 밀도를 도시하는 그래프이다.
도 4를 참조하면, 알루미늄 산화물만을 포함하고 있을 경우의 게이트 절연막의 전류 밀도가 8.7×10-8 A/cm2이고, 이트륨 산화물만을 포함하였을 경우 전류 밀도가 2.4×10-6 A/cm2으로 높은 값을 가지는 반면, 본 발명의 실시예를 따라 제조된 실험예 2, 3 및 4의 박막 트랜지스터는 4.9×10-9 A/cm2 내지 1.8×10-8 A/cm2의 낮은 값을 나타내는 것을 확인할 수 있었다. 따라서 본 발명의 실시예를 따라 제조된 게이트 절연막의 절연 특성이 우수한 것을 확인할 수 있었다.
도 5a 및 도 5b는 게이트 절연막 용액의 제조 시에 첨가된 알루미늄 전구체와 이트륨 전구체의 비에 따른 게이트 절연막의 캐패시턴스를 도시하는 그래프이다.
도 5a를 참조하면, 이트륨 전구체의 몰 비율이 높을수록 캐패시턴스가 커지는 것을 확인할 수 있다. 또한, 알루미늄 전구체와 이트륨 전구체의 첨가 비율이 4:1가 되는 실험예 2의 경우, 알루미늄 산화물 박막과 유사한 캐패시턴스 값을 가지는 반면, 이트륨 전구체의 첨가 비율이 1:1 이상이 되는 경우. 캐패시턴스 값이 이트륨 산화물 박막과 유사하거나 더 높은 값을 가지는 것을 확인할 수 있었다.
도 5b를 참조하면, 이트륨 전구체의 몰 비율이 알루미늄 전구체 1 몰당 1 몰 내지 10 몰인 경우인 실험예 3내지 실험예 7에서는 캐패시턴스 값이 약 400 nF/cm2 정도의 높은 값을 가지는 것을 확인할 수 있었다. 이트륨 전구체의 몰 비율이 높을수록 캐패시턴스 값이 증가하는 이유는 수산화기가 증가함에 따른 영향뿐만 아니라, 박막 자체의 밀도가 높아지고 금속-산소의 결합 비율이 높아지기 때문으로 생각된다.
도 6은 (a) 이트륨 옥사이드 박막, (b) 알루미늄 옥사이드 박막 및 (c) 본 발명의 일 실시예에 따른 박막 트랜지스터의 게이트 절연막의 AFM 측정 결과를 도시하는 그래프이다.
도 6을 참조하면, 이트륨 옥사이드 박막인 실험예 7은 그레인 바운더리가 큰 나노 입자들이 보이며, 표면 거칠기 값의 평균이 1.234로 큰 값을 가지는 것을 확인할 수 있다. 알루미늄 옥사이드 박막인 실험예 1은 표면 거칠기 값의 평균이 0.587로 이트륨 옥사이드 박막에 비하여 좀 더 매끄러운 박막을 가지고 있었다. 알루미늄 전구체와 이트륨 전구체의 첨가 몰 비가 1:4인 실험예 4의 경우, 표면 거칠기의 평균값이 0.146으로 알루미늄 산화물 박막보다 더 매끄러운 박막을 가지는 것을 확인하였다. 이는 원자 크기가 큰 이트륨 원자 사이의 공간을 크기가 작은 알루미늄 원자가 채우며 보다 매끄럽고 조밀한 박막을 만들기 때문으로 생각된다. 이러한 매끄러운 박막에 의하여 게이트 절연막의 계면 특성 향상을 기대할 수 있다.
도 7a 및 도 7b는 이트륨 옥사이드 박막, 알루미늄 옥사이드 박막 및 본 발명의 일 실시예에 따른 게이트 절연막을 열처리 또는 열처리와 동시에 자외선을 조사하였을 때 전류 밀도를 도시한 그래프이다.
도 7a를 참조하면, 본 발명에 따른 실험예 4의 알루미늄 전구체와 이트륨 전구체의 첨가 비가 1:4인 박막을 400℃ 에서 1시간동안 열처리 한 경우, 알루미늄 산화물막(실험예 1) 또는 이트륨 산화물막(실험예 9)과 비교할 때 낮은 누설전류와 높은 파괴강도전력을 갖는 것을 확인할 수 있었다. 또한, 250℃ 의 낮은 온도에서 열처리와 동시에 파장이 185 nm 및 254 nm인 자외선을 동시에 조사하였을 때 400 ℃에서 열처리한 것과 유사한 결과를 얻을 수 있었다. 특히 음의 전계를 가할 때의 절연이 파괴되는 전계의 절대값이 증가하는 것을 확인할 수 있었는데, 이는 자외선이 금속과 산소의 결합을 끊어 재결합시키는 과정에서 금속과 산소의 재결합을 위한 충분한 에너지가 가해지지 않았기 때문으로 생각된다.
도 7b를 참조하면, 알루미늄 전구체 1 몰당 이트륨 전구체의 몰 비가 1 몰 내지 10몰인 실험예 3 내지 실험예 4를 이용한 게이트 절연막의 전류 밀도를 측정하였을 때, 도 7a에 표시된 실험예 4의 절연막과 마찬가지로, 낮은 누설 전류와 높은 파괴강도전력을 갖는 것을 확인할 수 있었다.
110 : 기판 120 :게이트 전극
130 :절연막 140 :반도체층
150 : 소오스 전극 160 :드레인 전극

Claims (17)

  1. 기판, 상기 기판 상에 게이트 전극, 게이트 절연막, 반도체층, 소오스 전극 및 드레인 전극을 구비하고,
    상기 게이트 절연막은 SiO2보다 높은 유전율을 가지는 A2- XBXO3인 삼성분계 물질이고,
    상기 A는 알루미늄, 실리콘, 갈륨, 게르마늄, 네오디뮴, 가돌리늄, 바나듐, 루테튬 및 악티늄으로 구성된 군에서 선택된 어느 하나이고,
    상기 B는 이트륨, 란타넘, 지르코늄, 하프늄, 탄탈럼, 티타늄, 바나듐, 니켈, 실리콘 및 이터븀으로 구성된 군에서 선택된 어느 하나이고,
    상기 A와 B는 서로 다른 원소인 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 절연막은 Al2-XYXO3인 박막 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 x는 0.4 내지 1.85인 박막 트랜지스터.
  4. 제1항 또는 제2항에 있어서,
    상기 x는 1 내지 1.82인 박막 트랜지스터.
  5. 제1항 또는 제2항에 있어서,
    상기 x는 1.78 내지 1.82인 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 게이트 절연막은 30 nm 내지 40 nm의 두께를 갖는 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 반도체층은 InZnO, InGaZnO, ZnO, ZnSnO, InSnO, InZnSnO, HfInZnO, ZrZnSnO 및 HfZnSnO 중 적어도 어느 하나를 포함하는 박막 트랜지스터.
  8. 기판, 상기 기판 상에 게이트 전극, 게이트 절연막, 반도체층, 소오스 전극 및 드레인 전극을 구비하는 박막 트랜지스터의 제조 방법에 있어서,
    A 전구체 및 B 전구체를 분산매에 혼합하여 게이트 절연막 용액을 제조하는 단계;
    상기 게이트 절연막 용액을 상기 게이트 전극 또는 상기 반도체층 상에 도포하는 단계; 및
    도포된 상기 게이트 절연막 용액을 열처리하여 상기 게이트 절연막을 형성하는 단계를 포함하고,
    상기 게이트 절연막은 A2-XBXO3인 삼성분계 고유전체 물질이고,
    상기 A는 알루미늄, 실리콘, 갈륨, 게르마늄, 네오디뮴, 가돌리늄, 바나듐, 루테튬 및 악티늄으로 구성된 군에서 선택된 어느 하나이고,
    상기 B는 이트륨, 란타넘, 지르코늄, 하프늄, 탄탈럼, 티타늄, 바나듐, 니켈, 실리콘 및 이터븀으로 구성된 군에서 선택된 어느 하나이고,
    상기 A와 B는 서로 다른 원소인 박막 트랜지스터의 제조 방법.
  9. 제8항에 있어서,
    상기 A는 알루미늄이고, B는 이트륨인 박막 트랜지스터의 제조 방법.
  10. 제8항에 있어서,
    상기 A 전구체 및 B 전구체는 금속 질산염 함수화물인 박막 트랜지스터의 제조 방법.
  11. 제8항에 있어서,
    상기 분산매는 이소프로판올, 2-메톡시에탄올, 디메틸포름아마이드, 에탄올, 탈이온수, 메탄올, 아세틸아세톤 및 아세토니트릴 중 선택된 어느 하나 이상인 박막 트랜지스터의 제조 방법.
  12. 제8항 또는 제9항에 있어서,
    상기 A 전구체에 1몰에 대한 B 전구체의 몰 비율은 0.25 내지 12인 박막 트랜지스터의 제조 방법.
  13. 제8항 또는 제9항에 있어서,
    상기 A 전구체에 1몰에 대한 B 전구체의 몰 비율은 1 내지 10인 박막 트랜지스터의 제조 방법.
  14. 제8항 또는 제9항에 있어서,
    상기 A 전구체에 1몰에 대한 B 전구체의 몰 비율은 8 내지 10인 박막 트랜지스터의 제조 방법.
  15. 제8항에 있어서,
    상기 게이트 절연막 용액을 상기 게이트 전극 또는 상기 반도체층 상에 도포하는 단계는 스핀 코팅, 바 코팅, 딥 코팅, 나노 임프린트 및 잉크젯 프린팅 중 하나를 이용하여 도포하는 박막 트랜지스터의 제조 방법.
  16. 제8항에 있어서,
    도포된 상기 게이트 절연막 용액을 열처리하는 단계는,
    250℃ 내지 400℃의 온도에서 열처리 하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  17. 제8항에 있어서,
    도포된 상기 게이트 절연막 용액을 열처리하는 단계는,
    열처리와 동시에 자외선을 조사하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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