KR20120030521A - 광전 반도체 몸체 또는 광전 반도체 칩의 고전류 전달 접촉부 - Google Patents

광전 반도체 몸체 또는 광전 반도체 칩의 고전류 전달 접촉부 Download PDF

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Abstract

본 출원은 전자기 복사의 방출 및/또는 수신을 위해 제공된 전방측(120), 상기 전방측(120)에 대향되며 캐리어판(7) 상에 적층되기 위해 제공된 후방측(110), 및 상기 후방측(110)으로부터 전방측(120)으로 가는 방향으로 제1도전형의 층(21), 활성층(22) 및 제2도전형(23)의 층을 순서대로 갖는 활성 반도체 층시퀀스(2)를 포함하는 광전 반도체 몸체(1)에 관한 것이다. 또한, 본 출원은 이러한 반도체 몸체(1)를 포함한 반도체칩에 관한 것이기도 하다.

Description

광전 반도체 몸체 또는 광전 반도체 칩의 고전류 전달 접촉부{HIGH CURRENT-CARRYING CONTACT OF AN OPTOELECTRONIC SEMICONDUCTOR BODY OR AN OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 출원은 광전 반도체 몸체 및 광전 반도체 몸체를 포함한 광전 반도체칩에 관한 것이다.
p형층, 복사 방출 활성층 및 n형층을 구비한 반도체 층시퀀스를 포함하는 광전 반도체 몸체가 공지되어 있고, 이때 블라인드홀들은 p형층 및 활성층을 관통하여 n형층 안으로 뻗어있고, 상기 블라인드홀들을 관통하여 상기 n형층이 전기적으로 연결될 수 있다. 이러한 반도체 몸체가 남땜 금속을 이용하여 캐리어판 상에 적층되면, 남땜금속이 블라인드홀을 완전히 채우지 않고 반도체 몸체와 캐리어판 사이에 중공이 잔류할 위험이 있다. 그러면, 반도체칩은 효율이 감소하거나 완전히 이용 가치가 없어질 수 있다.
본 출원의 과제는 상기 위험이 줄어든 반도체 몸체 및 반도체칩을 제공하는 것이다.
상기 과제는 특히 독립 청구항에 따른 반도체 몸체 및 반도체칩에 의하여 해결된다. 반도체 몸체 및 반도체칩의 유리한 발전방식 및 형성방식에 관한 예는 각각 종속항에 제공된다. 특허청구범위의 공개 내용은 명백하게 참조적으로 상세한 설명안에 포함된다.
광전 반도체 몸체가 제공된다. 반도체 몸체는 전자기 복사의 방출 및/또는 수신을 위해 제공된 전방측을 포함한다. 반도체 몸체는 전방측에 대향된 후방측을 더 포함하고, 후방측은 특히 캐리어판 상에 적층되기 위해 제공된다.
반도체 몸체는 활성 반도체 층시퀀스를 포함하고, 활성 반도체 층시퀀스는 특히 일련의 무기성, 바람직하게는 에피택시얼 반도체층들이다. 활성 반도체 층시퀀스는 전자기 복사의 방출 및/또는 수신을 위해, 특히 적외광, 가시광 및/또는 자외광의 방출 및/또는 수신을 위해 제공된다.
활성 반도체 층시퀀스는 후방측으로부터 전방측을 향한 방향으로 제1도전형의 층, 예를 들면 p형층, 활성층 및 제2도전형의 층, 예를 들면 n형층을 이러한 순서로 포함한다. 활성층은 복사 생성 및/또는 복사 검출을 위해 적합하게는 pn접합, 이중이종구조, 단일 양자 우물 구조 또는 다중 양자 우물 구조를 포함한다.
적어도 일 형성예에서, 반도체 층시퀀스는 적어도 하나의 함몰부를 포함하고, 함몰부는 후방측으로부터 반도체 층시퀀스 안으로 연장된다. 바람직하게는, 반도체 층시퀀스는 이러한 함몰부를 복수 개로 포함한다.
바람직한 형성예에서, 함몰부는 제1부분을 포함하고, 상기 제1부분은 제1도전형의 층 및 활성층을 관통하여 제2도전형의 층 안으로 뻗어있다. 제1부분은 제2도전형의 층 내에 배치된 바닥면을 포함한다. 제1부분은 특히 반도체 층시퀀스의 후방측 주요면에 인접한, 함몰부의 후방측 테두리 영역을 포함한다. 예를 들면, 제1부분의 개구부는 후방측 주요면에 포함되어 있다.
적어도 하나의 다른 형성예에서, 함몰부는 제2부분을 더 포함한다. 제2부분은 개구부를 포함하고, 상기 개구부는 반도체 몸체의 후방측을 바라보는 배면도에서 제1부분의 바닥면의 외부 윤곽에 의해 완전히 둘러싸여 있다. 제2부분은 상기 제2부분의 개구부로부터 시작하여 반도체 몸체의 전방측의 방향으로 연장된다. 특히, 제2부분은 적어도 제2도전형의 층 내에 뻗어있다. 바람직한 형성예에서, 제2부분은 제2도전형의 층 내에 배치된 바닥면을 포함한다.
적어도 일 형성예에서, 함몰부의 전방측 바닥면, 바람직하게는 제2부분의 바닥면은 적어도 국부적으로 금속층으로 덮여 있다. 본 출원과 관련하여 "금속층"이란 개념은, 적어도 하나의 금속을, 그리고/또는 적어도 2 개의 금속들의 합금물을 포함하거나 그것으로 구성된 층들 및 층시퀀스들을 의미한다. 예를 들면, 금속층은 은층이거나, 은층 및 금층으로 이루어진 층시퀀스이고, 이때 은층은 특히 반도체 층시퀀스와 이웃하며, 금층은 반도체 층시퀀스로부터 멀어지는 방향으로 은층 다음에 후속한다.
금속층은 예를 들면 제2도전형의 층과 전기 전도적으로 연결된다. 특히, 금속층은, 제2도전형의 층을 후방측으로부터 함몰부를 관통하여 전기적으로 연결하기 위해 제공된다.
발전예에서, 함몰부의 제2부분은 적어도 부분적으로 금속층으로 채워져 있다. 예를 들면, 제2부분은 완전히 금속층으로 채워져 있다.
상기 발전예의 변형예에서, 금속은 후방측의 방향으로 제2부분의 개구부를 벗어나 돌출한다. 예를 들면, 금속은 제1부분 안으로 기둥형으로 연장된다. 이 경우, 금속은 특히 제1부분의 중앙 영역에 배치되는 반면, 중앙 영역을 둘러싸는, 특히 완전히 둘러싸는 테두리 영역은 금속을 포함하지 않는다.
적합한 형성예에서, 제1부분의 표면은 적어도 국부적으로 전기 절연층으로 덮어 씌워지고, 예를 들면, 가령 SiO2층과 같은 유전체층 또는 Si3N4층과 같은 규소질화물층으로 덮어 씌워진다. 바람직하게는, 제1부분의 표면은 적어도 제1도전형의 층 및 활성층의 영역에서 전기 절연층으로 덮어 씌워져 있다. 이러한 방식으로, 활성층의 단락 위험이 줄어든다. 다른 적합한 형성예에서, 제2부분의 표면 - 또는 적어도 상기 바닥면 또는 제2부분의 바닥면의 일부- 은 전기 절연층을 포함하지 않는다.
적어도 일 견지에 따르면, 제1부분의 바닥면은 후방측의 배면도에서 볼 때 제2부분의 개구부를 완전히 둘러싼 영역을 포함하고, 상기 영역의 최소 횡방향 치수는 1 ㎛ 이상, 바람직하게는 2 ㎛ 이상이다. 다른 형성예에서, 제1부분의 바닥면의 외부 윤곽은, 제2부분의 개구부의 면적에 비해 적어도 1/4 배만큼 더 큰 면적을 가진 영역을 둘러싼다. 바람직하게는, 제1부분의 바닥면의 외부 윤곽에 의해 둘러싸인 영역의 면적은 제2부분의 개구부의 면적에 비해 적어도 2 배이다.
다른 형성예에서, 제1부분은 500 nm 이하의 깊이를 가지고, 예를 들면 200 nm 이상과 400 nm 이하의 깊이를 가진다. 제2부분은 예를 들면 1 ㎛ 이상의 깊이를 가진다. 다시 다른 형성예에서, 제2부분의 개구부의 최대 횡방향 치수는 제1부분의 개구부의 외부 윤곽의 최대 횡방향 치수에 비해 3/4 이하이다. 예를 들면, 제1부분의 개구부의 외부윤곽의 최대 횡방향 치수는 50 ㎛ 이상이다. 제2부분의 개구부의 최대 횡방향 치수는 예를 들면 30 ㎛ 이하이다.
본 출원의 적어도 일 견지에 따르면, 함몰부의 적어도 1/3 용적이 금속층으로 충진된 광전 반도체 몸체가 제공된다. 특히, 금속층은 함몰부의 전방측 바닥면으로부터 또는 제2부분의 바닥면으로부터 시작하여 후방측의 방향으로 가면서 연장된다.
일 형성예에서, 금속층은 후방측의 배면도에서, 전방측 바닥면의 부분 영역, 가령 중앙 영역을 덮는다. 특히, 함몰부는 금속층을 둘러싼 영역을 포함하고, 상기 영역은 금속층을 포함하지 않는다.
다른 형성예에서, 금속층은 후방측의 방향으로 반도체 층시퀀스를 지나 돌출한다. 예를 들면, 후방측의 배면도에서 금속층의 테두리 영역, 특히 금속층의 원주형 테두리 영역은 함몰부를 지나 돌출한다. 금속층의 중앙 영역은 예를 들면 반도체 층시퀀스를 지나 돌출하지 않는다.
반도체 몸체의 유리한 형성예에서, 제2부분의 개구부는 제1부분의 바닥면에 포함되어 있다. 상기 실시예에서, 제2부분은 바람직하게는 완전히 제2도전형의 층 내에 뻗어있다.
대안적 실시예에서, 제1부분은 제2부분의 개구부의 둘레에 형성된 도랑(ditch)으로서 형성된다. 상기 형성예에서, 제2부분은 바람직하게는 제1도전형의 층 및 활성층을 관통하여 제2도전형의 층 안으로 이어진다.
특히, 제1부분은 후방측의 배면도에서 반도체 층시퀀스의 영역을 완전히 둘러싸는데, 상기 영역은 중앙 영역 및 상기 중앙 영역을 완전히 둘러싼 테두리 영역을 포함한다. 제1부분은 도랑 - 바꾸어 말하면 트렌치(trench)-을 나타내고, 상기 도랑은 테두리 영역에 포함되어 있고, 중앙 영역을 완전히 둘러싼다. 제2부분의 개구부는 특히 중앙 영역의 내부에 배치되어 있다.
다른 형성예에서, 함몰부, 특히 함몰부의 제1부분은 반도체 층시퀀스의 주 연장 평면에 대해 경사진 측면을 포함한다. 바꾸어 말하면, 측면은 주 연장 평면과 관련하여 기울어져 있다.
본 출원과 관련하여 "경사진" 또는 "기울어진" 연장 방식은, 측면의 한 점상에서의 표면 법선 및 주 연장 평면상의 법선 벡터로부터 펼쳐진 적어도 하나의 단면에서 상기 측면과 주 연장 평면 사이의 각은 90°미만인 것을 의미한다. 특히, 상기 각은 60°미만이고, 예를 들면 약 45°이다. 기울기는 특히, 함몰부가 후방측으로부터 전방측으로 가는 방향으로 뾰족해지도록 형성된다.
상기 측면은 예를 들면 함몰부를 완전히 둘러싼 측면이다. 또는, 함몰부는 - 예를 들면 상기 함몰부가 직사각형 윤곽을 가지는 경우 - 복수 개의 측면들을 포함할 수 있고, 상기 측면들은 공통적으로 상기 함몰부를 횡방향으로 한정한다. 상기 측면들 중 적어도 하나, 바람직하게는 각각의 측면은 예를 들면 적어도 제1부분의 영역에서 상기 반도체 층시퀀스의 주 연장 평면에 대해 경사진다.
예를 들면, 측면 또는 측면들은 제1부분의 영역에서 원뿔대 또는 각뿔대를 나타낸다. 이러한 기울어진 측면을 이용하여, 활성층이 전기 절연층으로 신뢰할만하게 덮이는 것이 용이해질 수 있어서, 활성층의 단락 위험이 특히 낮다.
바람직한 발전예에서, 제1부분의 측면 또는 측면들은 제2부분의 측면 또는 측면들보다 더 평평하다. 특히, 제2부분의 측면 또는 측면들은 반도체 층시퀀스의 주 연장 평면에 대해 수직이거나 적어도 거의 수직이다. 예를 들면, 측면의 한 점, 특히 측면의 임의의 한 점상의 표면 법선 및 주 연장 평면상의 법선 벡터로부터 펼쳐진 적어도 일 단면에서, 바람직하게는 모든 단면에서 상기 측면과 주 연장 평면 사이의 각은 70°이상이고, 예를 들면 80°이상이다.
일 형성예에서, 함몰부는 후방측의 배면도에서 십자형 횡단부 또는 별모양 횡단부를 포함한다. 이러한 형성 방식에서, 전방측 바닥면의 면적에 비해, 특히 제2부분의 바닥면에 비해 특히 작은 함몰부 용적은 달성될 수 있다는 이점이 있다.
일 발전예에서, 반도체 몸체는 십자형 또는 별모양 횡단면을 가진 복수 개의 함몰부들을 포함하고, 상기 함몰부들은 예를 들면 가상 격자 - 가령 직사각형 격자 또는 정사각형 격자- 의 격자점들에 배치되어 있다. 일 발전예에서, 2 개의 십자형 또는 별모양 함몰부들 사이에, 특히 각각 2 개의 함몰부들 사이에 스트립형 함몰부가 배치되어 있다. "스트립형" 함몰부는 특히 후방측의 배면도에서, 상호 직각인 방향으로 최대 횡방향 치수들을 가지며, 이러한 치수들은 2 배 이상만큼, 예를 들면 5 배 이상만큼 상이하다.
본 출원의 다른 견지에 따르면, 광전 반도체칩이 제공되고, 상기 반도체칩은 앞서 설명한 바와 같이 함몰부 또는 복수 개의 함몰부들을 구비한 광전 반도체 몸체를 포함한다.
일 형성예에서, 부가적으로, 반도체칩은 캐리어판을 포함하고, 캐리어판은 예를 들면 Si 또는 Ge를 포함하거나 그것으로 구성된다. 이 경우, 바람직하게는, 반도체 몸체의 후방측은 캐리어판을 향해 있다.
일 형성예에서, 반도체 몸체는 납땜금속을 이용하여 캐리어판에 고정되어 있다. 남땜금속은 특히 함몰부를 채운다. 예를 들면, 납땜금속은 적어도 함몰부의 제1부분을 채운다. 바람직하게는, 남땜금속은 금속층의 물질과 상이하다. 남땜금속으로서 예를 들면 AuSn, AuIn 또는 In이 사용된다.
납땜금속이 함몰부/제1부분을 "채운다"는 것은, 특히, 함몰부/제1부분에 의해 둘러싸인 영역이 납땜금속으로 충진되고, 특히 상기 납땜금속이 전기 절연층 및 금속층을 미포함하는 한, 완전히 충진된다는 것을 의미한다. 따라서, 함몰부, 특히 함몰부들의 제2부분은 금속층을 포함하거나/포함하고 함몰부, 특히 함몰부의 제1부분은 전기 절연층을 포함하는 형성예에서, 남땜금속이 금속층 및/또는 전기 절연층을 미포함하는 함몰부의 영역을 충진한다는 것을 의미한다. 예를 들면, 금속층이 함몰부의 전방측 바닥면의 일부 영역을 덮는 형성예에서, 금속층을 둘러싸는 함몰부의 영역은 납땜금속으로 충진된다.
함몰부의 용적, 특히 금속층을 미포함한 함몰부의 용적은 유리하게는 본 출원에 따른 반도체 몸체에서 매우 작다. 예를 들면, 상기 용적은 1000 μ㎥ 이하, 특히 500 μ㎥ 이하이다. 예를 들면, 상기 용적은 300 μ㎥ 이상과 500 μ㎥ 이하이다. 이러한 방식으로, 특히, 반도체칩의 제조 시 함몰부 내에, 납땜금속으로 미충진된 중공들이 잔류할 위험이 줄어든다. 따라서, 특히, 효과 감소 또는 반도체칩의 사용불능 위험이 줄어든다.
다른 유리한 형성예에서, 금속층과 납땜 금속 사이에 예를 들면 TiWN을 포함한 납땜중지층이 배치되어 있다. 납땜중지층은 특히, 납땜금속이 금속층과 혼합하는 경우를 줄이거나 방지하도록 제공된다. 일 발전예에서, 납땜중지층은 적어도 함몰부의 전체 표면에 걸쳐, 그리고 특히 반도체 몸체의 후방측 주요면에 걸쳐 전면으로 배치되어 있다.
본 출원의 다른 견지에 따르면, 반도체 몸체에서 제2도전형의 층은 측면에서 활성층 및 제1도전형의 층을 지나 돌출한다. 특히, 제2도전형의 층은 반도체 층시퀀스를 횡방향으로 둘러싼 돌출부를 형성한다.
바람직하게는, 반도체칩에서 제2도전형의 층은 이러한 방식으로 캐리어판과 함께, 반도체 층시퀀스를 둘러싼 홈을 형성하고, 활성층의 주 연장 평면은 상기 홈을 관통한다. 일 형성예에서, 홈은 납땜금속으로 채워져 있다. 바람직하게는, 홈의 치수는 전방측으로부터 후방측으로 가는 방향으로 500 nm 이하이다. 상기 치수에서, 홈의 내부에서 납땜금속을 미포함한 중공들의 형성 위험이 유리하게도 매우 낮다.
일 형성예에서, 반도체 층시퀀스의 표면 영역은 적어도 상기 홈의 영역에서 패시베이션층을 구비한다. 패시베이션층은 특히 반도체 층시퀀스와 납땜금속 사이에 배치되어 있다. 이러한 반도체칩에서, 활성층은 반도체 몸체가 캐리어판 상에 적층된 후 유리하게는 매우 양호하게 보호된다. 예를 들면, 반도체칩의 제조를 위한 이후의 공정 단계 시 - 가령 반도체 층시퀀스 안으로 메사의 식각 시 - 활성층은 유리하게는 노출될 필요가 없다.
반도체칩의 형성예에서, 캐리어판의 테두리 영역은 측면에서 반도체 층시퀀스를 지나 돌출한다. 특히, 패시베이션층은 측면에서 반도체 층시퀀스로부터 적어도, 캐리어판의 테두리 영역의 일부분을 지나 연장되되, 납땜금속으로 충진된 홈이 측면에서 반도체 층시퀀스를 지나 연장되는 방식으로 그러하다.
일 발전예에서, 중앙 영역으로부터 캐리어판의 모서리로 가는 방향으로, 패시베이션층은 우선, 홈의 형성을 위해, 전방측의 방향으로 캐리어판으로부터 멀어지다가 이후에 다시 캐리어판 쪽으로의 방향으로 이어진다. 바람직하게는, 반도체 층시퀀스에 의해 덮인 중앙 영역으로부터 캐리어판의 모서리로 가는 방향으로, 패시베이션층은 우선, 중앙 영역에서 홈의 형성을 위해, 전방측의 방향으로 캐리어판으로부터 멀어지다가 이후에 캐리어판의 테두리 영역에서 다시 캐리어판 쪽으로의 방향으로 이어진다. 홈은 이러한 방식으로 횡방향으로 테두리 영역의 일부분에 걸쳐 연장되나, 바람직하게는 캐리어 기판의 모서리까지 연장되지 않는다. 이러한 방식으로, 납땜금속으로 충진될 홈의 용적은 유리하게도 매우 작다.
본 출원의 다른 견지에 따르면, 반도체칩의 제조 방법이 제공된다.
방법의 바람직한 형성예에서, 상기 제공된 광전 반도체 몸체는 반도체 층시퀀스를 포함하는 반도체 웨이퍼에 포함되어 있고, 웨이퍼는 이후의 방법 단계에서 복수 개의 반도체 몸체들로 분할되며, 예를 들면 메사의 식각을 이용하여 분할된다. 캐리어판은 예를 들면 캐리어판 웨이퍼에 포함되어 있고, 웨이퍼는 이후의 공정 단계에서 개별 캐리어판들로 분할되며, 예를 들면 레이저 분리를 이용한다. 방법은 이하에서 반도체 몸체 및 캐리어판에 의거하여 설명된다. 한편, 각각 하나의 반도체 웨이퍼 및/또는 캐리어판 웨이퍼가 사용될 수도 있다.
방법의 제1단계에서, 광전 반도체 몸체 및 캐리어판이 제공된다.
다른, 특히 이후의 방법 단계에서, 반도체 몸체의 후방측 또는 캐리어판의 면은 납땜 금속을 구비한다. 또는, 반도체 몸체의 후방측은 납땜금속의 제1성분을 구비할 수 있고, 캐리어판의 면은 납땜금속의 제2성분을 구비할 수 있다.
이후의 공정 단계에서, 반도체 몸체는 캐리어판 상에 배치되어, 상기 반도체 몸체의 후방측이 캐리어판을 향해 있고, 납땜금속, 또는 상기 납땜금속의 제1및 제2성분이 반도체 몸체와 캐리어판 사이에 배치된다.
방법의 형성예에서, 함몰부 또는 함몰부의 제1부분은, 반도체 몸체가 캐리어판 상에 배치되기 전에, 적어도 부분적으로 금속층으로 충진되며, 상기 금속층은 납땜금속과 상이한 물질로 이루어진다.
이후의 공정 단계에서, 반도체 몸체와 캐리어판 사이에 기계적으로 안정적인 결합이 이루어지며, 이때 납땜금속이 용융된다. 상기 방법 단계에서, 납땜금속은 반도체 몸체 내에서 함몰부 또는 함몰부들을 채운다. 납땜금속의 제1성분이 반도체 몸체상에 적용되고, 납땜금속의 제2성분이 캐리어판 상에 적용되면, 두 성분이 상기 방법 단계에서 혼합되어 특히 납땜금속이 된다.
반도체 몸체, 반도체칩 및 방법의 다른 이점 및 유리한 형성예와 발전예는 이하 도 1 및 13과 관련하여 설명한 예시적 실시예로부터 도출된다.
도 1은 광전 반도체 몸체의 개략적 횡단면도를 상기 반도체 몸체의 제조 방법의 예시적 실시예의 제1단계에서 도시한다.
도 2는 방법의 제2단계에서 반도체 몸체의 개략적 횡단면도를 도시한다.
도 3은 방법의 제3단계에서 반도체 몸체의 개략적 횡단면도를 도시한다.
도 4는 방법의 제4단계에서 반도체 몸체의 개략적 횡단면도를 도시한다.
도 5는 방법의 제5단계에서 반도체 몸체의 개략적 횡단면도를 도시한다.
도 6은 제1실시예에 따른 광전 반도체칩을 도시한다.
도 7a, 7b, 7c는 제1실시예에 따른 광전 반도체 몸체의 반도체 층시퀀스에서 함몰부들의 예시적 실시예를 상기 반도체 몸체의 후방측의 일부분에 대한 개략적 배면도로 도시한다.
도 8은 제2실시예에 따른 광전 반도체 몸체의 개략적 횡단면도를 도시한다.
도 9는 제2실시예에 따른 광전 반도체 몸체의 후방측의 일부분에 대한 개략적 배면도를 도시한다.
도 10은 제2실시예에 따른 광전 반도체칩의 개략적 횡단면도를 도시한다.
도 11은 제3실시예에 따른 광전 반도체칩의 개략적 횡단면도를 도시한다.
도 12는 제4실시예에 따른 광전 반도체칩의 개략적 횡단면도를 도시한다.
도 13은 제5실시예에 따른 광전 반도체칩의 개략적 횡단면도를 도시한다.
도면 및 실시예에서 유사하거나 유사한 효과를 가진 요소는 동일한 참조번호를 가진다. 도면, 및 도면에 도시된 요소들 간의 크기 비는 척도에 맞는 것으로 볼 수 없다. 오히려, 예를 들면 층과 같은 개별 요소는 더 나은 표현 및/또는 더 나은 이해를 위해 과장되어 크게 도시되어 있을 수 있다.
도 1은 제1실시예에 따른 광전 반도체 몸체의 개략적 횡단면도를 상기 반도체 몸체의 제조 방법의 실시예의 제1단계에서 도시한다.
반도체 몸체(1)는 활성 반도체 층시퀀스(2)를 포함한다. 반도체 층시퀀스는 제1도전형의 층, 본원에서 p형층(21)을 포함한다. 또한, 반도체 층시퀀스(2)는 활성층(22)을 포함하고, 활성층은 예를 들면 복사 생성을 위한 다중 양자 우물 구조를 포함한다. 부가적으로, 반도체 층시퀀스(2)는 제2도전형의 층, 본원에서 n형층(23)을 포함한다.
p형층(21), 활성층(22) 및 n형층(23)은 순서대로, 후방측(110)으로부터 반도체 몸체(1)의 전방측(120)까지 연속한다. 상기 제1실시예에 따르면, 광전 반도체 몸체(1)는 가시광을 상기 반도체 몸체의 전방측(120)으로부터 방출하기 위해 제공된다. 또한, n형측과 p형측이 교환되어, 후방측(110)으로부터 전방측(120)으로 가는 방향으로 n형층, 활성층 및 p형층이 순서대로 연속하는 경우를 고려할 수 있다.
본원에서, n형층(23)은 제1농도로 n형 도펀트를 함유한 선택적인 제1영역(231) 및 제2농도로 n형 도펀트를 함유한 선택적 제2영역(232)을 포함한다. 제1영역(231)은 활성층(22)과 제2영역(232) 사이에 배치되어 있다. 제2농도는 제1농도보다 더 높다. 특히, 제2농도는 제1농도에 비해 적어도 5배이다. 예를 들면, 제1농도는 입방센티미터당 0 이상과 5 x 1018 이하의 원자들이다. 바람직하게는, 제2농도는 입방센티미터 당 5 x 1018 이상의 원자들이고, 더욱 바람직하게는 입방센티미터 당 1 x 1019 이상의 원자들이다.
반도체 층시퀀스(2)의 후방측 주요면(101)에 제1금속 접촉층(3)이 적층되어 있다. 본원에서, 제1금속 접촉층은 p형 접촉층(3)을 가리킨다.
p형 접촉층(3)은 구조화되어 적층되거나, 적층된 후에 구조화되어, 상기 접촉층은 복수 개의 리세스들(30)을 포함하고, 상기 리세스들 중 하나는 도 1에 도시되어 있다.
도 2는 방법의 제2단계를 도시하고, 상기 단계이후, 일 방법 단계에서 p형 접촉층(3)의 리세스(30)의 영역에서 함몰부(4)는 반도체 층시퀀스(2) 내에 제조된다. 도 2의 실시예에서, 상기 방법 단계에서 리세스(30)의 중앙 영역에서는 함몰부(4)를 제조하기 위해 반도체 층시퀀스의 물질이 제거되는 반면, 리세스(30)의 테두리 영역에서 반도체 층시퀀스(2)의 어떠한 물질도 제거되지 않아, 상기 테두리 영역은 함몰부(4)와 무관하다.
또는, 함몰부(4)는 횡방향으로 리세스(30)의 전체 영역에 걸쳐 연장될 수 있다. 이러한 점은, 예를 들면, p형 접촉층(3)이 반도체 층시퀀스(2) 상에 적층된 후에야 비로소 리세스(30)를 구비하는 것이 유리하다. 이 경우, 예를 들면 리세스(30)의 제조를 위해 p형 접촉층(3) 상에 적층된 마스크층은 함몰부(4)의 제조를 위한 마스크층으로서도 역할할 수 있다. 예를 들면, 마스크층은 포토레지스트층을 가리키고, p형 접촉층(3)의 구조화 및/또는 함몰부(4)의 제조는 포토리소그라피 단계를 포함한다.
함몰부(4)의 제1부분(41)은 후방측(110)으로부터 반도체 층시퀀스(2) 안으로 연장된다. 상기 제1부분은 p형층(21) 및 활성층(22)을 완전히 관통하고, n형층(23) 안으로, 특히 n형층(23)의 제1영역(231) 안으로 삽입된다.
n형층(23)에 또는 상기 n형층의 제1영역(231) 내에서 함몰부(4)의 제1부분(41)은 바닥면(411)으로 종결된다. 측면에서, 제1부분(41)은 측면들(412A, 412B, 412C, 412D)에 의해 한정되고, 상기 측면들은 바닥면(411)을 횡방향으로 완전히 둘러싼다.
제1부분(41)이 4개의 측면들(412A, 412B, 412C, 412D)을 포함하는 변형예를 위한 예는 직사각형 밑면 또는 정사각형 밑면을 포함한 제1부분(41)이다. 측면들(412A, 412B, 412C, 412D)은 각뿔대의 횡방향 면을 나타낸다.
본원에서, 함몰부(4)는 십자형으로 형성되며, 도 7a가 제1실시예에 따른 반도체 몸체(1)의 후방측(110)의 일부분에 대한 배면도로 개략적으로 도시한 바와 같다.
본원에서, 측면들(412A, 412B, 412C, 412D)은 평면도에서 U형이고, 각각 상기 U의 변(leg)에서 이웃한 측면에 닿는다.
도 7b는 반도체 몸체(1)의 후방측(110)의 일부분에 대한 배면도로, 함몰부가 별모양 횡단면을 포함하는 또 다른 변형예를 도시한다. 상기 변형예에서, 함몰부는 4 개보다 많은 수의 측면을 포함한다. 특히, 함몰부는 별의 첨단마다 2 개의 측면들을 포함한다.
각 형성 방식에 따라, 제1부분(41)은 대안적으로 단일의 측면(412)을 포함할 수 있고, 상기 측면은 바닥면(412)을 완전히 둘러싸고, 특히 링형으로 형성된다. 단일의 측면(412)을 가진 변형예에 대한 예는 원형 밑면 또는 타원형 밑면을 가진 제1부분(41)이다. 측면(412)은 예를 들면 원뿔대의 횡방향면을 나타낸다.
도 7c는 반도체 몸체(1)의 다른 변형예를 상기 몸체의 후방측(110)의 일부분에 대한 개략적 배면도로 도시한다. 상기 변형예에서, 반도체 몸체는 십자형 횡단면을 가진 복수 개의 함몰부들(4B)을 포함하고, 상기 함몰부들은 가상 직사각형 또는 정사각형 격자의 격자점들에 배치되어 있다. 각각 2개의 십자형 함몰부들(4B) 사이에 스트립형 함몰부(4A)가 배치되어 있다.
본원 실시예에서, 제1부분(41)의 측면들(412A, 412B, 412C, 412D)은 반도체 층시퀀스의 주 연장 평면에 대해 경사진다. 주 연장 평면은 특히, 후방측 주요면(101)으로부터 반도체 층시퀀스(2)의 전방측 주요면(102)까지의 간격 벡터에 대해 수직인 평면이다. 주 연장 평면은 특히, 반도체 층시퀀스(2)의 후방측 주요면(101) 및/또는 전방측 주요면(102)에 대해 평행하다.
이러한 측면(412A-412D)의 경사진 형성은 예를 들면, 제1부분이 제조될 때 이용하는 마스크층의 플랭크들이 둥글게 처리됨으로써 얻어질 수 있다. 이러한 점은, 특히, 포토레지스트층에서, 포토레지스트층이 포토리소그라피 단계 이후 상기 층의 구조화를 위해 가열됨으로써 이루어질 수 있다.
도 3은 이후 방법의 제3단계에서 광전 반도체 몸체(1)를 도시한다. 상기 단계에서, 반도체 몸체(1)의 후방측(110)은 전기 절연층(5)으로 덮어 씌워져 있다. 전기 절연층은 예를 들면 규소이산화물 또는 규소질화물로 구성된다. 전기 절연층(5)은 p형 접촉층(3), 반도체 층시퀀스(2)의 후방측 주요면(101) 및 함몰부(4)의 제1부분(41)의 표면, 특히 즉 상기 함몰부의 바닥면(411) 및 측면들(412A-412D)을 덮어 씌운다.
도 4는 반도체 몸체(1)의 제조 방법의 이후 제4단계를 도시한다. 상기 단계는 제3단계 이후의 방법 단계에서 함몰부(4)의 제2부분(42)이 제공된 이후 상태에서 반도체 몸체(1)를 도시한다.
제2부분(42)은 개구부(420)를 포함하고, 상기 개구부는 본원에서 제1부분(41)의 바닥면(411)에 포함되어 있다. 개구부(420)로부터 시작하여, 함몰부(4)의 제2부분(42)은 반도체 몸체의 전방측(120)의 방향으로 연장된다.
제2부분은 반도체 층시퀀스(2)를 전방측(120)의 방향으로 완전히 관통하지 않고, n형층(23) 내에서 종결된다. 본원에서, 제2부분(42)은 n형층(23)의 제2영역(232)의 내부에서 상기 제2부분의 바닥면(421)으로 종결된다. 본원에서, 제2부분(42)은 완전히 n형층의 내부에, 즉 제2도전형의 층(23)의 내부에 위치한다.
후방측(110)의 평면도에서, 제2부분의 개구부(420)는 제1부분(41)의 바닥면(411)의 외부 윤곽에 의해 완전히 둘러싸여 있다. 측면들(422A, 422B, 422C, 422D) 또는 측면(422)은 바람직하게는 반도체 몸체(1)의 주 연장 평면에 대해 수직이거나 거의 수직이다. 특히, 측면들은 주 연장 평면과, 제1부분(41)의 측면들(412A-412D) 또는 측면(412)보다 더 큰 각을 이룬다.
측면(422) 또는 측면들(422A, 422B, 422C, 422D)은 전기 절연층(5)에 의해 덮이지 않는다.
후방측(110)의 배면도에서, 개구부(420)의 면적은 제1부분(41)의 외부 윤곽에 의해 둘러싸인 영역의 면적보다 더 작다. 바람직하게는, 개구부(420)의 면적은, 반도체 몸체(1)의 주 연장 평면에 투사할 때, 제1부분(41)의 외부 윤곽에 의해 둘러싸인 영역의 면적에 비해 최대 절반이다.
도 5는 이후의 제5단계에서 광전 반도체 몸체(1)를 도시한다. 상기 단계에서, 제1실시예에 따른 반도체 몸체(1)는 특히 완성되어 있다.
제5단계에서 함몰부(4)의 제2부분(42)은 금속층(6A, 6B)으로 채워져 있다.
예를 들면, 제2부분(42)의 제조를 위해, 구조화된 마스크층이 적층되고, 전기 절연층(5) 및 반도체 층시퀀스(2)는 마스크층을 관통하여 제거되고 - 가령 건식 식각을 이용하여 제거된다. 일 형성예에서, 마스크층은 금속층(6A, 6B)의 증착을 위한 마스크층으로서 사용된다. 따라서, 간단한 방식으로, 제2부분(42)과 관련하여 금속층(6A, 6B)을 매우 정확하게 위치시킬 수 있다.
본원에서, 금속층은 반사체층(6A)으로 구성되고, 반사체층은 제2부분(42)의 표면을 완전히 덮는다. 또는, 금속 반사체층(6A)은 제2부분의 바닥면(421) 상에만 또는 바닥면(412)의 부분 영역 상에만 적층될 수 있다.
바꾸어 말하면, 금속 반사체층(6A)은 특히 제2부분(42)의 테두리 영역에 배치되어 있는 반면, 제2부분(42)의 중앙 영역은 금속 반사체층을 포함하지 않는다. 중앙 영역은 금속 전류 분포층(6B)으로 채워져 있다. 금속 전류 분포층은 선택적으로 제거될 수 있다.
금속 반사체층(6A)은 바람직하게는 반사 계수가 큰 금속이나 합금물을 포함한다. 예를 들면, 금속 반사체층(6A)은 은으로 구성된다. 금속 전류 분포층(6B)은 금속 반사체층(6A)과 동일한 물질로 구성될 수 있다. 금속 전류 분포층은 다른 금속 또는 다른 합금물을 포함할 수 있다. 예를 들면, 금속 전류 분포층(6B)은 금 또는 은으로 구성된다.
금속층(6A, 6B)은 제2부분(42)을 완전히 채울 필요는 없다. 또는, 금속층은 제2부분(42)을 완전히 채울 수 있고, 후방측(110)의 방향으로 상기 제2부분의 개구부(420)를 지나 제1부분(41) 안까지 돌출할 수 있다. 이러한 점은 도 5에서 파선으로 표시되어 있다. 예를 들면, 금속층(6A, 6B)은 제1부분(41) 안으로 기둥형으로 돌출됨으로써, 금속층은 제1부분(41)의 중앙 영역을 채우고, 중앙 영역을 둘러싼 제1부분(41)의 테두리 영역에는 포함되지 않는다.
도 6은 광전 반도체 몸체의 제1실시예를 개략적 횡단면도로 도시한다.
광전 반도체칩은 광전 반도체 몸체(1)를 포함하고, 예를 들면 본원에서 도 5에 도시된 바와 같은 제1실시예에 따른 광전 반도체 몸체(1)를 포함한다. 부가적으로, 반도체칩은 예를 들면 Ge 또는 Si로 이루어진 캐리어판(7)을 포함한다.
반도체 몸체(1)는 상기 반도체 몸체의 후방측(110)에서 납땜금속(8)을 이용하여 캐리어판(7)에 고정되어 있다. 남땜금속은 함몰부(8)를 채운다. 바꾸어 말하면, 금속층(6A, 6B) 및 전기 절연층(5)을 포함하지 않은 함몰부(4)의 영역들은 납땜금속(8)으로 채워지고, 특히 완전히 채워져 있다.
도 5와 관련하여 설명된 바와 같이 금속층(6A, 6B)이 함몰부(4)의 제2부분의 개구부(420)를 지나 제1부분(41)안으로 연장되면, 납땜금속은 특히 제1부분(41)의 테두리 영역을 채운다. 제2부분(42)이 금속층(6A, 6B)에 의해 완전히 채워지지 않은 경우, 금속층(6A, 6B)을 포함하지 않은 제2부분의 영역(42)도 마찬가지로 납땜금속으로 채워져 있다. 납땜금속으로 채워진 함몰부(4)의 자유 영역은 본원 실시예에서 500 μ㎥ 이하의 용적을 가진다. 예를 들면, 상기 용적은 300 μ㎥ 이상과 500 μ㎥ 이하이다.
도 8은 제2실시예에 따른 광전 반도체 몸체의 개략적 횡단면도를 도시한다. 도 9는 제2실시예에 따른 반도체 몸체의 일부분을 상기 반도체 몸체의 후방측(110)에 대한 개략적 배면도로 도시한다.
제1실시예와 달리, 제2실시예에 따른 반도체 몸체(1)에서 함몰부(4)의 제2부분(42)은 제1부분(41)의 바닥면(411)으로부터 시작하여 전방측(120)의 방향으로 반도체 층시퀀스(2) 안으로 연장되지 않는다. 오히려, 함몰부(4)의 제1부분(41) 및 제2부분(42)은 반도체 몸체(1)의 후방측(110)의 배면도에서 겹치지 않는다.
그 대신, 제1부분(41)은 제2부분(42)을 둘러싸서 링형으로 형성된다. 제1부분(41)은 도랑 형태를 가지고, 도랑은 후방측(110)의 배면도에서 제2부분(42)을 완전히 둘러싼다.
이러한 방식으로, 후방측(110)의 배면도에서 제1부분(41)의 외부 윤곽은 반도체 층시퀀스(2)의 영역(200)을 둘러싼다. 영역(200)은 테두리 영역(210)을 포함하고, 상기 테두리 영역에서 함몰부(4)의 제1부분(41)이 배치되어 있다. 테두리 영역(210)은 제2부분(42)이 배치된 영역(200)의 중앙 영역(220)을 완전히 둘러싼다.
본원 실시예에서, 제2부분(42)은 개구부(420)로부터 반도체 층시퀀스(2)의 제1주요면(101) 내에서 제1도전형의 층(21) 및 활성층(22)을 관통하여, 그리고 제2도전형의 층(23) 안으로 연장된다. 특히, 제2부분은 제2도전형의 층(23)의 제1영역(231)을 관통하여 강하게 도핑된, 상기 제2도전형의 층(23)의 제2영역(232) 안으로 연장된다.
본원에서, 제2부분(42)의 표면은 반사 금속층(6A)으로 덮여 있다. 상기 금속층은 제1부분(41)의 외부 윤곽에 의해 둘러싸인 영역(200)의 중앙 영역(220)에서 활성층(22)을 단락시킨다. 그러나, 제1부분(41)을 이용하여, 중앙 영역(220)에 배치된 활성층(22)의 부분은 영역(200)의 외부에 배치된 활성층(22)의 부분으로부터 분리된다. 따라서, 중앙 영역(220)에서 활성층(22)의 단락은 반도체 몸체의 기능성을 위해 중요하지 않다.
제1실시예에서와 같이, 반사 금속층(6A)은 제2부분(42)의 표면을 완전히 덮을 필요가 없다. 제1실시예에서와 같이, 상기 실시예에서도, 제2부분(42)의 적어도 하나의 전방측 일부분 또는 전체 제2부분은 완전히 금속층(6A, 6B)으로 채워지는 것이 고려될 수 있다.
제1 및 제2실시예에 따른 반도체 몸체에서, 제1부분의 깊이(H41)는 가능한 한 얕아서, 예를 들면 도 6에 도시된 바와 같은 반도체칩이 캐리어판(7)에 고정될 때 가능한 한 작은 용적이 납땜금속(8)으로 채워져야 한다. 예를 들면, 제1부분(41)의 깊이(H41)는 200 nm 이상과 500 nm 이하의 값을 가진다.
그러나, 적합하게는, 깊이(H41)는 상기 활성층(21)이 완전히 절단될 만큼의 크기로 선택된다. 따라서, 유리하게는, 금속층(6A, 6B)에 의한 활성층의 단락 위험은 - 특히 제1부분(41)의 외부 윤곽에 의해 둘러싸인 영역(200)의 중앙 영역(220)의 밖에서 - 줄어든다.
바람직하게는, 제2부분의 깊이(H42)는 제1부분의 깊이(H41)보다 더 크다. 예를 들면, 상기 깊이는 1 ㎛ 이상이다.
도 10은 제2실시예에 따른 광전 반도체칩의 개략적 횡단면도를 도시한다. 도 10의 제2실시예에 따른 반도체칩(1)은 제1실시예의 광전 반도체칩에 비해, 반도체 몸체(1)의 함몰부(4)가 서로 상이하게 형성된 제1 및 제2부분(41, 42)을 포함하지 않는다는 점에서 구분된다. 그 대신, 본원에서 링형으로 둘러싼 함몰부(4)의 측면(402)은 매끄러운 면으로서 - 즉 모서리 및 꺾인 부분 없이 - 반도체 층시퀀스(2)의 후방측 주요면(101)으로부터 함몰부(4)의 전방측 바닥면(401)까지 연장된다.
함몰부의 측면(402)은 전기 절연층(5)으로 완전히 덮어 씌워져 있다. 바닥면(401)의 적어도 일부 영역, 본원에서 중앙 영역은 전기 절연층(5)을 포함하지 않는다.
바닥면(401)의 일부분은 금속층으로 덮이고, 상기 금속층은 본원에서 금속 반사체층(6A) 및 금속 전류 분포층(6B)으로 구성된다. 제2도전형의 층(23)은 금속층(6A, 6B)을 이용하여 함몰부(4)를 관통하여 전기적으로 연결된다.
함몰부(4)의 바닥면(401)으로부터 시작하여, 금속층은 후방측(110)의 방향으로 연장된다. 금속층(6A, 6B)은 바람직하게는 함몰부(4)의 용적의 적어도 1/3을 채운다. 함몰부의 나머지 용적, 본원에서는 금속층(6A, 6B)을 둘러싼 함몰부(4)의 테두리 영역은 납땜금속(8)으로 채워지고, 상기 납땜금속을 이용하여 반도체 몸체(1)는 캐리어판(7)에 고정되어 있다.
예를 들면, 전기 절연층(5)은 우선 함몰부(4)의 전체 표면상에 증착되고, 구조화된 마스크층을 이용하여 바닥면(401)의 부분 영역으로부터 제거된다. 일 형성예에서, 마스크층은, 금속층(6A, 6B)의 증착 동안에, 금속층(6A, 6B)이 바닥면(401)의 중앙 영역 상에 증착되고, 함몰부(4)의 테두리 영역이 금속층(6A, 6B)을 포함하지 않게 하기 위해, 더 사용될 수 있다.
금속층(6A, 6B)과 납땜금속(8) 사이에 납땜중지층(도 10에 미도시됨)이 배치되어 있을 수 있다. 납땜 중지층은 예를 들면 TiWN으로 구성된다. 납땜중지층은, 금속층(6A, 6B)의 물질이 남땜금속(8)과 혼합할 위험을 유리하게도 줄여준다. 납땜 중지층은 전기 절연층상에 그리고/또는 경우에 따라서 금속층(6A, 6B) 및 전기 절연층(5)에 의해 덮이지 않은 반도체 층시퀀스의 표면의 영역 상에, 특히 함몰부(4)의 바닥면(401)의 영역에 배치되어 있을 수 있다.
도 11은 광전 반도체칩의 제3실시예를 도시한다. 반도체칩의 제3실시예는 반도체칩의 제2실시예에 비해, 함몰부(4)가 금속층(6A, 6B)으로 완전히 채워져 있다는 점에서 구분된다.
전기 절연층(5)을 바닥면(401)의 부분 영역으로부터 제거하기 위해, 구조화된 마스크층이 사용되면, 상기 마스크층은 본원 실시예에서 금속층(6A, 6B)의 증착 전에 제거된다. 금속층(6A, 6B)을 횡방향으로 함몰부(4)의 영역에 한정하기 위해, 금속층(6A, 6B)의 증착은 구조화된 부가적 마스크층을 이용하여 이루어질 수 있다.
본원에서 금속 전류 분포층(6B)의 링형 부분은 후방측(110)의 방향으로 반도체 층시퀀스(2)를 지나 돌출한다. 또한, 금속층(6A, 6B)이 함몰부(4)를 완전히 채우나, 후방측(110)의 방향으로 반도체 층시퀀스(2)를 넘거나, 제1접촉층(3)을 지나 또는 전기 절연층(5)을 지나 돌출하지 않는 경우도 고려할 수 있다.
반도체칩의 상기 제3실시예에서, 반도체 몸체(1)는 상기 반도체 몸체의 후방측(110)에서, 상기 반도체 몸체가 후방측(110)의 배면도에서 캐리어판(7)과 겹치는 모든 지점에서, 납땜 중지층(9)으로 덮어 씌워져 있고, 상기 납땜 중지층은 이미 반도체칩의 제2실시예와 관련하여 설명된 바와 같다. 특히 납땜 중지층(9)은 반도체 몸체(1)의 전체 후방측 표면에 걸쳐 배치되어 있다.
도 12는 제4실시예에 따른 광전 반도체칩의 테두리 영역의 개략적 횡단면도를 도시한다.
반도체칩은 활성 반도체 층시퀀스(2)를 가진 반도체 몸체(1)를 포함하고, 상기 반도체 층시퀀스는 후방측(110)으로부터 전방측(120)으로 가는 방향으로 제1도전형의 층, 특히 p형층(21), 활성층(22) 및 제2도전형의 층, 특히 n형층(23)을 포함한다. 바람직하게는, 반도체 몸체(1)는 도 1 내지 5 또는 8 내지 9와 관련하여 반도체 몸체의 제1 및 제2실시예와 연계하여 설명된 바와 같이 함몰부(4)를 포함한다.
상기 실시예에서, n형층(23)은 측면에서 p형층(21)을 지나, 그리고 활성층(22)을 지나 돌출한다. 캐리어판(7)과 함께, n형층(23)은 이러한 방식으로 홈(10)을 형성하고, 상기 홈은 측면에서 반도체 층시퀀스(2)를 둘러싼다. 홈(10)은 납땜금속(8)으로 채워져 있다.
홈(10)의 영역에서, 반도체 층시퀀스(2) - 특히 p형층(21) 및 활성층(22)- 는 패시베이션층(5')으로 덮여 있다. 반도체 층시퀀스(2)가 함몰부들을 포함하고, 상기 함몰부들은 전기 절연층(5)으로 적어도 부분적으로 덮이면, 전기 절연층(5) 및 패시베이션층(5')은 동일한 층의 부분 영역을 나타낼 수 있다.
홈(10)의 깊이(H41) - 이는 후방측(110)으로부터 전방측(120)으로 가는 방향으로 상기 홈의 치수임 - 는 바람직하게는 가능한 한 낮아서, 납땜금속(8)은 비교적 작은 용적을 채워야 한다. 그러나, 상기 깊이는, 상기 홈(10)이 후방측(110)으로부터 전방측(120)으로 가는 방향으로 활성층(22)을 지나 연장되도록 선택된다. 특히, 홈(10)은 함몰부(4)의 제1부분(41)과 동일한 깊이(H41)를 가진다.
상기 실시예에서, 패시베이션층(5')은 측면에서 반도체 층시퀀스(2)를 지나 연장된다. 캐리어판(7)도 마찬가지로 측면에서 반도체 층시퀀스(2)를 지나 돌출함으로써, 전방측(120)의 평면도에서 캐리어판(7)의 테두리 영역은 반도체 층시퀀스를 포함하지 않는다.
본원에서, 패시베이션층(5')은 캐리어판(7)의 전체 테두리 영역(710)에 걸쳐 연장된다. 이러한 방식으로 홈(10)은 측면에서 반도체 층시퀀스(2)를 지나 연장되고, 캐리어판(7)의 테두리 영역(710)에서 캐리어판(7) 및 패시베이션층(5')에 의해 한정된다. 본원에서, 홈(10)은 캐리어판의 측면 모서리(702)까지 연장된다.
도 13은 제5실시예에 따른 광전 반도체칩의 테두리 영역의 개략적 횡단면도를 도시한다. 캐리어판(7)의 중앙 영역(720)으로부터 테두리 영역(710)까지의 방향 흐름에서, - 도 12의 실시예와 달리 - 도 13의 실시예에 따른 반도체칩에서는, 패시베이션층(5')은 우선 캐리어판(7)과 반도체 층시퀀스(2) 사이에 홈을 형성하기 위해 전방측(120)의 방향으로 캐리어판으로부터 멀어지면서 연장된다. 캐리어판(7)의 중앙 영역(720)으로부터 테두리 영역(710)으로 가는 방향으로 계속 진행할 때, 패시베이션층은 측면에서 반도체 층시퀀스(2)로부터 이후에 다시 후방측(110)의 방향으로 캐리어판(7) 쪽으로 연장된다. 홈(10)은 이러한 방식으로 본원 실시예에서 측면에서 반도체 층시퀀스(2)를 지나 연장되나, 캐리어판(7)의 측면 모서리(702)까지 연장되지 않고, 캐리어판(7)의 테두리 영역(710)의 일부 영역에만 걸쳐 연장된다.
본 발명은 실시예에 의거한 설명에 의하여 상기 설명에 한정되지 않는다. 오히려, 본 발명은 각각의 새로운 특징 및 특징들의 각 조합을 포함하며, 비록 상기 특징 또는 상기 조합이 실시예 또는 특허청구범위에 명백하게 제공되지 않더라도 그러하다. 본 특허 출원은 독일 특허 출원 10 2009 023849.2의 우선권을 청구하고, 그 공개 내용은 참조로 포함된다.

Claims (15)

  1. 전자기 복사의 방출 및/또는 수신을 위해 제공된 전방측(120); 상기 전방측(120)에 대향되며 캐리어판(7) 상에 적층되기 위해 제공된 후방측(110); 그리고 상기 후방측(110)으로부터 전방측(120)으로 가는 방향으로 제1도전형의 층(21), 활성층(22) 및 제2도전형의 층(23)을 순서대로 구비한 활성 반도체 층시퀀스(2)를 포함하는 광전 반도체 몸체(1)에 있어서,
    상기 반도체 층시퀀스(2)는 상기 후방측(110)으로부터 반도체 층시퀀스(2) 안으로 연장되는 적어도 하나의 함몰부(4)를 포함하고,
    상기 함몰부(4)는 제1부분(41)을 포함하고,
    상기 제1부분은 상기 제1도전형의 층(21) 및 활성층(22)을 관통하여 상기 제2도전형의 층(23) 안으로 연장되며 상기 제2도전형의 층(23) 내에서 바닥면(411)을 포함하고,
    상기 함몰부(4)는 개구부(420)를 가진 제2부분(42)을 포함하고,
    상기 후방측(110)을 바라보는 배면도에서, 상기 개구부(420)는 상기 제1부분(41)의 바닥면(411)의 외부 윤곽에 의해 완전히 둘러싸이고,
    상기 제2부분(42)은 상기 개구부(420)로부터 시작하여 상기 전방측(120)을 향한 방향으로 연장되고, 적어도 상기 제2도전형의 층(23) 내로 연장되는 것을 특징으로 하는 광전 반도체 몸체(1).
  2. 청구항 1에 있어서,
    상기 제2부분(42)의 개구부(420)는 상기 제1부분(41)의 바닥면(411)에 포함되고,
    상기 제2부분(42)은 완전히 상기 제2도전형의 층(23) 내로 연장되는 것을 특징으로 하는 광전 반도체 몸체(1).
  3. 청구항 1에 있어서,
    상기 제1부분(41)은 도랑(ditch)으로서 형성되고,
    상기 도랑은 상기 제2부분(42)의 개구부(420)가 둘러싸이도록 연장되며,
    상기 제2부분(42)은 상기 제1도전형의 층(21) 및 상기 활성층(22)을 관통하여 상기 제2도전형의 층(23) 안으로 연장되는 것을 특징으로 하는 광전 반도체 몸체(1).
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 제1부분(41)의 측면(412, 412A, 412B, 412C, 412D)은 상기 반도체 층시퀀스(2)의 주 연장 평면에 대해 경사지는 것을 특징으로 하는 광전 반도체 몸체(1).
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제2부분(42)은 적어도 부분적으로 금속층(6A, 6B)으로 채워지는 것을 특징으로 하는 광전 반도체 몸체(1).
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 제1부분(41)의 표면은 적어도 부분적으로 전기 절연층(5)으로 덮어 씌워지고,
    상기 제2부분(42)의 표면은 전기 절연층을 포함하지 않는 것을 특징으로 하는 광전 반도체 몸체(1).
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 제2부분(42)의 개구부(420)를 완전히 둘러싸는, 상기 제1부분(41)의 바닥면(411)의 영역은 1 ㎛ 이상의 최소 횡방향 치수를 가지는 것을 특징으로 하는 광전 반도체 몸체(1).
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 따른 광전 반도체 몸체(1) 및 캐리어판(7)을 포함하는 광전 반도체칩(1)에 있어서,
    상기 광전 반도체 몸체의 후방측(110)은 상기 캐리어판(7)을 향해 있고, 납땜금속(8)을 이용하여 상기 캐리어판에 고정되며,
    상기 납땜금속(8)은 적어도 함몰부(4)의 제1부분(41)을 채우는 것을 특징으로 하는 광전 반도체 몸체(1).
  9. 전자기 복사의 방출 및/또는 수신을 위해 제공된 전방측(120); 상기 전방측(120)에 대향되며 캐리어판(7)을 향해 있고 납땜금속(8)을 이용하여 상기 캐리어판에 고정된 후방측(110); 및 상기 후방측(110)으로부터 전방측(120)으로 가는 방향으로 제1도전형의 층(21), 활성층(22) 및 제2도전형의 층(23)을 순서대로 구비하고, 적어도 하나의 함몰부(4)를 구비하는 활성 반도체 층시퀀스(2);를 갖는 광전 반도체 몸체(1) 및 캐리어판(7)을 포함하고, 상기 함몰부는 상기 후방측(110)으로부터 상기 반도체 층시퀀스(2) 안으로 연장되고, 상기 제1도전형의 층(21) 및 활성층(22)을 관통하여 상기 제2도전형의 층(23) 안으로 연장되는 광전 반도체칩에 있어서,
    상기 함몰부(4)의 용적의 적어도 1/3은 상기 함몰부의 전방측 바닥면(401)으로부터 시작하여 상기 납땜금속(8)과 상이한 물질로 이루어진 금속층(6A, 6B)으로 채워지는 것을 특징으로 하는 광전 반도체칩.
  10. 청구항 9에 있어서,
    상기 후방측(110)을 바라보는 배면도에서, 상기 금속층(6A, 6B)은 상기 전방측 바닥면(401)의 일부 영역을 덮고,
    상기 금속층(6A, 6B)을 둘러싸는 상기 함몰부(4)의 영역은 상기 납땜금속(8)으로 채워지는 것을 특징으로 하는 광전 반도체칩.
  11. 청구항 9 또는 청구항 10에 있어서,
    상기 금속층(6A, 6B)은 상기 후방측(110)의 방향으로 상기 반도체 층시퀀스(2)를 지나 돌출하는 것을 특징으로 하는 광전 반도체칩.
  12. 청구항 9 내지 청구항 11 중 어느 한 항에 있어서,
    상기 금속층(6A, 6B)과 납땜금속(8) 사이에 납땜중지층(9)이 배치되는 것을 특징으로 하는 광전 반도체칩.
  13. 청구항 8 내지 청구항 12 중 어느 한 항에 있어서,
    상기 제2도전형의 층(23)은 측면에서 상기 활성층(22) 및 상기 제1도전형의 층(21)을 지나 돌출하되, 상기 제2도전형의 층이 상기 캐리어판(7)과 함께 상기 반도체 층시퀀스(2)를 둘러싸는 홈(10)을 형성하도록 돌출하고,
    상기 활성층(22)의 주 연장 평면은 상기 홈을 관통하고, 상기 홈은 상기 납땜금속(8)으로 채워지는 것을 특징으로 하는 광전 반도체칩.
  14. 청구항 13에 있어서,
    상기 홈(10)은 상기 전방측(120)으로부터 후방측(110)으로 가는 방향으로 500 nm 이하의 치수를 가지는 것을 특징으로 하는 광전 반도체칩.
  15. 청구항 13 또는 청구항 14에 있어서,
    상기 캐리어판(7)의 테두리 영역(710)은 측면에서 상기 반도체 층시퀀스(2)를 지나 돌출하고,
    상기 반도체 층시퀀스(2)의 표면 영역은 적어도 상기 홈(10)의 영역에서 패시베이션층(5')을 구비하며,
    상기 패시베이션층(5')은 측면에서 상기 반도체 층시퀀스(2)로부터 적어도 상기 캐리어판(7)의 테두리 영역(710)의 일부분에 걸쳐 연장되되, 상기 납땜금속(8)으로 채워진 홈(10)이 측면에서 상기 반도체 층시퀀스(2)를 지나 연장되도록 하는 것을 특징으로 하는 광전 반도체칩.
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