KR20120022519A - 원통형 엠베디드 캐패시터 - Google Patents

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KR20120022519A
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치-춘 시에
츄-유 왕
웨이-청 우
시엔-핀 후
상-윤 허우
원-치 치우
신-푸 정
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Abstract

디바이스는 전면 및 전면에 대해 반대쪽에 있는 뒷면을 구비하는 기판을 포함한다. 캐패시터는 기판에 형성되고, 제1캐패시터 판; 제1캐패시터 판을 둘러싸는 제1절연층; 제1절연층을 둘러싸는 제2캐패시터 판을 포함한다. 제1캐패시터 판, 제1절연층, 및 제2캐패시터 판의 각각은 기판의 전면에서 뒷면까지 연장된다.

Description

원통형 엠베디드 캐패시터{Cylindrical embedded capacitors}
본 발명은 원통형 엠베디드 캐패시터(cylindrical embedded capacitors)에 관한 것이다.
높은 캐패시턴스(capacitance) 값을 갖는 대형 캐패시터들은 큰 칩 영역을 필요로 하므로, 집적회로들의 형성시 어려움을 야기한다. 종래의 캐패시터들은 평면형 캐패시터들과 트렌치형(trench-type) MOS 캐패시터들을 포함한다. 평면형 캐패시터들의 캐패시터 판들은 각각의 기판의 주 표면들과 평행하다. 평면형 캐패시터들을 형성하기 위한 공정은 간단하다. 하지만, 평면형 캐패시터들 역시 큰 면적들을 필요로 한다.
한편, 트렌치형 MOS 캐패시터들은 각각의 기판 내부로 연장된 각각의 기판에 수직인 수직부들을 포함하므로, 필요한 칩 면적들은 감소된다. 하지만, 트렌치형 MOS 캐패시터들을 형성하기 위한 공정은 복잡하다.
본 발명의 목적은 상술한 문제점을 개선하는 새로운 캐패시터 및 그 제조 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 디바이스는, 전면, 및 전면에 대해 반대쪽에 있는 뒷면을 가지는 기판을 포함한다. 캐패시터는 기판 내에 형성되며, 제1캐패시터 판; 제1캐패시터 판을 둘러싸는 제1절연층; 및 제1절연층을 둘러싸는 제2캐패시터 판;을 포함한다. 제1캐패시터 판, 제1절연층 및 제2캐패시터 판의 각각은 기판의 전면에서부터 뒷면까지 연장된다.
다른 실시예에 따르면, 디바이스는, 능동 디바이스가 형성되어 있지 않는 인터포저(interposer)를 포함한다. 인터포저는 전면, 및 전면에 대해 반대쪽에 있는 뒷면을 가지는 실리콘 기판; 전면에서부터 뒷면까지 연장되는 캐패시터; 전면에서 뒷면까지 연장되는 격리층을 포함하며, 격리층은 실리콘 기판과 캐패시터 사이에서 실리콘 기판 및 캐패시터와 접촉하고 있다.
또 다른 실시예에 따르면, 디바이스는, 전면, 및 전면에 대해 반대쪽에 있는 뒷면을 포함하는 실리콘 기판, 및 캐패시터를 포함한다. 캐패시터는 원통 형태를 갖는 제1캐패시터 판; 제1캐패시터 판을 둘러싸는 제1절연층; 제1절연층을 둘러싸는 제1캐패시터 판; 제2캐패시터 판을 둘러싸는 제2절연층; 및 제2절연층을 둘러싸는 제3캐패시터층을 포함한다. 제1, 제2 및 제3캐패시터 판들과 제1 및 제2절연층들은 실리콘 기판의 전면에서부터 뒷면까지 연장된다. 격리층은 제3캐패시터 판과 실리콘 기판 사이에서 실리콘 기판 및 캐패시터와 접촉하고 있고, 실리콘 기판의 전면에서부터 뒷면까지 연장된다.
또 다른 실시예에 따르면, 방법은, 제1표면, 및 제1표면에 대해 반대쪽에 있는 제2표면을 포함하는 기판을 제공하는 단계; 제1표면에서 상기 기판 내부로 연장된 제1개구를 형성하는 단계; 제1개구의 측벽들 상에 제1도전층을 형성하는 단계; 제1개구 내부와 제1도전층 위에 제1절연층을 형성하는 단계; 제1개구 내부와 제1절연층 위에 제2도전층을 형성하는 단계; 및 제1 및 제2도전층 및 제1절연층이 노출될 때까지 기판의 제2표면을 연마하는 단계;를 포함하고, 제1 및 제2도전층 및 제1절연층은 캐패시터를 형성한다.
또 다른 실시예에 따르면, 방법은, 전면, 및 전면에 대해 반대쪽에 있는 뒷면을 포함하는 기판을 제공하는 단계; 전면에서 기판 내부로 연장되는 제1개구와 제2개구를 동시에 형성하도록 기판을 식각하는 단계; 제1개구의 일부를 부분적으로 충전하고 제2개구를 완전히 충전하도록 제1도전층을 형성하는 단계; 제1개구 내부 및 제1도전층 위에 제1절연층을 형성하는 단계; 제1개구 내부 및 제1절연층 위에 제2도전층을 형성하는 단계; 제1 및 제2 개구들 외부의 제1 및 제2도전층과 제1절연층의 과잉 부분들을 제거하는 평탄화 공정을 수행하는 단계; 제1 및 제2도전층과 제1절연층이 노출될 때까지 기판의 뒷면을 연마하는 단계를 포함한다. 제1 및 제2도전층과 제1절연층은 제1개구에서 캐패시터를 형성하고, 제1도전층은 제2개구에서 관통기판 비아(through-substrate via: TSV)를 형성한다.
실시예 및 그 장점들의 더욱 완전한 이해를 위해 첨부 도면들에 관하여 이루어진 다음 설명이 참고된다.
도 1 내지 도 9a는 실시예에 따른 기판 내의 엠베디드 캐패시터의 제조시 중간 스테이지들(stages)의 단면도들이고,
도 9b는 도 9a에 도시된 엠베디드 캐패시터의 평면도를 예시하고,
도 10a 내지 도 11은 선택적인 실시예들에 따른 캐패시터들의 단면도들을 예시한다.
이하, 본 발명의 실시예들의 제조 및 사용이 상세히 서술된다. 하지만, 실시예들은 여러가지 특정 상황에서 구체화될 수 있는 다양한 적용가능 발명 컨셉들을 제공하는 것으로 이해되어야한다. 서술된 특정 실시예들은 단지 예로 나타낸 것이며 본 발명의 범위를 한정하지 않는다.
일 실시예에 따라 새로운 캐패시터 및 그것을 형성하는 방법이 제공된다. 일 실시예를 제조하는 중간 스테이지들이 예시된다. 그리고 실시예의 변형예들이 서술된다. 다양한 도면들 및 구체적인 실시예들 전체에서 동일 참조부호들은 동일 구성요소들을 표시하는데 사용된다.
도 1을 참조하면, 웨이퍼(22)의 일부인 기판(20)이 제공된다. 일 실시에에서, 기판(20)은 예를 들면, 실리콘 기판일 수 있는 반도체 기판이다. 탄소, 게르마늄, 갈륨, 비소, 질소, 인듐, 인 및/또는 그 밖의 유사물과 같은 일반적으로 사용되는 다른 재료들 역시 기판(20)에 포함될 수 있다. 기판(20)은 단결정 또는 복합 반도체 재료로 형성될 수 있다. 일 실시예에서, 기판(20)은 인터포저(interposer)의 인터포져 기판이며, 이에 따라, 실질적으로 기판(20)의 표면들에 형성되는 트랜지스터들과 같은 어떤 능동 디바이스(active device)도 존재하지 않는다. 하지만, 캐패시터들, 인덕터들, 레지스터들 및 그 밖의 유사물과 같은 수동 디바이스들은 웨이퍼(22) 내에 형성되거나 또는 형성되지 않을 수 있다. 선택적인 실시예들에서, 기판(20)은 디바이스 다이(die)의 일부이며, 그러므로, 트랜지스터들과 같은 집적회로들(도 1에 도시되지 않으므로 도 9 참조)은 기판(20)의 표면에 형성될 수 있다. 또한, 기판(20)은 유기재료, 세라믹 재료, 또는 그 밖의 유사물로 형성된 유전체 기판일 수 있다.
기판(20)은 다른 영역들(100, 200)에 있는 부품들을 포함한다. 영역(100)은 관통기판 비아(through-substrate via(TSV)가 형성되는 TSV 영역이다. 영역(200)은 캐패시터가 형성되는 캐패시터 영역이다. 예시된 바람직한 실시예에서, TSV와 캐패시터는 각각, 영역들(100, 200)에 동시에 형성된다. 하지만, TSV와 캐패시터는 별도의 공정 단계들에 의해 형성될 수도 있다.
개구들(124, 224)은 기판(20) 내에 형성되는 데, 기판(20)의 전면(20a)에서 기판(20) 내부로 연장된다. 개구들(124, 224)의 형성은 포토 레지스트(도시하지 않음)를 형성하고 패터닝 한 다음 포토 레지스트(photo resist)를 사용하여 기판(20)을 식각하는 것을 포함할 수 있다. 그 다음, 포토 레지스트는 제거된다. 일 실시예에서, 개구들(124, 224)은 길이/폭 또는 직경일 수 있는 측방향 치수들(lateral dimensions)(W1, W2)을 갖는다. 측방향 치수(W2)는 측방향 치수(W1) 보다 약 110%, 150% 또는 200% 더 크다. 개구들(124, 224)이 동일 식각 단계에서 동시에 형성될 때, 깊이들(D1, D2)은 측방향 치수들(W1, W2)의 차 때문에 깊이(D2)가 깊이(D1) 보다 더 커지면서 다르게 될 것이다.
도 2를 참조하면, 격리층(26)(선택적으로, 라이너(liner)로 일컬어짐)은 개구들(124, 224)의 바닥들과 측벽들을 커버하도록 형성된다. 기판(20)이 유전체층인 실시예들에서는 격리층(26)이 생략될 수 있다. 격리층(26)은 실리콘 산화물, 실리콘 산화질화물(silicon oxynitride), 실리콘 질화물 또는 그 밖의 유사물로 형성될 수 있다.
도 3을 참조하면, 도전층(30)이 형성된다. 도전층(30)의 재료는 다른 금속재료들이 사용될 수도 있지만 구리 또는 구리합금과 같은 금속재료를 포함할 수 있다. 도전층(30)의 재료는 폴리실리콘과 같은 비금속 재료를 포함할 수 있다. 도전층(30)의 형성은 예를 들면, 물리적 기상 증착(physical vapor deposition: PVD)을 사용하여 시드층(seed layer)을 형성한 다음 도금을 수행하여 도전층(30)의 두께를 증가시키는 것을 포함할 수 있다. 공정은 제어될 수 있고, 폭들(W1, W2)과 깊이들(D1, D2)은 역시, 개구(124)는 도전층(30)에 의해 완전히 충진되는 반면 개구(224)는 부분적으로 충진되도록 선택될 수 있다. 도전층(30)은 개구(224)의 측벽들과 바닥상에 컨포말층(conformal layer)으로서 형성된다.
이어서, 절연층(32)이 형성되는 데, 도 4에 도시된 바와 같이, 개구(224)를 부분적으로 채운다. 일 실시예에서, 절연층(32)은 선택영역 화학적 기상 증착(selective area chemical vapor deposition; SACVD), 고 종횡비 공정(high aspect ration process; HARP), 등과 같은 컨포말 유전체층들을 형성하기 위한 증착기술을 사용하여 형성된다. 절연층(32)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 또는 그 밖의 유사물을 포함할 수 있다.
도 5를 참조하면, 개구(224)의 잔여 부분은 도전 재료(34)로 채워진다. 도전 재료층(34)은 구리, 텅스텐, 알루미늄, 그들의 합금들 및 그들의 복합층들과 같은 금속재료를 포함할 수 있다. 도전 재료층(34)의 재료는 폴리실리콘과 같은 비금속 재료를 포함할 수 있다. 다음으로, 도 6에 도시된 바와 같이, 기판(20)의 상면(20a) 바로 위에 있는 도전층(30), 절연층(32) 및 도전 재료층(34)의 과잉 부분들이 제거되도록 평탄화 단계가 수행된다. 평탄화 단계는 화학적 기계적 연마(chemical mechanical polish:CMP)를 사용하여 수행될 수 있다.
도 7에서, 전면 중간연결 구조물(36)이 형성된다. 전면 중간연결 구조물(36)은 하나 또는 다수의 유전체층(38), 및 유전체층(38) 내에 있는 금속선(재분배선)(40)과 비아들(42)을 포함할 수 있다. 웨이퍼(22)가 디바이스 웨이퍼인 일 실시예에서, 유전체층(38)은, 예를 들면, 3.0 보다 낮은 k 값을 가지는 저 k 유전체 재료들로 형성될 수 있는 다수의 인터메탈 유전체(inter-metal dielectrics: IMD)와 인터레이어 유전체(inter-layer dielectric: ILD)을 포함할 수 있다. 이어서, 범프들(bumps)(44)이 웨이퍼(22) 상에 형성된다. 범프들(44)은 구리기둥 범프, 솔더(solder) 범프, 또는 일반적으로 사용되는 다른 형태의 범프일 수 있다. 도 8을 참조하면, 후속 공정 단계들에서, 기판(20)의 뒷면은 도전층(30), 절연층(32) 및 도전층(34)이 노출될 때까지 연마된다. 다음으로, 도 9a에 도시된 바와 같이, 뒷면 중간연결 구조물(48)이 형성된다. 뒷면 중간연결 구조물(48) 역시 하나 또는 다수의 유전체층, 및 유전체층 내에 있는 재분배선과 비아들(도시하지 않음)을 포함할 수 있다. 솔더 범프 또는 구리기둥 범프일 수 있는 금속범프들(50)은 기판(20)의 뒷면에 형성된다.
도 9a에 도시된 구조에서, TSV 영역(100)에 있는 도전층(30)의 남은 부분은 금속 범프들(44) 중의 하나와 금속 범프(50)에 전기적으로 연결될 수 있는 TSV(60)를 형성한다. 영역(200)에 있는 도전층(30), 절연층(32) 및 도전층(34)의 남은 부분은, 도전층(30)과 도전층(34)을 두 개의 캐패시터 판으로서 포함하고 절연층(32)을 캐패시터 절연체로서 포함하는 캐패시터(62)를 형성한다. 캐패시터 판들(30, 34) 및 캐패시터 절연체(32)의 각각은 기판(20)의 전면(20a)에서부터 뒷면(20b)까지 연장된 것으로 관찰된다. 도 9a에 도시된 바람직한 실시예에서, 캐패시터 판(30)은 전면 금속 범프(44A)에 전기적으로 연결된 반면, 캐패시터 판(34)은 전면 금속 범프(44B)에 전기적으로 연결된다.
웨이퍼(22)가 디바이스 웨이퍼인 경우, 능동 디바이스(24)가 기판(20)의 전면(20a)에 형성될 수 있다. 일부 실시예들에서, TSV(60)와 캐패시터(62)는 기판(20)의 전면(20a) 너머로 연장될 수 있다. 예를 들면, TSV(60)와 캐패시터(62)는 능동 디바이스(24) 위쪽에서 ILD(도시하지 않음) 내부로 연장될 수 있다.
도 9b는 도 9a의 선(9B-9B)을 횡단하는 평면에서 얻어진 도 9a에 도시된 구조의 일부의 평면도를 예시한다. 캐패시터 판(30)과 절연층(32)은 링 형태를 가지고, 캐패시터 판(34)은 링 형태의 판(30)과 층(32)에 의해 둘러싸인 원통 형태를 가지는 것으로 관찰된다. 또한, 캐패시터(62)는 원통 형태를 가진다. 도 9b에서 캐패시터 판(30)과 절연층(32)은 원형 링들로서 도시되었지만, 그것들은 다른 형태들, 예를 들면, 도 1의 개구(224)의 평단면 형태에 따라 장방형 평단면 형태를 가지는 링들을 형성할 수도 있다.
도 10a는 캐패시터(62)가 뒷면 금속 범프(50)에 전기적으로 결합된 선택적인 실시예에 따른 엠베디드 캐패시터(62)를 예시한다. 도 10b에서는, 캐패시터(62)에 전기적으로 결합된 전면 금속 범프들과 뒷면 금속 범프들이 없는 또 다른 실시예가 도시된다. 이 실시예에서, 웨이퍼(22)는 디바이스 웨이퍼이고, 캐패시터(62)는 웨이퍼(22) 내에 형성된 집적회로(도시하지 않음)에 전기적으로 결합될 수 있다.
도 11은 원통형 캐패시터(62)가 두 개의 캐패시터 절연층들과 세 개의 캐패시터 판들을 포함하는 선택적인 실시예를 예시한다. 캐패시터 절연체(32)와 캐패시터 판들(30, 70)은 제1캐패시터(62A)를 형성하는 반면, 캐패시터 절연체(72)와 캐패시터 판들(70, 34)은 제2캐패시터(62B)를 형성하고, 이들 제1 및 제2 캐패시터들은 금속선(들)(40) 및 비아들(42)을 포함하는 금속 연결부를 통해 병렬로 연결된다. 따라서, 캐패시터(62)의 캐패시턴스는 제1 및 제2 캐패시터들의 캐패시턴스들의 합과 동일하다. 형성 공정은 도전층(70)과 절연층(72)이 도 4에 도시된 단계와 도 5에 도시된 단계 사이에 형성된다는 점을 제외하고는 도 1 내지 도 9a에 도시된 것과 유사하다.
엠베디드 캐패시터(62)가 기판(20)의 전면(20a)에서부터 뒷면(20b)까지 연장되기 때문에, 최종적으로 얻어지는 캐패시터(62)의 캐패시턴스는 기판(20)의 큰 깊이로 인해 높다. 능동 디바이스들을 포함하지 않는 안터포저들 내에 형성될 때, 캐패시터들(62)은 비사용 인터포저 영역을 사용할 수 있으므로 더 이상 칩 영역을 차지하지 않는다.
이상에서 본 발명의 구체적인 실시예들과 그 장점들이 상세히 서술되었지만, 첨부된 특허청구범위에 의해 규정된 발명의 사상과 범위를 벗어나지 않고 다양한 변경, 대체 및 수정들이 그것들로부터 이루어질 수 있음을 이해해야 한다. 더욱이, 본 발명의 범위는 본 명세서에 서술된 프로세스, 기계장치, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특정한 구제적인 실시예들에 제한되도록 의도되지 않는다. 이 기술분야의 일반적인 숙련된 기술자들이 본 발명의 설명으로부터 쉽게 이해할 수 있는 바와 같이, 여기에 서술된 상응 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 얻는 현재 존재하는 또는 후에 개발될 프로세스들, 기계장치들, 제조, 물질의 조성들, 수단들, 방법들 또는 단계들이 본 발명에 따라 활용될 수 있다. 따라서, 첨부된 청구항들은 그러한 프로세스들, 기계장치들, 제조, 물질의 조성들, 수단들, 방법들 또는 단계들을 그 범위에 포함하도록 의도된다. 또한, 각 청구항은 별도의 실시예를 구성하고, 여러 청구항들과 실시예들의 조합은 본 발명의 범위 내에 있다.
20: 기판 22: 웨이퍼
24: 능동 디바이스 26: 격리층
30, 70: 도전층 32, 72: 절연층
34: 도전 재료층 36, 48: 중간연결 구조물 38: 유전체응 40: 금속선
42: 비아 44, 50: 범프
62: 캐패시터 100, 200: 영역
124, 224: 개구

Claims (11)

  1. 제1영역과 제2영역을 구비하는 기판; 및
    상기 기판의 상기 제1영역에 형성되고,
    제1캐패시터 판;
    상기 제1캐패시터 판을 둘러싸는 제1절연층; 및
    상기 제1절연층을 둘러싸는 제2캐패시터 판;을 구비하는 캐패시터를 포함하고,
    상기 제1캐패시터 판, 상기 제1절연층 및 상기 제2캐패시터 판의 각각은 상기 기판의 전면에서부터 상기 기판의 뒷면까지 연장된 디바이스.
  2. 제1항에 있어서, 상기 기판의 상기 전면에서부터 상기 뒷면까지 연장되고 상기 캐패시터를 둘러싸는 제1격리층을 더 포함하는 디바이스.
  3. 제1항에 있어서, 상기 캐패시터는 원통 형태를 가지고, 상기 제1캐패시터 판은 솔리드 실린더(solid cylinder)를 형성하고, 상기 제1절연층과 상기 제2캐패시터 판의 각각은 원형 링을 형성하는 디바이스.
  4. 제1항에 있어서,
    상기 기판의 제2영역에 형성되고, 상기 기판의 전면에서 뒷면까지 연장되고, 상기 제2캐패시터 판의 제2직경 보다 작은 제1직경을 가지는 관통기판 비아(through-substrate via: TSV); 및
    상기 TSV와 상기 기판 사이에 있는 제2격리층을 더 포함하는 디바이스.
  5. 제1항에 있어서, 상기 제1 및 상기 제2캐패시터 판들 중의 하나에 전기적으로 결합된 금속 범프를 더 포함하는 디바이스.
  6. 제1항에 있어서,
    상기 제2캐패시터 판을 둘러싸는 제2격리층; 및
    상기 제2절연층을 둘러싸는 제3캐패시터 판을 더 포함하고,
    상기 제2절연층과 상기 제3캐패시터 판의 각각은 상기 기판의 상기 전면에서부터 상기 뒷면까지 연장되고, 상기 제1 및 상기 제3캐패시터 판은 서로 전기적으로 결합된 디바이스.
  7. 능동 디바이스가 형성되어 있지 않고,
    제1영역과 제2영역을 구비하는 실리콘 기판;
    상기 실리콘 기판의 상기 제1영역에 형성되고, 상기 실리콘 기판의 상면 에서 뒷면까지 연장된 캐패시터; 및
    상기 실리콘 기판의 상면에서 뒷면까지 연장된 제1격리층;을 구비하는 인터포저를 포함하며,
    상기 제1격리층은 상기 실리콘 기판과 상기 캐패시터 사이에서 상기 실리콘 기판 및 상기 캐패시터와 접촉하는 디바이스.
  8. 제7항에 있어서, 상기 캐패시터는,
    제1캐패시터 판;
    상기 제1캐패시터 판을 둘러싸는 제1절연층; 및
    상기 제1절연층을 둘러싸는 제2캐패시터 판을 포함하고,
    상기 제1캐패시터 판, 상기 제1절연층, 및 상기 제2캐패시터 판의 각각은 상기 실리콘 기판의 상면에서부터 상기 뒷면까지 연장된 디바이스.
  9. 제1영역과 제2영역을 구비하는 기판을 제공하는 단계;
    상기 기판의 상기 제1영역에, 전면에서 상기 기판 내부로 연장된 제1개구를 형성하는 단계;
    상기 기판의 상기 제2영역에, 전면에서 상기 기판 내부로 연장된 제2개구를 형성하는 단계;
    상기 제1개구의 일부를 부분적으로 충진하고 상기 제2개구를 완전히 충진하도록 상기 기판 상에 제1도전층을 형성하는 단계;
    상기 제1도전층 위에 제1절연층을 형성하는 단계;
    상기 제1절연층 위에 제2도전층을 형성하는 단계;
    상기 제1 및 상기 제2 개구들 외부의 상기 제1도전층, 상기 제1절연층, 및 상기 제2도전층의 과잉 부분들을 제거하는 평탄화 공정을 수행하는 단계; 및
    상기 제1도전층, 상기 제1절연층, 및 상기 제2도전층을 노출시키도록 상기 기판의 뒷면을 연마하는 단계를 포함하고,
    상기 제1도전층, 상기 제1절연층, 및 상기 제2도전층은 상기 제1개구에서 캐패시터를 형성하고, 상기 제1도전층은 상기 제2개구에서 관통기판 비아(through-substrate via: TSV)를 형성하는 디바이스를 형성하기 위한 방법.
  10. 제9항에 있어서, 상기 제1개구는 상기 제2개구의 제2측방향 치수(lateral dimension) 보다 더 큰 제1측방향 치수를 가지는 방법.
  11. 제9항에 있어서, 상기 제1개구는 상기 제2개구의 제2깊이 보다 더 큰 제1깊이를 가지는 방법.
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