KR20120006540A - Ｐｒａｍ의 다이아몬드 타입 쿼드-저항기 셀들 - Google Patents
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- 229910003460 diamond Inorganic materials 0.000 title claims description 27
- 239000010432 diamond Substances 0.000 title claims description 27
- 239000012782 phase change material Substances 0.000 claims abstract description 163
- 238000000034 method Methods 0.000 claims abstract description 140
- 230000008859 change Effects 0.000 claims abstract description 63
- 238000004891 communication Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000000694 effects Effects 0.000 claims description 10
- 238000013461 design Methods 0.000 description 21
- 230000008569 process Effects 0.000 description 21
- 239000002184 metal Substances 0.000 description 13
- 230000008901 benefit Effects 0.000 description 11
- 229910052798 chalcogen Inorganic materials 0.000 description 10
- 150000001787 chalcogens Chemical class 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 229910045601 alloy Inorganic materials 0.000 description 8
- 239000000956 alloy Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 150000004770 chalcogenides Chemical class 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 229910052711 selenium Inorganic materials 0.000 description 4
- 229910052717 sulfur Inorganic materials 0.000 description 4
- 229910052714 tellurium Inorganic materials 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000007480 spreading Effects 0.000 description 3
- 238000003892 spreading Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- 101001095089 Homo sapiens PML-RARA-regulated adapter molecule 1 Proteins 0.000 description 1
- 102100037019 PML-RARA-regulated adapter molecule 1 Human genes 0.000 description 1
- 229910001245 Sb alloy Inorganic materials 0.000 description 1
- 229910001215 Te alloy Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
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- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
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Abstract
상변화 랜덤 액세스 메모리(PRAM) 셀을 형성하는 방법, 및 상변화 랜덤 액세스 메모리(PRAM) 셀의 구조가 개시된다. PRAM 셀은 하부 전극, 하부 전극에 커플링되는 히터 저항기, 히터 저항기 위에 형성되고 히터 저항기에 커플링되는 상변화 물질(PCM), 및 상변화 물질에 커플링되는 상부 전극을 포함한다. 상변화 물질은 히터 저항기 및 상변화 물질 사이에 활성 영역을 형성하기 위하여 히터 저항기의 수직 표면의 일부분 및 히터 저항기의 수평 표면의 일부분에 접촉한다.
Description
개시된 실시예들은 상변화 랜덤 액세스 메모리(PRAM) 셀을 형성하는 방법들, 및 상변화 랜덤 액세스 메모리(PRAM) 셀들의 실시예들에 관한 것이다. 더 구체적으로, 개시된 실시예들은 상변화 랜덤 액세스 메모리(PRAM)의 다이아몬드 타입 쿼드-저항기 셀들을 형성하는 방법들, 및 상변화 랜덤 액세스 메모리(PRAM)의 다이아몬드 타입 쿼드-저항기 셀들의 실시예들에 관한 것이다.
상변화 메모리(PCM)는 비휘발성 특징들 및 비트 액세스 능력(capability)을 가지는 신흥 메모리(emerging memory)이다. 상변화 메모리(PCM)는 유리하게는 빠른 판독/기록 속도를 제공하고, 내구성이 있으며, 데이터를 양호하게 보유하며, 스케일링가능하다. PCM은 랜덤 비트 액세스 능력을 제공할 수 있다. 따라서, PCM은 상변화 랜덤 액세스 메모리(PRAM)로 지칭될 수 있다.
종래의 PRAM 셀은 이제 도 1을 참조하여 기술될 것이다. PRAM 셀은 통상적으로 트랜지스터(112) 및 PRAM 저항기(110)를 포함한다. PRAM 저항기(110)의 이미터는 비트 라인(114)에 직렬로 접속되며, 트랜지스터(112)는 워드 라인(116)에 접속되며, 트랜지스터(112)의 컬렉터는 Vss(120)에 접속된다. PRAM 저항기(110)는 PRAM 셀의 저장 엘리먼트(118)로서 사용된다.
도 2는 도 1의 종래의 PRAM 셀의 저장 엘리먼트(118)로서 사용될 수 있는 종래의 PRAM 저항기(110)를 도시한다. 종래의 PRAM 저항기(110)는 공통적으로 상변화 물질(PCM)(232), 히터 저항기(234), 상부 전극(230), 및 하부 전극(236)을 포함한다. 활성 영역(238)은 PCM(232) 및 히터 저항기(234) 사이의 인터페이스에 의해 정의된다.
PRAM 셀은 열의 인가에 의해 2가지 상태들, 즉, 결정질 및 비결정질 사이에서 "스위칭"될 수 있는 칼코겐 유리의 특정 동작을 사용한다. PRAM 저항기(110)의 상변화 물질(PCM)(232)은 공통적으로, VI족 칼코겐 원소들 S, Se, Te과 IV 및 V족 원소들의 상변화 화합물로 형성된다. 예를 들어, 종래의 PRAM은 통상적으로 GST라 명명되는 게르마늄, 안티몬 및 텔루륨(GeSbTe)의 칼코겐 합금을 사용한다.
칼코겐 합금의 상은 상이한 온도들을 인가함으로써 변경될 수 있다. 예를 들어, 칼코겐 합금은 고온(600°C 초과)으로 가열될 수 있으며, 이 지점에서, 칼코겐화물은 액체가 된다. 냉각시키면, 칼코겐 합금은 비결정질 유사 유리 상태로 동결되며, 여기서 칼코겐 합금의 전기 저항이 높다. 칼코겐 합금을 결정화점보다 높지만 용융점보다 낮은 온도로 가열함으로써, 칼코겐 합금은 훨씬 더 낮은 저항을 가지는 결정 상태로 변환될 수 있다. 이러한 상 천이 프로세스는 5 나노초 내에 빠르게 완료될 수 있다.
예를 들어, 도 3a에 도시된 바와 같이, 칼코겐 합금의 상은, 미리 결정된 시간 기간 동안, Tm 및 Tx과 같은 상이한 온도를 인가함으로써 설정되거나 변경될 수 있다. 예를 들어, PCM(232)이 비결정질 상인 경우, 더 낮은 온도 Tx가 더 긴 시간 기간 동안 PCM(232)에 인가되어 PCM(232)의 상을 결정 상으로 설정하거나 변경할 수 있다. PCM(232)이 결정 상인 경우, 더 높은 온도, 예를 들어, 그것의 용융점 온도 Tm을 초과하는 온도가 짧은 시간 동안 PCM(232)에 인가되어 PCM(232)을 비결정질 상으로 리셋 또는 변경할 수 있다.
위에서 설명된 바와 같이, 비결정질 상은 통상적으로 높은 저항성을 가지고, 결정 상은 통상적으로 낮은 저항성을 가진다. PRAM 셀은 칼코겐 합금의 비결정질 상 및 다결정 상 사이의 저항성 차이를 사용하여 저장 메커니즘을 제공한다. 예를 들어, 비결정질의 높은 저항 상태는 2진 "0"을 나타내도록 정의될 수 있고, 결정질의 낮은 저항 상태는 "1"을 나타내도록 정의될 수 있다.
예시적인 목적으로, 도 3b는 종래의 PRAM 셀들의 쌍을 도시한다. 제1 PRAM 셀은 상부 전극(340), 상변화 물질(PCM)(342), 히터 저항기(344), 및 하부 전극(346)을 포함한다. 워드 라인(348)은 제1 PRAM 셀을 선택하기 위해 사용된다. 제2 PRAM 셀은 상부 전극(350), 상변화 물질(PCM)(352), 히터 저항기(354), 및 하부 전극(356)을 포함한다. 워드 라인(358)은 제2 PRAM 셀을 선택하기 위해 사용된다. 제1 및 제2 PRAM 셀들은 공통 비트 라인(360)을 공유할 수 있다.
도 3b에 예시적으로 도시된 바와 같이, 제1 셀은, 예를 들어, 2진 "1"을 나타내기 위해 결정질의 낮은 저항 상태로 설정될 수 있다. 제2 셀은, 예를 들어, 2진 "0"을 나타내기 위해 비결정질의 높은 저항 상태로 설정될 수 있다. PCM(352)으로의 히터 저항기(354)에 의한 열의 인가가 상변화 물질을 활성 영역(362)에서 비결정질의 높은 저항 상태로 설정 또는 변경한다.
도 1-3b를 다시 참조하면, PRAM 셀에 대한 기록 메커니즘이 PRAM 저항기(110)의 상변화 물질 인터페이스(예를 들어, 히터 저항기와 PCM 사이의 활성 영역)를 통해 전류 흐름(줄 효과: Joule effect)으로부터 야기되는 자가-가열에 의해 제공된다. PRAM 셀에 대한 판독 메커니즘은 PRAM 저항기(110)의 저항 차이에 의해 제공된다.
종래의 PRAM 셀들에서, 상변화 물질(PCM)과 히터 저항기 막 사이의 접촉 윈도우의 최소 사이즈는 종래의 설계 규칙들에 의해 제한된다. 즉, PCM과 히터 저항기 막의 최소 수평 접촉 사이즈는 히터 저항기 막의 형성과 연관된 종래의 설계 규칙에 의해 제한 또는 제약된다(예를 들어, 리소그래피 분해능의 절반 피치). 따라서, PCM 및 히터 저항기 사이의 활성 영역의 사이즈를 감소시키기 위한 능력이 제한되므로, 종래의 PRAM 셀을 프로그래밍하는데 필요한 최소 기록 전류가 제한된다. 즉, 종래의 PRAM 셀의 세트 전류 및 리셋 전류는 히터 저항기 및 PCM 사이의 접촉 영역의 사이즈에 기초한 최소량을 초과하여 감소될 수 없다. 종래의 PRAM 셀들은 기록 전류 요건들을 만족시키고 셀 사이즈를 감소시키기 위해 바이폴라 접합 트랜지스터(BJT) 디바이스를 사용한다.
개시된 실시예들은 상변화 랜덤 액세스 메모리(PRAM) 셀을 형성하는 방법들, 및 상변화 랜덤 액세스 메모리(PRAM) 셀들의 실시예들에 관한 것이다. 더 구체적으로, 개시된 실시예들은 상변화 랜덤 액세스 메모리(PRAM)의 다이아몬드 타입 쿼드 저항기 셀들을 형성하는 방법들, 및 상변화 랜덤 액세스 메모리(PRAM)의 다이아몬드 타입 쿼드 저항기 셀들의 실시예들에 관한 것이다.
개시된 실시예들은 비트들의 수를 증가시키거나 배가(multiply)시키고, 종래의 설계 규칙들을 벗어난 접촉 영역을 감소시켜서 저항을 감소시킬 수 있다. 개시된 실시예들은 또한 스위칭을 위한 전류 요건들을 감소시킬 수 있다. 실시예들은, 예를 들어, 상변화 물질(PCM) 스위칭을 구동하기 위해 상보적 금속 산화물 반도체(CMOS) 디바이스에 적용가능하다.
개시된 실시예들은 PRAM 셀 밀도가 예를 들어, PRAM 셀의 사이즈, 접속, 및 패스 게이트 트랜지스터에 의해 제한될 수 있음을 인지한다. PRAM 셀의 레이아웃 또는 어레인지먼트는 셀의 사이즈를 감소시키고 셀의 밀도를 증가시키도록 개선될 수 있다. 실시예들은, 예를 들어, PRAM 셀의 사이즈를 감소시키는 이점을 제공하는, 공유된 상부 전극 또는 하부 전극을 포함하는 신규한 교차(cross) 다이아몬드 타입 쿼드-저항기 셀을 제공한다. 예를 들어, 히터 저항기 또는 상변화 물질(PCM)을 공유함으로써, 개시된 실시예들은 PRAM 셀 사이즈를 감소시킬 수 있다.
개시된 실시예들은 PCM 막과 히터 저항기 사이의 접촉 윈도우의 사이즈가 PRAM 셀의 세트(set) 전류 및 리셋(reset) 전류를 감소시키는데 있어서 중요한 인자라는 점을 추가로 인지한다. 예를 들어, 실시예들은 PCM 막과 히터 저항기 사이의 접촉 윈도우의 사이즈의 감소가 PRAM 셀의 세트 전류 및 리셋 전류를 감소시키는 이점을 제공할 수 있다는 점을 인지한다.
PRAM 셀의 실시예는 히터 저항기 및 PCM 막 사이에 더 작은 접촉 윈도우를 형성하는, 자연적인(natural) 서브-트렌치(sub-trench) 오버랩 또는 계단형 부분을 형성하기 위하여 PCM 막 또는 히터 저항기의 코너를 사용한다. 실시예는, 예를 들어, 종래의 기술 세대의 리소그래피 분해능의 절반 피치를 넘는 PCM 접촉 윈도우의 사이즈를 감소시킬 수 있다. 따라서, 전체 상변화 저항기의 사이즈가 감소할 수 있고, PRAM 셀을 프로그래밍하는데 더 적은 전류가 요구된다. 또한, 상변화 랜덤 액세스 메모리(PRAM) 셀을 프로그래밍하기 위해 바이폴라 접합 트랜지스터(BJT) 디바이스를 사용하는 종래의 PRAM 셀들과 대조적으로, 개시된 실시예들은 PRAM 셀 사이즈를 증가시키지 않고 상변화 랜덤 액세스 메모리(PRAM) 셀을 프로그래밍하기 위해 금속 산화물 반도체(MOS) 디바이스를 제공할 수 있다.
예를 들어, 일 실시예는 상변화 랜덤 액세스 메모리(PRAM) 셀에 관한 것이다. PRAM 셀은 하부 전극, 하부 전극에 커플링되는(coupled) 히터 저항기, 히터 저항기 위에 형성되어 히터 저항기에 커플링되는 상변화 물질(PCM), 및 상변화 물질(PCM)에 커플링되는 상부 전극을 포함할 수 있다. 상변화 물질(PCM)은 히터 저항기의 수직 표면의 일부분 및 히터 저항기의 수평 표면의 일부분에 접촉하여 히터 저항기 및 상변화 물질(PCM) 사이에 활성 영역을 형성한다.
또다른 실시예는 복수의 상변화 랜덤 액세스 메모리(PRAM) 셀들을 포함하는 상변화 랜덤 액세스 메모리(PRAM) 어레인지먼트에 관한 것이다. PRAM 셀들 각각은 하부 전극, 하부 전극에 커플링되는 히터 저항기, 히터 저항기 위에 형성되어 히터 저항기에 커플링되는 상변화 물질(PCM), 및 상변화 물질(PCM)에 커플링되는 상부 전극을 포함할 수 있다. 상변화 물질(PCM)은 히터 저항기 및 상변화 물질(PCM) 사이에 활성 영역을 형성하기 위하여 히터 저항기의 수직 표면의 일부분 및 히터 저항기의 수평 표면의 일부분과 접촉한다.
또다른 실시예는 상변화 랜덤 액세스 메모리(PRAM) 셀을 형성하는 방법에 관한 것이다. 본 방법은 하부 전극을 형성하는 단계, 하부 전극상에 비아 상호 접속부(via interconnect)를 형성하는 단계, 비아 상호 접속부 위에 히터 저항기를 형성하는 단계, 및 히터 저항기의 활성 영역 위에 상변화 물질(PCM)을 형성하는 단계를 포함할 수 있다. 히터 저항기의 활성 영역은 히터 저항기의 수직 표면의 일부분 및 히터 저항기의 수평 표면의 일부분을 포함한다. 본 방법은 상변화 물질(PCM) 위에 상부 전극을 형성하는 단계를 더 포함할 수 있다.
또다른 실시예는 상변화 랜덤 액세스 메모리(PRAM) 셀 어레인지먼트를 형성하는 방법에 관한 것이다. 본 방법은 복수의 하부 전극들을 형성하는 단계, 복수의 비아 상호 접속부들을 형성하는 단계 ― 각각의 비아 상호 접속부는 복수의 하부 전극들 중 하나의 전극상에 형성됨 ―, 복수의 히터 저항기들을 형성하는 단계 ― 복수의 히터 저항기들의 각각은 복수의 비아 상호 접속부들 중 하나상에 형성됨 ―, 복수의 히터 저항기들 각각의 수직 표면의 일부분과 복수의 히터 저항기들 각각의 수평 표면의 일부분 위에 공통 상변화 물질(PCM) 막을 형성하는 단계, 및 공통 상변화 물질(PCM) 위에 공통 상부 전극을 형성하는 단계를 포함할 수 있다.
또다른 실시예는 상변화 랜덤 액세스 메모리(PRAM) 셀 어레인지먼트를 형성하는 방법에 관한 것이다. 본 방법은 공통 하부 전극을 형성하는 단계, 하부 전극 상에 공통 비아 상호 접속부를 형성하는 단계, 비아 상호 접속부 상에 공통 히터 저항기를 형성하는 단계, 및 공통 히터 저항기 위에 복수의 상변화 물질(PCM) 막들을 형성하는 단계를 포함할 수 있다. 복수의 상변화 물질(PCM) 막들 각각은 히터 저항기의 수직 표면의 일부분과 히터 저항기의 수평 표면의 일부분에 접촉한다. 본 방법은 복수의 상변화 물질(PCM) 막들 위에 복수의 공통 상부 전극들을 형성하는 단계를 더 포함할 수 있고, 복수의 공통 상부 전극들 각각은 상변화 물질(PCM) 막들 중 하나에 접촉한다.
또다른 실시예는 3차원 상변화 랜덤 액세스 메모리(PRAM) 셀 어레인지먼트를 형성하는 방법에 관한 것이다. 본 방법은 공통 하부 전극을 형성하는 단계, 하부 전극 상에 공통 비아 상호 접속부를 형성하는 단계, 및 비아 상호 접속부 상에 공통 히터 저항기를 형성하는 단계를 포함할 수 있다. 히터 저항기는 제1 면에서 연장하는 복수의 제1 레그 부분들 및 제2 면에서 연장하는 적어도 하나의 제2 레그 부분을 포함할 수 있다. 본 방법은 히터 저항기의 복수의 제1 레그 부분들 및 적어도 하나의 제2 레그 부분의 각각의 부분의 단부 위에 상변화 물질(PCM) 막을 형성하여 활성 영역들을 형성하는 단계 및 상변화 물질(PCM) 막 위에 상부 전극을 형성하는 단계를 더 포함할 수 있다.
또다른 실시예는, 열을 생성하기 위한 저항성 수단, 및 저항성 수단에 커플링되는 상변화를 허용하기 위한 상변화 수단을 포함하는 상변화 랜덤 액세스 메모리(PRAM) 셀에 관한 것이며, 저항성 수단과 상변화 수단 사이의 활성 영역은 저항성 수단의 제1 물리적 디멘젼(dimension) 및 제2 물리적 디멘젼에 의해 정의된다.
또다른 실시예는 상변화 랜덤 액세스 메모리(PRAM) 셀을 형성하는 방법에 관한 것이며, 상기 방법은 히터 저항기를 형성하기 위한 단계, 및 히터 저항기의 활성 영역 위에 상변화 물질(PCM)을 형성하기 위한 단계를 포함하고, 히터 저항기의 활성 영역은 히터 저항기의 수직 표면의 일부분과 히터 저항기의 수평 표면의 일부분을 포함한다.
첨부 도면들은 실시예들의 설명을 보조하기 위해 제시되며, 실시예들의 제한이 아닌 예시를 위해서만 제공된다.
도 1은 종래의 PRAM 셀의 회로도이다.
도 2는 종래의 PRAM 저항기 구조의 단면도이다.
도 3a는 종래의 PRAM 저항기의 상변화의 예시적인 온도 곡선들을 도시하는 그래프이다.
도 3b는 종래의 PRAM 셀들의 쌍의 단면도이다.
도 4는 PRAM 쿼드-셀의 평면도이다.
도 5는 도 4에 예시된 PRAM 쿼드-셀의 단면도이다.
도 6은 PRAM 쿼드-셀의 평면도이다.
도 7은 도 6에 예시된 PRAM 쿼드-셀의 단면도이다.
도 8은 3차원 PRAM 셀의 사시도이다.
도 9는 PRAM 셀을 형성하는 방법을 예시하는 흐름도이다.
도 10은 PRAM 쿼드-셀을 형성하는 방법을 예시하는 흐름도이다.
도 11a-11h는 다양한 형성 스테이지들 동안 PRAM 쿼드-셀을 형성하는 방법의 단면도를 도시한다.
도 12는 PRAM 쿼드-셀을 형성하는 방법을 예시하는 흐름도이다.
도 2는 종래의 PRAM 저항기 구조의 단면도이다.
도 3a는 종래의 PRAM 저항기의 상변화의 예시적인 온도 곡선들을 도시하는 그래프이다.
도 3b는 종래의 PRAM 셀들의 쌍의 단면도이다.
도 4는 PRAM 쿼드-셀의 평면도이다.
도 5는 도 4에 예시된 PRAM 쿼드-셀의 단면도이다.
도 6은 PRAM 쿼드-셀의 평면도이다.
도 7은 도 6에 예시된 PRAM 쿼드-셀의 단면도이다.
도 8은 3차원 PRAM 셀의 사시도이다.
도 9는 PRAM 셀을 형성하는 방법을 예시하는 흐름도이다.
도 10은 PRAM 쿼드-셀을 형성하는 방법을 예시하는 흐름도이다.
도 11a-11h는 다양한 형성 스테이지들 동안 PRAM 쿼드-셀을 형성하는 방법의 단면도를 도시한다.
도 12는 PRAM 쿼드-셀을 형성하는 방법을 예시하는 흐름도이다.
실시예들의 양상들은 후속하는 설명 및 이러한 실시예들에 관한 관련 도면들에서 개시된다. 대안적인 실시예들은 본 발명의 범위로부터 벗어남이 없이 고안될 수 있다. 추가적으로, 실시예들에 적용되고 사용되는 공지된 엘리먼트들은 관련 세부사항들을 불명료하게 하지 않도록 하기 위해 상세히 기술되지 않거나 생략될 것이다.
용어 "예시적인"은 "예, 경우 또는 예시로서 역할을 하는" 것을 의미하도록 여기서 사용된다. 여기서 "예시적인" 것으로서 기술되는 임의의 실시예는 반드시 다른 실시예들보다 더 유리하거나 바람직한 것으로서 해석되지 않아야 한다. 마찬가지로, 용어 "실시예들"은 모든 실시예들이 논의된 특징, 이점 또는 동작 모드를 포함할 것을 요구하지는 않는다. 여기서 사용되는 용어는 단지 특정 실시예들을 설명하는 목적을 위한 것이며, 본 발명을 제한하도록 의도되지 않는다. 여기서 사용되는 바와 같이, 단수 형태들("a", "an" 및 "the")은 문맥상 달리 명백하게 나타나지 않는 한, 복수 형태들 역시 포함하도록 의도된다. 용어들 "구비하다","구비하는", "포함하다" 및/또는 "포함하는"은, 여기서 사용될 때, 언급된 특징들, 정수(integer)들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 상술하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다는 점이 추가로 이해될 것이다.
예시적인 실시예들은 상변화 랜덤 액세스 메모리(PRAM) 셀을 형성하는 방법들, 및 상변화 랜덤 액세스 메모리(PRAM) 셀들의 실시예들에 관한 것이다. 더욱 구체적으로, 개시된 실시예들은 상변화 랜덤 액세스 메모리(PRAM)의 다이아몬드 타입 쿼드-저항기 셀들을 형성하는 방법들, 및 상변화 랜덤 액세스 메모리(PRAM)의 다이아몬드 타입 쿼드-저항기 셀들의 실시예들에 관한 것이다.
개시된 실시예들은 비트들의 수를 배가시키거나 증가시키고, 종래의 설계 규칙들을 벗어난 접촉 영역을 감소시켜서 저항을 감소시킬 수 있다. 또한, 개시된 실시예들은 스위칭을 위한 전류 요건들을 감소시킬 수 있다. 실시예들은 상변화 물질(PCM) 스위칭을 구동하기 위해 상보적 금속 산화물 반도체(CMOS) 디바이스에 적용가능하다.
개시된 실시예들은 PRAM 셀 밀도가, 예를 들어, PRAM 셀의 사이즈, 접속, 및 패스 게이트 트랜지스터에 의해 제한될 수 있다는 점을 인지한다. PRAM 셀의 어레인지먼트 또는 레이아웃은 셀의 사이즈를 감소시키고 셀의 밀도를 증가시키도록 개선될 수 있다. 실시예들은, 예를 들어, PRAM 셀의 사이즈를 감소시키는 이점을 제공하는 공유된 상부 전극 또는 하부 전극을 포함하는 신규한 교차 다이아몬드 타입 쿼드-저항기 셀을 제공한다. 예를 들어, 히터 저항기 또는 상변화 물질(PCM)을 공유함으로써, 개시된 실시예들은 PRAM 셀 사이즈를 감소시킬 수 있다.
개시된 실시예들은 PCM 막과 히터 저항기 사이의 접촉 윈도우의 사이즈가 PRAM 셀의 세트 전류 및 리셋 전류를 감소시키는데 있어서 중요한 인자라는 점을 추가로 인지한다. 예를 들어, 실시예들은, PCM 막과 히터 저항기 사이의 접촉 윈도우의 사이즈의 감소가 PRAM 셀의 세트 전류 및 리셋 전류를 감소시키는 이점을 제공할 수 있다는 점을 인지한다.
PRAM 셀의 실시예는 히터 저항기 및 PCM 막 사이에 더 작은 접촉 윈도우를 형성하는, 자연적인 서브-트렌치 오버랩 또는 계단형 부분을 형성하기 위하여 PCM 막 또는 히터 저항기의 코너를 사용한다. 실시예는, 예를 들어, 종래의 기술 세대의 리소그래피 분해능의 절반 피치를 초과하는 PCM 접촉 윈도우의 사이즈를 감소시킬 수 있다. 따라서, 전체적인 상변화 저항기의 사이즈가 감소될 수 있고, PRAM 셀을 프로그래밍하는데 더 적은 전류가 요구된다. 또한, 상변화 랜덤 액세스 메모리(PRAM) 셀을 프로그래밍하기 위해 바이폴라 접합 트랜지스터(BJT) 디바이스를 사용하는 종래의 PRAM 셀들과 대조적으로, 개시된 실시예들은 PRAM 셀 사이즈를 증가시키지 않고 상변화 랜덤 액세스 메모리(PRAM) 셀을 프로그래밍하기 위하여 금속 산화물 반도체(MOS) 디바이스를 제공할 수 있다.
예시적인 실시예들이 이제 도 4-12를 참조하여 지금 설명될 것이다.
고밀도 상변화 랜덤 액세스 메모리(PRAM) 통합(integration)을 제공하는 양상은 기록 전류를 감소시키기 위해 활성 영역을 감소시키는 것이다. 포토/에치(photo/etch) 프로세스 윈도우와 연관된 제한들로 인해, 상변화 물질(PCM) 접촉 영역의 사이즈는 일반적으로 설계 규칙에 의해 제한된다. 개시된 실시예들은 종래의 디바이스들 및 방법들의 기술적 포토/에치 제한들을 극복한다.
도 4 및 도 5를 참조하면, 고밀도 PRAM 통합을 제공하기 위한, PRAM의 신규한 다이아몬드 타입 쿼드-저항기 셀의 예시적인 실시예가 이제 기술될 것이다.
도 4 및 5에 도시된 바와 같이, PRAM의 쿼드-저항기 셀의 각각의 PRAM 셀은 비아 상호 접속부(416)를 통해 히터 저항기(402)에 커플링되는 하부 전극(400)(예를 들어, 별도의 또는 개별 하부 전극)을 포함한다. 일 실시예에서, 히터 저항기(402)는 기록이 발생하는 동안 줄 효과를 생성하기 위해 높은 저항성을 가지는 금속을 사용하여 형성될 수 있다. 당업자는 히터 저항기(402)의 코너가 공지된 프로세스들에 의해 다른 물질들로 형성될 수 있다는 점을 인지할 것이다. 다른 물질들이 본 발명에 의해 참작된다. PCM(404)의 물질은 VI족 칼코겐 원소들 S, Se, Te과 IV 및 V족 원소들의 화합물에 제한되지 않는다.
도 4 및 도 5에 도시된 바와 같이, 캡 막(412)은 각각의 히터 저항기(402) 위에 형성된다. PRAM 쿼드 저항기 셀은 4개의 개별 하부 전극들(400), 비아 상호 접속부들(416), 및 히터 저항기들(402)을 포함하는 4개의 개별 PRAM 셀들을 포함한다.
다음으로, 쿼드-셀 구조는 4개의 PRAM 셀들 각각에 의해 공유되는 상변화 물질(PCM)(404)을 포함한다. 또한, 쿼드-셀 구조는 4개의 PRAM 셀들 각각에 의해 공유되거나 이들 각각에 공통인 상부 전극(408)을 포함한다. 공유된 상부 전극(408) 및 공유된 PCM(404)을 제공함으로써, PRAM 셀들 각각의 사이즈가 감소될 수 있다.
비아 상호 접속부(406)는 상부 전극(408)에 커플링된다. 비아 상호 접속부는 금속 와이어에 대한 접촉을 제공할 수 있다(미도시). 비아 상호 접속부들(406)은 4개의 PRAM 셀들 각각에 대한 공통 접촉부를 제공하며, 이는 추가로 PRAM 셀들의 사이즈를 감소시키고, PRAM 쿼드 셀의 밀도를 증가시킨다.
도 4의 예시적인 실시예에 도시된 바와 같이, PCM(404) 및/또는 상부 전극(408)에는 다이아몬드 형상 레이아웃이 제공될 수 있다. 상부 전극(408) 및/또는 PCM(404)은 중심 부분으로부터 개별 PRAM 셀들 각각으로 연장하거나 퍼지는 레그 부분들을 가지는 다이아몬드 형상의 중심 부분을 포함할 수 있다. 예를 들어, 상부 전극(408) 및/또는 PCM(404)의 다이아몬드 형상의 레이아웃을 제공함으로써, PRAM 셀들 각각의 사이즈가 감소될 수 있고, PRAM 쿼드-셀의 밀도가 증가될 수 있다. 당업자는 실시예들이 다이아몬드 형상의 레이아웃에 제한되지 않으며, 다른 어레인지먼트들 및 형상들이 명백히 실시예들에 의해 참작될 것임을 인지할 것이다.
PCM 막(404)과 히터 저항기들(402) 각각 사이의 활성 영역(410) 또는 접촉 윈도우의 사이즈는 PRAM 셀의 세트 전류 및 리셋 전류를 감소시킬때의 인자이다. 활성 영역(410)은 에칭 프로세스로부터의 활성 영역에 대한 영향이 방지되거나 감소될 수 있도록 하는 PCM(404)의 에지로부터의 거리(예를 들어, 미리 결정된 최소 거리)일 수 있다. 또한, PCM 막(404)과 히터 저항기들(402) 각각 사이의 접촉 윈도우의 사이즈를 감소시킴으로써, 개시된 실시예들은 PRAM 셀의 세트 전류 및 리셋 전류를 감소시킬 수 있다.
예를 들어, 도 4 및 5를 다시 참조하면, PRAM 셀의 실시예는 히터 저항기(402) 및 PCM(404) 사이에 더 작은 접촉 윈도우 또는 활성 영역(410)을 형성하는, 자연적인 서브-트렌치 오버랩(예를 들어, 계단형 부분)을 형성하기 위하여 PCM 막(404) 또는 히터 저항기(402)의 코너를 사용한다.
도 5에 도시된 바와 같이, 캡 막(412)은, 접촉 윈도우(예를 들어, 활성 영역(410))로서 역할을 하는, 히터 저항기(402)의 코너 부분을 제외하고, 하드마스크로서 히터 저항기(402) 위에 형성된다. 층간 유전체(414)는 각각의 PRAM 셀의 히터 저항기(402)의 수평 표면 및 수직 표면의 일부분을 노출시키기 위하여 에칭되거나 제거될 수 있다. PCM 막은 캡 막(412), 히터 저항기(402), 및 ILD(414) 위에 증착되고, PCM(404)을 형성하기 위하여 패터닝된다.
PCM(404)은 히터 저항기(402)의 코너 부분의 수직 및 수평 벽들에 접촉하고, 종래의 설계 규칙을 사용하는 접촉 윈도우의 사이즈에 비해, 히터 저항기(402) 및 PCM(404) 사이에 감소한 사이즈를 가지는 접촉 윈도우를 형성한다. 개시된 실시예는, 예를 들어, 종래의 기술 세대의 리소그래피 분해능의 절반 피치를 넘는 PCM 접촉 윈도우(예를 들어, 활성 영역(410))의 사이즈를 감소시킨다. 즉, 개시된 실시예는 종래의 포토/에치 프로세스 윈도우와 연관된 제한들에 의해 제약되지 않으며, 상변화 물질(PCM) 접촉 영역의 사이즈는 설계 규칙에 의해 제한되지 않는다. 따라서, 실시예들은 종래의 설계 규칙을 벗어난 접촉 영역의 사이즈를 감소시킬 수 있다. 또한, PCM 막(404) 및 히터 저항기들(402) 각각 사이의 접촉 윈도우의 사이즈를 감소시킴으로써, 개시된 실시예들은 PRAM 셀의 세트 전류 및 리셋 전류를 감소시키는 이점을 제공한다.
도 5에 도시된 바와 같이, 금속층은 PCM(404) 위에 증착되고 패터닝되어 상부 전극(408)을 형성한다. 캡 막(412) 위에 PCM(404)을 증착시킴으로써 형성되는, PCM(404)의 자연적인 트렌치들 또는 스텝들, 및 히터 저항기(402)의 코너는 상부 전극(408)과 PCM(404) 사이의 접촉 영역을 증가시키고, 동시에 수평 방향으로 상부 전극의 사이즈를 최소화시키면서 그에 따라 PRAM 셀들의 밀도를 증가시킨다.
도 6 및 7을 참조하면, 고밀도 PRAM 통합을 제공하기 위한, PRAM의 신규한 다이아몬드 타입 쿼드-저항기 셀의 또다른 실시예가 이제 설명될 것이다.
도 6 및 7에 도시된 바와 같이, PRAM 쿼드 셀은 4개의 PRAM 셀들을 포함한다. 각각의 PRAM 셀은 별도의 또는 개별 상부 전극(608) 및 PCM(604)을 포함한다. 하기에 훨씬 더 상세하게 설명될 바와 같이, 4개의 PRAM 셀들은 공통 하부 전극(600) 및 히터 저항기(602)를 공유한다.
도 6의 예시적인 실시예에 도시된 바와 같이, 각각의 PRAM 셀은 공유된 또는 공통 하부 전극(600)을 포함한다. 하부 전극(600)은 비아 상호 접속부(606)에 의해 히터 저항기(602)에 전기적으로 커플링된다. 히터 저항기(602)는, 예를 들어, 다이아몬드 형상의 레이아웃을 포함할 수 있으며, 따라서, 히터 저항기(602)는 개별 PRAM 셀들 각각에 공통이거나 개별 PRAM 셀들 각각에 의해 공유된다. 히터 저항기(602)는 중심 부분으로부터 개별 PRAM 셀들 각각으로 연장하거나 퍼지는 레그 부분들을 가지는 다이아몬드 형상의 중심 부분을 포함한다. 예를 들어, 히터 저항기(602)의 다이아몬드 형상의 레이아웃을 제공함으로써, PRAM 셀들 각각의 사이즈가 감소될 수 있으며, PRAM 쿼드 셀의 밀도가 증가될 수 있다. 당업자는 개시된 실시예들이 다이아몬드 형상의 레이아웃에 제한되지 않으며, 다른 어레인지먼트들 및 형상들이 실시예들에 의해 명백하게 참작될 수 있다는 점을 인지할 것이다.
일 실시예에서, 히터 저항기(602)는 기록이 발생하는 동안 줄 효과를 생성하도록 더 높은 저항성의 금속을 사용하여 형성될 수 있다. 당업자는 히터 저항기(602)의 코너가 프로세스에 의해 다른 물질들로 형성될 수 있음을 인지할 것이다. 다른 물질들은 본 발명에 의해 참작될 수 있으며, PCM(604)의 물질은 VI족 칼코겐 원소들 S, Se, Te와 IV 및 V족 원소들의 화합물에 제한되지 않는다.
도 7에 도시된 바와 같이, 캡 막(612)은 히터 저항기(602) 및 층간 유전체(ILD)(614) 위에 형성된다. 캡 막(612)은 각각의 개별 PRAM 셀의 히터 저항기(602)의 코너 부분(예를 들어, 수직 표면 및 수평 표면)을 노출시키기 위하여 패터닝되거나 제거된다. 예를 들어, 히터 저항기(602)의 코너는 자연적인 서브-트렌치 또는 계단형 부분을 형성한다.
상변화 물질(PCM)은 증착되거나 패터닝되어 PCM(604)을 형성한다. PCM(604)은 히터 저항기(602)의 자연적인 서브-트렌치 또는 계단형 부분과 오버랩한다. 즉, PCM(604)은 히터 저항기(602)의 코너 부분의 수직 및 수평 표면들에 접촉하고, 종래의 설계 규칙을 사용하는 접촉 윈도우의 사이즈에 비해, 히터 저항기(602) 및 PCM(604) 사이에 감소한 사이즈를 가지는 접촉 윈도우(예를 들어, 활성 영역(610))를 형성한다. 활성 영역(610)은 에칭 프로세스로부터의 활성 영역에 대한 영향이 방지되거나 감소될 수 있도록 하는, PCM(604)의 에지로부터의 거리(예를 들어, 미리 결정된 최소 거리)일 수 있다.
개시된 실시예들은, 예를 들어, 종래의 기술 세대의 리소그래피 분해능의 절반 피치를 넘는 PCM 접촉 윈도우(예를 들어, 활성 영역(610))의 사이즈를 감소시킨다. 즉, 개시된 실시예들은 종래의 포토/에치 프로세스 윈도우와 연관된 제한들에 의해 제약되지 않으며, 상변화 물질(PCM) 접촉 영역의 사이즈는 설계 규칙에 의해 제한되지 않는다. 따라서, 실시예들은 종래의 설계 규칙을 넘는 접촉 영역의 사이즈를 감소시킬 수 있다. 또한, PCM(604) 막 및 히터 저항기들(602) 각각 사이의 접촉 윈도우의 사이즈를 감소시킴으로써, 실시예들은 PRAM 셀의 세트 전류 및 리셋 전류를 감소시킨다.
도 7에 도시된 바와 같이, 금속층은 PCM(604) 위에 증착되고 패터닝되어 상부 전극(608)을 형성한다. 각각의 개별 PRAM 셀은 별도의 PCM(604) 및 상부 전극(608)을 포함한다. 히터 저항기(602)와 캡 막 위에 PCM(604)을 증착시킴으로써 형성되는 PCM(604)의 자연적인 트렌치들 또는 스텝들, 및 히터 저항기(602)의 코너는 상부 전극(608)과 PCM(604) 사이의 접촉 영역을 증가시키고, 동시에 수평 방향으로 상부 전극의 사이즈를 최소화시키면서 그에 따라 PRAM 셀들의 밀도를 증가시킨다.
개별 PRAM 셀들 각각의 PCM 막(604)과 공유된 또는 공통의 히터 저항기(602) 사이의 접촉 윈도우 또는 활성 영역(610)의 사이즈는 PRAM 셀의 세트 전류 및 리셋 전류를 감소시킬때의 인자이다. 예를 들어, 개별 PRAM 셀들 각각의 PCM 막(604)과 공유된 또는 공통의 히터 저항기(602) 사이의 접촉 윈도우의 사이즈를 감소시킴으로써, 개시된 실시예들은 PRAM 셀의 세트 전류 및 리셋 전류를 감소시키는 이점을 제공한다.
당업자는 개시된 실시예들이 도 4-7에 예시되는 예시적인 실시예들에 제한되지 않고, 다른 타입들의 PRAM 셀 구조들이 실시예에 의해 참작됨을 인지할 것이다.
예를 들어, 또다른 실시예는 도 8에 도시된 바와 같이, 3차원(3-D) PRAM 셀에 관한 것이다. 3-D PRAM 셀 어레인지먼트는 셀의 밀도를 증가시키는 이점을 제공한다. 3-D PRAM 셀 어레인지먼트는, 예를 들어, 로직 백엔드(logic backend) 프로세스에 의해 형성 또는 구축될 수 있다.
도 8에 도시된 바와 같이, 예시적인 3-D PRAM 셀 어레인지먼트는 5개의 PRAM 셀들을 포함한다. 각각의 PRAM 셀은 별도의 또는 개별 상부 전극(808) 및 PCM(804)을 포함한다. 하기에 훨씬 더 상세히 설명될 바와 같이, 5개의 PRAM 셀들은 공통 하부 전극(800) 및 3차원(3-D) 히터 저항기(802)를 공유한다.
각각의 PRAM 셀은 공유된 또는 공통의 하부 전극(800)을 포함한다. 하부 전극(800)은 비아 상호 접속부(806)에 의해 공유된 또는 공통의 히터 저항기(802)에 전기적으로 커플링된다. 예를 들어, 히터 저항기(802)는, 히터 저항기(802)가 개별 PRAM 셀들 각각에 공통적이거나 이들 각각에 의해 공유되도록, 비아 상호 접속부(806)를 가지는 중심 접촉 부분으로부터 5개의 개별 PRAM 셀들 각각까지 연장하거나 퍼지는 5개의 레그 부분들을 가지는 3차원(3-D) 레이아웃을 포함할 수 있다. 도 8에 도시된 예시적인 실시예에서, 히터 저항기(802)는 수평면에서 연장하는 4개의 레그들 및 수직면에서 연장하는 단일 레그를 포함한다.
일 실시예에서, 히터 저항기(802)는 기록이 발생하는 동안 줄 효과를 생성하기 위해 더 높은 저항성의 금속을 사용하여 형성될 수 있다. 당업자는 히터 저항기(802)의 측벽이 프로세스에 의해 다른 물질들로 형성될 수 있다는 점을 인지할 것이다. 다른 물질들이 개시된 실시예들에 의해 참작되며, PCM(804)의 물질은 VI족 칼코겐 원소들 S, Se, Te과 IV 및 V족 원소들의 화합물에 제한되지 않는다.
도 8에 도시된 바와 같이, 3-D PRAM 셀 어레인지먼트의 각각의 PRAM 셀은 상변화 물질(PCM)(804)을 포함한다. PCM(804) 및 히터 저항기(802) 사이의 인터페이스는 접촉 윈도우(예를 들어, 활성 영역(810))를 형성한다. 이러한 실시예에서, 접촉 윈도우의 사이즈는 히터 저항기(802)의 사이즈에 의해 제한된다. 따라서, 접촉 윈도우의 사이즈는 종래의 설계 규칙을 사용하는 접촉 윈도우의 사이즈에 비해 감소한다.
예를 들어, 히터 저항기(802)의 3-D 레이아웃을 제공함으로써, PRAM 셀들 각각의 사이즈가 감소될 수 있고, 3-D PRAM 셀의 밀도가 증가될 수 있다. 당업자는 개시된 실시예들이 이러한 어레인지먼트에 제한되지 않으며, 다른 어레인지먼트들이 실시예들에 의해 명백하게 참작된다는 점을 인지할 것이다.
본 발명에 따라 PRAM 셀 어레인지먼트를 형성하는 예시적인 방법이 이제 도 9 및 11a-11h를 참조하여 설명될 것이다. 당업자는 예시적인 방법들이, 단일 PRAM 셀, 또는 예를 들어, PRAM의 쿼드-셀 또는 3-D PRAM 셀 어레인지먼트를 포함한 복수의 PRAM 셀들을 형성하기 위해 사용될 수 있다는 점을 인지할 것이다.
도 9를 참조하여, 그리고 도 11a에 예시적으로 도시된 바와 같이, 방법의 실시예는 하부 전극들(400)을 패터닝하는 단계(900)를 포함한다. 제1 층간 유전체(ILD) 막(414a)은 하부 전극들(400) 위에 증착되고, 화학 기계식 연마(CMP)가 수행된다(910). 도 11b에 도시된 바와 같이, 비아 상호 접속부(416) 및 제1 ILD(414a)의 CMP에 선행하여, 비아 개구가 제1 ILD(414a)에서 에칭되고 금속으로 채워져서, 제1 비아 상호 접속부(416)를 형성한다(920).
도 11c를 참조하여, 히터 금속 막이 증착되고 패터닝되어 히터 저항기(402)를 형성한다(930). 제2 ILD 막(414b)이 히터 저항기(402) 위에 증착되고 CMP가 수행된다. 캡 막(412)이 히터 저항기(402) 및 제2 ILD 막(414b) 위에 증착된다(940).
다음으로, 상변화 물질 접촉 윈도우 개구가 제2 층간 유전체(ILD)(414b)의 일부분을 제거하도록 오버에치(overetch)를 이용하여 형성되어 도 11d의 각각의 PRAM 셀에서의 히터 저항기(402)의 수직 표면 및 수평 표면의 일부분을 노출시킨다(950). 히터 저항기(402)의 코너는 자연적인 서브-트렌치 오버랩(예를 들어, 계단형 부분)을 형성한다. 이후, 도 11e에 도시된 바와 같이, PCM 막이 캡 막(412), 히터 저항기(402), 및 제2 ILD(414b) 위에 증착되고 패터닝되어 PCM(404)을 형성한다(960). PCM(404)은 히터 저항기(402)의 코너 부분의 수직 및 수평 표면들에 접촉하고, 종래의 설계 규칙을 사용하는 접촉 윈도우의 사이즈에 비해, 히터 저항기(402)와 PCM(404) 사이에 감소한 사이즈를 가지는 접촉 윈도우를 형성한다. 실시예들은, 예를 들어, 종래 기술 세대의 리소그래피 분해능의 절반 피치를 넘는 PCM 접촉 윈도우(예를 들어, 활성 영역(410))의 사이즈를 감소시킨다. 즉, 개시된 실시예들은 종래의 포토/에치 프로세스 윈도우와 연관된 제한들에 의해 제약되지 않으며, 상변화 물질(PCM) 접촉 영역의 사이즈는 설계 규칙에 의해 제한되지 않는다. 따라서, 실시예들은 종래의 설계 규칙을 벗어난 접촉 영역의 사이즈를 감소시킬 수 있다. 또한, PCM 막(404)과 히터 저항기들(402) 각각 사이의 접촉 윈도우의 사이즈를 감소시킴으로써, 실시예들은 PRAM 셀의 세트 전류 및 리셋 전류를 감소시키는 이점을 제공한다.
도 11f에 도시된 바와 같이, 상부 전극 막이 증착되고 패터닝되어 상부 전극(408)을 형성한다(970). 캡 막(412) 위에 PCM(404)을 증착시킴으로써 형성되는 PCM(404)의 자연적인 트렌치들 또는 스텝들, 및 히터 저항기(402)의 코너는 상부 전극(408) 및 PCM(404) 사이의 접촉 영역을 증가시키고, 동시에 수평 방향으로 상부 전극의 사이즈를 최소화시키면서 그에 따라 PRAM 셀들의 밀도를 증가시킨다.
다음으로, 제3 ILD 막(414c)이 증착되고, CMP가 수행된다(980). 상부 전극(408)까지 아래에 제3 ILD(414c)에 개구가 형성되고, 개구는 금속으로 채워져서 제2 비아 상호 접속부(406)를 형성한다. 도 11g에 도시된 바와 같이, 제3 ILD(414c) 및 제2 비아 상호 접속부(406)가 CMP될 수 있다(990). 도 11h에 도시된 바와 같이, 상부 금속 와이어, 예를 들어, 비트 라인(418)이 제2 비아 상호 접속부(406)에 커플링될 수 있다. 제2 비아 상호 접속부(406)는 PRAM 쿼드-셀의 각각의 셀들에 대해 공통 접촉부를 제공한다.
당업자는 도 9에 도시된 예시적인 방법이 예를 들어 도 4 및 5의 실시예에 대응하는 도 11a-11h의 실시예들에 따라 PRAM 쿼드-셀을 형성하기 위해 사용될 수 있다는 점을 인지할 것이다. 도 9에 도시된 예시적인 방법은 이들 개시된 실시예들에 제한되지 않으며, 도 6 및 7의 실시예와 같은 다른 실시예들에 따라 PRAM 쿼드-셀을 형성하기 위해 사용될 수 있다.
도 10을 참조하면, PRAM 쿼드-셀을 형성하는 또다른 방법이 이제 설명될 것이다.
예시적인 방법은 복수의 하부 전극들을 형성하는 단계(1000), 및 화학 기계식 연마(CMP)에 선행하여 층간 유전체를 증착시키는 단계(1010)를 포함한다. 방법은 CMP에 선행하여, 복수의 비아 상호 개구들을 형성하고, 개구를 금속으로 채워 복수의 비아 상호 접속부들을 형성하는 단계(1020)를 포함한다.
다음으로, 복수의 히터 저항기들이 형성되고 ILD 막이 증착되고 CMP 프로세스가 수행된다(1030). 예시적인 방법은 히터 저항기 및 PCM 사이에 더 작은 접촉 윈도우 또는 활성 영역을 형성하는, 자연적인 서브-트렌치 오버랩(예를 들어, 계단형 부분)을 형성하기 위하여 히터 저항기의 코너를 사용한다. 예를 들어, 캡 막은 접촉 윈도우(예를 들어, 활성 영역)로서의 역할을 하는, 히터 저항기의 코너 부분을 제외하고, 각각의 히터 저항기 위에 형성된다. 층간 유전체는 각각의 PRAM 셀의 히터 저항기의 수직 표면 및 수평 표면의 일부분을 노출시키기 위하여 에칭 또는 제거될 수 있다. PCM 막이 캡 막, 히터 저항기, 및 ILD 위에 증착되고 패터닝되어 PCM을 형성한다.
PCM은 히터 저항기의 코너 부분의 수직 벽 및 수평 벽에 접촉하고, 종래의 설계 규칙을 사용하는 접촉 윈도우의 사이즈에 비해, 히터 저항기와 PCM 사이에 감소된 사이즈를 가지는 접촉 윈도우를 형성한다. 개시된 실시예는, 예를들어 종래의 기술 세대의 리소그래피 분해능의 절반 피치를 넘는 PCM 접촉 윈도우(예를 들어, 활성 영역)의 사이즈를 감소시킨다. 즉, 실시예들은 종래의 포토/에치 프로세스 윈도우와 연관된 제한들에 의해 제약되지 않으며, 상변화 물질(PCM) 접촉 영역의 사이즈는 설계 규칙에 의해 제한되지 않는다. 따라서, 실시예들은 종래의 설계 규칙을 벗어난 접촉 영역의 사이즈를 감소시킬 수 있다. 또한, PCM 막 및 히터 저항기들 각각 사이의 접촉 윈도우의 사이즈를 감소시킴으로써, 실시예들은 PRAM 셀의 세트 전류 및 리셋 전류를 감소시키는 이점을 제공한다.
도 10을 다시 참조하면, 캡 막이 증착된다(1040). 다음으로, 상변화 물질(PCM) 윈도우 개구가 포토 및 에칭 프로세스에 의해 형성되고(1050), 상변화 물질이 복수의 히터 저항기들 각각에 대한 공통 PCM을 형성하기 위하여 증착 및 패터닝된다(1060). 다음으로, 상부 전극이 PCM 위에 형성된(1070). ILD 증착 단계 및 CMP 프로세스가 수행된다(1080). 최종적으로, CMP 프로세스에 선행하여, 제2(공통) 비아 상호 접속부가 ILD에 형성되고, 상부 전극에 커플링된다(1090). 상부 금속 와이어(예를 들어, 비트 라인)(418)가 제2(공통) 비아 상호 접속부에 커플링된다.
도 12를 참조하면, PRAM 쿼드-셀을 형성하는 또다른 방법이 이제 설명될 것이다.
방법은 하부 전극을 형성하는 단계(1200), 화학 기계식 연마(CMP) 프로세스에 선행하여 층간 유전체(ILD)를 증착하는 단계(1210)를 포함한다. 방법은, CMP 프로세스에 선행하여, 비아 개구를 형성하고 개구를 금속으로 채워서 비아 상호 접속부를 형성하는 단계(1220)를 포함한다. 다음으로, 공통의 또는 공유된 히터 저항기가 캡 막으로 형성된다. ILD 막이 증착되고 CMP 프로세스가 수행된다(1230).
다음으로, 캡 막이 히터 저항기 및 ILD 막 위에 증착된다(1240). 복수의 상변화 물질(PCM) 윈도우 개구들이 형성되고(1250), 상변화 물질들이 증착되어 복수의 PRAM 셀들 각각에 대한 PCM을 형성한다(1260). PCM은 히터 저항기의 코너 부분의 수직 표면 및 수평 표면에 접촉하며, 종래의 설계 규칙을 사용하는 접촉 윈도우의 사이즈에 비해, 히터 저항기 및 PCM 사이에 감소된 사이즈를 가지는 접촉 윈도우를 형성한다. 개시된 실시예는, 예를 들어 종래의 기술 세대의 리소그래피 분해능의 절반 피치를 넘는 PCM 접촉 윈도우(예를 들어, 활성 영역)의 사이즈를 감소시킨다. 즉, 실시예들은 종래의 포토/에치 프로세스 윈도우와 연관된 제한들에 의해 제약되지 않으며, 상변화 물질(PCM) 접촉 영역의 사이즈는 설계 규칙에 의해 제한되지 않는다. 따라서, 실시예들은 종래의 설계 규칙을 벗어난 접촉 영역의 사이즈를 감소시킬 수 있다. 또한, PCM 막 및 히터 저항기들 각각 사이의 접촉 윈도우의 사이즈를 감소시킴으로써, 실시예들은 PRAM 셀의 세트 전류 및 리셋 전류를 감소시키는 이점을 제공한다.
다음으로, 별도의 또는 개별 상부 전극이 복수의 PCM 막들 각각의 위에 형성된다(1270). 캡 막 위에 PCM을 증착시킴으로써 형성되는, PCM의 자연적인 트렌치들 또는 스텝들, 및 히터 저항기의 코너는 상부 전극과 PCM 사이의 접촉 영역을 증가시키고, 동시에 수평 방향으로 상부 전극의 사이즈를 최소화시키면서 그에 따라 PRAM 셀들의 밀도를 증가시킨다. 다음으로 ILD 층이 증착되고 CMP 프로세스가 수행된다(1280).
예를 들어, 도 4,6 및 8에 예시된 바와 같은 PRAM 셀들 및 PRAM 셀들의 어레인지먼트들이, 모바일 전화, 휴대용 컴퓨터, 핸드헬드 개인용 통신 시스템(PCS) 유닛, PDA(personal data assistant)들과 같은 휴대용 데이터 유닛들, GPS 인에이블 디바이스, 네비게이션 디바이스들, 셋톱 박스들, 음악 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 검색하는 임의의 다른 디바이스 또는 이들의 임의의 조합내에 포함될 수 있다는 점이 이해될 것이다. 따라서, 본 개시내용의 실시예들은 테스트 및 특성화를 위한 온-칩 회로 및 메모리를 포함하는 활성 집적 회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
전술된 개시된 디바이스들 및 방법들이 컴퓨터 판독가능한 매체 상에 저장되는 GDSII 및 GERBER 컴퓨터 파일들로 통상적으로 설계되고 구성된다. 이들 파일들은 이후 이들 파일들에 기초하여 디바이스들을 제조하는 제조 관리자들에게 제공된다. 결과적인 제품들은 반도체 웨이퍼들이며, 이들은 이후 반도체 다이로 커팅되고 반도체 칩으로 패키지화된다. 이후, 칩들은 전술된 디바이스들에서 사용된다.
당업자는 개시된 실시예들이 예시된 예시적 구조들 및 방법들에 제한되지 않으며, 여기서 설명된 기능성을 수행하기 위한 임의의 수단이 실시예들에 포함된다는 점을 이해할 것이다.
전술된 개시내용들이 예시적인 실시예들을 제시하지만, 첨부된 청구항들에 의해 한정된 본 발명의 범위로부터 벗어나지 않고 다양한 변경들 및 수정들이 여기서 이루어질 수 있다는 점에 유의해야 한다. 여기서 개시된 실시예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들이 임의의 특정 순서로 수행될 필요는 없다. 또한, 실시예들의 엘리먼트들이 단수로 기재되거나 청구될 수 있지만, 단수에 대한 제한이 명시적으로 언급되지 않는 한, 복수가 참작된다.
Claims (81)
- 상-변화 랜덤 액세스 메모리(PRAM) 셀로서,
히터 저항기; 및
상기 히터 저항기 위에 형성되고 상기 히터 저항기에 커플링되는(coupled) 상변화 물질(PCM)을 포함하고,
상기 상변화 물질(PCM)은 상기 히터 저항기 및 상기 상변화 물질(PCM) 사이에 활성 영역을 형성하기 위하여 상기 히터 저항기의 수직 표면의 일부분 및 상기 히터 저항기의 수평 표면의 일부분에 접촉하는,
PRAM 셀. - 제1항에 있어서,
상기 상변화 물질(PCM)은 계단형(stepped) 부분을 포함하는, PRAM 셀. - 제2항에 있어서,
상기 히터 저항기에 커플링된 하부 전극; 및
상기 상변화 물질(PCM)에 커플링된 상부 전극을 더 포함하는, PRAM 셀. - 제3항에 있어서,
상기 상부 전극은 계단형 부분을 포함하는, PRAM 셀. - 제3항에 있어서,
상기 상부 전극은 상기 상변화 물질(PCM)의 계단형 부분에 대응하는 계단형 부분을 포함하는, PRAM 셀. - 제1항에 있어서,
상기 히터 저항기의 활성 영역을 제외하고, 상기 히터 저항기 위에 형성된 캡 막(cap film)을 더 포함하는, PRAM 셀. - 제6항에 있어서,
상기 상변화 물질(PCM)은 상기 히터 저항기 및 상기 캡 막에 오버랩하는(overlapping) 계단형 부분을 포함하는, PRAM 셀. - 제7항에 있어서,
상기 상변화 물질(PCM)의 계단형 부분은 상기 히터 저항기의 수직 표면의 일부분, 상기 히터 저항기의 수평 표면의 일부분, 상기 캡 막의 수직 표면의 일부분, 및 상기 캡 막의 수평 표면의 일부분에 접촉하는, PRAM 셀. - 제6항에 있어서,
상기 활성 영역은 상기 활성 영역에 대한 에칭 손상 영향을 방지 또는 감소시키기 위해 상기 상변화 물질(PCM)의 에지로부터의 미리 결정된 거리인, PRAM 셀. - 제3항에 있어서,
상기 하부 전극은 제1 비아(via) 상호 접속부에 의해 상기 히터 저항기에 커플링되는, PRAM 셀. - 제3항에 있어서,
상기 상부 전극 위에 형성되고 상기 상부 전극에 커플링되는 제2 비아 상호 접속부를 더 포함하는, PRAM 셀. - 제1항에 있어서,
적어도 하나의 반도체 다이에 통합되는(integrated), PRAM 셀. - 제1항에 있어서,
셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 전자 디바이스를 더 포함하며, 상기 전자 디바이스내에 상기 PRAM 셀이 통합되는, PRAM 셀. - 상-변화 랜덤 액세스 메모리(PRAM) 어레인지먼트로서,
복수의 상-변화 랜덤 액세스 메모리(PRAM) 셀들을 포함하고,
상기 PRAM 셀들 각각은,
히터 저항기; 및
상기 히터 저항기 위에 형성되고 상기 히터 저항기에 커플링되는 상변화 물질(PCM)을 포함하고,
상기 상변화 물질(PCM)은 상기 히터 저항기 및 상기 상변화 물질(PCM) 사이에 활성 영역을 형성하기 위하여 상기 히터 저항기의 수직 표면의 일부분 및 상기 히터 저항기의 수평 표면의 일부분에 접촉하는,
PRAM 어레인지먼트. - 제14항에 있어서,
상기 상변화 물질(PCM)은 계단형 부분을 포함하는, PRAM 어레인지먼트. - 제15항에 있어서,
상기 히터 저항기에 커플링된 하부 전극; 및
상기 상변화 물질(PCM)에 커플링된 상부 전극을 더 포함하는, PRAM 어레인지먼트. - 제16항에 있어서,
상기 상부 전극은 계단형 부분을 포함하는, PRAM 어레인지먼트. - 제16항에 있어서,
상기 상부 전극은 상기 상변화 물질(PCM)의 계단형 부분에 대응하는 계단형 부분을 포함하는, PRAM 어레인지먼트. - 제14항에 있어서,
상기 히터 저항기의 활성 영역을 제외하고, 상기 히터 저항기 위에 형성된 캡 막을 더 포함하는, PRAM 어레인지먼트. - 제19항에 있어서,
상기 상변화 물질(PCM)은 상기 히터 저항기 및 상기 캡 막에 오버랩하는 계단형 부분을 포함하는, PRAM 어레인지먼트. - 제20항에 있어서,
상기 상변화 물질(PCM)의 계단형 부분은 상기 히터 저항기의 수직 표면의 일부분, 상기 히터 저항기의 수평 표면의 일부분, 상기 캡 막의 수직 표면의 일부분, 및 상기 캡 막의 수평 표면의 일부분에 접촉하는, PRAM 어레인지먼트. - 제14항에 있어서,
상기 활성 영역은 상기 활성 영역에 대한 에칭 손상 영향을 방지 또는 감소시키기 위해 상기 상변화 물질(PCM)의 에지로부터의 미리 결정된 거리인, PRAM 어레인지먼트. - 제14항에 있어서,
상기 상변화 물질(PCM)은 상기 복수의 상변화 랜덤 액세스 메모리(PRAM) 셀들 각각에 공통이고, 그리고
상기 공통 상변화 물질(PCM)은 중심 부분 및 상기 중심 부분으로부터 상기 복수의 PRAM 셀들로 연장하는 복수의 부분들을 가지는, PRAM 어레인지먼트. - 제23항에 있어서,
상기 공통 상변화 물질(PCM)의 상기 중심 부분은 다이아몬드 형상을 가지는, PRAM 어레인지먼트. - 제23항에 있어서,
상기 상변화 물질(PCM)에 커플링되는 상부 전극을 더 포함하고,
상기 상부 전극은 상기 복수의 상변화 랜덤 액세스 메모리(PRAM) 셀들 각각에 공통이며,
상기 공통 상부 전극은 중심 부분 및 상기 중심 부분으로부터 상기 복수의 PRAM 셀들로 연장하는 복수의 부분들을 가지는, PRAM 어레인지먼트. - 제25항에 있어서,
상기 공통 상부 전극의 상기 중심 부분은 다이아몬드 형상을 가지는, PRAM 어레인지먼트. - 제14항에 있어서,
상기 히터 저항기는 상기 복수의 상변화 랜덤 액세스 메모리(PRAM) 셀들 각각에 공통이고,
상기 공통 히터 저항기는 중심 부분 및 상기 중심 부분으로부터 상기 복수의 PRAM 셀들로 연장하는 복수의 부분들을 가지는, PRAM 어레인지먼트. - 제27항에 있어서,
제1 비아 상호 접속부에 의해 상기 히터 저항기에 커플링되는 하부 전극을 더 포함하고,
상기 하부 전극은 상기 복수의 상변화 랜덤 액세스 메모리(PRAM) 셀들의 각각에 공통인, PRAM 어레인지먼트. - 제14항에 있어서,
적어도 하나의 반도체 다이에 통합되는, PRAM 어레인지먼트. - 제14항에 있어서,
셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 전자 디바이스를 더 포함하며, 상기 전자 디바이스 내에 상기 PRAM 어레인지먼트가 통합되는, PRAM 어레인지먼트. - 상변화 랜덤 액세스 메모리(PRAM) 셀을 형성하는 방법으로서,
히터 저항기를 형성하는 단계; 및
상기 히터 저항기의 활성 영역 위에 상변화 물질(PCM)을 형성하는 단계를 포함하고,
상기 히터 저항기의 활성 영역은 상기 히터 저항기의 수직 표면의 일부분 및 상기 히터 저항기의 수평 표면의 일부분을 포함하는,
PRAM 셀을 형성하는 방법. - 제31항에 있어서,
상기 히터 저항기의 활성 영역을 제외하고, 상기 히터 저항기 위에 캡 막을 형성하는 단계를 더 포함하고,
상기 상변화 물질(PCM)은 상기 캡 막의 일부분 위에 형성되는, PRAM 셀을 형성하는 방법. - 제32항에 있어서,
상기 상변화 물질(PCM)은 상기 활성 영역에 대한 에칭 손상 영향을 방지 또는 감소시키기 위해 미리 결정된 거리만큼 상기 캡 막의 일부분에 오버랩하는, PRAM 셀을 형성하는 방법. - 제31항에 있어서,
하부 전극을 형성하는 단계;
상기 하부 전극 상에 비아 상호 접속부를 형성하는 단계 ― 상기 히터 저항기는 상기 비아 상호 접속부 위에 형성됨 ― ; 및
상기 상변화 물질(PCM) 위에 상부 전극을 형성하는 단계를 더 포함하는, PRAM 셀을 형성하는 방법. - 제31항에 있어서,
상기 PRAM 셀은 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 전자 디바이스에 적용되며, 상기 전자 디바이스 내에 상기 PRAM 셀이 통합되는, PRAM 셀을 형성하는 방법. - 상변화 랜덤 액세스 메모리(PRAM) 셀 어레인지먼트를 형성하는 방법으로서,
복수의 히터 저항기들을 형성하는 단계; 및
상기 복수의 히터 저항기들 위에 공통 상변화 물질(PCM) 막을 형성하는 단계를 포함하는,
PRAM 셀 어레인지먼트를 형성하는 방법. - 제36항에 있어서,
상기 공통 상변화 물질(PCM) 막은 상기 복수의 히터 저항기들 각각의 수직 표면의 일부분 및 상기 복수의 히터 저항기들 각각의 수평 표면의 일부분 위에 형성되는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제37항에 있어서,
상기 복수의 히터 저항기들 각각의 상기 수평 표면의 일부분을 제외하고, 상기 복수의 히터 저항기들 위에 캡 막을 형성하는 단계를 더 포함하는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제38항에 있어서,
상기 공통 상변화 물질(PCM)은 상기 공통 상변화 물질(PCM)과 상기 복수의 히터 저항기들 각각의 수직 표면의 일부분 및 상기 복수의 히터 저항기들 각각의 수평 표면의 일부분 사이의 활성 영역에 대한 에칭 손상 영향을 방지 또는 감소시키기 위해 미리 결정된 거리만큼 상기 캡 막의 일부분에 오버랩하는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제36항에 있어서,
상기 공통 상변화 물질(PCM)은 중심 부분 및 상기 중심 부분으로부터 상기 복수의 히터 저항기들로 연장하는 복수의 부분들을 가지는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제40항에 있어서,
상기 공통 상변화 물질(PCM)의 상기 중심 부분은 다이아몬드 형상을 가지는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제36항에 있어서,
복수의 하부 전극들을 형성하는 단계;
복수의 비아 상호 접속부들을 형성하는 단계; 및
상기 공통 상변화 물질(PCM) 위에 공통 상부 전극을 형성하는 단계를 포함하고,
각각의 비아 상호 접속부는 상기 복수의 하부 전극들 중 하나 상에 형성되고, 그리고
상기 복수의 히터 저항기들 각각은 상기 복수의 비아 상호 접속부들 중 하나 상에 형성되는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제42항에 있어서,
상기 공통 상부 전극은 중심 부분 및 상기 중심 부분으로부터 상기 복수의 히터 저항기들로 연장하는 복수의 부분들을 가지는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제43항에 있어서,
상기 공통 상부 전극의 상기 중심 부분은 다이아몬드 형상을 가지는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제36항에 있어서,
상기 PRAM 셀은 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 전자 디바이스에 적용되며, 상기 전자 디바이스 내에 상기 PRAM 셀이 통합되는, PRAM 셀 어레인지먼트를 형성하는 방법. - 상변화 랜덤 액세스 메모리(PRAM) 셀 어레인지먼트를 형성하는 방법으로서,
공통 히터 저항기를 형성하는 단계; 및
상기 공통 히터 저항기 위에 복수의 상변화 물질(PCM) 막들을 형성하는 단계를 포함하는,
PRAM 셀 어레인지먼트를 형성하는 방법. - 제36항에 있어서,
상기 공통 히터 저항기는 중심 부분 및 상기 중심 부분으로부터 상기 복수의 상변화 물질(PCM) 막들로 연장하는 복수의 부분들을 가지는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제47항에 있어서,
상기 공통 히터 저항기의 상기 중심 부분은 다이아몬드 형상을 가지는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제46항에 있어서,
상기 복수의 상변화 물질(PCM) 막들 각각은 상기 히터 저항기의 수직 표면의 일부분 및 상기 히터 저항기의 수평 표면의 일부분에 접촉하는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제46항에 있어서,
공통 하부 전극을 형성하는 단계;
상기 공통 하부 전극 상에 공통 비아 상호 접속부를 형성하는 단계; 및
상기 복수의 상변화 물질(PCM) 막들 위에 복수의 상부 전극들을 형성하는 단계를 더 포함하고,
상기 공통 히터 저항기는 상기 비아 상호 접속부 상에 형성되고, 그리고
상기 복수의 상부 전극들 각각은 상기 복수의 상변화 물질(PCM) 막들 중 하나에 접촉하는, PRAM 셀 어레인지먼트를 형성하는 방법. - 제46항에 있어서,
상기 PRAM 셀 어레인지먼트는 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 전자 디바이스에 적용되며, 상기 전자 디바이스 내에 상기 PRAM 셀 어레인지먼트가 통합되는, PRAM 셀 어레인지먼트를 형성하는 방법. - 3차원 상변화 랜덤 액세스 메모리(PRAM) 셀 어레인지먼트를 형성하는 방법으로서,
공통 히터 저항기를 형성하는 단계 ― 상기 히터 저항기는 제1 면에서 연장하는 복수의 제1 레그 부분들 및 제2 면에서 연장하는 적어도 하나의 제2 레그 부분을 포함함 ― ; 및
활성 영역들을 형성하기 위하여, 상기 히터 저항기의 상기 복수의 제1 레그 부분들 및 상기 적어도 하나의 제2 레그 부분의 각각의 부분의 단부 위에 상변화 물질(PCM) 막을 형성하는 단계를 포함하는,
3차원 PRAM 셀 어레인지먼트를 형성하는 방법. - 제52항에 있어서,
공통 하부 전극을 형성하는 단계;
상기 공통 하부 전극 상에 공통 비아 상호 접속부를 형성하는 단계; 및
상기 상변화 물질(PCM) 막 위에 상부 전극을 형성하는 단계를 더 포함하고,
상기 공통 히터 저항기는 상기 비아 상호 접속부 상에 형성되는, 3차원 PRAM 셀 어레인지먼트를 형성하는 방법. - 제52항에 있어서,
상기 3차원 PRAM 셀 어레인지먼트는 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 전자 디바이스에 적용되며, 상기 전자 디바이스 내에 상기 3차원 PRAM 셀 어레인지먼트가 통합되는, 3차원 PRAM 셀 어레인지먼트를 형성하는 방법. - 상변화 랜덤 액세스 메모리(PRAM) 어레인지먼트로서,
제1 면에서 연장하는 복수의 제1 레그 부분들 및 제2 면에서 연장하는 적어도 하나의 제2 레그 부분을 가지는 공통 히터 저항기; 및
상기 히터 저항기의 상기 복수의 제1 레그 부분들 및 상기 적어도 하나의 제2 레그 부분의 각각의 부분의 단부 위의 상변화 물질(PCM) 막을 포함하고,
상기 상변화 물질(PCM) 막과 상기 히터 저항기의 상기 복수의 제1 레그 부분들 및 상기 적어도 하나의 제2 레그 부분의 각각의 부분의 단부 사이의 인터페이스는 활성 영역들을 형성하는,
PRAM 어레인지먼트. - 제55항에 있어서,
공통 하부 전극;
상기 하부 전극 상의 공통 비아 상호 접속부; 및
상기 상변화 물질(PCM) 막 위의 상부 전극을 포함하고, 상기 공통 히터 저항기는 상기 비아 상호 접속부 상에 있는, PRAM 어레인지먼트. - 제55항에 있어서,
적어도 하나의 반도체 다이에 통합되는, PRAM 어레인지먼트. - 제55항에 있어서,
셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 전자 디바이스를 더 포함하며, 상기 전자 디바이스 내에 상기 PRAM 어레인지먼트가 통합되는, PRAM 어레인지먼트. - 상변화 랜덤 액세스 메모리(PRAM) 어레인지먼트로서,
복수의 상변화 랜덤 액세스 메모리(PRAM) 셀들을 포함하고, 상기 PRAM 셀들 각각은,
히터 저항기, 및
상기 히터 저항기 위에 형성되고 상기 히터 저항기에 커플링되는 상변화 물질(PCM)을 포함하고,
상기 상변화 물질(PCM)은 상기 복수의 상변화 랜덤 액세스 메모리(PRAM) 셀들 각각에 공통이고, 그리고
상기 공통 상변화 물질(PCM)은 중심 부분 및 상기 중심 부분으로부터 상기 복수의 PRAM 셀들로 연장하는 복수의 부분들을 가지는,
PRAM 어레인지먼트. - 제59항에 있어서,
상기 공통 상변화 물질(PCM)의 상기 중심 부분은 다이아몬드 형상을 가지는, PRAM 어레인지먼트. - 제59항에 있어서,
상기 상변화 물질(PCM)에 커플링되는 상부 전극을 더 포함하고,
상기 상부 전극은 상기 복수의 상변화 랜덤 액세스 메모리(PRAM) 셀들 각각에 공통이고, 그리고
상기 공통 상부 전극은 중심 부분 및 상기 중심 부분으로부터 상기 복수의 PRAM 셀들로 연장하는 복수의 부분들을 가지는, PRAM 어레인지먼트. - 제61항에 있어서,
상기 공통 상부 전극의 중심 부분은 다이아몬드 형상을 가지는, PRAM 어레인지먼트. - 제59항에 있어서,
상기 상변화 물질(PCM)은 상기 히터 저항기 및 상기 상변화 물질(PCM) 사이에 활성 영역을 형성하기 위하여 상기 히터 저항기의 수직 표면의 일부분 및 상기 히터 저항기의 수평 표면의 일부분에 접촉하는, PRAM 어레인지먼트. - 제59항에 있어서,
적어도 하나의 반도체 다이에 통합되는, PRAM 어레인지먼트. - 제59항에 있어서,
셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 전자 디바이스를 더 포함하며, 상기 전자 디바이스 내에 상기 PRAM 어레인지먼트가 통합되는, PRAM 어레인지먼트. - 상변화 랜덤 액세스 메모리(PRAM) 어레인지먼트로서,
복수의 상변화 랜덤 액세스 메모리(PRAM) 셀들을 포함하고, 상기 PRAM 셀들 각각은,
히터 저항기; 및
상기 히터 저항기 위에 형성되고 상기 히터 저항기에 커플링되는 상변화 물질(PCM)을 포함하고,
상기 히터 저항기는 상기 복수의 상변화 랜덤 액세스 메모리(PRAM) 셀들 각각에 공통이고,
상기 공통 히터 저항기는 중심 부분 및 상기 중심 부분으로부터 상기 복수의 PRAM 셀들로 연장하는 복수의 부분들을 가지는,
PRAM 어레인지먼트. - 제66항에 있어서,
상기 공통 히터 저항기의 상기 중심 부분은 다이아몬드 형상을 가지는, PRAM 어레인지먼트. - 제66항에 있어서,
상기 히터 저항기에 커플링된 하부 전극을 더 포함하고,
상기 하부 전극은 상기 복수의 상변화 랜덤 액세스 메모리(PRAM) 셀들 각각에 공통이고, 그리고
상기 하부 전극은 상기 공통 히터 저항기에 커플링되는, PRAM 어레인지먼트. - 제66항에 있어서,
상기 상변화 물질(PCM)은 상기 히터 저항기 및 상기 상변화 물질(PCM) 사이에 활성 영역을 형성하기 위하여 상기 히터 저항기의 수직 표면의 일부분 및 상기 히터 저항기의 수평 표면의 일부분에 접촉하는, PRAM 어레인지먼트. - 제66항에 있어서,
적어도 하나의 반도체 다이에 통합되는, PRAM 어레인지먼트. - 제66항에 있어서,
셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 전자 디바이스를 더 포함하며, 상기 전자 디바이스 내에 상기 PRAM 어레인지먼트가 통합되는, PRAM 어레인지먼트. - 상변화 랜덤 액세스 메모리(PRAM) 셀로서,
열을 생성하기 위한 저항성 수단; 및
상기 저항성 수단에 커플링된 상변화를 허용하기 위한 상변화 수단을 포함하고,
상기 저항성 수단 및 상기 상변화 수단 사이의 활성 영역은 상기 저항성 수단의 제1 물리적 디멘젼(dimension)과 제2 물리적 디멘젼에 의해 정의되는,
PRAM 셀. - 제72항에 있어서,
상기 활성 영역을 제외하고, 상기 저항성 수단을 캡핑(capping)하기 위한 캡 수단을 더 포함하고,
상기 상변화 수단은 상기 캡 수단의 일부분 위에 형성되는, PRAM 셀. - 제73항에 있어서,
상기 상변화 수단은 상기 활성 영역에 대한 에칭 손상 영향을 방지하거나 감소시키기 위해 미리 결정된 거리만큼 상기 캡 수단의 일부분에 오버랩하는, PRAM 셀. - 제72항에 있어서,
상기 PRAM 셀을 전기적으로 접속시키기 위한 제1 전극 수단;
상기 제1 전극을 상기 저항성 수단에 상호 접속시키기 위한 상호 접속부 수단 ― 상기 저항성 수단은 상기 상호 접속부 수단 위에 형성됨 ― 및
상기 PRAM 셀을 전기적으로 접속시키기 위한 제2 전극 수단을 더 포함하는, PRAM 셀. - 제72항에 있어서,
상기 PRAM 셀은 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 전자 디바이스에 적용되며, 상기 전자 디바이스 내에 상기 PRAM 셀이 통합되는, PRAM 셀. - 상변화 랜덤 액세스 메모리(PRAM) 셀을 형성하는 방법으로서,
히터 저항기를 형성하기 위한 단계; 및
상기 히터 저항기의 활성 영역 위에 상변화 물질(PCM)을 형성하기 위한 단계를 포함하고,
상기 히터 저항기의 활성 영역은 상기 히터 저항기의 수직 표면의 일부분과 상기 히터 저항기의 수평 표면의 일부분을 포함하는,
PRAM 셀을 형성하는 방법. - 제77항에 있어서,
상기 히터 저항기의 활성 영역을 제외하고, 상기 히터 저항기 위에 캡 막을 형성하기 위한 단계를 더 포함하고,
상기 상변화 물질(PCM)은 상기 캡 막의 일부분 위에 형성되는, PRAM 셀을 형성하는 방법. - 제78항에 있어서,
상기 상변화 물질(PCM)은 상기 활성 영역에 대한 에칭 손상 영향을 방지하거나 감소시키기 위해 미리 결정된 거리만큼 상기 캡 막의 일부분에 오버랩하는, PRAM 셀을 형성하는 방법. - 제77항에 있어서,
하부 전극을 형성하기 위한 단계;
상기 하부 전극 상에 비아 상호 접속부를 형성하기 위한 단계 ― 상기 히터 저항기는 상기 비아 상호 접속부 위에 형성됨 ― ; 및
상기 상변화 물질(PCM) 위에 상부 전극을 형성하기 위한 단계를 더 포함하는, PRAM 셀을 형성하는 방법. - 제77항에 있어서,
상기 PRAM 셀은 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택되는 전자 디바이스에 적용되며, 상기 전자 디바이스 내에 상기 PRAM 셀이 통합되는, PRAM 셀을 형성하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/421,044 US8193522B2 (en) | 2009-04-09 | 2009-04-09 | Diamond type quad-resistor cells of PRAM |
| US12/421,044 | 2009-04-09 | ||
| PCT/US2010/030510 WO2010118302A2 (en) | 2009-04-09 | 2010-04-09 | Diamond type quad-resistor cells of pram |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137013559A Division KR101613217B1 (ko) | 2009-04-09 | 2010-04-09 | Ｐｒａｍ의 다이아몬드 타입 쿼드-저항기 셀들 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120006540A true KR20120006540A (ko) | 2012-01-18 |
| KR101470431B1 KR101470431B1 (ko) | 2014-12-08 |
Family
ID=42237394
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020117026692A KR101470431B1 (ko) | 2009-04-09 | 2010-04-09 | Ｐｒａｍ의 다이아몬드 타입 쿼드-저항기 셀들 |
| KR1020137013559A KR101613217B1 (ko) | 2009-04-09 | 2010-04-09 | Ｐｒａｍ의 다이아몬드 타입 쿼드-저항기 셀들 |
| KR1020157009200A KR20150045535A (ko) | 2009-04-09 | 2010-04-09 | Ｐｒａｍ의 다이아몬드 타입 쿼드-저항기 셀들 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137013559A KR101613217B1 (ko) | 2009-04-09 | 2010-04-09 | Ｐｒａｍ의 다이아몬드 타입 쿼드-저항기 셀들 |
| KR1020157009200A KR20150045535A (ko) | 2009-04-09 | 2010-04-09 | Ｐｒａｍ의 다이아몬드 타입 쿼드-저항기 셀들 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US8193522B2 (ko) |
| EP (1) | EP2417601B1 (ko) |
| JP (1) | JP5564559B2 (ko) |
| KR (3) | KR101470431B1 (ko) |
| CN (3) | CN107394039B (ko) |
| TW (1) | TW201106466A (ko) |
| WO (1) | WO2010118302A2 (ko) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8193522B2 (en) | 2009-04-09 | 2012-06-05 | Qualcomm Incorporated | Diamond type quad-resistor cells of PRAM |
| JP5858350B2 (ja) * | 2011-09-14 | 2016-02-10 | インテル・コーポレーション | 装置、方法およびシステム |
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| US9472560B2 (en) | 2014-06-16 | 2016-10-18 | Micron Technology, Inc. | Memory cell and an array of memory cells |
| US9660188B2 (en) * | 2014-08-28 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Phase change memory structure to reduce leakage from the heating element to the surrounding material |
| US9159829B1 (en) | 2014-10-07 | 2015-10-13 | Micron Technology, Inc. | Recessed transistors containing ferroelectric material |
| US9305929B1 (en) | 2015-02-17 | 2016-04-05 | Micron Technology, Inc. | Memory cells |
| US10134982B2 (en) | 2015-07-24 | 2018-11-20 | Micron Technology, Inc. | Array of cross point memory cells |
| US10396145B2 (en) | 2017-01-12 | 2019-08-27 | Micron Technology, Inc. | Memory cells comprising ferroelectric material and including current leakage paths having different total resistances |
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| US10854813B2 (en) | 2018-02-09 | 2020-12-01 | Micron Technology, Inc. | Dopant-modulated etching for memory devices |
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| US11170834B2 (en) | 2019-07-10 | 2021-11-09 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
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| WO2022031933A1 (en) * | 2020-08-05 | 2022-02-10 | Qorvo Us, Inc. | Control method for switches based on dual phase materials |
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| US20230180644A1 (en) * | 2021-12-08 | 2023-06-08 | International Business Machines Corporation | Global heater for phase change memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100733147B1 (ko) * | 2004-02-25 | 2007-06-27 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
| US7038231B2 (en) | 2004-04-30 | 2006-05-02 | International Business Machines Corporation | Non-planarized, self-aligned, non-volatile phase-change memory array and method of formation |
| US7087950B2 (en) * | 2004-04-30 | 2006-08-08 | Infineon Technologies Ag | Flash memory cell, flash memory device and manufacturing method thereof |
| KR100642634B1 (ko) * | 2004-06-29 | 2006-11-10 | 삼성전자주식회사 | 게이트 상전이막 패턴을 갖는 피이. 램들 및 그 형성방법들 |
| KR100687709B1 (ko) * | 2004-11-04 | 2007-02-27 | 한국전자통신연구원 | 멀티비트형 상변화 메모리 소자 및 그 구동 방법 |
| TWI280614B (en) | 2004-11-09 | 2007-05-01 | Ind Tech Res Inst | Multilevel phase-change memory, manufacture method and operating method thereof |
| TW200633193A (en) | 2004-12-02 | 2006-09-16 | Koninkl Philips Electronics Nv | Non-volatile memory |
| KR100625230B1 (ko) * | 2004-12-31 | 2006-09-20 | 한국과학기술연구원 | 극소화된 접촉 면적을 갖는 고집적 상변화 메모리 및 이의제조 방법 |
| JP2008529269A (ja) | 2005-01-25 | 2008-07-31 | エヌエックスピー ビー ヴィ | バックエンドプロセスを使用する相変化抵抗体の製造 |
| US7420199B2 (en) * | 2005-07-14 | 2008-09-02 | Infineon Technologies Ag | Resistivity changing memory cell having nanowire electrode |
| JP4817410B2 (ja) | 2005-09-12 | 2011-11-16 | エルピーダメモリ株式会社 | 相変化メモリ素子およびその製造方法 |
| GB2433647B (en) | 2005-12-20 | 2008-05-28 | Univ Southampton | Phase change memory materials, devices and methods |
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| JP4691454B2 (ja) * | 2006-02-25 | 2011-06-01 | エルピーダメモリ株式会社 | 相変化メモリ装置およびその製造方法 |
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| JP5326080B2 (ja) * | 2007-08-22 | 2013-10-30 | 株式会社アルバック | 相変化メモリ装置の製造方法 |
| US8563355B2 (en) | 2008-01-18 | 2013-10-22 | Freescale Semiconductor, Inc. | Method of making a phase change memory cell having a silicide heater in conjunction with a FinFET |
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| US8193522B2 (en) | 2009-04-09 | 2012-06-05 | Qualcomm Incorporated | Diamond type quad-resistor cells of PRAM |
-
2009
- 2009-04-09 US US12/421,044 patent/US8193522B2/en active Active
-
2010
- 2010-04-09 CN CN201611254934.3A patent/CN107394039B/zh active Active
- 2010-04-09 KR KR1020117026692A patent/KR101470431B1/ko active IP Right Grant
- 2010-04-09 TW TW099111211A patent/TW201106466A/zh unknown
- 2010-04-09 KR KR1020137013559A patent/KR101613217B1/ko active IP Right Grant
- 2010-04-09 CN CN201080014953.3A patent/CN102379009B/zh active Active
- 2010-04-09 JP JP2012504883A patent/JP5564559B2/ja active Active
- 2010-04-09 WO PCT/US2010/030510 patent/WO2010118302A2/en active Application Filing
- 2010-04-09 KR KR1020157009200A patent/KR20150045535A/ko active IP Right Grant
- 2010-04-09 CN CN201410022151.7A patent/CN103746073B/zh active Active
- 2010-04-09 EP EP10713543.6A patent/EP2417601B1/en active Active
-
2012
- 2012-05-15 US US13/471,805 patent/US8680504B2/en active Active
-
2013
- 2013-02-08 US US13/762,424 patent/US8642990B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TW201106466A (en) | 2011-02-16 |
| KR20130073992A (ko) | 2013-07-03 |
| CN102379009A (zh) | 2012-03-14 |
| US20100258777A1 (en) | 2010-10-14 |
| US20130153854A1 (en) | 2013-06-20 |
| JP5564559B2 (ja) | 2014-07-30 |
| CN107394039A (zh) | 2017-11-24 |
| EP2417601A2 (en) | 2012-02-15 |
| CN103746073A (zh) | 2014-04-23 |
| US8642990B2 (en) | 2014-02-04 |
| KR101613217B1 (ko) | 2016-04-19 |
| JP2012523710A (ja) | 2012-10-04 |
| WO2010118302A2 (en) | 2010-10-14 |
| KR20150045535A (ko) | 2015-04-28 |
| CN107394039B (zh) | 2019-07-30 |
| KR101470431B1 (ko) | 2014-12-08 |
| CN102379009B (zh) | 2015-08-19 |
| US20120223287A1 (en) | 2012-09-06 |
| EP2417601B1 (en) | 2019-09-04 |
| US8680504B2 (en) | 2014-03-25 |
| US8193522B2 (en) | 2012-06-05 |
| CN103746073B (zh) | 2017-03-01 |
| WO2010118302A3 (en) | 2010-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| A107 | Divisional application of patent | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180928 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190924 Year of fee payment: 6 |