KR20110139250A - 사파이어 기판의 제조방법, 및 반도체 장치 - Google Patents

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Abstract

사파이어 기판 상에 화합물 반도체층을 성장시켜 제작하는 반도체 장치에 있어서, 광 추출 효율이 높은 반도체 장치를 제작할 수 있는 사파이어 기판을 제공한다.
사파이어 기판(1)의 면에 복수 돌기(2, 2, …)를 랜덤 배치로 형성하고, 그 면 위에 GaN층(10)을 성장시킨다. 또한 그 위에, 다중 양자 우물층(12), p-AlGaN층(14), p-GaN층(16), ITO층(18)을 형성하고, 2개의 전극(21, 22)을 형성하여 반도체 발광소자를 제작한다.

Description

사파이어 기판의 제조방법, 및 반도체 장치{METHOD FOR MANUFACTURING SAPPHIRE SUBSTRATE, AND SEMICONDUCTOR DEVICE}
본 발명은 사파이어 기판의 제조방법, 및 반도체 장치에 관한 것이다.
발광 다이오드(LED)는, 에너지 변환 효율이 좋고 수명이 길어 여러 가지 조명 디바이스나 일루미네이션, 전자기기 등에 많이 사용되고 있다. 가시광선 발광이 가능한 LED는, 주로 AlGaInN(이후, GaN으로 대표된다) 또는 AlGaInP로 이루어진 III-V족 화합물 반도체 재료를 이용하여 제작되고 있다. GaN은, 녹색광, 청색광 및 자외광을 발하는 LED에 사용된다. AlGaInP는, 적색광, 주황색광, 및 황색광을 발하는 LED에 사용된다.
현재 비용이나 품질 등의 이유로, GaN 결정은 사파이어(Al2O3) 기판 상에 성장시키고 있다. 그러나, 사파이어 기판 상에 성장시킨 GaN층에는, 사파이어 결정격자와 GaN 결정격자 사이의 격자 부정합이 원인으로 GaN 결정 중에 고밀도의 비발광 재결합 중심으로서 작용하는 관통전위(threading dislocation)가 발생하고, 이로 인해 광출력(외부양자 효율) 및 내구수명이 감소되며, 또 리크 전류가 증가되어 버리는 현상이 생기고 있었다.
또한, 청색 영역의 파장에서 GaN의 굴절률이 약 2.4, 사파이어 기판의 굴절률이 약 1.8로, GaN과 사파이어 기판의 굴절률 차가 크므로 InGaN/GaN 다중 양자 우물층에서 발광한 빛의 약 70％는, 전반사 제한으로 인해 다중 양자 우물층을 포함한 GaN층에 갇혀 GaN층 중을 전파(傳播)하는 동안에 다중 양자 우물층에 자기(自己) 흡수되거나, 또는 전극 등에 흡수되어 최종적으로 열로 변환된다. 즉, 굴절률 차에 기인하는 전반사의 제한 때문에 LED의 광 추출 효율이 대폭으로 저하되는 현상이 생기고 있다.
이와 같은 관통전위를 줄이기 위해, 또 광 추출 효율을 향상시키기 위해, 사파이어 기판의 GaN층을 성장시킬 면을 미리 에칭(etching)하여 요철을 형성하고, 이른바 패턴화 된 사파이어 기판(PSS)을 제작하고, 이 PSS를 이용하여 GaN층 및 AlGaN층을 성장시키는 기술이 개시되어 있다(예를 들어, 특허문헌 1).
[선행기술문헌]
[특허문헌]
특허문헌 1 : 일본 특허 제 3595277호 공보
그러나, 특허문헌 1에 개시된 종래의 PSS는, 복수 개의 평행 홈이나 돔형, 원주형, 사각주, 그리고 육각형의 돌기가 규칙적으로 나열된 기하학적 도형의 패턴이 사파이어 기판 일면에 형성된 것이다.
이와 같은 규칙적인 패턴을 제작하기 위해서는, 통상 내부 양자 효율을 저하시키지 않도록 설계한 패턴의 포토마스크, 또는 금형을 제작하고, 고가의 노광장치, 또는 나노 임프린트 장치를 사용하여 다수의 공정을 거칠 필요가 있어, LED 소자의 제조비용을 인상시키는 요인이 된다.
또한 주기적인 패턴은 광 추출 효율의 방향 의존성을 낳고, LED 소자로부터의 발광 배광성(配光性)에 이방성(異方性)이 생긴다. 즉, GaN층 중의 빛의 전파방향으로 패턴의 주기배열이 직교되는 경우는 LED 소자의 표면으로부터의 광 추출 효율이 향상되고, 주기배열이 평행인 경우는 통상의 평탄한 표면의 사파이어 기판과 동일 정도의 광 추출 효율이 된다.
이와 같이 종래의 규칙적인 패턴의 PSS에서는 제조비용이 커질 가능성이 있으며, 또한 광 추출 효율의 이방성에 의해 LED소자로부터의 발광 배광성에 이방성이 생겨 고효율이며, 또 균일한 발광을 필요로 하는 조명이나 전자기기 등에 사용하는 데에 지장이 생겼었다.
본 발명은, 이러한 점에 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 사파이어 기판 상에 제작한 LED 소자의 배광성의 이방성이 적고, 광 추출 효율이 높은 반도체 장치의 기판이 되는 사파이어 가공기판을 간단하며 또 저가로 제조하는 방법을 제공하는데 있다.
상기 과제를 해결하기 위해, 본 발명의 사파이어 기판 제조방법은, 사파이어 박판(薄板)의 일면에 금속을 증착시키는 공정(A)과, 상기 공정(A) 후에 상기 사파이어 박판을 열처리하여 상기 금속을 미립자 상태로 하는 공정(B)과, 상기 미립자 상태의 금속을 마스크로서 상기 사파이어 박판의 상기 일면을 에칭하는 공정(C)을 포함한 구성으로 한다.
상기 공정(A)에서는, 상기 금속의 두께를 1㎚ 이상 20㎚ 이하로 할 수 있다.
상기 공정(C)에서는, 상기 일면에 복수의 돌기가 형성되며, 상기 복수의 돌기는, 상기 일면의 랜덤 위치에 형성됨과 동시에, 바닥부로부터 정상부에 걸쳐 끝이 가는 형상을 가지며, 상기 돌기 정상부의 평면 면적은, 0μ㎡ 이상 0.05μ㎡ 이하로 하는 것이 가능하다.
상기 돌기 밑면의 긴지름은 100㎚ 이상 1㎛ 이하이며, 짧은지름은 50㎚ 이상 0.5㎛ 이하이며, 상기 돌기를, 1×106개/㎠ 이상 5×1010개/㎠ 이하의 밀도로 배치하는 것이 가능하다.
상기 돌기의 측면을 곡면으로 하는 것이 가능하다.
상기 돌기의 높이를 100㎚ 이상 1㎛ 이하로 하는 것이 가능하다.
상기 사파이어 박판은, 상기 일면에 복수의 볼록 형상이 랜덤 위치에 형성되며, 상기 볼록 형상은 바닥부로부터 정상부에 걸쳐 끝이 가는 형상을 가지며, 1×105개/㎠ 이상 5×107개㎠ 이하의 밀도로 배치되며, 상기 볼록 형상 정상부의 평면 면적은 0보다 크고 10μ㎡ 이하이며, 상기 볼록 형상 밑면의 긴지름은 1㎛ 이상 50㎛ 이하이며, 짧은지름은 100㎚ 이상 10㎛ 이하로 하는 것이 가능하다.
본 발명의 반도체 장치는, 상기 사파이어 기판의 제조방법에 의해 제조된 사파이어 기판을 구비하며, 상기 일면 상에 화합물 반도체층이 형성되는 구성이다.
적은 공정으로 또 간단·저가의 방법으로, 사파이어 기판 상의 랜덤 위치에 끝이 가는 복수의 돌기를 형성할 수 있다. 또한, 그 기판을 사용함으로써 광 추출 효율이 높은 발광 다이오드를 제작할 수 있다.
도 1은 실시형태에 관한 사파이어 기판의 모식적인 제조 공정도이다.
도 2는 실시형태에 관한 금속 미립자가 형성된 사파이어 박판의 SEM 사진이다.
도 3은 실시형태에 관한 사파이어 기판의 SEM 사진이다.
도 4는 실시형태에 관한 사파이어 기판의 모식적인 평면도이다.
도 5는 실시형태에 관한 사파이어 기판의 모식적인 확대 단면도이다.
도 6은 GaN층 성장초기의 실시형태에 관한 모식적인 확대 단면도이다.
도 7은 GaN층이 돌기를 매입한 상태의 실시형태에 관한 모식적인 확대 단면도이다.
도 8은 사파이어 기판 상의 돌기를 확대한 모식 단면도이다.
도 9는 사파이어 기판 상의 돌기를 확대한 모식 평면도이다.
도 10은 실시형태에 관한 반도체 발광소자의 모식적인 확대 단면도이다.
도 11은 다른 실시형태에 관한 사파이어 기판의 모식적인 평면도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 이하의 도면에서는, 설명의 간결화를 위해 실질적으로 동일한 기능을 갖는 구성요소를 동일 참조부호로 나타낸다.
(제 1 실시형태)
도 1에 나타내는 모식적인 제조 흐름에 따라 제 1 실시형태에 관한 사파이어 기판(1)의 제조방법을 설명한다.
<사파이어 박판의 준비>
Al2O3의 코런덤(corundum) 구조의 단결정으로 이루어진 원반형상의 사파이어 박판(100)을 준비한다. 사파이어 박판(100)의 직경은 50∼300㎜, 두께는 0.3∼3㎜이다. 사파이어 박판(100)은 GaN 박판에 비해 비용이 압도적으로 낮고, Si 박판에 비해 광투과성을 고려한 디바이스 성능이 압도적으로 우수하다. 또, 후에 화합물 반도체를 형성할 시에 GaN층을 성장시키게 될 사파이어 박판(100)의 일면(주(主)면)은, a면＜{11-20}면＞, c면＜(0001)면＞, m면＜{1-100}면＞, 또는 r면＜{1-102}면＞ 중 어느 것이라도 되며, 또는 다른 면 방위의 결정면이라도 된다.
<증착 공정>
사파이어 박판(100)의 일면(주면)에 금속을 증착시켜 금속박막(102)을 이 주면에 형성한다(공정 S1). 금속은 금속 자체의 비용 및 공정의 비용을 고려하여 선택하면 되나, 예를 들어 Ni, Pd 등을 들 수 있다. 금속박막(102)의 두께는, 필요로 하는 돌기의 크기나 그 후 공정의 조건 등에 의해 변하지만, 1㎚ 이상 20㎚ 이하가 바람직하다. 여기서는 금속으로서 Ni를 이용하여, 5㎚ 두께의 금속박막(102)으로 한다.
<열처리 공정>
금속박막(102)이 형성된 사파이어 박판(100)을 진공 하 또는 질소 분위기 하에서 열처리(어닐링)한다(공정 S2). 이 열처리에 의해 금속박막(102)은 미립자(103) 상태가 된다. 도 2에 사파이어 박판(100) 상에 미립자(103)가 형성되어 있는 상태를 나타낸다.
미립자(103)는 구(球) 또는 반구형상인 것이 바람직하다. 열처리 조건은, 금속종류, 금속박막(102)의 두께, 형성하고자 하는 미립자(103)의 형상·크기 등에 따라 조정한다. 금속 미립자(103)의 크기는, 사파이어 박판(100) 상에서 본 때에(상방으로부터의 평면에서 보아), 지름이 50㎚ 이상 1㎛ 이하인 것이 바람직하다. 미립자(103)의 크기는 균일하지 않다. 여기서는, 850℃에서 22초의 조건으로 어닐링하고, 완성된 금속의 미립자(103)는 크기에 불균일함이 있으나, 큰 것은 지름이 100㎚인 구(球) 형상이다.
<에칭공정>
금속 미립자(103)를 마스크로서 이용하여, 사파이어 박판(100)의 주면을 유도결합 플라즈마형 반응성 이온 에칭(Inductive Coupled Plasma Reactive Ion Ethching : ICP-RIE)에 의해 에칭을 실시한다(공정 S3). 에칭의 조건을 조절함으로써, 금속의 미립자(103)가 제거될 정도로 충분하게 에칭을 실시하여, 도 1의 최하부분에 나타내는 복수의 돌기(2, 2, …)가 주면 상에 랜덤으로 배치된 사파이어 기판(1)을 제작한다. 도 3에 이 사파이어 기판(1)의 사시(斜視)상태의 SEM 사진을 나타낸다.
도 4는 이 사파이어 기판(1)을 주면의 상방으로부터 본 평면도이며, 도 5는 그 단면도이다. 또, 도 8은 돌기(2)의 모식적인 확대 단면도이다.
도 8에 나타내듯이, 사파이어 기판(1)의 주면 상에 형성된 돌기(2)는, 거의 원추형이며 측면이 약간 위로 볼록한 곡면에 의해 구성되며, 바닥부(6)로부터 정상부(4)에 걸쳐 끝이 가늘다. 바닥부(6)는 거의 원형이다. 이는 금속 미립자(103) 형상에 유래하는 것이며, 금속박막(102)의 두께나 어닐링 조건에 따라서는 바닥부(6)의 형상은 변화한다. 정상부(4)는 충분한 에칭에 의해 깎여 거의 평면이 없어지고 약간 뾰족한 형상으로 된다. 정상부(4) 평면부분의 면적은, 0.05μ㎡를 초과하는 것은 없고, 평균으로도 0.001μ㎡ 미만이다. 여기서, 정상부(4) 평면부분의 면적은, 단면 SEM사진으로부터, 평면부분을 원형으로 가정하여 산출한다.
복수 돌기(2, 2, …)의 크기는 균일하지 않으나, 그 높이(h)는 평균100㎚ 이상 1㎛ 이하의 범위 내인 것이 바람직하며, 여기서는, 평균 약 300㎚이다. 또, 바닥부(6)의 직경(긴지름)(R)은 평균 100㎚ 이상 1㎛ 이하의 범위 내인 것이 바람직하고, 여기서는 평균 약 300㎚이다. 돌기(2)의 분포밀도는, 1×106개/㎠ 이상 5×1010개/㎠ 이하의 범위 내인 것이 바람직하며, 여기서는 5×108개/㎠이다. 돌기(2)의 측면이 곡면인 것은, 측면에서는 결정면이 연속적으로 변화되는 것을 의미한다.
복수 돌기(2, 2, …)의 위치는 금속 미립자(103)의 위치와 동일 위치이며, 금속의 미립자(103)는 주면(3) 상에 랜덤으로 분산되어 있으므로, 주면(3) 상에 복수 돌기(2, 2, …)는 랜덤으로 배치되며, 돌기(2, 2, …) 사이의 위치관계에는 규칙성이 없다. 또, 복수 돌기(2, 2, …) 각각의 크기도 소정 범위 내에서 랜덤이다. 따라서, 복수 돌기(2, 2, …)에 기인하는 빛의 반사·굴절·감쇠 등이 서로 상호작용(예를 들어, 간섭)을 일으켜도 그 상호작용에 방향성이 없고, 빛은 전방향으로 균일하게 발해진다. 그리고 이들 복수 돌기(2, 2, …)가 존재하지 않는 평탄한 사파이어 기판을 이용하여 반도체 발광소자를 제작한 경우에 비해 광 추출 효율이 커지며, 따라서 광 출력이 커진다. 이를 확인하기 위해서, 이하와 같이 이 사파이어 기판(1)을 이용하여 화합물 반도체층을 갖는 반도체 발광소자를 제작한다.
<GaN층의 제작>
복수 돌기(2, 2, …)를 갖는 사파이어 기판(1)의 주면(3) 상에, 유기금속 기상성장법(Metal Organic Vapor Phase Epitaxy : MOPVE)에 의해 GaN층을 성장시킨다. 여기서, 이때 Si를 도핑함으로써 n-GaN로 한다. 도 6은 GaN층(10)의 성장 초기의 상태를 나타내는 모식적인 단면도이며, 도 7은 GaN층(10)의 두께가 돌기(2)의 높이보다 커질 때까지 GaN층(10)이 성장한 상태를 나타내는 모식적인 단면도이다.
도 6에 나타내듯이 GaN층(10)은, 돌기(2) 부분을 제외한 사파이어 기판(1)의 주면(3)으로부터 성장하고, 돌기(2) 측면 및 정상부(4)로부터는 성장하지 않는다. 돌기(2) 측면은 특정의 면 방위의 결정면이 노출되어 있지 않으므로, GaN의 성장 시점이 되는 핵이 생성되기 어려우나, 사파이어 기판(1)의 주면(3)은 특정 면 방위의 결정면이 전면에 노출되므로, GaN의 핵이 생성되기 GaN층(10)이 성장되어 간다. 즉, 돌기(2) 측면에서는 결정면이 연속적으로 변화하므로, 돌기(2) 측면으로부터의 GaN의 결정성장을 억제된다. 돌기(2)의 정상부(4)는 평평한 부분이 거의 없거나 매우 좁으므로, GaN층(10)이 성장하지 않는다.
도 7에 나타내듯이, GaN층(10)이 두꺼워짐에 따라, 돌기(2)는 횡방향(수평방향)으로 성장하는 GaN층(10)에 의해 전면이 피복된다. 최종적으로 GaN층(10)의 두께가 돌기(2)의 높이 이상으로 되면, 돌기(2)는 GaN층(10)으로 완전히 가려져, 상면에서 보면 평평한 GaN층(10)의 표면만이 관찰된다.
본 실시형태에서는, 최종적으로 GaN층(10)의 두께가 6㎛가 되기까지 GaN층(10)을 성장시킨다. 음극선 루미네선스(Cathode Luminescence, CL)에 의해, 이 GaN층(10)의 전위밀도 평가를 실시한다. CL에 의해 관찰되는 암점(暗点)은 GaN층(10) 표면에 나타나는 관통전위이며, 따라서 암점밀도는 거의 전위밀도이다. 본 실시형태에서 관찰되는 암점밀도는, 종래의 스트라이프 형상의 사파이어 기판(기판 표면에 복수의 평행 홈을 형성한 PSS) 상에 성장시킨 GaN층에서 관찰되는 암점밀도와 동일 정도이다. 여기서, 다음에 설명하는 반도체 발광소자를 제작할 경우에는, GaN층(10)을 성장시킨 후에 암점관찰을 하는 일없이, 연속하여 다음 화합물 반도체층을 성장시킨다.
<반도체 발광소자의 제작>
상기 사파이어 기판(1) 상의 GaN층(10) 상에 추가로 복수의 화합물 반도체층 및 전극을 형성하여, 도 10에 나타내는 반도체 발광소자를 제작한다. 이하에 그 제작에 대해 설명한다.
먼저 GaN층(10) 상에, InGaN층과 GaN층을 교대로 복수회 성장시켜 다중 양자 우물층(12)을 형성한다. 그리고 나서, 다중 양자 우물층(12) 위에 Mg를 도프(dope)한 p-AlGaN층(14)을 성장시키고, 또 그 위에 Mg를 도프한 p-GaN층(16)을 성장시킨다. 그리고 나서, p-GaN층(16) 위에 투명전극인 ITO층(18)을 전자빔 증착법에 의해 형성한다.
다음에 상기 적층시킨 화합물 반도체층 일부에 대해 ICP-RIE를 사용하여 에칭가공을 실시함으로써 GaN층(10)을 노출시킨다. 그리고 노출된 GaN층(10) 상에 Ti/Al(적층구조)로 이루어진 n형 전극(22)을 전자빔 증착법에 의해 형성하고, ITO층(18) 상에 Ti/Al로 이루어진 p형 전극(21)을 형성하여 반도체 발광소자를 제작한다.
<반도체 발광소자의 특성>
전술과 같이 제작한 본 실시형태의 반도체 발광소자(반도체 장치)의 발광출력을, 자동 프로브 테스터(WPSR310, OPTO-SYSTEM사제)를 이용하여 측정한다. 비교를 위해, 사파이어 기판으로 주면이 평평한(돌기를 형성하지 않는) 기판을 이용하며, 그 이외의 구성·제법은 본 실시형태의 반도체 발광소자와 동일한 비교용 발광소자를 제작하고, 마찬가지로 발광출력을 측정한다.
20㎃의 전류를 입력시킨 경우의 비교용 발광소자의 발광출력을 100으로 하면, 본 실시형태의 반도체 발광소자의 발광출력은 144가 되며, 44％의 출력향상을 확인했다. 또, 본 실시형태의 반도체 발광소자는 전면이 균일하게 발광한다. 이와 같이, 사파이어 기판(1)의 주면(3) 상에 복수 돌기(2, 2, …)를 랜덤으로 형성하고, 이 사파이어 기판(1) 상에 화합물 반도체층을 형성하여 반도체 발광소자를 제작함으로써, 발광효율이 향상되어 균일하게 발광하는 반도체 발광소자를 얻을 수 있었다. 본 실시형태의 사파이어 기판(1)은 포토 마스크를 이용하는 포토리소 그래피 공정을 거치지 않고 제작되므로, 제작비용, 제작시간 모두 적게 할 수 있다.
(제 2 실시형태)
제 2 실시형태에서는, 사파이어 박판이 제 1 실시형태와 다르고, 그 이외의 구성은 제 1 실시형태와 마찬가지이므로, 제 1 실시형태와 다른 부분을 이하에 설명한다. 여기서 본 실시형태에 관한 사파이어 기판(1’)은 도 11에 나타낸다.
본 실시형태의 사파이어 박판은, 주면(3)에 미리 복수의 볼록 형상(2’)이 랜덤 위치에 형성되며, 이들 볼록 형상(2’)은 바닥부로부터 정상부에 걸쳐 끝이 가는 형상을 가지며, 1×105개/㎠ 이상 5×107개/㎠ 이하의 밀도로 배치되며, 볼록 형상(2’) 정상부(4’)의 평면 면적은 0보다도 크며 10μ㎡ 이하이며, 볼록 형상(2’) 밑면의 긴지름은 1㎛ 이상 50㎛ 이하이고, 짧은지름은 100㎚ 이상 10㎛ 이하이다. 이 사파이어 박판을 사용하여 제 1 실시형태와 마찬가지 공정을 실시하여, 도 11에 나타내는 사파이어 기판(1’)을 얻었다.
제 2 실시형태에서는 제 1 실시형태와 마찬가지 효과를 발휘한다.
(그 밖의 실시형태)
상기 실시형태는 본 발명의 예시이며, 본 발명은 이들 예에 한정되지 않는다. 돌기(2)의 형상은 거의 원추형상에 한정되지 않으며, 예를 들어 거의 반구형상 등이라도 상관없다. 상기 제 1 또는 제 2 실시형태에 있어서, 사파이어 박판을, 특허문헌 1에 개시되어 있는 복수 개의 평행 홈이나 돔형, 원주형, 사각주, 그리고 육각형 돌기가 규칙적으로 나열된 기하학적 도형 패턴과 병용해도 된다. 예를 들어, 사각주 형상의 돌기부 정상부의 평탄한 부분 일면에 상기 실시형태의 복수 돌기가 형성된 것이라도 된다.
돌기(2)의 평균 높이는 100㎚ 이상 1㎛ 이하가 바람직하며, 800㎚ 이하가 보다 바람직하다.
돌기(2) 바닥부(6)의 형상은 원형에 한정되지 않으며, 타원형이나 곡선으로 둘러싸인 부정형 등이라도 된다. 바닥부(6)의 긴지름(R)은 100㎚ 이상 1㎛이하가 바람직하다.
돌기(2)의 분포밀도는, 1×106개/㎠ 이상 5×1010개/㎠ 이하가 바람직하다. 1×106개/㎠ 미만이면 광 추출 효율의 향상 효과가 작아지며, 5×1010개/㎠ 보다도 크면 돌기 사이의 겹쳐짐이 크게 되어 결정성장에 문제가 생길 가능성이 크다.
반도체 발광소자의 각 구성층은, 공지의 방법으로 성장시키면 된다.
사파이어 기판(1)의 주면 상(3)에 성장시키는 반도체층은 GaN층(10)에 한정되지 않으며, AlN이나 InGaN 등의 화합물 반도체층이라도 된다.
랜덤으로 배치된 복수 돌기에 의한 광 추출 효율의 향상 효과는, 복수 개의 평행 홈에 의한 PSS 효과와 동등하며, 돌기가 없는 경우는 전반사 제한으로 인해 GaN층 중에 갇혀있던 빛을 광 산란(散亂) 효과에 의해 GaN층의 밖으로(또한 LED소자의 외부로) 추출시킬 수 있다.
[산업상 이용 가능성]
이상 설명한 바와 같이, 본 발명에 관한 사파이어 기판은, 균일하며 또 효율 좋게 발광하는 반도체 발광소자의 기판이 되므로, 조명용도 등으로서 유용하다.
1, 1’ : 사파이어 기판 2 : 돌기
2’ : 볼록 형상 3 : 주면
4 : 돌기 정상부 6 : 돌기 바닥부
100 : 사파이어 박판 102 : 금속박막
103 : 미립자

Claims (8)

  1. 사파이어 박판(薄板)의 일면에 금속을 증착시키는 공정(A)과,
    상기 공정(A) 후에 상기 사파이어 박판을 열처리하여 상기 금속을 미립자 상태로 하는 공정(B)과,
    상기 미립자 상태의 금속을 마스크로서 상기 사파이어 박판의 상기 일면을 에칭하는 공정(C)을 포함하는 사파이어 기판의 제조방법.
  2. 청구항 1에 있어서,
    상기 공정(A)에서는, 1㎚ 이상 20㎚ 이하의 두께로 상기 금속을 증착시키는 사파이어 기판의 제조방법.
  3. 청구항 1 또는 2에 있어서,
    상기 공정(C)에서는, 상기 일면에 복수의 돌기가 형성되고,
    상기 복수의 돌기는, 상기 일면의 랜덤 위치에 형성됨과 동시에, 바닥부로부터 정상부에 걸쳐 끝이 가는 형상을 가지며,
    상기 돌기 정상부의 평면 면적은, 0μ㎡ 이상 0.05μ㎡ 이하인 사파이어 기판의 제조방법.
  4. 청구항 3에 있어서,
    상기 돌기 밑면의 긴지름은, 100㎚ 이상 1㎛ 이하이며, 짧은지름은 50㎚ 이상 0.5㎛ 이하이며,
    상기 돌기는, 1×106개/㎠ 이상 5×1010개/㎠ 이하의 밀도로 배치되는 사파이어 기판의 제조방법.
  5. 청구항 3 또는 4에 있어서,
    상기 돌기의 측면은 곡면인 사파이어 기판의 제조방법.
  6. 청구항 3에서 5 중 어느 하나에 있어서,
    상기 돌기의 높이는, 100㎚ 이상 1㎛ 이하인 사파이어 기판의 제조방법.
  7. 청구항 1 또는 2에 있어서,
    상기 사파이어 박판은, 상기 일면에 복수의 볼록 형상이 랜덤 위치에 형성되며,
    상기 볼록 형상은 바닥부로부터 정상부에 걸쳐 끝이 가는 형상을 가지며, 1×105개/㎠ 이상 5×107개/㎠ 이하의 밀도로 배치되고,
    상기 볼록 형상의 정상부 표면의 면적은 0보다 크고 10μ㎡ 이하이며,
    상기 볼록 형상 밑면의 긴지름은 1㎛ 이상 50㎛ 이하이고, 짧은지름은 100㎚ 이상 10㎛ 이하인 사파이어 기판의 제조방법.
  8. 청구항 1에서 7 중 어느 하나에 기재된 사파이어 기판의 제조방법에 의해 제조된 사파이어 기판을 구비하며, 상기 일면 상에 화합물 반도체층이 형성되는 반도체 장치.
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