KR20110134881A - Ⅰⅰⅰ족 질화물 반도체 발광 소자 및 그의 제조 방법, 및 램프 - Google Patents
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Abstract
본 발명은, 전극 바로 아래에 있어서의 투광성 전극 및 반도체층에서의 전류 집중이 억제되어 발광 효율이 우수함과 함께, 전극에 의한 광의 흡수나 다중 반사에 의한 손실이 억제되어 광 취출 효율이 우수하고, 높은 외부 양자 효율 및 전기적 특성을 갖는 III족 질화물 반도체 발광 소자를 제공한다. 기판(11) 위에 형성된 단결정의 하지층(3) 위에 n형 반도체층(4), 발광층 (5) 및 p형 반도체층(6)이 순차 적층된 반도체층(20)이 형성되고, p형 반도체층(6) 위에 투광성 전극(7)이 형성되어 이루어지며, p형 반도체층(6) 위의 적어도 일부에 절연층(15)이 구비됨과 함께, 투광성 전극(7)이 절연층(15)을 덮어서 형성되어 있고, 투광성 전극(7)의 표면(7a)에 있어서, p형 반도체층(6) 위에 구비된 절연층(15)에 대응하는 위치(A)에 정극 본딩 패드(8)가 설치되어 있고, n형 반도체층(4)의 시트 저항이 투광성 전극(7)의 시트 저항보다 낮은 구성이다.
Description
본 발명은, 발광 다이오드(LED) 구조를 갖는 III족 질화물 반도체 발광 소자 및 그의 제조 방법, 및 램프에 관한 것이다.
본원은, 2009년 3월 6일에 일본에 출원된 일본 특허 출원 제2009-054204호 및 2010년 3월 3일에 일본에 출원된 일본 특허 출원 제2010-46812호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
최근, 단파장의 광을 발하는 발광 소자용의 반도체 재료로서, III족 질화물 반도체가 주목을 받고 있다. III족 질화물 반도체는, 화학식 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)으로 표시되며, 사파이어 단결정을 비롯하여 다양한 산화물이나 III-V족 화합물로 이루어지는 기판 위에 유기 금속 화학 기상법(MOCVD법)이나 분자선 애피택시법(MBE법) 등에 의해 형성된다.
III족 질화물 반도체를 사용한 일반적인 발광 소자에서는, 사파이어 단결정 기판 위에 III족 질화물 반도체로 이루어지는 n형 반도체층, 발광층 및 p형 반도체층이 이 순서대로 적층된다. 사파이어 기판은 절연체이기 때문에, 그 소자 구조는 일반적으로 p형 반도체층 위에 형성된 정극과 n형 반도체층 위에 형성된 부극이 동일면 위에 존재하는 구조가 된다. 이러한 III족 질화물 반도체 발광 소자에는, 정극에 투광성 전극을 사용하여 p형 반도체측으로부터 광을 취출하는 페이스 업 방식과, 정극에 Ag 등의 고반사막을 사용하여 사파이어 기판측으로부터 광을 취출하는 플립 칩 방식의 2종류가 있다.
이러한 발광 소자의 출력의 지표로서, 외부 양자 효율이 사용된다. 이 외부 양자 효율이 높으면, 출력이 높은 발광 소자라고 할 수 있다. 외부 양자 효율은, 내부 양자 효율과 광 취출 효율을 곱한 것으로서 표시된다.
또한, 내부 양자 효율이란, 소자에 주입한 전류의 에너지가 발광층에서 광으로 변환되는 비율이다. 한편, 광 취출 효율이란, 발광층에서 발생한 광 중 발광 소자의 외부로 취출할 수 있는 광의 비율이다.
따라서, 외부 양자 효율을 향상시키기 위해서는, 발광층에 있어서의 발광 효율 이외에 광 취출 효율을 개선할 필요가 있다.
광 취출 효율을 개선하기 위해서는, 주로 2 가지 방법이 있다. 하나는, 광 취출면에 형성되는 전극 등에 의한 광의 흡수를 저감시키는 방법이다. 또 하나는, 발광 소자와 그 외부 매체의 굴절률의 차에 따라 발생하는 발광 소자의 내부로의 광의 폐색(閉塞)을 저감시키는 방법이다.
여기서, 상기 조성을 갖는 질화갈륨계 화합물 반도체 소자의 특성으로서는, 가로 방향으로의 전류 확산이 작은 것을 들 수 있다. 이로 인해, 전극 바로 아래의 반도체에만 전류가 주입되고, 발광층에서 발광한 광은 전극에 의해 차단되어 외부로 취출되지 않는다. 따라서, 이러한 발광 소자에서는 통상 투광성 전극이 사용되며, 이 투광성 전극을 통해 광이 취출된다.
종래, 투광성 전극에는 Ni나 Co 등의 산화물과, 콘택트 금속으로서 Au 등을 조합한 층 구조가 된 것 등, 주지된 도전 재료가 사용되었다. 또한, 최근에는 ITO 등, 보다 도전성이 높은 투광성의 산화물을 사용함으로써, 콘택트 금속의 막 두께를 최대한 얇게 하여 투광성을 높인 층 구조인 것이 투광성 전극으로서 사용되고 있으며, 발광층으로부터의 광을 효율적으로 외부로 취출할 수 있는 구성이 되어 있다.
또한, 종래의 발광 소자에 있어서는, 높은 발광 휘도를 얻기 위해 전극 바로 아래 뿐만 아니라 발광층(반도체층) 전체가 균일하게 발광하는 것이 요구되고 있었다. 그러나, 반도체층 위에 투광성 전극이 구비되어 있으며, 이 위에 본딩 패드 전극이 구비되어 이루어지는 발광 소자에서는, 상기와 마찬가지로 본딩 패드 전극 바로 아래에 전류 집중이 발생한다. 이로 인해, 발광층에 의한 발광 작용이 상기와 마찬가지로 본딩 패드 전극 바로 아래에 집중되고, 발광 효율이 저하되어 휘도가 낮아질 우려가 있었다.
여기서, 상술한 바와 같은 투광성 전극이 구비되어 이루어지는 발광 소자에 있어서, 본딩 패드 전극 바로 아래로의 전류의 집중을 억제하기 위해, 본딩 패드 전극 바로 아래에 절연층을 설치하는 것이 제안되어 있다(예를 들어, 특허문헌 1, 2 참조). 특허문헌 1, 2에 기재된 발광 소자에 따르면, 상기 구성의 절연층을 형성함으로써, 투광성 전극의 가로 방향으로의 전류 확산을 효과적으로 촉진시키고, 발광 효율을 높이는 것이 가능하다. 그러나, 특허문헌 1, 2에서는, n측의 본딩 패드 전극 부근에 있어서 발광이 강해지고, 또한 양호한 전기적 특성이 얻어지기 어렵고, 발광 효율을 반드시 높일 수는 없다는 문제가 있었다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, n측의 본딩 패드 전극 바로 아래에 있어서의 투광성 전극 및 반도체층에서의 전류 집중이 억제되어 발광 효율이 우수함과 함께, 전극에 의한 광의 흡수나 다중 반사에 의한 손실이 억제되어 광 취출 효율이 우수하고, 높은 외부 양자 효율 및 전기적 특성을 갖는 III족 질화물 반도체 발광 소자를 제공하는 것을 목적으로 한다.
또한, 본 발명은, 상술한 바와 같은 발광 효율 및 광 취출 효율이 우수한 발광 소자를 제조하는 것이 가능한 III족 질화물 반도체 발광 소자의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은, 상기 III족 질화물 반도체 발광 소자가 사용되어 이루어지며, 발광 특성이 우수한 램프를 제공하는 것을 목적으로 한다.
본 발명자는 상기 문제를 해결하기 위해 예의 검토한 바, 종래의 발광 소자에서는 n측과 p측의 층의 시트 저항을 동일한 정도로 하고, 전류를 균일하게 확산시키는 것이 발광 효율의 면에서 바람직하다고 알려져 있는 것에 비해, n측인 n형 반도체층의 시트 저항을 p측인 투광성 전극의 시트 저항보다 낮게 함으로써, n측의 본딩 패드 전극 부근에서의 발광을 저감시켜, 광 취출 효율이 향상된다는 것을 발견하였다. 이때, p측의 본딩 패드 전극에 의한 광의 흡수나 다중 반사는, 그 바로 아래에 절연층을 설치함으로써 방지할 수 있다는 것이 명확하다.
또한, 본 발명자들은, 발광 소자의 구동 전압에는 n측의 층의 시트 저항이 지배적으로 작용한다는 것을 지견하고, n측의 층의 시트 저항을 낮게 함으로써, 특히 30 내지 100mA 정도의 큰 구동 전류를 발광 소자에 인가하는 경우, 전기적 특성이 크게 향상된다는 것을 발견하여 본 발명을 완성하였다.
즉, 본 발명은 이하에 관한 것이다.
[1] 기판 위에 형성된 단결정의 III족 질화물 반도체층 위에 n형 반도체층, 발광층 및 p형 반도체층이 순차 적층된 반도체층이 형성되어 있고, 상기 p형 반도체층 위에 투광성 전극이 형성되어 이루어지는 III족 질화물 반도체 발광 소자이며, 상기 p형 반도체층 위의 적어도 일부에 절연층이 구비됨과 함께, 상기 투광성 전극이 상기 절연층을 덮어서 형성되어 있고, 상기 투광성 전극의 표면에 있어서, 상기 p형 반도체층 위에 구비된 상기 절연층의 상측에 정극 본딩 패드가 설치되어 있고, 상기 n형 반도체층의 시트 저항이 상기 투광성 전극의 시트 저항보다 낮은 것을 특징으로 하는, III족 질화물 반도체 발광 소자.
[2] 상기 [1]에 있어서, 상기 n형 반도체층의 시트 저항이 15Ω/□ 이하이고, 상기 투광성 전극의 시트 저항이 30Ω/□ 이하인 것을 특징으로 하는, III족 질화물 반도체 발광 소자.
[3] 상기 [1] 또는 [2]에 있어서, 상기 투광성 전극의 표면의 적어도 일부가 요철 형상으로 되어 있는 것을 특징으로 하는, III족 질화물 반도체 발광 소자.
[4] 상기 [1] 내지 [3] 중 어느 하나에 있어서, 상기 투광성 전극이 산화인듐주석(ITO: Indium Tin Oxide), 산화인듐아연(IZO: Indium Zinc Oxide), 산화인듐갈륨(IGO: Indium Gallium Oxide), 산화인듐세륨(ICO: Indium Cerium Oxide) 및 도전성 산화티탄(TiO2)으로 이루어지는 군으로부터 선택되는 적어도 1종이 사용되어 이루어지는 것을 특징으로 하는, III족 질화물 반도체 발광 소자.
[5] 상기 [1] 내지 [4] 중 어느 하나에 있어서, 상기 절연층이 산화실리콘(SiO2)으로 이루어지는 것을 특징으로 하는, III족 질화물 반도체 발광 소자.
[6] 기판 위에 단결정의 III족 질화물 반도체층을 형성하는 에피택셜 공정과, 상기 III족 질화물 반도체층 위에 n형 반도체층, 발광층 및 p형 반도체층을 순차 적층하여 반도체층을 형성하는 반도체층 형성 공정과, 상기 p형 반도체층 위에 투광성 전극을 형성하는 투광성 전극 형성 공정이 구비되어 이루어지는 III족 질화물 반도체 발광 소자의 제조 방법이며, 상기 투광성 전극 형성 공정은, 상기 p형 반도체층 위의 적어도 일부에 절연층을 형성한 후, 상기 p형 반도체층 위에 상기 절연층을 덮도록 상기 투광성 전극을 형성하고, 상기 투광성 전극 형성 공정 후, 상기 투광성 전극의 표면에 있어서 상기 p형 반도체층 위에 형성된 상기 절연층의 상측에 정극 본딩 패드를 형성하는 정극 형성 공정이 구비되어 있고, 상기 반도체층 형성 공정은, 상기 n형 반도체층의 시트 저항이 상기 투광성 전극의 시트 저항보다 낮아지도록 상기 n형 반도체층을 형성하는 것을 특징으로 하는, III족 질화물 반도체 발광 소자의 제조 방법.
[7] 상기 [6]에 있어서, 상기 반도체층 형성 공정은 상기 n형 반도체층을 15Ω/□ 이하의 시트 저항이 되도록 형성하고, 상기 투광성 전극 형성 공정은 상기 투광성 전극을 30Ω/□ 이하의 시트 저항이 되도록 형성하는 것을 특징으로 하는, III족 질화물 반도체 발광 소자의 제조 방법.
[8] 상기 [6] 또는 [7]에 있어서, 상기 투광성 전극 형성 공정은 상기 투광성 전극 표면의 적어도 일부에 요철 형상을 형성하는 것을 특징으로 하는, III족 질화물 반도체 발광 소자의 제조 방법.
[9] 상기 [6] 내지 [8] 중 어느 하나에 있어서, 상기 투광성 전극 형성 공정은, 상기 투광성 전극을 형성하는 재료로서 산화인듐주석(ITO: Indium Tin Oxide), 산화인듐아연(IZO: Indium Zinc Oxide), 산화인듐갈륨(IGO: Indium Gallium Oxide), 산화인듐세륨(ICO: Indium Cerium Oxide) 및 도전성 산화티탄(TiO2)으로 이루어지는 군으로부터 선택되는 적어도 1종을 사용하는 것을 특징으로 하는, III족 질화물 반도체 발광 소자의 제조 방법.
[10] 상기 [6] 내지 [9] 중 어느 하나에 있어서, 상기 투광성 전극 형성 공정은 상기 절연층을 형성하는 재료로서 산화실리콘(SiO2)을 사용하는 것을 특징으로 하는, III족 질화물 반도체 발광 소자의 제조 방법.
[11] 상기 [1] 내지 [5] 중 어느 하나에 기재된 III족 질화물 반도체 발광 소자가 사용되어 이루어지는 것을 특징으로 하는, 램프.
본 발명의 III족 질화물 반도체 발광 소자에 따르면, 기판 위에 형성된 단결정의 III족 질화물 반도체층 위에 n형 반도체층, 발광층 및 p형 반도체층이 순차 적층된 반도체층이 형성되고, p형 반도체층 위에 투광성 전극이 형성되어 이루어지며, 또한 p형 반도체층 위의 적어도 일부에 절연층이 구비됨과 함께 투광성 전극이 절연층을 덮어서 형성되고, 투광성 전극의 표면에 있어서 p형 반도체층 위에 구비된 절연층의 상측에 정극 본딩 패드가 설치되어 있기 때문에, 투광성 전극 및 반도체층에 있어서의 정극 본딩 패드에 대응하는 위치에서의 전류 집중을 억제할 수 있으며, 발광 효율이 향상된다. 또한, n형 반도체층의 시트 저항이 투광성 전극의 시트 저항보다 낮은 구성이기 때문에, n형 반도체층 위에 설치되는 부극 본딩 패드 부근에서의 발광이 억제되는 한편, 정극 본딩 패드 주변의 발광층이 제거되어 있지 않은 경우에는, 발광 강도가 높은 부분의 면적이 커지기 때문에 광 취출 효율이 향상된다. 또한, 투광성 전극의 막 두께를 얇게 구성할 수 있기 때문에 광투과율이 향상되고, 광 취출 효율을 한층 더 향상시키는 것이 가능해진다. 따라서, 발광 효율 및 광 취출 효율이 우수하고, 높은 외부 양자 효율을 구비함과 함께, 우수한 전기적 특성을 구비하는 III족 질화물 반도체 발광 소자를 제공하는 것이 가능해진다.
또한, 본 발명의 III족 질화물 반도체 발광 소자의 제조 방법에 따르면, 기판 위에 단결정의 III족 질화물 반도체층을 형성하는 에피택셜 공정과, III족 질화물 반도체층 위에 n형 반도체층, 발광층 및 p형 반도체층을 순차 적층하여 반도체층을 형성하는 반도체층 형성 공정과, p형 반도체층 위에 투광성 전극을 형성하는 투광성 전극 형성 공정이 구비되며, 투광성 전극 형성 공정은 p형 반도체층 위의 적어도 일부에 절연층을 형성한 후, p형 반도체층 위에 절연층을 덮도록 투광성 전극을 형성하고, 투광성 전극 형성 공정 후, 투광성 전극의 표면에 있어서 p형 반도체층 위에 형성된 절연층의 상측에 정극 본딩 패드를 형성하는 정극 형성 공정이 구비되어 있으며, 반도체층 형성 공정은, n형 반도체층의 시트 저항이 투광성 전극의 시트 저항보다 낮아지도록 n형 반도체층을 형성하는 방법이기 때문에, 상술한 바와 같은 발광 효율 및 광 취출 효율이 우수하고, 높은 외부 양자 효율을 구비함과 함께, 우수한 전기적 특성을 구비하는 III족 질화물 반도체 발광 소자를 제조할 수 있다.
또한, 본 발명에 관한 램프는 본 발명의 III족 질화물 반도체 발광 소자가 사용되어 이루어지는 것이기 때문에, 발광 특성이 우수해진다.
도 1은 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 기판의 주면 위에 버퍼층과 III족 질화물 반도체로 이루어지는 하지층이 형성되고, 그 위에 반도체층이 형성됨과 함께, 이 반도체층 위에 절연층 및 투광성 전극이 형성된 적층 구조를 도시하는 단면도이다.
도 2는 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 도 1에 도시한 III족 질화물 반도체 발광 소자의 평면도이다.
도 3은 본 발명에 관한 III족 질화물 반도체 발광 소자의 다른 예를 모식적으로 설명하는 도면이며, 기판의 주면 위에 버퍼층과 단결정의 III족 질화물 반도체로 이루어지는 하지층이 형성된 적층 구조를 도시하는 단면도이다.
도 4는 본 발명에 관한 III족 질화물 반도체 발광 소자의 다른 예를 모식적으로 설명하는 도면이며, 도 3의 주요부를 도시하는 사시도이다.
도 5는 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 순방향 전류(I)와 발광 출력(Po)의 관계를 나타내는 그래프이다.
도 6은 본 발명에 관한 III족 질화물 반도체 발광 소자를 사용하여 구성한 램프의 일례를 모식적으로 설명하는 개략도이다.
도 2는 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 도 1에 도시한 III족 질화물 반도체 발광 소자의 평면도이다.
도 3은 본 발명에 관한 III족 질화물 반도체 발광 소자의 다른 예를 모식적으로 설명하는 도면이며, 기판의 주면 위에 버퍼층과 단결정의 III족 질화물 반도체로 이루어지는 하지층이 형성된 적층 구조를 도시하는 단면도이다.
도 4는 본 발명에 관한 III족 질화물 반도체 발광 소자의 다른 예를 모식적으로 설명하는 도면이며, 도 3의 주요부를 도시하는 사시도이다.
도 5는 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 순방향 전류(I)와 발광 출력(Po)의 관계를 나타내는 그래프이다.
도 6은 본 발명에 관한 III족 질화물 반도체 발광 소자를 사용하여 구성한 램프의 일례를 모식적으로 설명하는 개략도이다.
이하, 본 발명에 관한 III족 질화물 반도체 발광 소자(이하, 발광 소자로 약칭하는 경우가 있음) 및 그의 제조 방법, 및 램프의 한 실시 형태에 대하여, 도 1 내지 도 6을 적절하게 참조하면서 설명한다.
[III족 질화물 반도체 발광 소자(발광 소자)]
본 발명에 관한 발광 소자(1)는, 도 1 및 도 2에 도시한 일례와 같이 기판(11)의 주면(11a) 위에 형성된 단결정의 하지층(III족 질화물 반도체층)(3) 위에 n형 반도체층(4), 발광층(5) 및 p형 반도체층(6)이 순차 적층된 반도체층(20)이 형성되고, p형 반도체층(6) 위에 투광성 전극(7)이 형성되어 이루어지며, p형 반도체층(6) 위의 적어도 일부에 절연층(15)이 구비됨과 함께, 투광성 전극(7)이 절연층(15)을 덮어서 형성되고, 개략 구성되어 있다. 또한, 도 1 및 도 2에 도시한 예의 발광 소자(1)는, n형 반도체층(4)의 시트 저항 Rs2가 투광성 전극(7)의 시트 저항 Rs1보다 낮은 구성으로 된 것이다. 또한, 도시예에 있어서는, 기판(11)과 하지층(3) 사이에 버퍼층(2)이 설치되어 있음과 함께, 투광성 전극(7) 위에 정극 본딩 패드(8)가 구비되고, 반도체층(20)의 일부가 제거되어 노출된 n형 반도체층(4)에 부극 본딩 패드(9)가 구비되어 있다. 또한, 도시예의 발광 소자(1)는, 그 평면 형상이 정극 본딩 패드(8)와 부극 본딩 패드(9)가 이격된 방향, 즉 도 2 중에 있어서의 칩 길이 치수(L)가 칩 폭 치수(W)보다 긴 것이며, 대략 직사각 형상으로서 구성되어 있다. 또한, 본 발명에 있어서는, 도 2 중에 도시한 평면 형상에 있어서 칩 폭 치수(W):칩 길이 치수(L)를 1:1(L/W=1) 내지 1:2.7(L/W=2.7)의 범위로 하여, 정사각 형상 칩 또는 직사각 형상 칩으로서 구성할 수 있다.
본 실시 형태에서 설명하는 예의 발광 소자(1)는, 상기 구성에 의해 도시예와 같은 발광 다이오드(LED)로서 구성된다.
이하, 발광 소자(1)의 적층 구조에 대하여 상세하게 설명한다.
『기판』
(기판의 재료)
본 실시 형태의 발광 소자에 있어서, 상술한 바와 같은 기판(11)에 사용할 수 있는 재료로서는 III족 질화물 반도체 결정이 표면에 에피택셜 성장되는 기판 재료이면 특별히 한정되지 않으며, 각종 재료를 선택하여 사용할 수 있다. 예를 들어, 사파이어, SiC, 실리콘, 산화아연, 산화마그네슘, 산화망간, 산화지르코늄, 산화망간아연철, 산화마그네슘알루미늄, 붕화지르코늄, 산화갈륨, 산화인듐, 산화리튬갈륨, 산화리튬알루미늄, 산화네오디뮴갈륨, 산화란탄스트론튬알루미늄탄탈, 산화스트론튬티탄, 산화티탄, 하프늄, 텅스텐, 몰리브덴 등을 들 수 있다. 또한, 상기 각 기판 재료 중에서도 특히 사파이어를 사용하는 것이 바람직하고, 또한 사파이어로 이루어지는 기판(11)의 c면으로 이루어지는 주면(11a) 위에 후술하는 버퍼층(2)이 형성되어 있는 것이 바람직하다.
또한, 상기 각 기판 재료 중, 고온에서 암모니아에 접촉함으로써 화학적인 변성을 일으킨다는 것이 알려져 있는 산화물 기판이나 금속 기판 등을 사용하며, 암모니아를 사용하지 않고 버퍼층(2)을 성막함과 함께, 암모니아를 사용하는 방법으로 하지층(3)을 성막한 경우에는, 버퍼층(2)이 코팅층으로서도 작용하기 때문에 기판(11)의 화학적인 변질을 방지한다는 점에서 효과적이다.
또한, 버퍼층(2)을 스퍼터법에 의해 형성한 경우 기판(11)의 온도를 낮게 억제하는 것이 가능하기 때문에, 고온에서 분해되는 성질을 갖는 재료로 이루어지는 기판(11)을 사용한 경우에도, 기판(11)에 손상을 주지 않고 기판 위로의 각 층의 성막이 가능하다.
『버퍼층』
본 발명에서는 기판(11)의 주면(11a) 위에 버퍼층(2)을 형성하고, 그 위에 하지층(3)을 형성하는 것이 바람직하다. 버퍼층(2)은 예를 들어 AlXGa1 - XN(0≤x≤1)의 조성으로 기판(11) 위에 적층되며, 예를 들어 V족 원소를 포함하는 가스와 금속 재료를 플라즈마로 활성화하여 반응시키는 반응성 스퍼터법에 의해 형성할 수 있다. 본 실시 형태와 같은 플라즈마화한 금속 원료를 사용한 방법으로 성막된 막은, 배향이 얻어지기 쉽다는 작용이 있다.
버퍼층(2)은, 기판(11)과 하지층(3)의 격자 정수의 차를 완화하고, 기판(11)의 C면 위에 C축 배향한 단결정층의 형성을 용이하게 하는 작용이 있다. 따라서, 버퍼층(2) 위에 단결정의 III족 질화물 반도체층(하지층(3))을 적층하면, 보다 결정성이 우수한 하지층(3)을 형성할 수 있다. 또한, 본 실시 형태에서는 버퍼층(2)을 생략한 구성으로 하는 것도 가능하다.
본 실시 형태에서는, 버퍼층(2)이 상기 AlXGa1 - XN(0≤x≤1)의 조성으로 이루어지는 것이 바람직하고, AlN인 것이 보다 바람직하다. 일반적으로 기판 위에 적층시키는 버퍼층으로서는 Al을 함유하는 조성인 것이 바람직하고, 화학식 AlXGa1 -XN(0≤x≤1)으로 표시되는 III족 질화물 화합물이면 어떠한 재료여도 사용할 수 있으며, 또한 V족으로서 As나 P가 함유되는 조성으로 할 수도 있다. 그 중에서도, 버퍼층(2)을 Al을 포함한 조성으로 한 경우, GaAlN으로 하는 것이 바람직하고, 이 경우에는 Al의 조성이 50％ 이상이 되어 있는 것이 보다 바람직하다. 또한, 버퍼층(2)은, AlN으로 이루어지는 구성으로 하는 것이 가장 바람직하다. 또한, 버퍼층(2)을 구성하는 재료로서는 III족 질화물 반도체와 동일한 결정 구조를 갖는 것을 사용할 수 있지만, 격자의 길이가 후술하는 하지층을 구성하는 III족 질화물 반도체에 가까운 것이 바람직하고, 특히 주기율표의 IIIa족 원소의 질화물이 적합하다.
버퍼층(2)을 이루는 III족 질화물의 결정은 육방정계의 결정 구조를 갖고, 성막 조건을 제어함으로써 단결정막으로 할 수 있다. 또한, III족 질화물의 결정은, 상기 성막 조건을 제어함으로써 육각 기둥을 기본으로 한 집합 조직으로 이루어지는 기둥 형상 결정(다결정)으로 하는 것도 가능하다. 또한, 여기서 설명하는 기둥 형상 결정이란, 인접하는 결정립과의 사이에 결정립계를 형성하여 이격되어 있으며, 그 자체는 종단면 형상으로서 기둥 형상이 되어 있는 결정을 말한다.
버퍼층(2)은, 단결정 구조인 것이 버퍼 기능의 면에서 바람직하다. 상술한 바와 같이, III족 질화물의 결정은 육방정계의 결정을 갖고, 육각 기둥을 기본으로 한 조직을 형성한다. III족 질화물의 결정은, 성막 조건 등을 제어함으로써 상측 방향 뿐만 아니라 면내 방향으로도 성장한 결정을 성막하는 것이 가능해진다. 이러한 단결정 구조를 갖는 버퍼층(2)을 기판(11) 위에 성막한 경우, 버퍼층(2)의 버퍼 기능이 유효하게 작용하기 때문에, 그 위에 성막되는 III족 질화물 반도체의 층은 양호한 배향성 및 결정성을 갖는 결정막이 된다.
버퍼층(2)의 막 두께는, 0.01 내지 0.5μm의 범위가 되어 있는 것이 바람직하다. 버퍼층(2)의 막 두께를 이 범위로 함으로써 양호한 배향성을 갖고, 버퍼층(2) 위에 III족 질화물 반도체로 이루어지는 각 층을 성막할 때에 코팅층으로서 유효하게 기능하는 버퍼층(2)이 얻어진다. 버퍼층(2)의 막 두께가 0.01μm 미만이면 상술한 코팅층으로서의 충분한 기능이 얻어지지 않고, 또한 기판(11)과 하지층(3) 사이의 격자 정수의 차를 완화하는 버퍼 작용이 충분히 얻어지지 않는 경우가 있다. 또한, 0.5μm를 초과하는 막 두께로 버퍼층(2)을 형성한 경우, 버퍼 작용이나 코팅층으로서의 기능에는 변화가 없음에도 불구하고 성막 처리 시간이 길어져, 생산성이 저하될 우려가 있다. 또한, 버퍼층(2)의 막 두께는 0.02 내지 0.1μm의 범위인 것이 보다 바람직하다.
『III족 질화물 반도체층(하지층)』
본 발명의 발광 소자(1)에 구비되는 하지층(III족 질화물 반도체층)(3)은 상술한 바와 같이 III족 질화물 반도체로 이루어지고, 종래 공지된 MOCVD법에 의해 버퍼층(2) 위에 적층하여 성막할 수 있다.
하지층(3)의 재료로서는, 예를 들어 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)을 사용할 수 있지만, AlyGa1 - yN층(0≤y≤1, 바람직하게는 0≤y≤0.5, 더욱 바람직하게는 0≤y≤0.1)을 사용하는 것이 결정성이 양호한 하지층(3)을 형성할 수 있다는 점에서 보다 바람직하다. 또한, 하지층(3)의 재료는 상술한 바와 같이 버퍼층(2)과 상이한 재료를 사용해도 되지만, 버퍼층(2)과 동일한 재료를 사용하는 것도 가능하다.
또한, 하지층(3)은, 필요에 따라 n형 불순물이 1×1017 내지 1×1019개/cm3의 범위 내에서 도프된 구성으로 해도 되지만, 언도프(<1×1017개/cm3)된 구성으로 할 수도 있으며, 언도프가 양호한 결정성을 유지할 수 있다는 점에서 바람직하다.
기판(11)이 도전성인 경우에는, 하지층(3)에 도펀트를 도프하여 도전성으로 함으로써 발광 소자의 상하에 전극을 형성할 수 있다. 한편, 기판(11)에 절연성의 재료를 사용하는 경우에는, 발광 소자의 동일한 면에 정극 및 부극의 각 전극이 설치된 칩 구조를 취하게 되기 때문에, 하지층(3)은 도프하지 않는 결정으로 한 것이 결정성이 양호해져 바람직하다. 하지층(3)에 도프되는 n형 불순물로서는 특별히 한정되지 않지만, 예를 들어 Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge를 들 수 있다.
하지층(3)의 두께는 1 내지 8μm의 범위로 하는 것이 결정성이 양호한 하지층이 얻어진다는 점에서 바람직하고, 2 내지 5μm의 범위로 하는 것이 성막에 필요로 되는 공정 시간을 단축할 수 있으며, 생산성이 향상된다는 점에서 보다 바람직하다.
『반도체층』
하지층(3) 위에 형성되는 반도체층(20)은, III족 질화물 반도체로 각각 이루어지는 n형 반도체층(4), 발광층(5) 및 p형 반도체층을 갖는다. 이러한 반도체층(20)의 각 층은, MOCVD법으로 형성함으로써 보다 결정성이 높은 것이 얻어진다.
「n형 반도체층」
n형 반도체층(4)은, 통상 n형 콘택트층(4a)과 n형 클래드층(4b)으로 구성된다. 또한, n형 콘택트층(4a)은 n형 클래드층(4b)을 겸하는 것도 가능하다.
n형 콘택트층(4a)은 부극을 설치하기 위한 층이다. n형 콘택트층(4a)으로서는, AlxGa1 - xN층(0≤x<1, 바람직하게는 0≤x≤0.5, 더욱 바람직하게는 0≤x≤0.1)으로 구성되는 것이 바람직하다. 또한, n형 콘택트층(4a)에는 n형 불순물이 도프되어 있는 것이 바람직하고, n형 불순물을 1.5×1017 내지 1.5×1020/cm3, 바람직하게는 1.5×1018 내지 1.5×1019/cm3의 농도로 함유하면, 부극과의 양호한 오믹 접촉의 유지나 n형 반도체층(4)의 시트 저항 Rs2를 효과적으로 저감할 수 있다는 점에서 바람직하다. n형 불순물로서는 특별히 한정되지 않지만, 예를 들어 Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge를 들 수 있다.
n형 콘택트층(4a)의 막 두께는 0.5 내지 5μm인 것이 바람직하고, 1 내지 3μm의 범위로 설정하는 것이 보다 바람직하다. n형 콘택트층(4a)의 막 두께가 상기 범위에 있으면, 반도체의 결정성이 양호하게 유지된다.
n형 콘택트층(4a)과 발광층(5) 사이에는 n형 클래드층(4b)을 설치하는 것이 바람직하다. n형 클래드층(4b)은, 발광층(5)으로의 캐리어의 주입과 캐리어의 폐색을 행하는 층이다. n형 클래드층(4b)은 AlGaN, GaN, GaInN 등으로 형성하는 것이 가능하다. 또한, 이들의 구조의 헤테로 접합이나 복수회 적층한 초격자 구조로 해도 좋다. n형 클래드층(4b)을 GaInN으로 형성하는 경우에는, 발광층(5)의 GaInN의 밴드 갭보다 크게 하는 것이 바람직하다는 것은 물론이다.
n형 클래드층(4b)의 막 두께는 특별히 한정되지 않지만, 바람직하게는 0.005 내지 0.5μm이고, 보다 바람직하게는 0.005 내지 0.1μm이다. n형 클래드층(4b)의 n형 도프 농도는 1.5×1017 내지 1.5×1020/cm3가 바람직하고, 보다 바람직하게는 1.5×1018 내지 1.5×1019/cm3이다. 도프 농도가 이 범위이면, 양호한 결정성의 유지 및 소자의 동작 전압 저감 이외에 n형 반도체층(4)의 시트 저항 Rs2를 효과적으로 저감할 수 있다는 점에서 바람직하다.
본 발명에 관한 발광 소자(1)에서는, n형 반도체층(4)의 시트 저항 Rs2가 후술하는 투광성 전극(7)의 시트 저항 Rs1보다 낮은 구성이 되어 있다. 또한, 본 발명에 있어서는, n형 반도체층(4)의 시트 저항 Rs2가 15Ω/□ 이하이고, 투광성 전극(7)의 시트 저항 Rs1이 30Ω/□ 이하인 것이 보다 바람직하다. 이와 같이, n형 반도체층(4)이나 투광성 전극(7)의 저항값을 제어하는 수단으로서는, 예를 들어 막 두께를 적절하게 조정하는 방법이 있다. n형 반도체층(4)의 시트 저항 Rs2를 상기로 하는 경우에는, n형 반도체층(4) 전체의 막 두께를 2μm 이상으로 하는 것이 바람직하다.
또한, n형 반도체층(4)의 시트 저항 Rs2를 제어하는 방법으로서는, Si 등의 n형 불순물의 도프량을 제어하는 방법으로도 행할 수 있다. 본 발명에서는, n형 반도체층(4)의 시트 저항 Rs2를 투광성 전극(7)의 시트 저항 Rs1보다 낮은 특성으로 하기 위해, Si 등의 n형 불순물의 도프량을 종래의 발광 소자에 구비되는 n형 반도체층의 표준적인 도프량에 비해 예를 들어 1.5배 정도로 하는 것이 바람직하다. 이에 따라, 시트 저항 Rs2를 상술한 원하는 범위로 제어하는 것이 가능해지고, 구체적으로는 도프량을 상기 범위로 하는 것이 바람직하다.
종래의 발광 소자에 있어서는, 일반적으로 n형 반도체층(4) 및 p측의 투광성 전극(7)의 시트 저항을 동일한 정도로 함으로써, 투광성 전극(7) 및 반도체층(20)에 균일하게 전류를 확산시키는 것이 발광 효율의 면에서 바람직한 것으로 알려져 있었다. 그러나, 이와 같은 구성에서는, 오히려 발광 효율 및 광 취출 효율의 저하를 초래한다는 문제가 있었다.
이러한 문제를 해결하기 위해 본 발명자들이 예의 연구한 바, p형 반도체층(6) 위에 후술하는 절연층(15)을 설치함과 함께, n형 반도체층(4)의 시트 저항 Rs2가 투광성 전극(7)의 시트 저항 Rs1보다 낮아지도록 제어함으로써, n형 반도체층(4) 위에 설치되는 부극 본딩 패드(9) 부근에서의 발광이 억제되는 한편, 발광층(15)이 제거되어 있지 않은 정극 본딩 패드(8) 주변에 있어서는 발광 강도가 높은 부분의 면적이 커지기 때문에 광 취출 효율이 향상된다는 것을 발견하였다. 또한, 본 발명자들은, 발광 소자(1)의 구동 전압(Vf)에는 n형 반도체층(4)의 시트 저항 Rs2가 지배적으로 작용한다는 것을 지견하고, 이 시트 저항 Rs2를 투광성 전극(7)의 시트 저항 Rs1보다 낮게 함으로써, 전기적 특성이 대폭 향상된다는 것을 발견하였다. 이에 따라, 광 취출 효율이 향상되고, 외부 양자 효율이 우수하고, 높은 발광 출력 및 전기적 특성을 구비하는 발광 소자(1)가 얻어진다.
또한, n형 클래드층(4b)을 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 가진 III족 질화물 반도체로 이루어지는 n측 제1층과, 상기 n측 제1층과 조성이 상이함과 함께 100옹스트롬 이하의 막 두께를 가진 III족 질화물 반도체로 이루어지는 n측 제2층이 적층된 구조를 포함하는 것이어도 좋다. 또한, n형 클래드층(4b)은, n측 제1층과 n측 제2층이 교대로 반복하여 적층된 구조를 포함한 것이어도 좋다. 또한, 바람직하게는, 상기 n측 제1층 또는 n측 제2층 중 어느 하나가 발광층(5)에 접하는 구성으로 하면 된다.
상술한 바와 같은 n측 제1층 및 n측 제2층은, 예를 들어 Al을 포함하는 AlGaN계(간단히 AlGaN으로 기재하는 경우가 있음), In을 포함하는 GaInN계(간단히 GaInN으로 기재하는 경우가 있음), GaN의 조성으로 할 수 있다. 또한, n측 제1층 및 n측 제2층은 GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, GaInN/AlGaN의 교대 구조, 조성이 상이한 GaInN/GaInN의 교대 구조(본 발명에 있어서의 "조성이 상이하다"는 설명은 각 원소 조성비가 상이한 것을 말하며, 이하 마찬가지임), 조성이 상이한 AlGaN/AlGaN의 교대 구조여도 좋다. 본 발명에 있어서는, n측 제1층 및 n측 제2층은 GaInN/GaN의 교대 구조 또는 조성이 상이한 GaInN/GaInN인 것이 바람직하다.
상기 n측 제1층 및 n측 제2층의 초격자층은 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스토롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 n측 제1층과 n측 제2층의 막 두께가 100옹스트롬을 초과하면, 결정 결함이 발생하기 쉬워져 바람직하지 않다.
상기 n측 제1층 및 n측 제2층은 각각 도프한 구조여도 좋고, 또한 도프 구조/미도프 구조의 조합이어도 좋다. 도프되는 불순물로서는, 상기 재료 조성에 대하여 종래 공지된 것을 아무런 제한 없이 적용할 수 있다. 예를 들어, n형 클래드층으로서, GaInN/GaN의 교대 구조 또는 조성이 상이한 GaInN/GaInN의 교대 구조인 것을 사용한 경우에는 불순물로서 Si가 적합하다. 또한, 상술한 바와 같은 n측 초격자 다층막은 GaInN이나 AlGaN, GaN으로 대표되는 조성이 동일하여도, 도핑을 적절하게 ON, OFF하면서 제작하여도 좋다.
상술한 바와 같이, n형 클래드층(4b)을 초격자 구조를 포함하는 층 구성으로 함으로써 발광 출력이 각별히 향상되고, 전기 특성이 우수한 발광 소자(1)로 하는 것이 가능해진다.
「발광층」
n형 반도체층 위에 적층되는 발광층으로서는, 단일 양자 웰 구조 또는 다중 양자 웰 구조 등의 구조를 갖는 발광층(5)을 들 수 있다. 도 1에 도시한 바와 같은 양자 웰 구조의 웰층으로서는, 청색 발광을 나타내는 구성으로 하는 경우에는 통상 Ga1 -yInyN(0<y<0.4)이 되는 조성의 III족 질화물 반도체가 사용되지만, 본 발명과 같은 녹색 발광을 나타내는 웰층(5b)의 경우에는, Ga1 -yInyN(0.07<y<0.20) 등 인듐의 조성을 높인 것이 사용된다.
본 발명과 같은 다중 양자 웰 구조의 발광층(5)의 경우에는, 상기 Ga1 - yInyN을 웰층(5b)으로 하고, 웰층(5b)보다 밴드 갭 에너지가 큰 AlxGa1 -xN(0≤z<0.3)을 장벽층(5a)으로 하는 것이 바람직하다. 또한, 웰층(5b) 및 장벽층(5a)에는 불순물을 도프해도 좋고, 또는 하지 않아도 좋다.
또한, 웰층(5b)의 막 두께로서는 양자 효과가 얻어지는 정도의 막 두께, 예를 들어 1 내지 10nm로 할 수 있으며, 보다 바람직하게는 2 내지 6nm로 하면 발광 출력의 면에서 바람직하다.
「p형 반도체층」
p형 반도체층(6)은, 통상 p형 클래드층(6a) 및 p형 콘택트층(6b)으로 구성된다. 또한, p형 콘택트층(6b)이 p형 클래드층(6a)을 겸하는 것도 가능하다.
p형 클래드층(6a)은, 발광층(5)으로의 캐리어의 폐색과 캐리어의 주입을 행하는 층이다. p형 클래드층(6a)의 조성으로서는, 발광층(5)의 밴드 갭 에너지보다 커지는 조성으로 발광층(5)으로의 캐리어의 폐색을 행할 수 있는 것이면 특별히 한정되지 않지만, 바람직하게는 AlxGa1 -xN(0<x≤0.4)인 것을 들 수 있다. p형 클래드층(6a)이 이러한 AlGaN으로 이루어지면, 발광층으로의 캐리어의 폐색의 면에서 바람직하다. p형 클래드층(6a)의 막 두께는 특별히 한정되지 않지만, 바람직하게는 1 내지 400nm이고, 보다 바람직하게는 5 내지 100nm이다. p형 클래드층(6a)의 p형 도프 농도는 1×1018 내지 1×1021/cm3가 바람직하고, 보다 바람직하게는 1×1019 내지 1×1020/cm3이다. p형 도프 농도가 상기 범위이면, 결정성을 저하시키지 않고 양호한 p형 결정이 얻어진다. 또한, p형 클래드층(6a)은 복수회 적층한 초격자 구조로 해도 좋다.
또한, p형 클래드층(6a)을 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만 100옹스트롬 이하의 막 두께를 가진 III족 질화물 반도체로 이루어지는 p측 제1층과, 상기 p측 제1층과 조성이 상이함과 함께 100옹스트롬이하의 막 두께를 가진 III족 질화물 반도체로 이루어지는 p측 제2층이 적층된 구조를 포함하는 것이어도 좋다. 또한, p측 제1층과 p측 제2층이 교대로 반복하여 적층된 구조를 포함한 것이어도 좋다.
상술한 바와 같은 p측 제1층 및 p측 제2층은 각각 상이한 조성, 예를 들어 AlGaN, GaInN 또는 GaN 중 어느 하나의 조성이어도 좋고, 또한 GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, 또는 GaInN/AlGaN의 교대 구조여도 좋다. 본 발명에 있어서는, p측 제1층 및 p측 제2층은 AlGaN/AlGaN 또는 AlGaN/GaN의 교대 구조인 것이 바람직하다.
상기 p측 제1층 및 p측 제2층의 초격자층은 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 p측 제1층과 p측 제2층의 막 두께가 100옹스트롬을 초과하면, 결정 결함 등을 많이 포함하는 층이 되어 바람직하지 않다.
상기 p측 제1층 및 p측 제2층은 각각 도프한 구조여도 좋고, 또한 도프 구조/미도프 구조의 조합이어도 좋다. 도프되는 불순물로서는, 상기 재료 조성에 대하여 종래 공지된 것을 아무런 제한 없이 적용할 수 있다. 예를 들어, p형 클래드층으로서, AlGaN/GaN의 교대 구조 또는 조성이 상이한 AlGaN/AlGaN의 교대 구조인 것을 사용한 경우에는, 불순물로서 Mg가 적합하다. 또한, 상술한 바와 같은 p측 초격자 다층막은 GaInN이나 AlGaN, GaN으로 대표되는 조성이 동일하여도, 도핑을 적절하게 ON, OFF하면서 제작하여도 좋다.
상술한 바와 같이, p형 클래드층(6a)을 초격자 구조를 포함하는 층 구성으로 함으로써 발광 출력이 각별히 향상되고, 전기 특성이 우수한 발광 소자(1)로 하는 것이 가능해진다.
p형 콘택트층(6b)은 정극을 설치하기 위한 층이다. p형 콘택트층(6b)은 AlxGa1-xN(0≤x≤0.4)이 바람직하다. Al 조성이 상기 범위이면, 양호한 결정성의 유지 및 p 오믹 전극과의 양호한 오믹 접촉의 면에서 바람직하다. p형 불순물(도펀트)을 1×1018 내지 1×1021/cm3의 농도, 바람직하게는 5×1019 내지 5×1020/cm3의 농도로 함유하고 있으면, 양호한 오믹 접촉의 유지, 균열 발생의 방지, 양호한 결정성 유지의 면에서 바람직하다. p형 불순물로서는 특별히 한정되지 않지만, 예를 들어 바람직하게는 Mg를 들 수 있다. p형 콘택트층(6b)의 막 두께는, 특별히 한정되지 않지만 0.01 내지 0.5μm가 바람직하고, 보다 바람직하게는 0.05 내지 0.2μm이다. p형 콘택트층(6b)의 막 두께가 이 범위이면, 발광 출력의 면에서 바람직하다.
『절연층』
본 발명의 발광 소자에 있어서는, p형 반도체층(6) 위의 적어도 일부, 도 1 및 도 2에 도시한 예의 발광 소자(1)에서는 대략 중앙 부근에 절연 재료로 이루어지는 절연층(15)이 구비되어 있다. 또한, 도시예에서는 절연층(15)이 투광성 전극(7)에 덮이도록 형성되어 있다.
절연층(15)의 재료로서는 특별히 한정되지 않으며, 종래 공지된 절연성 산화막 등을 아무런 제한 없이 사용할 수 있지만, 그 중에서 산화실리콘(SiO2)을 사용하는 것이 바람직하다.
종래, 절연 재료로 이루어지는 절연층(15)이 바로 아래에 구비되어 있지 않은 구성인 투광성 전극(7)을 이루는 도전성의 박막은, 세로 방향(반도체층 방향)으로의 전류 확산보다 가로 방향(막내 방향)으로의 전류 확산이 작다는 점에서, 이 위에 형성되는 본딩 패드 전극(정극 본딩 패드(8))의 바로 아래에 전류 집중이 발생하기 쉽다. 이로 인해, 발광층(5)에 있어서 발광 작용이 얻어지는 영역이 본딩 패드 전극의 바로 아래만이 되고, 발광 소자로부터 취출되는 광의 발광 효율이 저하되어 원하는 휘도가 얻어지지 않는다는 문제가 있었다.
본 발명에서는, 도 1 및 도 2에 도시한 바와 같이 p형 반도체층(6) 위에 투광성 전극(7)에 덮인 상기 구성의 절연층(15)을 구비함으로써, 투광성 전극(7)의 막 내에 있어서의 전류 확산이 촉진된다. 즉, 투광성 전극(8) 및 반도체층(20)에 있어서, 주로 절연층(15) 및 정극 본딩 패드(8)에 대응하는 위치의 주변부에 전류가 확산된다. 이에 따라, 발광층(5)에 있어서의 절연층(15)의 바로 아래의 위치에서는 발광 작용이 억제되고, 그 주변부나 부극 본딩 패드(9)의 주변부에 있어서 양호한 발광 작용이 얻어지기 때문에, 발광 소자로부터 취출되는 광의 발광 효율이 향상된다. 따라서, 내부 양자 효율이 우수하고, 발광 휘도를 높인 발광 소자(1)를 실현할 수 있다.
본딩 패드 전극(정극 본딩 패드(8))의 바로 아래에 절연층(15)을 설치함으로써, 절연층(15) 및 정극 본딩 패드(8)에 대응하는 위치에서의 전류 집중을 억제하고, 그 주변부에 전류를 확산시킴으로써 얻어지는 효과에 대하여, 도 5의 그래프를 사용하여 설명한다. 도 5는, 발광 소자의 순방향 전류(I)와 발광 출력(Po)의 관계를 나타내는 그래프이며, 그래프 중 곡선 (a), (b), (c)는 절연층이 설치된 본 발명에 관한 발광 소자의 특성을 나타내는 것이다. 또한, 도 5의 그래프 중 곡선 (d), (e)는 절연층을 구비하지 않은 발광 소자의 특성을 나타내는 것이다.
도 5의 그래프에 도시한 바와 같이, 절연층을 설치하여 상기 절연층 및 정극 본딩 패드의 주변부에 전류를 확산시킨 본 발명에 관한 발광 소자는, 절연층이 설치되어 있지 않은 발광 소자에 비해 순방향 전류(I)가 동일한 경우에도 높은 발광 출력(Po)이 얻어진다는 것이 명확하다. 이것은, p형 반도체층(6) 위에 절연층(15)이 설치됨으로써, 투광성 전극(7) 및 반도체층(20)에 있어서 절연층(15) 및 정극 본딩 패드(8)에 대응하는 위치(A)의 주변부에 전류가 확산되고, 이 주변부가 효과적으로 발광하기 때문인 것으로 생각된다.
또한, 절연층(15)의 두께로서는 50 내지 500nm의 범위인 것이 바람직하고, 100 내지 300nm의 범위인 것이 보다 바람직하다. 절연층(15)의 두께가 상기 범위이면, 상술한 바와 같은 전류 집중을 억제하는 작용이 보다 효과적으로 얻어진다.
또한, 절연층(15)의 평면에서 보았을 때의 형상은 특별히 한정되는 것은 아니며, 예를 들어 대략 원 형상이나 대략 사각 형상 등 적절하게 선택하여 사용할 수 있지만, 전류를 효과적으로 확산시킬 수 있는 형상으로서는 대략 원 형상 등을 들 수 있다. 이와 같이, 절연층(15)을 평면에서 보았을 때 대략 원 형상으로 형성한 경우에는, 그 직경을 정극 본딩 패드(8)의 직경보다 30μm 이하의 범위 내에서 크게 형성하는 것이 바람직하고, 또한 10μm 이하의 범위 내에서 크게 형성하는 것이 보다 바람직하다.
『투광성 전극』
투광성 전극(7)은 도전성을 구비한 산화막 등으로 이루어지는 투광성의 전극이며, 이 기술 분야에서 통상 사용되는 투광성 재료를 아무런 제한 없이 사용할 수 있다. 이러한 재료로서는, 예를 들어 ITO(In2O3-SnO2), AZO(ZnO-Al2O3), IZO(In2O3-ZnO: 산화인듐아연; Indium Zinc Oxide), GZO(ZnO-Ga2O3), IGO(In2O3-Ga2O3), ICO(In2O3-Ce2O3), 임의의 불순물 원소가 도프된 산화티탄(TiO2) 등을 포함하는 재료를 들 수 있다. 또한, 이들 재료 중 산화티탄에는 TiO2를 일부 환원한 환원형 TiO2-X를 사용해도 되고, 도전성인 것이면 좋다. 또한, 산화티탄에 도프하는 재료로서는, 예를 들어 Nb 등을 들 수 있다.
또한, 본 발명에 있어서는, ITO, IZO, IGO, ICO 및 도전성 산화티탄 중 적어도 어느 1종을 사용하는 것이 보다 바람직하다.
또한, 투광성 전극(7)을 형성하는 방법으로서도 특별히 한정되지 않으며, 이 기술 분야에서 알려진 관용의 수단으로 설치할 수 있다. 또한, 투광성 전극(7)의 구조도 종래 공지된 구조를 포함하여 어떠한 구조도 전혀 제한 없이 사용할 수 있다. 또한, 투광성 전극(7)은 절연층(15)의 전체면을 덮음과 함께, p형 반도체층(6) 위의 거의 전체면을 덮도록 형성해도 상관없고, 간극을 두고 격자 형상이나 수목 형상으로 형성하는 것도 가능하다. 또한, 투광성 전극(9)을 형성한 후, 합금화나 투명화를 목적으로 하는 열 어닐을 실시해도 좋고, 또는 실시하지 않아도 상관없다.
본 발명에 관한 발광 소자(1)에서는, n형 반도체층(4)의 시트 저항 Rs2가 p측인 투광성 전극(7)의 시트 저항 Rs1보다 낮은 구성이 되어 있다. 이러한 구성으로 함으로써, 상술한 바와 같이 정극 본딩 패드(8)의 바로 아래에 있어서의 반도체층(20)(발광층(5))에서의 발광이 억제됨과 함께, 부극 본딩 패드(9) 부근에서의 발광이 억제된다. 이에 따라, 주로 정극 본딩 패드(8)의 주변부에 있어서의 위치의 발광층(5)이 발광하기 때문에, n형 반도체층(4) 위에 설치되는 부극 본딩 패드(9) 부근에서의 발광이 억제되는 한편, 발광층(15)이 제거되어 있지 않은 정극 본딩 패드(8) 주변에 있어서는 발광 강도가 높은 부분의 면적이 커지기 때문에, 광 취출 효율이 향상된다. 또한, 투광성 전극(7)의 막 두께를 얇게 구성할 수 있기 때문에 광투과율이 향상되고, 광 취출 효율을 한층 더 향상시키는 것이 가능해진다. 이에 따라, 발광 효율 및 광 취출 효율이 우수하고, 높은 발광 강도 및 전기적 특성을 구비하는 발광 소자(1)를 실현할 수 있다.
또한, 투광성 전극(7)의 시트 저항 Rs1은 30Ω/□ 이하인 것이 바람직하다. 상술한 바와 같이, n형 반도체층(4)의 시트 저항 Rs2를 p측인 투광성 전극(7)의 시트 저항 Rs1보다 낮은 구성으로 한 후, n형 반도체층(4)의 시트 저항 Rs2를 15Ω/□ 이하로 하고, 투광성 전극(7)의 시트 저항 Rs1을 30Ω/□ 이하로 함으로써, 광 취출 효율의 향상 효과가 안정적으로 얻어짐과 함께, 우수한 전기적 특성이 얻어진다.
또한, 투광성 전극(7)의 시트 저항 Rs1을 제어하는 방법으로서는 특별히 한정되지 않지만, 예를 들어 막 두께의 조정이나 어닐 처리에 의해 제어하는 방법을 이용할 수 있다. 본 실시 형태와 같이, 투광성 전극(7)의 시트 저항 Rs1을 n형 반도체층(4)의 시트 저항 Rs2보다 높게 하고, 또한 시트 저항 Rs1을 30Ω/□ 이하로 하는 경우에는, 예를 들어 막 두께를 얇게 함으로써 원하는 특성으로 제어하는 것이 가능하다.
투광성 전극(7)의 두께로서는 100nm 이하인 것이 바람직하다. 투광성 전극(7)의 두께를 상기로 함으로써, 시트 저항 Rs1을 30Ω/□ 이하로 제어하는 것이 가능해진다. 또한, 투광성 전극(7)의 최대 두께로서는, 생산성을 고려하여 600nm 이하로 하는 것이 바람직하다.
또한, 본 발명에 관한 발광 소자(1)에 있어서는, 투광성 전극(7)의 표면에 요철이 형성된 구성으로 하는 것이 보다 바람직하다. 이에 따라, 투광성 전극(7)로부터의 광 취출 효율이 향상되과 함께, 요철의 형상이나 치수를 적성화함으로써 투광성 전극(7)의 시트 저항 Rs1을 제어하는 것도 가능해진다.
『본딩 패드(전극)』
본 발명에 관한 발광 소자(1)에 있어서는 투광성 전극(7) 위에 정극 본딩 패드(8)가 설치되어 있으며, n형 반도체층(4)에 구비되는 n형 콘택트층에 접하도록 부극 본딩 패드(9)가 설치되어 있다.
「정극 본딩 패드」
정극 본딩 패드(8)는, 도 1 및 도 2에 도시한 바와 같이 p형 반도체층(6) 및 절연층(15)과 접하는 투광성 도전 산화막 층으로 이루어지는 투광성 전극(7) 위의 일부에 설치되어 있다. 또한, 도시예의 정극 본딩 패드(8)는, 투광성 전극(7)의 표면(7a)에 있어서 절연층(15)에 대응하는 위치(A)에 설치되어 있다.
정극 본딩 패드(8)는, 회로 기판이나 리드 프레임 등과의 전기 접속을 위해 설치된다. 정극 본딩 패드로서는 Au, Al, Ni 및 Cu 등을 사용한 각종 구조가 주지되어 있으며, 이들 주지된 재료, 구조를 아무런 제한 없이 사용할 수 있다.
정극 본딩 패드(8)의 두께는 100 내지 1500nm의 범위 내인 것이 바람직하다. 또한, 본딩 패드의 특성상, 두께가 큰 것이 결합성이 높아지기 때문에, 정극 본딩 패드(8)의 두께는 300nm 이상으로 하는 것이 보다 바람직하다.
본 실시 형태에서 설명하는 발광 소자(1)에 있어서는, 상술한 바와 같이 정극 본딩 패드(8)가 투광성 전극(7)의 표면(7a)에 있어서 절연층(15)에 대응하는 위치(A)에 설치되어 있는 것이 바람직하다. 이와 같은 구성에 의해, 상술한 바와 같은 전류 집중을 억제하는 효과나 정극 본딩 패드(8)에서의 광의 흡수나 다중 반사에 의한 손실을 억제할 수 있는 효과가 안정적으로 얻어진다. 또한, 본 발명에 관한 발광 소자(1)에 있어서는, 정극 본딩 패드(8)의 바로 아래에 있어서의 전류 집중을 억제함으로써, 특히 발광 소자를 높은 전류로 구동한 경우의 발광 출력(Po)이 향상된다는 효과가 얻어진다.
또한, 본 실시 형태에서는, 예를 들어 투광성 전극(7)의 표면(7a)에 있어서 절연층(15)에 대응하는 위치(A)에 도시를 생략한 관통 구멍을 설치하고, 정극 본딩 패드(8)가 관통 구멍을 통해 절연층(15)과 접하여 설치된 구성으로 하는 것도 가능하다. 이러한 구성으로 함으로써, 정극 본딩 패드(8)의 접합 강도가 향상된다는 효과가 얻어진다.
「부극 본딩 패드」
부극 본딩 패드(9)는, 반도체층(20)의 n형 반도체층(4)에 접하도록 형성된다. 이로 인해, 부극 본딩 패드(9)를 형성할 때에는 발광층(5) 및 p형 반도체층(6)의 일부를 제거하여 n형 반도체층(4)의 n형 콘택트층을 노출시키고, 이 위에 부극 본딩 패드(9)를 형성한다.
부극 본딩 패드(9)로서는 각종 조성이나 구조가 주지되어 있으며, 이들 주지된 조성이나 구조를 아무런 제한 없이 사용할 수 있고, 이 기술 분야에서 알려진 관용의 수단으로 설치할 수 있다.
또한, 상술한 정극 본딩 패드(8) 및 부극 본딩 패드(9)의 발광 소자(1) 위에 있어서의 형성 위치나 전극 중심간 거리는 특별히 한정되지 않는다. 그러나, 보다 우수한 발광 효율 및 광 취출 효율을 얻기 위해서는, 각 본딩 패드의 형성 위치나 전극 중심간 거리를 적절하게 조정하는 것이 바람직하다. 예를 들어, 도 1 및 도 2에 도시한 예와 같은 평면에서 보았을 때 대략 직사각형의 발광 소자(1)를 구성하는 경우에는, 우선 발광 소자(1)의 길이 방향의 한 단부측 근방에 부극 본딩 패드(9)를 배치하고, 발광 소자(1)의 대략 중앙 부근 또는 길이 방향의 다른 단부측 근방에 정극 본딩 패드(8)를 배치한 구성으로 하는 것이 상술한 바와 같은 높은 발광 효율 및 광 취출 효율이 얻어지기 쉽다는 점에서 바람직하다.
본 발명에서는, 상술한 바와 같이 반도체층(20)에 구비되는 n형 반도체층(4)의 시트 저항 Rs2가 투광성 전극(7)의 시트 저항 Rs1보다 낮은 구성이 되어 있다. 이에 따라, 부극 본딩 패드(9)로부터 n형 반도체층(4)을 통해 발광층(5) 및 p형 반도체층(6)을 유통하고, 투광성 전극(7)에 전류가 흐를 때의 전류 집중이 억제되기 때문에, 발광 효율이 우수한 발광 소자(1)가 얻어진다.
『발광 소자의 평면에서 보았을 때의 칩 크기』
본 발명에 있어서는, 발광 소자(1)의 평면에서 보았을 때의 칩 크기, 즉 정극 본딩 패드(8)와 부극 본딩 패드(9)가 이격된 방향의 전극 이격 방향 치수(칩 길이 치수)(L) 및 이 전극 이격 방향에 직교하는 방향에서의 칩 폭 치수(W)에 대해서는, 특별히 한정되지 않는다. 예를 들어, 전극 이격 방향 치수(L) 및 칩 폭 치수(W)를 평면에서 보았을 때의 칩 형상이 정사각 형상이 되는 치수비로 해도 좋고, 또는 직사각 형상이 되는 치수비로 해도 좋지만, 어떠한 경우에도 본 발명에 의한 발광 효율의 향상 효과가 얻어진다. 그러나, 상기 구성에 의해 얻어지는 발광 효율 향상의 효과를 더 현저한 것으로 하기 위해서는, 도 2에 도시한 예와 같이 그 평면에서 보았을 때의 형상을, 전극 이격 방향 치수(L)를 칩 폭 치수(W)보다 길게 하고, 대략 직사각 형상으로 하는 것이 보다 바람직하다.
본 발명에 관한 발광 소자(1)와 같이 상기 구성의 절연층(15)을 구비하고, n형 반도체층(4)의 시트 저항 Rs2가 투광성 전극(7)의 시트 저항 Rs1보다 낮은 구성인 발광 소자의 경우, 그 구동 전류(순방향 전류) IF를 바람직하게는 30 내지 100mA 정도의 범위로서 사용한다. 이러한 조건으로 구동되는 발광 소자는, 예를 들어 리플렉터 등을 사용한 조명이나 헤드 램프 용도 등에 사용된다. 이와 같이, 발광 소자(1)는 비교적 큰 전류로 구동되고, 높은 발광 강도가 얻어지는 것이며, 상기한 조명 용도 등에 있어서 적합한 것이다.
발광 소자(1)를 상기 조건으로 구동하는 경우의 보다 바람직한 칩 크기에 대하여, 이하에 상세하게 설명한다.
본 실시 형태의 발광 소자(1)는, 그 평면에서 보았을 때의 전극 이격 방향 치수(L)를 400μm 이상, 보다 바람직하게는 400 내지 550μm의 범위로 하고, 칩 폭 치수(W)를 180μm 이상, 보다 바람직하게는 180 내지 260μm의 범위로 함으로써, 평면에서 보았을 때 대략 직사각 형상으로 구성할 수 있다. 이 경우, 예를 들어 평면에서 보았을 때의 칩 크기(W×L)를, 예를 들어 260×550μm나 240×400μm, 180×400μm 등의 조합으로 할 수 있다.
본 실시 형태와 같이, 큰 구동 전류(순방향 전류) IF를 인가하여 사용하는 발광 소자(1)에서는, 칩 크기 및 형상을 상기 구성으로 함으로써 정극 본딩 패드(8)의 바로 아래에 있어서의 반도체층(20)(발광층(5))에서의 발광이 억제됨과 함께, 부극 본딩 패드(9) 부근에서의 발광이 억제되는 작용이 보다 현저해진다. 이에 따라, 주로 정극 본딩 패드(8)의 주변부에 있어서의 위치의 발광층(5)이 효과적으로 발광하는 한편, n형 반도체층(4) 위에 설치되는 부극 본딩 패드(9) 부근에서의 발광이 더 억제된다. 따라서, 발광층(15)이 제거되지 않은 정극 본딩 패드(8) 주변에 있어서는, 발광 강도가 높은 부분의 면적이 더욱 커지기 때문에 발광 효율이 보다 한층 더 향상된다.
또한, 본 실시 형태에 있어서는 발광 소자(1)의 종횡 치수, 즉 전극 이격 방향 치수(L)×칩 폭 치수(W)를 상기 범위로 한 후, 그 평면에서 보았을 때의 면적을 180,000μm2 정도 이하로 하는 것이 상기한 발광 효율 향상의 효과가 현저해진다는 점에서 바람직하다. 예를 들어, 칩 크기(W×L)를 280×550μm로 한 경우에는, 평면에서 보았을 때의 면적이 154,000μm2가 되고, 칩 크기(W×L)가 260×550μm인 경우에는 평면에서 보았을 때의 면적이 143,000μm2, 240×400μm인 경우에는 96,000μm2, 180×400μm인 경우에는 72,000μm2가 된다.
일반적으로, 발광 소자의 평면에서 보았을 때의 면적이 클수록, n형 반도체층(4)측의 시트 저항 Rs2가 낮은 것이 구해진다. 본 실시 형태에 있어서는, 특히 대전류를 인가하여 구동함과 함께, 평면에서 보았을 때의 면적, 즉 발광 면적이 큰 발광 소자인 경우, n형 반도체층(4)측의 시트 저항 Rs2가 투광성 전극(7)의 시트 저항 Rs1보다 낮은 구성이 됨으로써, 상술한 바와 같은 발광 효율의 향상 효과가 보다 현저하게 얻어진다.
또한, 본 실시 형태에 있어서는, 발광 소자(1)의 전극 이격 방향 치수(L)×칩 폭 치수(W), 및 평면에서 보았을 때의 면적을 상기 범위로 한 후, 그 평면에서 보았을 때의 종횡 치수비, 즉 (전극 이격 방향 치수(L))/(칩 폭 치수(W))를 1.5 내지 2.7의 범위로 하는 것이 상기한 발광 효율 향상의 효과가 현저해진다는 점에서 바람직하다. 예를 들어, 칩 크기(L×W)가 280×550μm인 경우에는, 종횡 치수비(L/W)는 2.0이 된다.
또한, 상술한 정극 본딩 패드(8)와 부극 본딩 패드(9)의 전극 중심간 거리는, 발광 소자(1)의 전극 이격 방향 치수(L)에 의해 제한된다. 본 실시 형태에 있어서는, 발광 소자(1)의 평면에서 보았을 때의 치수 및 형상을 상기 조건으로 한 후, 전극 중심간 거리를 다음의 식 {발광 소자의 전극 이격 방향 치수(L)×0.5 내지 0.75}의 범위로 하는 것이 본 발명에 의한 효과가 현저해짐과 함께, 발광 불균일 등이 발생하지 않고, 보다 높은 발광 효율이 얻어진다는 점에서 바람직하다.
여기서, 본 실시 형태에서 설명하는 예와 같이, 큰 구동 전류(순방향 전류) IF를 발광 소자에 인가하는 경우, 일반적으로 발광 소자의 평면에서 보았을 때의 발광 불균일이 발생하기 쉽다는 특성이 있다. 이러한 발광 불균일은, 예를 들어 정극 본딩 패드(8)와 부극 본딩 패드(9)의 전극 중심간 거리를 적정하게 조정한 경우에도 발생하는 경우가 있다.
본 발명에 관한 발광 소자에 있어서는, n형 반도체층(4)의 시트 저항 Rs2를 투광성 전극(7)의 시트 저항 Rs1보다 낮게 구성하고 있기 때문에, 큰 순방향 전류 IF를 인가하여 사용하는 발광 소자여도 발광 불균일이 발생하는 것이 억제된다는 효과가 있다.
이상 설명한 바와 같은 본 발명에 관한 발광 소자(1)에 따르면, 기판(11) 위에 형성된 단결정의 하지층(3) 위에 n형 반도체층(4), 발광층(5) 및 p형 반도체층(6)이 순차 적층된 반도체층(20)이 형성되고, p형 반도체층(6) 위에 투광성 전극(7)이 형성되어 이루어지며, 또한 p형 반도체층(6) 위의 적어도 일부에 절연층(15)이 구비됨과 함께 투광성 전극(7)이 절연층(15)을 덮어서 형성되고, 투광성 전극(7)의 표면(7a)에 있어서 p형 반도체층(6) 위에 구비된 절연층(15)의 상측의 위치(A)에 정극 본딩 패드(8)가 설치되어 있기 때문에, 투광성 전극(7) 및 반도체층(20)에 있어서의 정극 본딩 패드(8)에 대응하는 위치에서의 전류 집중을 억제할 수 있으며, 발광 효율이 향상된다. 또한, n형 반도체층(4)의 시트 저항 Rs2가 투광성 전극(7)의 시트 저항 Rs1보다 낮은 구성이기 때문에, n형 반도체층(4) 위에 설치되는 부극 본딩 패드(9) 부근에서의 발광이 억제되는 한편, 발광층(15)이 제거되어 있지 않은 정극 본딩 패드(8) 주변에 있어서는 발광 강도가 높은 부분의 면적이 커지기 때문에 광 취출 효율이 향상된다. 또한, 투광성 전극(7)의 막 두께를 얇게 구성할 수 있기 때문에 광투과율이 향상되고, 광 취출 효율을 한층 더 향상시키는 것이 가능해진다. 따라서, 발광 효율 및 광 취출 효율이 우수하고, 높은 외부 양자 효율을 구비함과 함께, 우수한 전기적 특성을 구비하는 발광 소자(1)를 제공하는 것이 가능해진다.
또한, 본 발명에 관한 발광 소자에서는, 예를 들어 기판으로서 도 3 및 도 4 에 도시한 바와 같이, (0001) C면으로 이루어지는 평면(111)과 복수의 볼록부(112)로 이루어지는 주면(110)을 갖는 기판(100)을 사용하고, 또한 하지층(103)이 주면(110) 위에 있어서 평면(111) 및 볼록부(112)를 덮도록 III족 질화물 반도체가 에피택셜 성장함으로써 형성된 구성으로 하는 것도 가능하다.
도 3 및 도 4에 도시한 예의 기판(11A)에는, 복수의 볼록부(112)가 형성되어 있다. 또한, 기판(100)의 주면(110)에 있어서 볼록부(112)가 형성되어 있지 않은 부분은, (0001) C면으로 이루어지는 평면(111)이 되어 있다. 따라서, 도 3 및 도 4에 도시한 예와 같이, 기판(100)의 주면(110)은 C면으로 이루어지는 평면(111)과 복수의 볼록부(112)로 구성되어 있다.
볼록부(112)는, 도시예와 같이 C면에 비평행한 표면(112c)으로 이루어지는 것이며, 이 표면(112c)에 C면이 나타나 있지 않은 것이다. 이 볼록부(112)는 베이스부(112a)의 평면 형상이 대략 원형이며, 상부를 향해 서서히 외형이 작아지는 형상이 되어 있으며, 측면(112b)이 외측을 향해 만곡된 그릇 형상(반구 형상)이 되어 있다. 또한, 볼록부가 후술하는 바와 같이 사파이어 이외의 산화물 또는 질화물로 구성되는 경우에는, 원기둥형으로 해도 상관없다. 또한, 볼록부(112)의 평면 배치로서는, 바둑판 눈금 형상으로 등간격으로 배치되어 있다.
볼록부(112)는, 베이스부 폭(d1)이 0.05 내지 1.5μm, 높이(h)가 0.05 내지 1μm의 범위이고, 베이스부 폭(d1)의 1/4 이상이며, 인접하는 볼록부(112)간의 간격(d2)이 베이스부 폭(d1)의 0.3 내지 5배가 되어 있다. 여기서, 볼록부(112)의 베이스부 폭(d1)이란, 볼록부(112)의 저변(베이스부(12a))에 있어서의 최대폭의 길이를 말한다. 또한, 인접하는 볼록부(112)의 간격(d2)이란, 가장 근접한 볼록부(112)의 기초부(112a)의 테두리간의 거리를 말한다.
인접하는 볼록부(112)간의 간격(d2)은, 베이스부 폭(d1)의 0.5 내지 5배인 것이 바람직하다. 볼록부(112)간의 간격(d2)이 베이스부 폭(d1)의 0.3배 미만이면 n형 반도체층(4)(반도체층(20))을 구성하는 하지층(103)을 에피택셜 성장시킬 때, C면으로 이루어지는 평면(111) 위로부터의 결정 성장이 촉진되기 어려워지고, 볼록부(112)를 하지층(103)으로 완전하게 매립하는 것이 어려워지고, 하지층(103)의 표면(103a)의 평탄성이 충분히 얻어지지 않는 경우가 있다. 따라서, 볼록부(112)를 매립하여 하지층(103) 위에 LED 구조를 이루는 반도체층의 결정을 형성한 경우, 이 결정은 당연히 피트가 많이 형성되게 되며, 형성되는 III족 질화물 반도체 발광 소자의 출력이나 전기 특성 등의 악화로 이어진다. 또한, 볼록부(112)간의 간격(d2)이 베이스부 폭(d1)의 5배를 초과하면, 기판(100)을 사용하여 III족 질화물 반도체 발광 소자를 형성한 경우, 기판(100)과 기판(100) 위에 형성된 III족 질화물 반도체층의 계면에서의 광의 난반사의 기회가 감소되어, 광의 취출 효율을 충분히 향상시킬 수 없게 될 우려가 있다.
베이스부 폭(d1)은 0.05 내지 1.5μm인 것이 바람직하다. 베이스부 폭(d1)이 0.05μm 미만이면 기판(100)을 사용하여 III족 질화물 반도체 발광 소자를 형성한 경우, 광을 난반사시키는 효과가 충분히 얻어지지 않게 될 우려가 있다. 또한, 베이스부 폭(d1)이 1.5μm를 초과하면, 볼록부(112)를 매립하여 하지층(1033)을 에피택셜 성장시키는 것이 곤란해진다. 또한, 평탄성 및 결정성이 양호한 하지층을 형성할 수 있다고 해도, 하지층과 발광층 사이의 왜곡이 커지고, 내부 양자 효율의 저하를 초래한다. 또한, 베이스부 폭(d1)은 상기 범위 내에서 보다 작은 구성으로 하면, 발광 소자의 발광 출력이 더욱 향상된다는 효과가 얻어진다. 또한, 베이스부 폭(d1)은 0.05 내지 1μm인 것이 보다 바람직하다.
볼록부(112)의 높이(h)는 0.05 내지 1μm인 것이 바람직하다. 볼록부(112)의 높이(h)가 0.05μm 미만이면 기판(100)을 사용하여 III족 질화물 반도체 발광 소자를 형성한 경우, 광을 난반사시키는 효과가 충분히 얻어지지 않게 될 우려가 있다. 또한, 볼록부(112)의 높이(h)가 1μm를 초과하면, 볼록부(112)를 매립하여 하지층(103)을 에피택셜 성장하는 것이 곤란해지고, 하지층(103)의 표면의 평탄성이 충분히 얻어지지 않는 경우가 있다.
또한, 볼록부(112)의 높이(h)는 베이스부 폭(d1)의 1/4 이상인 것이 바람직하다. 볼록부(112)의 높이(h)가 베이스부 폭(d1)의 1/4 미만이면 기판(100)을 사용하여 III족 질화물 반도체 발광 소자를 형성한 경우에 있어서의 광을 난반사시키는 효과나, 광의 취출 효율을 향상시키는 효과가 충분히 얻어지지 않게 될 우려가 있다.
또한, 볼록부(112)의 형상은 도 3 및 도 4에 도시한 예로 한정되는 것은 아니며, C면에 비평행한 표면으로 이루어지는 것이면 어떠한 형상이어도 좋다. 예를 들어, 베이스부의 평면 형상이 대략 다각형이며, 상부를 향해 서서히 외형이 작아지는 형상이 되어 있고, 측면(111)이 외측을 향해 만곡되어 있는 형상이어도 좋다. 또한, 측면이 상부를 향해 서서히 외형이 작아지는 경사면으로 이루어지는 대략 원추 형상이나 대략 다각추 형상이어도 좋다. 또한, 측면의 경사 각도가 2 단계 표적 변화되는 형상이어도 좋다. 또한, 볼록부가 후술하는 바와 같이 사파이어 이외의 산화물 또는 질화물로 구성되는 경우에는, 원기둥형으로 해도 상관없다. 또한, 볼록부(112)의 평면 배치도 도시예로 한정되는 것은 아니며, 등간격이어도 좋고, 등간격이 아니어도 좋다. 또한, 볼록부(112)의 평면 배치는 사각형상이어도 좋고, 삼각형상이어도 좋고, 랜덤이어도 좋다.
또한, 기판(100) 위에 설치되는 볼록부(112)는 후술하는 제조 방법에 의해 기판(100)을 에칭함으로써 형성할 수 있지만, 이것으로 한정되지 않는다. 예를 들어, 기판 위에 볼록부를 이루는 별도의 재료를 기판(100)의 C면 위에 퇴적시킴으로써 볼록부를 형성해도 좋다. 기판 위에 볼록부를 이루는 별도의 재료를 퇴적시키는 방법으로서는, 예를 들어 스퍼터법, 증착법, CVD법 등의 각 방법을 이용할 수 있다. 또한, 볼록부를 이루는 재료로서는 산화물이나 질화물 등, 기판의 재료와 거의 동등한 굴절률을 갖는 재료를 사용하는 것이 바람직하고, 기판이 사파이어 기판인 경우에는 예를 들어 SiO2, Al2O3, SiN, ZnO 등을 사용할 수 있다.
상기 일례와 같이, 기판(100)을 평면(111) 및 볼록부(112)로 이루어지는 주면(110)이 구비된 상기 구성으로 함으로써, 기판(100)과 후술하는 하지층(103)의 계면이 버퍼층(102)을 통해 요철이 되기 때문에, 광의 난반사에 의해 발광 소자의 내부로의 광의 폐색이 저감되어, 광 취출 효율이 우수한 발광 소자를 실현할 수 있다.
[III족 질화물 반도체 발광 소자의 제조 방법]
본 발명에 관한 III족 질화물 반도체 발광 소자의 제조 방법은, 기판(11)의 주면(11a) 위에 단결정의 하지층(III족 질화물 반도체층)(3)을 형성하는 에피택셜 공정과, 하지층(3) 위에 n형 반도체층(4), 발광층(5) 및 p형 반도체층(6)을 순차 적층하여 반도체층(20)을 형성하는 반도체층 형성 공정과, p형 반도체층(6) 위에 투광성 전극(7)을 형성하는 투광성 전극 형성 공정이 구비되어 이루어지고, 투광성 전극 형성 공정이 p형 반도체층(6) 위의 적어도 일부에 절연층(15)을 형성한 후, p형 반도체층(6) 위에 절연층(15)을 덮도록 투광성 전극(7)을 형성하고, 투광성 전극 형성 공정 후, 투광성 전극(7)의 표면(7a)에 있어서 p형 반도체층(6) 위에 형성된 절연층(15)의 상측의 위치(A)에 정극 본딩 패드(8)를 형성하는 정극 형성 공정이 구비되어 있으며, 반도체층 형성 공정은 n형 반도체층(4)의 시트 저항이 투광성 전극(7)의 시트 저항보다 낮아지도록 n형 반도체층(4)을 형성하는 방법이다.
이하, 본 발명의 제조 방법에 구비되는 각 공정에 대하여 상세하게 설명한다.
『버퍼층 형성 공정』
본 발명에 관한 제조 방법에서는, 에피택셜 공정 전에 기판(11)의 주면(11a) 위에 버퍼층(2)을 형성하는 버퍼층 형성 공정이 구비되어 있는 것이 바람직하다. 또한, 본 발명에 있어서는 버퍼층을 생략한 구성으로 하는 것도 가능하기 때문에, 이 경우에는 버퍼층 형성 공정을 행하지 않아도 좋다.
「기판의 전처리」
본 실시 형태에서는, 기판(11)을 스퍼터 장치의 챔버 내에 도입한 후, 버퍼층(2)을 형성하기 전에 플라즈마 처리에 의한 역스퍼터 등의 방법을 이용하여 전처리를 행하는 것이 바람직하다.
「버퍼층의 성막」
기판(11)에 전처리를 행한 후, 기판(11)의 주면(11a) 위에 반응성 스퍼터법에 의해 AlXGa1 - XN(0≤X≤1)의 조성의 버퍼층(2)을 성막한다. 반응성 스퍼터법에 의해 단결정 구조를 갖는 버퍼층(2)을 형성하는 경우, 스퍼터 장치의 챔버 내의 질소 원료와 불활성 가스의 유량에 대한 질소 유량의 비를 질소 원료가 50 내지 100％의 범위가 되도록 제어하는 것이 바람직하고, 75％ 정도로 하는 것이 보다 바람직하다. 또한, 기둥 형상 결정(다결정) 구조를 갖는 버퍼층(2)을 형성하는 경우에는, 스퍼터 장치의 챔버 내의 질소 원료와 불활성 가스의 유량에 대한 질소 유량의 비를 질소 원료가 1 내지 50％의 범위가 되도록 제어하는 것이 바람직하고, 25％ 정도로 하는 것이 보다 바람직하다.
또한, 버퍼층은 상술한 반응성 스퍼터법으로 한정하지 않고 예를 들어 MOCVD법을 이용하여 형성하는 것도 가능하지만, 프로세스의 간략화 등의 관점에서 반응성 스퍼터법을 이용하여 형성하는 것이 바람직하다.
『에피택셜 공정 및 반도체층 형성 공정』
이어서, 에피택셜 공정에서는 상기 버퍼층 형성 공정 후, 도 1에 도시한 바와 같이 기판(11)의 주면(11a) 위에 형성된 버퍼층(2) 위에 단결정의 III족 질화물 반도체를 에피택셜 성장시켜 주면(11a)을 덮도록 하지층(III족 질화물 반도체층)(103)을 형성한다.
또한, 본 발명에 있어서는, 에피택셜 공정에 있어서 III족 질화물 반도체로 이루어지는 하지층(3)을 형성한 후, 반도체층 형성 공정에 있어서 하지층(3) 위에 n형 반도체층(4), 발광층(5) 및 p형 반도체층(6)의 각 층으로 이루어지는 반도체층(20)을 형성한다.
또한, 본 실시 형태에 있어서는, 각각 III족 질화물 반도체를 사용하여 각 층을 성막하는 에피택셜 공정 및 반도체층 형성 공정에 있어서, 양쪽 공정에 공통된 구성에 대해서는 일부 설명을 생략하는 경우가 있다.
본 발명에 있어서, 하지층(3), n형 반도체층(4), 발광층(5) 및 p형 반도체층(6)을 형성할 때의 질화갈륨계 화합물 반도체(III족 질화물 반도체)의 성장 방법은 특별히 한정되지 않으며, 반응성 스퍼터법, MOCVD(유기 금속 화학 기상 성장법), HVPE(하이드라이드 기상 성장법), MBE(분자선 애피택시법) 등, 질화물 반도체를 성장시키는 것으로 알려져 있는 모든 방법을 적용할 수 있다. 이들의 방법 중 MOCVD법에서는, 캐리어 가스로서 수소(H2) 또는 질소(N2), III족 원료인 Ga원으로서 트리메틸갈륨(TMG) 또는 트리에틸갈륨(TEG), Al원으로서 트리메틸알루미늄(TMA) 또는 트리에틸알루미늄(TEA), In원으로서 트리메틸인듐(TMI) 또는 트리에틸인듐(TEI), V족 원료인 N원으로서 암모니아(NH3), 히드라진(N2H4) 등이 사용된다. 또한, 도펀트로서는, n형에는 Si 원료로서 모노실란(SiH4) 또는 디실란(Si2H6)을, Ge 원료로서 게르만 가스(GeH4)나, 테트라메틸게르마늄((CH3)4Ge)이나 테트라에틸게르마늄((C2H5)4Ge) 등의 유기 게르마늄 화합물을 이용할 수 있다. MBE법에서는, 원소 형상의 게르마늄도 도핑원으로서 이용할 수 있다. p형에는 Mg 원료로서, 예를 들어 비스시클로펜타디에닐마그네슘(Cp2Mg) 또는 비스에틸시클로펜타디에닐마그네슘(EtCp2Mg)을 사용한다.
또한, 상술한 바와 같은 질화갈륨계 화합물 반도체는 Al, Ga 및 In 이외에 다른 III족 원소를 함유할 수 있으며, 필요에 따라 Ge, Si, Mg, Ca, Zn 및 Be 등의 도펀트 원소를 함유할 수 있다. 또한, 의도적으로 첨가한 원소로 한정되지 않고, 성막 조건 등에 의존하여 필연적으로 포함되는 불순물, 및 원료, 반응관 재질에 포함되는 미량 불순물을 포함하는 경우도 있다.
본 발명에 있어서는, 상기 각 방법 중에서도 결정성이 양호한 막이 얻어진다는 점에서 MOCVD법을 이용하는 것이 바람직하고, 본 실시 형태에서는 에피택셜 공정 및 반도체층 형성 공정에 있어서 MOCVD법을 이용한 예에 대하여 설명한다.
「에피택셜 공정(하지층의 형성)」
에피택셜 공정에서는, 도 1에 도시한 바와 같이 기판(11) 위에 형성된 버퍼층(2) 위에 하지층(3)을 종래 공지된 MOCVD법을 이용하여 형성한다.
본 실시 형태에서는 MOCVD법을 이용하여 하지층(3)을 형성하는 방법을 설명하고 있지만, 하지층(3)을 적층하는 방법으로서는 특별히 한정되지 않으며, 전위의 루프화를 발생시킬 수 있는 결정 성장 방법이면 아무런 제한 없이 사용할 수 있다. 특히, MOCVD법이나 MBE법, VPE법 등은 마이그레이션을 발생시킬 수 있기 때문에, 결정성이 양호한 막을 형성하는 것이 가능해진다는 점에서 적합하다. 그 중에서도, MOCVD법은 특히 결정성이 양호한 막을 얻을 수 있다는 점에서 보다 적합하게 사용할 수 있다.
하지층(3)을 성막할 때의 기판(11)의 온도, 즉 하지층(3)의 성장 온도는 800℃ 이상으로 하는 것이 바람직하다. 이것은, 하지층(3)을 성막할 때의 기판(11)의 온도를 높게 함으로써 원자의 마이그레이션이 발생하기 쉬워지고, 전위의 루프화가 용이하게 진행되기 때문이며, 보다 바람직하게는 900℃ 이상이고, 1000℃ 이상이 가장 바람직하다. 또한, 하지층(3)을 성막할 때의 기판(11)의 온도는 결정이 분해되는 온도보다 저온일 필요가 있기 때문에, 1200℃ 미만으로 하는 것이 바람직하다. 하지층(3)을 성막할 때의 기판(11)의 온도가 상기 범위 내이면, 결정성이 양호한 하지층(3)이 얻어진다.
또한, 하지층(3)에는 필요에 따라 불순물을 도프하여 성막할 수 있지만, 언도프로 하는 것이 결정성이 향상시킨다는 점에서 바람직하다. 또한, 반응성 스퍼터법을 이용하여 III족 질화물 반도체로 이루어지는 하지층을 성막하는 것도 가능하다. 스퍼터법을 이용하는 경우에는, MOCVD법이나 MBE법 등에 비해 장치를 간편한 구성으로 하는 것이 가능해진다.
「반도체층 형성 공정」
이어서, 반도체층 형성 공정에 있어서는 상기 에피택셜 공정 후, 도 1에 도시한 바와 같이 하지층(3) 위에 n형 반도체층(4), 발광층(5) 및 p형 반도체층(6)의 각 층으로 이루어지는 반도체층(20)을 종래 공지된 MOCVD법을 이용하여 적층한다.
(n형 반도체층의 형성)
상기 에피택셜 공정으로 형성된 하지층(3) 위에 종래 공지된 MOCVD법을 이용하여 n형 콘택트층(4a) 및 n형 클래드층(4b)을 순차 적층함으로써, n형 반도체층(4)을 형성한다. n형 콘택트층(4a) 및 n형 클래드층(4b)을 형성하는 성막 장치로서는, 상술한 하지층(3)이나 후술하는 발광층(5)의 성막에 사용하는 MOCVD 장치를 각종 조건을 적절하게 변경하여 사용하는 것이 가능하다. 또한, n형 콘택트층(4a) 및 n형 클래드층(4b)을 반응성 스퍼터법으로 형성하는 것도 가능하다.
본 발명에서는 반도체층 형성 공정에 있어서, n형 반도체층(4)의 시트 저항 Rs2가 이후의 투광성 전극 형성 공정에 있어서 형성되는 투광성 전극(7)의 시트 저항 Rs1보다 낮아지도록 n형 반도체층(4)을 형성한다. 또한, 반도체층 형성 공정에 있어서는, n형 반도체층(4)을 예를 들어 그의 시트 저항 Rs2가 15Ω/□ 이하가 되도록 형성한다.
이와 같이, n형 반도체층(4)의 시트 저항 Rs2를 제어하는 방법으로서는, 상술한 바와 같이 막 두께의 적성화에 의한 방법이나, Si 등의 n형 불순물의 도프량을 제어하는 방법을 적절하게 이용하는 것이 가능하다. 본 발명에 있어서는, n형 반도체층(4)을 시트 저항 Rs2가 저감되도록 형성하기 때문에, 상술한 바와 같이 Si 등의 n형 불순물의 도프량을 종래의 발광 소자에 있어서의 도프량에 비해 1.5배 정도로 하는 것이 바람직하다. n형 불순물의 도프량을 증량함으로써, 시트 저항 Rs2가 예를 들어 15Ω/□ 이하가 되도록 제어하면서 n형 반도체층(4)을 형성할 수 있다.
(발광층의 형성)
이어서, n형 클래드층(4b)(n형 반도체층(4)) 위에 발광층(5)을 종래 공지된 MOCVD법에 의해 형성한다. 본 실시 형태에서 형성하는 발광층(5)은, 도 4에 예시한 바와 같이 GaN 장벽층으로 시작되어 GaN 장벽층으로 끝나는 적층 구조를 갖고 있으며, GaN으로 이루어지는 7층의 장벽층(5a)과, 논도프된 Ga0 .8In0 .2N으로 이루어지는 6층의 웰층(5b)을 교대로 적층하여 형성한다. 또한, 본 실시 형태의 제조 방법에서는, 상술한 n형 반도체층(4)의 성막에 사용하는 성막 장치(MOCVD 장치)와 동일한 것을 사용하여 발광층(5)을 성막할 수 있다.
(p형 반도체층의 형성)
이어서, 발광층(5) 위, 즉 발광층(5)의 최상층이 되는 장벽층(5a) 위에 p형 클래드층(6a) 및 p형 콘택트층(6b)으로 이루어지는 p형 반도체층(6)을 종래 공지된 MOCVD법을 이용하여 형성한다. p형 반도체층(6)의 형성에는, n형 반도체층(4) 및 발광층(5)의 형성에 사용하는 MOCVD 장치와 동일한 장치를 각종 조건을 적절하게 변경하여 사용하는 것이 가능하다. 또한, p형 반도체층(6)을 구성하는 p형 클래드층(6a) 및 p형 콘택트층(6b)을 반응성 스퍼터법을 이용하여 형성하는 것도 가능하다.
본 실시 형태에서는, 우선 Mg를 도프한 Al0 .1Ga0 .9N으로 이루어지는 p형 클래드층(6a)을 발광층(5)(최상층의 장벽층(5a)) 위에 형성하고, 또한 그 위에 Mg를 도프한 Al0 .02Ga0 .98N으로 이루어지는 p형 콘택트층(6b)을 형성한다. 이때, p형 클래드층(6a) 및 p형 콘택트층(6b)의 적층에는 동일한 MOCVD 장치를 사용할 수 있다. 또한, 상술한 바와 같이, p형 불순물로서는 Mg 뿐만 아니라 예를 들어 아연(Zn) 등도 마찬가지로 사용할 수 있다.
『투광성 전극 형성 공정』
이어서, 투광성 전극 형성 공정에서는 도 1에 도시한 바와 같이 p형 반도체층(6) 위의 적어도 일부에 절연층(15)을 형성한 후, p형 반도체층(6) 위에 절연층(15)을 덮도록 투광성 전극(7)을 형성한다.
「절연층의 형성」
우선, p형 반도체층(6) 위의 적어도 일부, 도 1 및 도 2에 도시한 예에서는 대략 중앙 부근에 절연 재료로 이루어지는 절연층(15)을 형성한다.
절연층(15)의 형성에 사용하는 재료로서는 특별히 한정되지 않으며, 종래 공지된 절연성 산화막 등을 아무런 제한 없이 사용할 수 있고, 예를 들어 산화실리콘(SiO2)을 사용할 수 있다.
또한, 절연층(15)을 형성하는 방법으로서는, 예를 들어 스퍼터법 등의 종래 공지된 방법을 아무런 제한 없이 이용할 수 있다.
「투광성 전극의 형성」
이어서, 상기 방법에 의해 형성된 p형 반도체층(6) 위에 절연층(15)을 덮도록 IZO를 적층함으로써, 투광성 전극(7)을 형성한다.
투광성 전극(7)의 형성 방법으로서는 특별히 한정되지 않으며, 이 기술 분야에서 알려진 관용의 수단으로 설치할 수 있다. 또한, 그 구조도 종래 공지된 구조를 포함하여 어떠한 구조도 아무런 제한 없이 사용할 수 있다.
투광성 전극(7)은, IZO 이외에 ITO, ITO, IGO, ICO, AZO, GZO 또는 도전성 산화티탄(예를 들어 Nb가 도프된 TiO2) 등의 재료를 사용하여 형성하는 것이 가능하다. 또한, 투광성 전극(7)을 형성한 후, 합금화나 투명화를 목적으로 하는 열 어닐을 실시해도 좋다.
본 실시 형태의 투광성 전극 형성 공정에서는, 투광성 전극(7)의 표면(7a)에 요철을 형성하는 것이 보다 바람직하다. 이에 따라, 투광성 전극(7)로부터의 광 취출 효율이 향상됨과 함께, 요철의 형상이나 치수를 적절하게 조정함으로써 투광성 전극(7)의 시트 저항 Rs1을 제어하는 것이 가능해진다.
본 발명의 제조 방법에서는, 상술한 반도체층 형성 공정에 있어서 n형 반도체층(4)의 시트 저항 Rs2가 투광성 전극(7)의 시트 저항 Rs1보다 낮아지도록 형성한다. 또한, 투광성 전극 형성 공정에 있어서도, 투광성 전극(7)을 그의 시트 저항 Rs1이 예를 들어 30Ω/□ 이하가 되도록 제어하면서, n형 반도체층(4)의 시트 저항 Rs2가 투광성 전극(7)의 시트 저항 Rs1보다 낮아지도록 형성할 필요가 있다. 이로 인해, 투광성 전극(7)의 막 두께를 예를 들어 100nm 이상 600nm 이하로 하여 형성함으로써, 투광성 전극(7)의 시트 저항 Rs1이 30Ω/□ 이하가 되도록 제어하는 것이 가능해진다.
투광성 전극(7)의 시트 저항 Rs1을 제어하는 방법으로서는, 상술한 바와 같은 막 두께를 적성화하는 방법 이외에 어닐 처리를 실시함으로써 저항값을 저감하는 방법이 있다. 이와 같이, 투광성 전극(7)에 어닐 처리를 실시하는 경우에는, 질소 분위기하에 500℃ 이상 900℃ 이하의 온도 범위로 한 조건하에서 행하는 것이 바람직하다. 이에 따라, 투광성 전극(7)의 결정 조직이 육방정이 되고, 시트 저항 Rs1을 효과적으로 저감하면서 원하는 저항값으로 제어하는 것이 가능해진다. 여기서, 어닐 온도가 900℃를 초과하면, IZO로 이루어지는 투광성 전극의 결정 조직이 입방정이 되고, 시트 저항 Rs1을 적성(適性)으로 제어하는 것이 곤란해진다.
상기 각 방법을 이용함으로써, 투광성 전극(7)의 시트 저항 Rs1을 예를 들어 30Ω/□ 이하로 하면서, 투광성 전극(7)과 n형 반도체층(4)의 각 시트 저항 Rs1, Rs2의 관계를 다음의 식 (Rs1>Rs2)로 표시되는 관계로 제어하는 것이 용이해진다.
『본딩 패드 전극의 형성』
이어서, 본 실시 형태의 제조 방법에서는 투광성 전극 형성 공정 후, 투광성 전극(7)의 표면(7a)에 있어서 p형 반도체층(6) 위에 형성된 절연층(15)에 대응하는 위치(A)에 정극 본딩 패드(8)를 형성하는 정극 형성 공정이 구비되어 있다. 또한, 본 실시 형태에서는, 반도체층(20)의 소정의 위치를 에칭 제거함으로써, n형 반도체층(4)을 노출시켜 노출 영역을 형성하고, 이 노출 영역에 부극 본딩 패드(9)를 형성한다.
「정극 형성 공정」
우선, 투광성 전극(7)의 표면(7a)에, p형 반도체층(6) 위에 형성된 절연층(15)에 대응하는 위치(A)에서 정극 본딩 패드(8)를 형성한다. 이 정극 본딩 패드(8)는, 예를 들어 투광성 전극(7)의 표면측으로부터 순서대로 Ti, Al, Au의 각 재료를 종래 공지된 방법으로 적층함으로써 형성할 수 있다.
「부극 본딩 패드의 형성」
부극 본딩 패드(9)를 형성할 때에는, 우선 기판(11) 위에 형성된 p형 반도체층(6), 발광층(5) 및 n형 반도체층(4)의 일부를 건식 에칭 등의 방법에 의해 제거함으로써, n형 콘택트층(4a)의 일부를 노출시킨다. 또한, 이 노출 영역 위에, 예를 들어 노출 영역의 표면측으로부터 순서대로 Ni, Al, Ti 및 Au의 각 재료를 종래 공지된 방법으로 적층함으로써, 상세한 도시를 생략한 4층 구조의 부극 본딩 패드(9)를 형성할 수 있다.
또한, 본 발명에 있어서는 상기 순서 및 조건으로 발광 소자(1)를 제조함에 있어서, 상술한 바와 같이 평면에서 보았을 때의 형상을 도 2에 도시한 예와 같이 전극 이격 방향 치수(L)가 칩 폭 치수(W)보다 긴 대략 직사각 형상으로서 형성하는 것이 보다 바람직하다. 이에 따라, 발광 효율이 보다 우수한 발광 소자(1)를 제조하는 것이 가능해진다.
이상 설명한 바와 같은 본 발명에 관한 III족 질화물 반도체 발광 소자의 제조 방법에 따르면, 기판(11)의 주면(11a) 위에 단결정의 하지층(III족 질화물 반도체층)(3)을 형성하는 에피택셜 공정과, 하지층(3) 위에 n형 반도체층(4), 발광층(5) 및 p형 반도체층(6)을 순차 적층하여 반도체층(20)을 형성하는 반도체층 형성 공정과, p형 반도체층(6) 위에 투광성 전극(7)을 형성하는 투광성 전극 형성 공정이 구비되고, 투광성 전극 형성 공정은, p형 반도체층(6) 위의 적어도 일부에 절연층(15)을 형성한 후, p형 반도체층(6) 위에 절연층(15)을 덮도록 투광성 전극(7)을 형성하고, 투광성 전극 형성 공정 후, 투광성 전극(7)의 표면(7a)에 있어서 p형 반도체층(6) 위에 형성된 절연층(15)의 상측의 위치(A)에 정극 본딩 패드(8)를 형성하는 정극 형성 공정이 구비되어 있으며, 반도체층 형성 공정은, n형 반도체층(4)의 시트 저항 Rs2가 투광성 전극(7)의 시트 저항 Rs1보다 낮아지도록 n형 반도체층(4)을 형성하는 방법이기 때문에, 상술한 바와 같은 발광 효율 및 광 취출 효율이 우수하고, 높은 외부 양자 효율을 구비함과 함께, 우수한 전기적 특성을 구비하는 발광 소자(1)를 제조할 수 있다.
[램프]
본 발명의 램프는, 본 발명의 III족 질화물 반도체 발광 소자가 사용되어 이루어지는 것이다.
본 발명의 램프로서는, 예를 들어 본 발명의 III족 질화물 반도체 발광 소자와 형광체를 조합하여 이루어지는 것을 들 수 있다. III족 질화물 반도체 발광 소자와 형광체를 조합한 램프는, 당업자에게 주지된 수단에 의해 당업자에게 주지된 구성으로 할 수 있다. 또한, 종래부터 III족 질화물 반도체 발광 소자와 형광체를 조합함으로써 발광색을 바꾸는 기술이 알려져 있으며, 본 발명의 램프에 있어서도 이러한 기술을 아무런 제한 없이 채용하는 것이 가능하다.
도 6은, 본 발명에 관한 III족 질화물 반도체 발광 소자를 사용하여 구성한 램프의 일례를 모식적으로 도시한 개략도이다. 도 5에 도시한 램프(80)는 포탄형인 것이고, 도 1 및 도 2에 도시한 발광 소자(1)가 사용되고 있다. 도 6에 도시한 바와 같이, 발광 소자(1)의 정극 본딩 패드(8)가 와이어(83)에서 2개의 프레임(81, 82) 중 하나(도 6에서는 프레임(81))에 접착되고, 발광 소자(1)의 부극 본딩 패드(9)가 와이어(84)에서 다른 하나의 프레임(82)에 접합됨으로써, 발광 소자(1)가 실장되어 있다. 또한, 발광 소자(1)의 주변은 투명한 수지로 이루어지는 몰드(85)로 밀봉되어 있다.
본 발명의 램프는 본 발명의 발광 소자(1)가 사용되어 이루어지는 것이기 때문에, 우수한 발광 특성을 구비한 것이 된다.
또한, 본 발명의 램프는, 일반 용도의 포탄형, 휴대 백라이트 용도의 사이드 뷰형, 표시기에 사용되는 톱 뷰형 등 어떠한 용도에도 사용할 수 있다.
[실시예]
이어서, 본 발명의 III족 질화물 반도체 발광 소자 및 그의 제조 방법, 및 램프에 관하여, 실시예 및 비교예를 나타내어 보다 상세하게 설명하지만, 본 발명은 이들 실시예만으로 한정되는 것은 아니다.
[실시예 1]
본 실시예에서는, 이하에 설명하는 바와 같은 순서에 따라 발광 소자의 샘플을 제작하였다(도 1 내지 도 4, 도 7 등을 참조).
우선, 사파이어 기판의 (0001) C면으로 이루어지는 주면(11a)을 갖는 기판(11)을 준비하였다. 여기서, 본 실시예에서는 기판(11)으로서, 주면(11a) 위에 도시를 생략한 복수의 볼록부가 형성되어 있는 것을 사용하였다(도 3, 4에 있어서 주면(110) 위에 형성된 볼록부(112)를 참조). 또한, 본 실시예에서는, 주면(11a)에 형성된 볼록부의 베이스부 폭(d1)이 1.3μm, 높이(h)가 0.7μm, 간격(d2)이 0.7μm인 기판을 사용하였다.
또한, 기판(11)의 주면(11a) 위에 RF 스퍼터법을 이용하여 단결정 구조를 갖는 AlN으로 이루어지는 두께 50nm의 버퍼층(2)을 형성하였다. 이때, 스퍼터 성막 장치로서는 고주파식의 전원을 구비하고, 타깃 내에서 마그넷의 위치를 움직이는 것이 가능한 기구를 갖는 것을 사용하였다.
이와 같이 하여 얻어진 버퍼층(2) 위에 이하에 나타내는 감압 MOCVD법을 이용하여 III족 질화물 반도체로 이루어지는 하지층(3)을 형성하였다(에피택셜 공정).
우선, 스퍼터 성막 장치로부터 취출한 버퍼층(2)이 형성된 기판(11)을, MOCVD법에 의한 III족 질화물 반도체층의 성장을 위한 반응 노 내에 도입하였다. 또한, 암모니아 가스의 유통을 계속하면서 수소 분위기 중에서 기판(11)의 온도를 1120℃로 승온시켜, 트리메틸갈륨(TMG)의 기상 성장 반응 노 내로의 공급을 개시하고, 버퍼층(2) 위에 언도프된 GaN을 3μm의 막 두께까지 에피택셜 성장시켰다.
하지층(3)의 형성에 이어서, 동일한 MOCVD 장치에 의해 GaN으로 이루어지는 n형 콘택트층(4a)의 초기층을 형성하였다(반도체층 형성 공정). 이때, n형 콘택트층(4a)에는 Si를 도프하였다. 결정 성장은, Si의 도펀트 원료로서 SiH4를 유통시킨 것 이외에는, 하지층과 동일한 조건에 의해 행하였다.
이어서, 상기 순서로 제작한 n형 콘택트층(4a) 위에 동일한 MOCVD 장치를 사용하여 n형 클래드층(4b)을 적층하였다.
또한, n형 반도체층(4)의 형성시에 Si 도프량을 적절하게 조정함으로써, 그의 시트 저항을 하기 표 1에 나타낸 범위로 적절하게 조정하였다.
이어서, 상기 순서로 제작한 n형 클래드층(4b) 위에 동일한 MOCVD 장치를 사용하여 발광층(5)을 적층하였다.
본 실시예에서 형성한 발광층(5)은 GaN으로 이루어지는 장벽층(5a)과, Ga0.85In0.15N으로 이루어지는 웰층(5b)으로 구성되는 다중 양자 웰 구조를 갖는다. 이 발광층(5)의 형성시에는, Si 도프의 GaInN과 GaN의 초격자 구조로 이루어지는 n형 클래드층(4b) 위에 우선 장벽층(5a)을 형성하고, 이 장벽층(5a) 위에 Ga0.85In0.15N으로 이루어지는 웰층(5b)을 형성하였다. 이러한 적층 순서를 6회 반복한 후, 6번째로 적층한 웰층(5b) 위에 7번째의 장벽층(5a)을 형성하고, 다중 양자 웰 구조를 갖는 발광층(5)의 양측에 장벽층(5a)을 배치한 구조로 하였다.
이상의 순서로 다중 양자 웰 구조의 발광층(5)을 형성하였다.
상술한 각 공정에 이어서, 동일한 MOCVD 장치를 사용하여 4층의 논도프된 Al0.06Ga0.94N과 3층의 Mg를 도프한 GaN으로 이루어지는 초격자 구조를 갖는 p형 클래드층(6a)을 성막하였다. 또한, 그 위에 막 두께가 200nm인 Mg 도프 GaN으로 이루어지는 p형 콘택트층(6b)을 더 성막하여, p형 반도체층(6)으로 하였다.
이와 같이 하여, 하지층(3) 위에 n형 반도체층(4), 발광층(5) 및 p형 반도체층(p)의 각 층을 이 순서대로 적층하여, 반도체층(20)을 형성하였다.
이어서, 상기 순서로 얻어진 웨이퍼를 사용하여, 이하에 나타낸 순서로 반도체 발광 소자의 일종인 발광 다이오드(LED)를 제작하였다(도 1 및 도 2를 참조).
우선, p형 반도체층(6) 위의 1 개소에 공지된 스퍼터법을 이용하여 SiO2로 이루어지는 절연층(15)을 형성하였다. 이때, 절연층(15)을 200nm의 막 두께로 형성함과 함께, 직경이 100μm인 원 형상으로 하였다.
이어서, 공지된 포토리소그래피 기술을 이용하여 절연층(15)을 덮도록, p형 반도체층(6) 위에 IZO 재료로 이루어지는 층을 성막함으로써, 투광성 전극(7)을 형성하였다(투광성 전극 형성 공정). 이때, 막 두께를 250nm로 함과 함께, 질소 분위기하에서 어닐을 실시함으로써, 투광성 전극(7)의 시트 저항을 하기 표 1에 나타낸 수치로 적절하게 조정하였다.
이어서, 공지된 포토리소그래피 기술에 의해 투광성 전극(7)의 표면(7a)에 있어서, 그 하층의 절연층(15)에 대응하는 위치에 Ti, Al 및 Au를 순서대로 적층함으로써, 3층 구조의 정극 본딩 패드(8)를 형성하였다(정극 형성 공정). 이때, 정극 본딩 패드(8)를 직경이 90μm인 원 형상으로서 형성하였다.
또한, 반도체층(20) 및 투광성 정극(7)의 일부에 건식 에칭을 실시하여 제거함으로써, n형 콘택트층(4a)이 노출된 노출 영역을 형성한 후, 이 위에 Ni, Al, Ti 및 Au의 각 층을 순차 적층함으로써 도 1 및 도 2에 도시한 바와 같은 부극 본딩 패드(9)를 형성하였다. 또한, 이때, 웨이퍼의 평면에서 보았을 때의 정극 본딩 패드(8)와 부극 본딩 패드(9)의 중심간 거리를 440μm로 하였다.
이어서, 각 전극이 형성된 웨이퍼의 기판(11)의 이면측을 연삭 및 연마하여 미러 형상의 면으로 한 후, 이 웨이퍼를 240μm(칩 폭 치수(W))×600μm(전극 이격 방향 치수(L))의 직사각형의 칩으로 절단하여 LED(발광 다이오드)의 칩(발광 소자(1))으로 하였다.
또한, 이 칩을 정극 본딩 패드(8) 및 부극 본딩 패드(9)가 위가 되도록 리드 프레임(81) 위에 적재하고, 금선으로 리드 프레임에 결선함으로써 램프(80)(도 6 참조)을 제작하였다.
또한, 상기 방법으로 제작한 램프의 p측(정극 본딩 패드(8)) 및 n측(부극 본딩 패드(9))의 전극간에 20mA의 순방향 전류를 흘렸을 때의 발광 출력 Po(mW)를 측정함과 함께, 이때의 구동 전압(Vf)을 측정하고, 결과를 하기 표 1에 나타내었다.
[실시예 2, 3, 비교예 1, 2]
실시예 2, 3, 및 비교예 1, 2에 있어서는, 절연층의 유무, 투광성 전극의 막 두께 및 웨이퍼 평면에서 보았을 때의 정극 본딩 패드와 부극 본딩 패드의 중심간 거리를 하기 표 1에 나타낸 조건으로 하고, 또한 각 시트 저항의 관계가 하기 표 1에 나타낸 관계가 되도록 적절하게 조정한 점을 제외하고는, 상기 실시예 1과 마찬가지의 방법으로 240μm×600μm의 직사각형인 III족 질화물 반도체 발광 소자의 칩을 제작하였다. 또한, 상기와 마찬가지로 이 칩을 사용하여 램프를 제작하였다.
또한, 상기와 마찬가지의 방법으로 램프의 p측(정극 본딩 패드) 및 n측(부극 본딩 패드)의 전극간에 20mA의 순방향 전류를 흘렸을 때의 발광 출력 Po(mW) 및 구동 전압(Vf)을 측정하였다.
상기 실시예 1 내지 3 및 비교예 1, 2에 있어서의 시트 저항 및 투광성 전극의 막 두께, 발광 출력 Po 및 구동 전압(Vf)의 측정 결과를 하기 표 1에 나타낸다.
[실시예 4 내지 6]
실시예 4 내지 6에 있어서는, 투광성 전극의 막 두께 및 각 시트 저항의 관계를 하기 표 2에 나타낸 조건으로 하고, 또한 웨이퍼 평면에서 보았을 때의 전극 이격 방향 치수((L): 칩 길이 치수) 및 이것에 직교하는 방향에서의 칩 폭 치수(W)가 하기 표 2에 나타낸 관계가 되도록 적절하게 조정한 점을 제외하고는, 상기 실시예 1과 마찬가지의 방법으로 III족 질화물 반도체 발광 소자의 칩을 제작하였다. 또한, 상기와 마찬가지로 이 칩을 사용하여 램프를 제작하였다.
또한, 상기와 마찬가지의 방법으로 램프의 p측(정극 본딩 패드) 및 n측(부극 본딩 패드)의 전극간에 30mA, 필요에 따라 100mA의 순방향 전류 IF를 흘렸을 때의 발광 출력 Po(mW)를 측정하였다.
상기 실시예 4 내지 6에 있어서의 발광 소자의 사양, 및 발광 출력(Po)의 측정 결과를 하기 표 2에 나타낸다.
[평가 결과]
표 1에 나타낸 바와 같이, 본 발명에 관한 발광 소자의 구성을 구비한 실시예 1의 샘플은, 순방향 전류(IF) 20mA에 있어서의 발광 출력(Po)이 20.8mW가 되고, 높은 발광 출력이 얻어짐과 함께, 이때의 구동 전압(Vf)도 3.15mV로 매우 저감된 것이 되고, 우수한 전기적 특성을 구비하고 있다는 것이 명확해졌다. 또한, n형 반도체층(4)의 시트 저항 Rs2가 투광성 전극(7)의 시트 저항 Rs1보다 낮게 조정된 실시예 2, 3 각각의 샘플에 있어서도, 모두 발광 출력이 19.6mW 이상으로 높은 발광 출력을 구비하고 있다는 것을 확인할 수 있었다.
또한, n형 반도체층의 시트 저항이 투광성 전극의 시트 저항보다 낮은 실시예 1 내지 3은, 하기 비교예 1, 2의 발광 소자에 비해 n측의 부극 본딩 패드 부근에서의 발광이 저감되고, 발광 강도가 높은 부분의 면적이 커져 있다는 것을 확인할 수 있었다.
이에 대해, n형 반도체층의 시트 저항이 투광성 전극의 시트 저항보다 높고, 본 발명에서 규정하는 관계를 만족하고 있지 않은 비교예 1, 2의 각 샘플은, 발광 출력이 18.6 내지 18.9mW이며, 상기 각 실시예의 샘플에 비해 저출력이 되었다. 특히, 절연층이 설치되어 있지 않은 비교예 1의 샘플은, 발광 출력이 18.6mW로 가장 저출력이 되었다.
비교예 1, 2의 샘플은, n형 반도체층의 시트 저항이 투광성 전극의 시트 저항보다 높고, 또한 비교예 1에 있어서는 절연층이 설치되어 있지 않은 구성으로서 제작되어 있다. 이로 인해, 비교예 1, 2의 샘플은, 주로 n측인 부극 본딩 패드에 대응하는 위치의 반도체층이 발광하였기 때문에, 발광 강도가 높은 부분의 면적이 작아지고, 광 취출률이 저하된 것으로 생각된다.
또한, 표 2에 나타낸 실시예 4 내지 6의 결과는, 웨이퍼 평면에서 보았을 때의 전극 이격 방향 치수(L) 및 칩 폭 치수(W), 및 정극 본딩 패드와 부극 본딩 패드의 전극 중심간 거리를 적절하게 변화시킨 예이다.
예를 들어, 실시예 4는 칩 크기를 (L)=550μm, (W)=280μm로 하고, 종횡비=2.0으로 한 예이지만, 순방향 전류(IF)를 30mA로 했을 때의 발광 출력이 31.5mW로 고출력이 되었다.
또한, n형 반도체층의 시트 저항 Rs2, 투광성 전극의 시트 저항 Rs1을 실시예 4과 동일하게 한 후, 평면에서 보았을 때의 치수를 변화시킨 실시예 5, 6에서는, 발광 출력이 31.8mW, 28.1mW로 변화되어 있다는 것을 알 수 있었다.
이와 같이, 표 2에 나타낸 실시예 4 내지 6의 결과로부터, 특히 칩 크기(W×L)를 280×550μm(종횡비=2.0)로 했을 때, 다른 칩 형상에 비해 순방향 전류(IF)가 30mA 내지 100mA의 범위인 경우에 있어서 높은 발광 출력과 낮은 구동 전압을 나타내었다.
즉, 본 발명에서는 n형 반도체층의 시트 저항을 투광성 전극의 시트 저항보다 낮게 함으로써 상기 효과가 얻어지며, 더욱 바람직하게는 칩 폭 치수(W):칩 길이 치수(L)를 1:1(L/W=1) 내지 1:2.7(L/W=2.7)의 범위의 비로 하여 정사각 형상 칩 및 직사각 형상 칩으로 구성함으로써, 순방향 전류 IF가 30 내지 100mA의 조건에 있어서 특히 효과적으로 발광 효율이 향상된다는 것을 알 수 있었다.
상기 실시예의 결과에 의해 본 발명의 III족 질화물 반도체 발광 소자는, 전극 바로 아래에 있어서의 전류 집중이 억제되어 발광 효율이 우수함과 함께, 전극에 의한 광의 흡수나 다중 반사에 의한 손실이 억제되어 광 취출 효율이 우수하고, 높은 발광 강도 및 전기적 특성을 구비하고 있다는 것이 명확하다.
1…III족 질화물 반도체 발광 소자(발광 소자), 11, 100…기판, 11a, 110…주면, 4…n형 반도체층, 5…발광층, 6…p형 반도체층, 7…투광성 전극, 7a…표면(투광성 전극), 8…정극 본딩 패드, 15…절연층, 20…반도체층, 80…램프, A…위치(투광성 전극의 표면에 있어서 절연층에 대응하는 위치), Rs1…시트 저항(투광성 전극), Rs2…시트 저항(n형 반도체층)
Claims (11)
- 기판 위에 형성된 단결정의 III족 질화물 반도체층 위에 n형 반도체층, 발광층 및 p형 반도체층이 순차 적층된 반도체층이 형성되어 있고, 상기 p형 반도체층 위에 투광성 전극이 형성되어 이루어지는 III족 질화물 반도체 발광 소자이며,
상기 p형 반도체층 위의 적어도 일부에 절연층이 구비됨과 함께, 상기 투광성 전극이 상기 절연층을 덮어서 형성되어 있고,
상기 투광성 전극의 표면에 있어서, 상기 p형 반도체층 위에 구비된 상기 절연층의 상측에 정극 본딩 패드가 설치되어 있고,
상기 n형 반도체층의 시트 저항이 상기 투광성 전극의 시트 저항보다 낮은 것을 특징으로 하는, III족 질화물 반도체 발광 소자. - 제1항에 있어서, 상기 n형 반도체층의 시트 저항이 15Ω/□ 이하이고, 상기 투광성 전극의 시트 저항이 30Ω/□ 이하인 것을 특징으로 하는, III족 질화물 반도체 발광 소자.
- 제1항에 있어서, 상기 투광성 전극의 표면의 적어도 일부가 요철 형상이 되어 있는 것을 특징으로 하는, III족 질화물 반도체 발광 소자.
- 제1항에 있어서, 상기 투광성 전극이 산화인듐주석(ITO: Indium Tin Oxide), 산화인듐아연(IZO: Indium Zinc Oxide), 산화인듐갈륨(IGO: Indium Gallium Oxide), 산화인듐세륨(ICO: Indium Cerium Oxide) 및 도전성 산화티탄(TiO2)으로 이루어지는 군으로부터 선택되는 적어도 1종이 사용되어 이루어지는 것을 특징으로 하는, III족 질화물 반도체 발광 소자.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 절연층이 산화실리콘(SiO2)으로 이루어지는 것을 특징으로 하는, III족 질화물 반도체 발광 소자.
- 기판 위에 단결정의 III족 질화물 반도체층을 형성하는 에피택셜 공정과, 상기 III족 질화물 반도체층 위에 n형 반도체층, 발광층 및 p형 반도체층을 순차 적층하여 반도체층을 형성하는 반도체층 형성 공정과, 상기 p형 반도체층 위에 투광성 전극을 형성하는 투광성 전극 형성 공정이 구비되어 이루어지는 III족 질화물 반도체 발광 소자의 제조 방법이며,
상기 투광성 전극 형성 공정은, 상기 p형 반도체층 위의 적어도 일부에 절연층을 형성한 후, 상기 p형 반도체층 위에 상기 절연층을 덮도록 상기 투광성 전극을 형성하고,
상기 투광성 전극 형성 공정 후, 상기 투광성 전극의 표면에 있어서 상기 p형 반도체층 위에 형성된 상기 절연층의 상측에 정극 본딩 패드를 형성하는 정극 형성 공정이 구비되어 있고,
상기 반도체층 형성 공정은, 상기 n형 반도체층의 시트 저항이 상기 투광성 전극의 시트 저항보다 낮아지도록 상기 n형 반도체층을 형성하는 것을 특징으로 하는, III족 질화물 반도체 발광 소자의 제조 방법. - 제6항에 있어서, 상기 반도체층 형성 공정은 상기 n형 반도체층을 15Ω/□ 이하의 시트 저항이 되도록 형성하고, 상기 투광성 전극 형성 공정은 상기 투광성 전극을 30Ω/□ 이하의 시트 저항이 되도록 형성하는 것을 특징으로 하는, III족 질화물 반도체 발광 소자의 제조 방법.
- 제6항에 있어서, 상기 투광성 전극 형성 공정은 상기 투광성 전극의 표면의 적어도 일부에 요철 형상을 형성하는 것을 특징으로 하는, III족 질화물 반도체 발광 소자의 제조 방법.
- 제6항에 있어서, 상기 투광성 전극 형성 공정은, 상기 투광성 전극을 형성하는 재료로서 산화인듐주석(ITO: Indium Tin Oxide), 산화인듐아연(IZO: Indium Zinc Oxide), 산화인듐갈륨(IGO: Indium Gallium Oxide), 산화인듐세륨(ICO: Indium Cerium Oxide) 및 도전성 산화티탄(TiO2)으로 이루어지는 군으로부터 선택되는 적어도 1종을 사용하는 것을 특징으로 하는, III족 질화물 반도체 발광 소자의 제조 방법.
- 제6항에 있어서, 상기 투광성 전극 형성 공정은 상기 절연층을 형성하는 재료로서 산화실리콘(SiO2)을 사용하는 것을 특징으로 하는, III족 질화물 반도체 발광 소자의 제조 방법.
- 제1항 내지 제5항 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자가 사용되어 이루어지는 것을 특징으로 하는, 램프.
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