KR20110124564A

KR20110124564A - 매립형 인쇄회로기판 및 그 제조방법

Info

Publication number: KR20110124564A
Application number: KR1020100044022A
Authority: KR
Inventors: 김지수
Original assignee: 엘지이노텍 주식회사
Priority date: 2010-05-11
Filing date: 2010-05-11
Publication date: 2011-11-17
Also published as: KR101197782B1

Abstract

본 발명은 매립형 인쇄회로기판의 제조방법 및 이에 따른 구조에 관한 것으로, 특히 제1금속층에 금속페이스트를 수용할 수 있는 함몰형 접속우물(well)을 형성하는 1단계와 상기 접속우물(well)에 금속페이스트를 충진하고 전자소자칩을 실장하는 2단계를 포함하는 제조공정을 제공할 수 있다.
본 발명에 따르면, 회로패턴의 깊이방향으로 함몰형 구조의 접속우물을 구현하고 그 내부에 솔더가 충진되는 구조에 칩을 실장할 수 있도록 하여, 접속우물의 상부로 노출되는 솔더가 전자소자칩의 전극과 계면을 이루며 실장되도록 하여, 솔더 필렛(Fillet) 이 형성되지 않으므로, 솔더 필렛(Solder Fillet)의 강성력(Stiffness) 에 따른 응력 집중을 방지할 수 있으며, 나아가 절연층과 솔더 필렛(Fillet) 간 계면을 원천적으로 형성하지 않으므로, 불필요한 응력을 최소화할 수 있는 효과가 있다.

Description

매립형 인쇄회로기판 및 그 제조방법{Embedded PCB and Manufacturing method of the same}

본 발명은 매립형 인쇄회로기판에서 전자소자칩을 안정적으로 실장할 수 있는 제조방법 및 이에 따른 인쇄회로기판에 과한 것이다.

인쇄회로기판은 반도체, 전자기기의 발전과 동시에 전자부품의 하나로서 그 지위를 굳히고 있으며, 라디오, 텔레비전, PCS 등의 각종 전기, 전자제품에서부터 컴퓨터 및 최첨단 전자 장비에 이르기까지 모든 전기, 전자기기 등의 회로를 구현하는 부품으로서 널리 사용되고 있다. 최근 이 분야의 기술상의 진보가 현저해짐에 따라서 인쇄회로기판에 있어서 고도의 품질이 요구되고 있으며 이에 의해 급속히 고밀도화하는 현상을 나타내고 있다. 특히, 부품 내장형 인쇄회로기판(Embedded PCB)의 제조에서는 부품이 표면 실장 될 부분에 Au 등의 금속물질을 도금하고 이를 위하여 드라이필름레지스트(이하, 'DFR'이라 한다.)을 이용하여 마스킹 처리를 하는 공정을 통해 이를 구현하고 있다.

이러한 매립형 인쇄회로기판(Embedded PCB) 의 전자소자칩 특히 수동(Passive) 소자 실장 기술은 크게 세가지로 구분할 수 있다. 도 1은 이러한 인쇄회로기판의 다양한 구조의 예시를 도시하고 있다. 칩의 실장방식은 (a)에 도시된 구조처럼, 절연층(1) 상에 형성되는 회로패턴(2)과 절연층의 내부에 매립되는 구조의 전자소자칩(4)을 구비하며, 이러한 전자소자칩을 비아홀(5)을 가공하여 도금을 통해 전기적으로 연결하는 실장구조를 가지거나, (b) 절연층(1) 내부에 매립되는 전자소자칩을 접착층(6)을 통해 실장 한 후, 외부회로(2)와 비아홀(7)을 통해 연결하는 방식, (c) 그리고 SMT Pad(Surface Mount Technology Pad)(6)을 형성하고, 솔더를 이용한 칩 실장 방식을 구현하는 방식 등이 있다.

그러나 일반적으로 기판을 구성하는 각 자재들의 열팽창계수의 차이 및 자재 구성 분율의 차이로 인해 가열 공정 통과시, 기판은 칩 주변의 국부적인 구김현상(Local Warpage) 및 스트립 혹은 패널 스케일에서의 광역 구김현상(Global Warpage) 가 발생하게 된다. 또한, 이러한 구김현상으로부터 유발된 응력은 궁극적으로 각 자재간 계면에서의 디라미네이션(Delamination) 혹은 크랙(Crack) 등을 유발하게 된다.

종래 솔더 인쇄를 이용한 칩 실장방식의 경우, 기존 기판 구성 자재들 즉 Cu, 절연층, 최외곽 절연층 외, 솔더 자재가 추가되는 만큼, 이종자재간 접촉계면에 있어서, 솔더와 이종 자재간 계면이 추가됨에 따라 열팽창계수의 미스매치(mismatch) 등에 의한 국부적인 구김현상(Local Warpage) 혹은 광역 구김현상(Global Warpage)이 발생하거나, 디라미네이션(Delamination), 크랙(Crack) 등이 발생하는 경우가 더욱 많아지고 있다.

특히, (c)에 도시된 도면에서처럼, 패드(Pad; 6) 위 인쇄된 솔더 위에 칩 실장시 솔더의 주변 퍼짐에 따라 솔더 필렛(Fillet;8)이 형성된다. 이러한 솔더 필렛(Fillet;8)은 이와 계면을 형성하는 절연층 간 CTE mismatch 에 따른 응력 발생의 요인이 되고 있다. 또한, 솔더 필렛(Fillet) 은 금속의 특성상, 다른 인자에 의해 형성된 구김현상(Warpage)에 대해 강하게(Stiff) 하게 반응하게 되며, 이는 응력 흡수의 기능이 매우 약함을 의미하는 바, 신뢰성 있는 전자소자칩의 실장구조를 어렵게 하는 요인으로 작용하고 있다.

본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 회로패턴의 깊이방향으로 함몰형 구조의 접속우물을 구현하고 그 내부에 솔더가 충진되는 구조에 칩을 실장할 수 있도록 하여, 접속우물의 상부로 노출되는 솔더가 전자소자칩의 전극과 계면을 이루며 실장되도록 하여, 솔더 필렛(Fillet) 이 형성되지 않으므로, 솔더 필렛(Solder Fillet)의 강성력(Stiffness) 에 따른 응력 집중을 방지할 수 있으며, 나아가 절연층과 솔더 필렛(Fillet) 간 계면을 원천적으로 형성하지 않으므로, 불필요한 응력을 최소화할 수 있는 매립형 인쇄회로기판의 제조방법을 제공하는데 있다.

상술한 과제를 해결하기 위한 수단으로서, 본 발명은 제1금속층에 금속페이스트를 수용할 수 있는 함몰형 접속우물(well)을 형성하는 1단계; 상기 접속우물(well)에 금속페이스트를 충진하고 전자소자칩을 실장하는 2단계;를 포함하는 매립형 인쇄회기판의 제조방법을 제공할 수 있도록 한다.

또한, 상기 1단계의 접속우물은, 상기 제1금속층의 내측방향으로 오목한 형상의 수용부를 구비하며, 상부는 개구된 구조로 식각(etching)하여 형성될 수 있다.

아울러, 상기 2단계의 금속페이스트는 Cu, Ag, Au, Sn, Pb 중 어느 하나를 주성분으로 하거나 이들의 합금으로 형성되는 페이스트를 적용할 수 있다.

상술한 제조공정은 상기 2단계 이후에, 상기 전자소자칩의 주변을 매립하는 절연층과 제2금속층을 포함하는 외각회로패턴층을 형성하는 3단계;를 더 포함하여 형성할 수 있다.

아울러, 상기 3단계는, 상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과 상기 절연적층군의 상부를 덮는 제2절연적층군 및 외각회로층을 어라인하되, 상기 제1절연적층군과 제2절연적층군 사이에 내부회로패턴을 포함하는 제3절연층군을 배열하여 적층 하는 단계로 구성할 수 있다.

특히, 이 경우에는 상기 3단계는, a1) 캐리어를 제1금속층에서 분리하는 단계; a2) 상기 내부회로패턴과 제1 및 제2금속층을 전기적으로 연결하는 도통홀을 형성하는 단계; a3) 상기 도통홀을 금속물질로 충진하고, 제1 및 제2금속층을 패터닝하여 외층회로를 구현하는 단계;를 더 포함하도록 할 수 있다. 아울러, 상기 a3)단계 이후에, 상기 외층회로의 상면에 절연층 및 금속층을 적층하고, 상기 금속층을 가공하여 상기 외층회로 또는 내층회로와 전기적으로 연결되는 회로패턴을 가공하는 단계가 적어도 1회 이상 반복되도록 공정을 구현할 수 있다. 또한, 상기 매립형 인쇄회로기판에서 외부로 노출되는 회로패턴의 상면에 솔더레지스트를 도포하여 패터닝하는 공정 또는 노출되는 회로패턴에 표면처리를 수행하는 공정을 더 포함할 수 있다.

상술한 공정과는 달리, 상기 전자소자칩을 매립하는 절연층과 제2금속층을 포함하는 외각회로패턴층을 형성하는 3단계;를 더 포함하는 것으로 공정을 구현할 수도 있다. 이 경우 상기 3단계는, b1) 캐리어를 제1금속층에서 분리하는 단계; b2) 상기 제1및 제2금속층을 전기적으로 연결하는 도통홀을 형성하는 단계; b3) 상기 도통홀을 도금처리하고, 상기 제1및 제2금속층을 패터닝하여 외층회로를 구현하는 단계;를 더 포함하여 구성될 수 있다.

상술한 제조공정에의해 제조되는 본 발명에 따른 매립형 인쇄회로기판은 다음과 같은 구조로 형성될 수 있다.

구체적으로는, 외층회로패턴에 금속페이스트를 수용하는 함몰구조의 접속우물(well)을 구비하며, 상기 접속우물의 상부에 실장되는 전자소자칩;을 포함하는 구조로 형성될 수 있다.

나아가 상기 접속우물(well)은 상기 외층회로패턴의 내부방향으로 함몰된 구조로 형성되며, 상기 접속우물의 내부에는 금속페이스트가 상기 접속우물의 돌출 높이 이상으로 충진될 수 있다. 이 경우 상기 금속페이스트는 Cu, Ag, Au, Sn, Pb 중 어느 하나를 주성분으로 하거나 이들의 합금으로 형성될 수 있다.

특히, 본 발명에 따른 인쇄회로기판은, 상기 전자소자칩을 매립하는 절연층 내에는 내부회로패턴을 구비한 제3절연적층군이 더 형성되며, 상기 내층회로패턴과 외층회로패턴을 전기적으로 도통시키는 도통홀을 더 포함하는 구조로 형성될 수 있으며, 나아가 상기 외층회로패턴의 상부에는, 상기 외층회로패턴과 전기적으로 연결되는 회로패턴 및 절연층으로 구성되는 제2외층회로패턴이 적어도 1 이상 적층되는 구조로 구현할 수도 있다.

상술한 본 발명에 따른 매립형 인쇄회로기판에서 외부로 노출되는 회로패턴에는, 상기 노출되는 회로패턴의 일부를 덮는 솔더레지스트층과, 노출되는 회로패턴의 표면에 형성되는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 원 합금을 이용하여 단층 또는 다층으로 도금처리층을 구비할 수 있다.

아울러, 본 발명에 따른 상기 매립형 인쇄회로기판은, 절연층의 내부에 내부회로패턴이 없는 구조로 구현가능하며, 이는 상기 전자소자칩을 매립하는 절연층;과 상기 절연층의 표면에 형성되는 외층회로패턴 간을 전기적으로 연결하는 도통홀을 적어도 1 이상 구비하는 구조로 구현될 수 있다.

본 발명에 따르면, 회로패턴의 깊이방향으로 함몰형 구조의 접속우물을 구현하고 그 내부에 솔더가 충진되는 구조에 칩을 실장할 수 있도록 하여, 접속우물의 상부로 노출되는 솔더가 전자소자칩의 전극과 계면을 이루며 실장되도록 하여, 솔더 필렛(Fillet) 이 형성되지 않으므로, 솔더 필렛(Solder Fillet)의 강성력(Stiffness) 에 따른 응력 집중을 방지할 수 있으며, 나아가 절연층과 솔더 필렛(Fillet) 간 계면을 원천적으로 형성하지 않으므로, 불필요한 응력을 최소화할 수 있는 효과가 있다.

특히, 접속우물의 측벽과 충진된 솔더의 계면에서 발생한 응력은 신뢰성에 영향을 주지 않을 정도로 약한 수준이나, 이 또한 솔더를 둘러싼 연성이 높은 회로패턴인 Cu등의 금속재질에 의해 흡수될 수 있어 응력을 제거하는데 더욱 효율적이며, SMT Pad 위, Ni/Au 도금 등 표면처리층이 없이, 회로패턴의 내부에 함몰형 접속우물을 형성하고 솔더를 삽입하는 방식이므로, 칩 하단부의 높이를 증가시키지 않아 박형화를 구현할 수 있으며, 또한, 칩 하단부의 레진(Resin) 에 의한 충진(Filling)이 훨씬 용이해져 신뢰성을 증대시킬 수 있는 효과도 있다.

또한, 접속우물을 회로패턴의 상부로 돌출되는 구조가 아닌 회로패턴 내부로 함몰되는 구조로 형성함으로써 박형화가 가능하며, 또한, 접속우물(Cu well)이 회로패턴 내부에 형성되어 회로패턴 자체가 솔더를 둘러싸게 되는바, 상대적으로 솔더 양을 늘릴 수 있고 이는 신뢰성의 증가를 구현할 수 있다.

도 1은 종래의 기술에 따른 전자소자칩의 실장구조를 도시한 것이다.
도 2a는 본 발명에 따른 매립형 인쇄회로기판의 제조공정의 순서도를 도시한 것이다.
도 2b 내지 도 2c는 본 발명에 따른 매립형 인쇄회로기판의 제조공정도를 도시한 것이다.
도 3a 및 도 3b는 각각 본 발명에 따른 매립형 인쇄회로기판의 다른 적용례를 도시한 것이다.
도 4는 본 발명에 따른 접속우물구조와 전자소자칩의 실장구조를 도시한 개념도이다.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 발명은 전자소자칩을 실장할 수 있는 함몰형 구조의 접속우물(well)을 회로패턴의 깊이방향으로 형성하고, 내부를 솔더페이스트 등의 금속페이스트를 충진하여 칩을 실장할 수 있도록 하는 것을 그 요지로 한다.

도 2a는 본 발명에 따른 제조공정의 순서도이며, 도 2b 및 도 2c는 제조공정도이다.

본 발명에 따른 매립형 인쇄회로기판의 제조는 제1금속층에 금속페이스트를 수용할 수 있는 함몰형 접속우물(well)을 형성하는 1단계와 상기 접속우물(well)에 금속페이스트를 충진하고 전자소자칩을 실장하는 2단계를 포함하여 구성된다. 즉, 제1금속층의 깊이 방향으로 오목한 구조로 함몰형 접속우물을 형성하고, 그 내부를 금속페이스트로 충진하여 전자소자칩을 실장하는 제조공정 방식은 본 발명의 요지에 포함된다 할 것이다.

이하에서는 제시된 순서도 및 공정도를 참조하여 상술한 공정을 구체적으로 설명한다.

1. 함몰형 구조의 접속우물(well)의 형성공정

본 발명에 따른 상기 제1단계는 제1금속층(110)의 내측방향, 즉 깊이 방향으로 제1금속층을 관통하지 않는 오목한 홈구조의 함몰형 접속우물을 형성하는 공정이며, 특히 도 2b에 도시된 공정에 따라 캐리어(120)에 제1금속층(110)을 부착하여 공정을 수행하는 것을 실시예로 설명하기로 한다. 물론 공정의 진행은 제1금속층(110)만을 가지고 공정을 수행하는 것도 가능하나, 일반적으로 3~20㎛의 얇은 동박을 공정진행에 이용하기 위해서는 도시된 구조의 캐리어 상에 부착하여 진행하는 것이 용이하므로, 이하에서는 캐리어구조를 이용한 공정을 설명한다. 캐리어 구조는 다양한 구조가 적용될 수 있으며, 추후 공정 중 제거되는 것으로, 본 일 실시예에서는 제1금속층(110)에 접착물질(121)을 매개로 접착되는 동박복합체(122, 123, 124)의 구조를 예로 들어 설명하기로 한다.

S 1단계에서는 도시된 것처럼, 제1금속층(110)과 캐리어(120)이 적층된 구조물을 준비하며, 이후, 상기 제1금속층(110)의 상면에 드라이필름레지스트(D)를 도포하여 패터닝한다.

이후, S 2단계에서처럼, 상기 드라이필름레지스트(D)는 본 발명에 따른 접속우물(well)을 형성하기 위하여 현상영역(D1)을 가지도록 패터닝하며, 상기 현상영역(D1)은 노광, 현상, 박리, 에칭 등의 공정을 거치고, 이후 에칭을 수행하게 된다. 즉, 상기 현상영역 부분은 상술한 본 발명에 따른 접속우물(130)을 형성하기 위한 것으로, 에칭의 정도는 제1금속층(110)을 관통하지 않을 정도로 오목한 구조를 가지도록 에칭하는 것이 바람직하다. 이 경우, 상기 접속우물(130)은 도시된 구조에 한정되는 것은 아니며, 내부가 비어있는 구조로 단면 형상은 도시된 것처럼 사각형, 원형, 다각형 등 다양한 구조로 형성할 수 있다. 즉, 상기 접속우물은 상기 제1금속층상에 상부가 개구되며, 측면은 제1금속층으로 둘러싸인 밀폐되는 함몰형 구조물로 구현할 수 있게 된다.

이후, S 3단계에서처럼 상기 접속우물(130)의 내부에 금속페이스트(140)를 충진하게 된다. 상기 금속페이스트(140)는 Cu, Ag, Au, Sn, Pb 중 어느 하나를 주성분으로 하거나 이들의 합금으로 형성되는 페이스트를 이용할 수 있으며, 본 발명의 바람직한 적용례에서는 솔더페이스트를 충진하는 것을 일례로 하여 설명하기로 한다. 상기 접속우물(130)의 내부 공간에는 도시된 것처럼, 메탈마스크(M)를 이용하여 솔더페이스트를 인쇄하는 방식으로 충진시킨다. 즉 상기 접속우물의 내부는 솔더페이스트(140)가 차있으며, 솔더의 주변을 Cu(130)가 감싸고 있는 형태가 구현되게 된다. 이 경우 상기 솔더페이스트(140)은 상기 접속우물(130)의 상부면의 계면과 동일한 높이 또는 그 이상의 높이로 충진됨이 바람직하다.

2. 전자소자칩의 실장단계

이후에는 전자소자칩(150)을 상기 접속우물(130)의 솔더페이스트(140)의 계면에 실장하고, 리플로우를 통해 상기 솔더페이스트(140)의 상부면을 전자소자칩의 전극과 연결하게 된다(S 4단계).

이러한 전자소자칩의 실장방식은 솔더페이스트(140)의 옆, 아래 부분은 제1금속층인 Cu 에 의해 둘러싸여 있고, 윗부분은 전자소자칩의 전극과 계면을 이루게 된다. 따라서, 종래의 실장방식의 문제이던 솔더 필렛(Fillet)이 형성되지 않으므로, 솔더필렛(Solder Fillet)의 강성도(Stiffness)에 따른 응력의 집중을 방지 할 수 있다. 아울러, 종래의 실장구조처럼 절연층과 솔더필렛 간 계면을 원천적으로 형성하지 않으므로, 응력 최소화할 수 있게 된다.

나아가, 종래의 실장 구조와는 달리, 본 발명에 따른 접속우물을 이용한 실장방식은 솔더페이스트-Cu 계면에서 발생한 응력은 신뢰성에 영향을 주지 않을 정도로 약한 수준이나, 이 또한 솔더를 둘러싼 연성이 높은 Cu 에 의해 흡수될 수 있다. 아울러, 종래의 실장방식에서 필수적이던 SMT Pad 위, Ni/Au 도금 등 표면처리 층이 없이, 회로패턴이 될 제1금속층의 내부에 함몰형 접속우믈을 형성하고, 여기에 솔더를 충진하는 방식이므로, 칩 하단부의 높이를 증가시키지 않아 박형화가 가능하다. 또한, 전자소자칩의 하단부에 레진(Resin)에 의한 충진(Filling)이 훨씬 용이해져 신뢰성을 증대시킬 수 있는 장점이 구현될 수 있다.

특히, 접속우물을 회로패턴의 상부로 돌출되는 구조가 아닌 회로패턴 내부로 함몰되는 구조로 형성함으로써 박형화가 가능하며, 또한, 접속우물(Cu well)이 회로패턴 내부에 형성되어 회로패턴 자체가 솔더를 둘러싸게 되는바, 상대적으로 솔더 양을 늘릴 수 있고 이는 신뢰성의 증가를 구현할 수 있다.

3. 매립형 인쇄회로기판의 완성 공정

상술한 제2단계의 접속우물에 전자소자칩을 실장하는 공정 이후에는 전자소자칩을 절연층에 매립하고, 외부회로패턴을 형성하여 인쇄회로기판을 완성하는 공정이 수행될 수 있다. 이상의 공정은 다양하게 변형될 수 있으며, 일반적으로 공정의 순서와 회로층의 층수에 따라 공정이 달라질 수 있으므로, 이하에서는 일반적인 이후 공정의 예를 들어 본 발명에 따른 매립형 인쇄회로기판의 완성공정을 설명하기로 한다.

(1) 내층 회로패턴을 구비하는 구조

도 3a 및 도 3b는 상술한 S 4단계 이후의 공정을 설명한 것이다.

상술한 S 4 단계 이후에, 상기 전자소자칩(150)의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군(160)과 상기 절연적층군의 상부를 덮는 제2절연적층군(180) 및 외각회로층(190)을 어라인하며, 특히 상기 제1절연적층군(160)과 제2절연적층군(180) 사이에 내부회로패턴(171)을 포함하는 제3절연적층군(170)을 배열하여 적층 하는 단계(P 1~P 2단계)로 형성할 수 있다.

이 경우 상기 제1절연적층군(160)과 제2절연적층군(180)은 반경화 상태(B-stage)로 적층 하는 공정으로 구현할 수 있다. 또한, 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 상술한 구조로 형성될 수 있으며, 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 동일한 재질로 형성될 수도 있다. 또한, 제3절연적층군(170)은 절연층(173)의 양면에 회로패턴(171)이 형성되고, 이 양면의 회로패턴을 전기적으로 연결하는 도전비아(172)를 포함한 구조로 형성될 수 있다.

이후에는 캐리어보드(120)를 제거한다(P 3~P 4단계). 캐리어보드(120)을 제거한 이후의 공정은 일반적인 인쇄회로기판의 제조공정을 적용할 수 있다. 즉 내회로패턴(170)과 전기적으로 연결되는 도통홀(H1)를 가공하고 여기에 금속물질을 충진하며, 제1금속층(110) 및 외각회로층(190)를 패터닝하여 외층회로(111, 191)로서 패터닝한다.

이후에는, 상기 외층회로(191) 상에 솔더레지스트를 도포하여 외층회로의 표면을 처리하여 표면처리층을 형성하는 공정이 더 추가될 수 있다. 상기 표면처리층은 외층회로의 노출면에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 원 합금을 이용하여 단층 또는 다층으로 도금처리하는 방식으로 형성할 수 있다. 이와 같은 공정은 최소 회로층이 4층을 구현할 수 있게 된다.

(2) 내부회로 패턴 구비 구조의 멀티레이어(Multi layer구현)

도 3b를 참조하면, 상기 P 4단계 이후에 복수의 회로층을 추가하는 공정을 통해 다층구조의 인쇄회로기판을 제조하는 일 공정례를 도시한 것이다.

P 4단계의 공정 이후에, 상기 외층회로(111, 191)의 상면에 별도의 절연층(210)을 적층하고, 비아홀(H2)을 가공한 후, 금속물질(220)을 충진하고, 이후에 회로패턴(230)을 형성하는 공정이 수행될 수 있다. 이후에 솔더레지스트(240)을 도포하여 패터닝하고, 노출되는 회로패턴(230)에 표면처리하는 공정이 수행될 수 있다(Q 1~Q 4단계).

물론, 상술한 절연층(210)과 금속층(230)을 동시에 적층하고, 이후에 상기 금속층을 가공하여 상기 외층회로(111, 191) 또는 내층회로와 전기적으로 연결되는 회로패턴을 가공하는 단계가 적어도 1회 이상 반복되는 공정을 수행함으로써, 기본 4층 구조에 최소 6층 이상의 구조로 구현할 수 있게 된다. 이 경우 외층회로(111, 191)의 상면에 절연층 및 금속층을 적층 이후에, 도통홀의 가공 및 금속물질의 충진, 금속층의 패터닝을 통해 회로패턴의 구현, 솔더레지스트의 도포 및 패터닝, 표면처리층 형성 등은 상술한 기술과 동일한 기술을 적용할 수 있다.

(3) 내부회로패턴이 없는 구조-최소 2층의 회로패턴 구조

본 실시예에서는 도 3a의 P 4 단계의 도시된 구조에서 내부회로패턴(170)이 없는 구조로 매립형 인쇄회로기판을 형성할 수도 있다. 즉, S 4단계의 구조에서 바로 전자소자칩을 매립하는 절연층을 적층함에 있어서, 내부회로패턴을 구비한 절연적층군을 형성하지 않고, 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과 상기 제1절연적층군의 상부를 덮는 제2절연적층군을 어라인하고, 상부에 외각회로층을 적층 하여 가열 가압하여 외각회로패턴층을 형성한다. 이 경우 상기 제1절연적층군과 제2절연적층군는 반경화 상태(B-stage)로 적층 하는 공정으로 구현할 수 있다. 또한, 상기 제1 절연적층군은 하나의 층으로 형성하는 것도 가능하지만, 도시된 것처럼 각각 여러 개의 층으로 형성한후 가압하여 상술한 구조로 형성될 수 있으며, 재질은 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 동일한 재질로 형성될 수도 있다.

상술한 다양한 구조의 매립형 인쇄회로기판의 구조는 다양한 회로층수에 따르 다른 구조를 구비할 수 있으나, 기본적으로는 도 4의 구조를 포함하게 된다.

즉, 본 발명에 따른 매립형 인쇄회로기판은 외층회로패턴(110)에 금속페이스트(140)를 수용하는 함몰구조의 접속우물(130)을 구비하며, 상기 접속우물의 상부에 전자소자칩(150)이 실장되는 구조를 구비하게 된다. 여기에서 상기 외층회로패턴(110)은 하나의 층으로 도시하였으나, 최종 가공과정에서는 회로패턴으로 형성됨은 제조공정에서 살펴본 바와 같다. 따라서, 최종 인쇄회로기판의 구조에서는 상기 접속우물은 외층회로(111)에 매립되는 구조로 형성되게 된다(도 3a 및 도 3b 참조).

특히, 상기 접속우물(130)은 상기 외층회로패턴의 내부로 깊이 방향으로 함몰형 구조로 형성되며, 상기 외층회로패턴(110)을 관통하지는 않는 구조로 형성됨이 바람직하다. 상기 접속우물의 내부에는 금속페이스트가 상기 접속우물의 돌출 높이 이상으로 충진될 수 있다. 상기 접속우물(130)의 내부에 충진되는 상기 금속페이스트는 Cu, Ag, Au, Sn, Pb 중 어느 하나를 주성분으로 하거나 이들의 합금으로 형성될 수 있다.

도 4에 도시된 구조는 하나의 일 적용예이기는 하나, 각각의 접속우물의 내부에 솔더가 충진될 부분의 직경(X1)은 400㎛, 각 접속우물 간의 간격(Y1)은 200㎛으로 구현될 수 있는 것을 보여준 것이다.

이러한 기본 구조에 의해 도 3a의 P 4단계에 도시된 구조처럼, 상기 전자소자칩을 매립하는 절연층 내에는 내부회로패턴을 구비한 제3절연적층군이 더 형성되며, 상기 내층회로패턴과 외층회로패턴을 전기적으로 도통시키는 도통홀을 더 포함하는 구조로 매립형 인쇄회로기판이 형성될 수 있다. 물론, 이 경우 내층회로패턴이 없는 구조로 상기 전자소자칩을 매립하는 절연층과 상기 절연층의 표면에 형성되는 외층회로패턴 간을 전기적으로 연결하는 도통홀을 적어도 1 이상 구비한 구조로 형성할 수 있음은 상술한 바와 같다.

아울러, 도 3b의 Q 3단계에 도시된 구조처럼, 상기 외층회로패턴의 상부에 상기 외층회로패턴과 전기적으로 연결되는 회로패턴 및 절연층으로 구성되는 제2외층회로패턴이 적어도 1 이상 적층되는 구조로 형성될 수도 있다.

이러한 구조에서 최외각에 노출되는 외층회로에는 솔더레지스트 패턴이나 표면처리층이 구비될 수 있음은 상술한 바와 같다. 이 경우 표면처리층은 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 원 합금을 이용하여 단층 또는 다층으로 도금처리 등을 통해 형성할 수 있다.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

111, 191: 외층회로
120: 캐리어
130: 접속우물
140: 금속페이스트
150: 전자소자칩
160: 제1절연적층군
170: 내부회로패턴
180: 제2절연적층군
190: 제2금속층
210: 절연층
220: 금속물질
230: 회로패턴
240: 솔더레지스트

Claims

제1금속층에 금속페이스트를 수용할 수 있는 함몰형 접속우물(well)을 형성하는 1단계;
상기 접속우물(well)에 금속페이스트를 충진하고 전자소자칩을 실장하는 2단계;
를 포함하는 매립형 인쇄회기판의 제조방법.
청구항 1에 있어서,
상기 1단계의 접속우물은,
상기 제1금속층의 내측방향으로 오목한 형상의 수용부를 구비하며, 상부는 개구된 구조로 식각(etching)하여 형성되는 매립형 인쇄회로기판의 제조방법.
청구항 2에 있어서,
상기 2단계의 금속페이스트는 Cu, Ag, Au, Sn, Pb 중 어느 하나를 주성분으로 하거나 이들의 합금으로 형성되는 매립형 인쇄회로기판의 제조방법.
청구항 1 내지 3 중 어느 한 항에 있어서,
상기 2단계 이후에,
상기 전자소자칩의 주변을 매립하는 절연층과 제2금속층을 포함하는 외각회로패턴층을 형성하는 3단계;
를 더 포함하는 매립형 인쇄회로기판의 제조방법.
청구항 4에 있어서,
상기 3단계는,
상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과 상기 절연적층군의 상부를 덮는 제2절연적층군 및 외각회로층을 어라인하되,
상기 제1절연적층군과 제2절연적층군 사이에 내부회로패턴을 포함하는 제3절연층군을 배열하여 적층 하는 단계로 형성되는 매립형 인쇄회로기판의 제조방법.
청구항 5에 있어서,
상기 3단계는,
a1) 캐리어를 제1금속층에서 분리하는 단계;
a2) 상기 내부회로패턴과 제1 및 제2금속층을 전기적으로 연결하는 도통홀을 형성하는 단계;
a3) 상기 도통홀을 금속물질로 충진하고, 제1 및 제2금속층을 패터닝하여 외층회로를 구현하는 단계;
를 더 포함하여 이루어지는 매립형 인쇄회로기판의 제조방법.
청구항 6에 있어서,
상기 a3)단계 이후에,
상기 외층회로의 상면에 절연층 및 금속층을 적층하고,
상기 금속층을 가공하여 상기 외층회로 또는 내층회로와 전기적으로 연결되는 회로패턴을 가공하는 단계가 적어도 1회 이상 반복되는 매립형 인쇄회로기판의 제조방법.
청구항 7에 있어서,
상기 매립형 인쇄회로기판에서 외부로 노출되는 회로패턴의 상면에 솔더레지스트를 도포하여 패터닝하는 공정 또는 노출되는 회로패턴에 표면처리를 수행하는 공정을 더 포함하는 매립형 인쇄회로기판의 제조방법.
상기 2단계 이후에,
상기 전자소자칩을 매립하는 절연층과 제2금속층을 포함하는 외각회로패턴층을 형성하는 3단계;
를 더 포함하는 매립형 인쇄회로기판의 제조방법.
청구항 9에 있어서,
상기 3단계는,
b1) 캐리어를 제1금속층에서 분리하는 단계;
b2) 상기 제1및 제2금속층을 전기적으로 연결하는 도통홀을 형성하는 단계;
b3) 상기 도통홀을 도금처리하고, 상기 제1및 제2금속층을 패터닝하여 외층회로를 구현하는 단계;
를 더 포함하여 이루어지는 매립형 인쇄회로기판의 제조방법.
외층회로패턴에 금속페이스트를 수용하는 함몰구조의 접속우물(well);을 구비하며,
상기 접속우물의 상부에 실장되는 전자소자칩;
을 포함하는 매립형 인쇄회로기판.
청구항 11에 있어서,
상기 접속우물(well)은 상기 외층회로패턴의 내부방향으로 함몰된 구조로 형성되며,
상기 접속우물의 내부에는 금속페이스트가 상기 접속우물의 돌출 높이 이상으로 충진되는 매립형 인쇄회로기판.
청구항 12에 있어서,
상기 금속페이스트는 Cu, Ag, Au, Sn, Pb 중 어느 하나를 주성분으로 하거나 이들의 합금으로 형성되는 페이스트로 형성되는 매립형 인쇄회로기판.
청구항 12에 있어서,
상기 전자소자칩을 매립하는 절연층 내에는 내부회로패턴을 구비한 제3절연적층군이 더 형성되며,
상기 내층회로패턴과 외층회로패턴을 전기적으로 도통시키는 도통홀을 더 포함하는 매립형인쇄회로기판.
청구항 12에 있어서,
상기 외층회로패턴의 상부에는,
상기 외층회로패턴과 전기적으로 연결되는 회로패턴 및 절연층으로 구성되는 제2외층회로패턴이 적어도 1 이상 적층되는 매립형인쇄회로기판.
청구항 14 또는 15에 있어서,
상기 매립형 인쇄회로기판에서 외부로 노출되는 회로패턴에는,
상기 노출되는 회로패턴의 일부를 덮는 솔더레지스트층과,
노출되는 회로패턴의 표면에 형성되는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 원 합금을 이용하여 단층 또는 다층으로 도금처리층을 구비하는 매립형 인쇄회로기판.
청구항 12에 있어서,
상기 매립형 인쇄회로기판은,
상기 전자소자칩을 매립하는 절연층;과
상기 절연층의 표면에 형성되는 외층회로패턴 간을 전기적으로 연결하는 도통홀을 적어도 1 이상 구비하는 매립형인쇄회로기판.