KR20110124562A - 매립형 인쇄회로기판 및 그 제조방법 - Google Patents

Abstract

본 발명은 매립형 인쇄회로기판과 그 제조방법에 관한 것으로, 본 제조공정은 제1금속층상면에 탄소나노튜브로 복합접속패드를 형성하는 1단계와 상기 복합접속패드에 전자소자칩을 접속하는 2단계를 포함하는 것을 특징으로 하며, 이에 따라 외층회로패턴 상에 형성되어 절연층에 매립되는 적어도 1 이상의 탄소나노튜브(CNT)로 형성되는 복합접속패드와 상기 복합접속패드에 실장되는 적어도 1 이상의 전자소자칩을 포함하는 매립형 인쇄회로기판 구조를 구현할 수 있다.
본 발명에 따르면, 능동소자와 수동소자를 기판 내 내장하는 매립형인쇄회로 기판(Embedded PCB)의 제조에 있어서, 솔더범프와 솔더패드의 기능을 수행하는 복합접속패드를 탄소나도튜브(CNT)를 이용하여 동시에 형성하여 능동소자 및 수동소자를 동시에 일괄접합할 수 있도록 하여 공정의 간소화를 통해 생산성을 높일 수 있으며, 부품의 사용시 열로 인한 솔더 브리지(solder bridge)등의 불량을 해소하여 제품의 신뢰성을 높일 수 있는 효과가 있다.

Description

매립형 인쇄회로기판 및 그 제조방법{Embedded PCB and Manufacturing method of the same}

본 발명은 매립형 인쇄회로기판의 제조방법에 관한 것으로, 특히 열적 안정성을 확보할 수 있는 전자소자칩의 실장구조 및 방법의 효율화를 구현할 수 있는 기술에 관한 것이다.

인쇄회로기판은 반도체, 전자기기의 발전과 동시에 전자부품의 하나로서 그 지위를 굳히고 있으며, 라디오, 텔레비전, PCS 등의 각종 전기, 전자제품에서부터 컴퓨터 및 최첨단 전자 장비에 이르기까지 모든 전기, 전자기기 등의 회로를 구현하는 부품으로서 널리 사용되고 있다. 최근 이 분야의 기술상의 진보가 현저해짐에 따라서 인쇄회로기판에 있어서 고도의 품질이 요구되고 있으며 이에 의해 급속히 고밀도화하는 현상을 나타내고 있다. 특히, 부품 내장형 인쇄회로기판(Embedded PCB)의 제조에서는 부품이 표면 실장 될 부분에 Au 등의 금속물질을 도금하고 이를 위하여 드라이필름레지스트(이하, 'DFR'이라 한다.)을 이용하여 마스킹 처리를 하는 공정을 통해 이를 구현하고 있다.

이러한 매립형 인쇄회로기판(Embedded PCB)의 핵심기술 중 가장 중요한 부분의 하나는, 내장 부품의 High I/O Count의 대응 여부이다. 이는 결국 미세피치(Fine Pitch) 구현 수준으로 나타낼 수 있으며 이를 위해서 대부분의 개발 기술에서는 전자소자칩을 회로와 연결하기 위해 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad)와 같은 구조를 이용한 접합 공정 등의 미세패턴(Fine Pattern) 회로기술을 이용하여 구현하고 있다.

도 1을 참조하면, 이는 종래의 매립형 인쇄회로기판의 제조공정에서 전자소자칩을 솔더와 솔더패드(Solder/Pad)를 이용하여 인쇄회로기판에 장착하는 공정을 개념적으로 도시한 것이다.

종래에는, 절연층(1)과 외각의 금속층(2, 2') 및 회로패턴(3)이 구현된 내층회로기판 상에 전자소자칩(5)을 접속하기 위해서는 도시된 것처럼, 솔더볼 패드(6)에 솔더볼(7)을 형성하고, 인쇄회로기판의 회로패턴(3)의 일부와 간접적으로 연결하는 구조를 구현하게 된다. 이후, 이를 뒤집어 절연층(8)을 적층하고, 외각회로패턴을 구현(10)하거나 비아홀(11)을 가공하여 도금처리하여 회로를 완성하게 된다.

이 경우 내장되는 부품인 전사소자칩과 인쇄회로기판을 연결하기 위해서는 비아와 랜드(Via/Land), 혹은 메탈범프와 랜드(Metal Bump/Land), 혹은 솔더와 솔더패드(Solder/Pad) 등을 이용하고 있으나 이 경우 부품 전극의 피치감소에는 한계가 발생한다. 특히, 솔더 패드(Solder Pad)를 이용하는 경우에 있어서 수동소자와 능동소자의 연결은 기술적 난이도가 상이하여 수동소자는 솔더(Solder) 인쇄 기술로 연결하면서 능동소자는 다른 접합 기술로 연결하는 경우가 있다. 이런 경우 공정 추가에 따른 작업성에 제약이 발생하고 추가적인 불량이 발생할 가능성이 크다. 따라서 이를 해결하기 위해서 기술 수준이 다른 수동소자와 능동소자를 동시에 접합할 수 있는 기술이 요구된다.

양산화를 위해서는 능동소자의 경우, 인쇄회로기판과 칩의 접합을 매개하는 RDL (Redistributed layer)을 가지는 WLP (Wafer Level package) 형태의 구조가 필요하게 되며, 수동소자의 경우 신뢰성 있는 접속을 위해서는 전극 사이즈를 200㎛이상으로 구현할 수밖에 없게 된다. 이러한 공정의 비효율성은 생산성을 저하시키며, 나아가 하나의 공정에서 수동소자 및 능동소자 별로 각기 다른 접합방식을 모색하여야 하는 공정의 비효율성을 초래하며, 수동 및 능동소자의 극 미세화하는 패드피치(pad pitch) 대응에 한계가 발생하며, 이로 인해 인쇄회로기판의 설계의 자유도를 극히 저해하는 문제가 발생하게 된다.

특히, 종래에는 능동소자의 경우, 솔더 본딩 후에 언더필 공정을 진행하거나 솔더 본딩 전에 전 NCP/F(Non-conductive Paste/Film)를 형성하여 부품실장을 시행한다. 그러나 Package 하부의 Gap이 충분하지 않을 경우 Void 불량이 발생할 수 있고, 수동 소자의 경우 하부 Gap형성이 매우 어려움으로 인하여 봉지가 어렵게 된다.

아울러, 도 1b에 도시된 것처럼, 전자소자와 패드(Pad) 간에 접합을 솔더본딩(Solder Bonding)을 이용함으로써 공정, 신뢰성 평가 또는 제품 사용 중에 열에 의해 솔더(Solder) 재료가 용융하여 에폭시(Epoxy)와 소자 간의 틈을 통해 이동함으로써 솔드 브릿지(Solder Bridge)가 발생하여 두 전극 간에 쇼트(Short)가 발생하는 문제도 발생하였다.

본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 솔더범프와 솔더패드의 기능을 수행하는 복합접속패드를 탄소나도튜브(CNT)를 이용하여 동시에 형성하여 능동소자 및 수동소자를 동시에 일괄접합할 수 있도록 하여 공정의 간소화를 통해 생산성을 높일 수 있으며, 부품의 사용시 열로 인한 솔더 브리지(solder bridge)등의 불량을 해소하여 제품의 신뢰성을 높일 수 있는 매립형 인쇄회로기판의 제조방법을 제공하는 데 있다.

상술한 과제를 해결하기 위한 수단으로서, 본 발명은 제1금속층상면에 탄소나노튜브로 복합접속패드를 형성하는 1단계; 상기 복합접속패드에 전자소자칩을 접속하는 2단계;를 포함하는 매립형 인쇄회로기판의 제조방법을 제공할 수 있도록 한다.

또한, 상술한 상기 1단계의 복합접속패드의 형성은 탄소나노튜브 페이스트(CNT(Carbon nanotube) Paste)를 스크린프린팅 방식으로 형성하거나 탄소나노튜부 솔루션(CNT Solution)을 스프레이 방식으로 패드구조물을 형성하는 단계로 구현할 수 있다.

특히, 상기 2단계의 복합접속패드와 전자소자칩의 접속은, 상기 복합접속패드 상에 능동소자 또는 수동소자를 부착하는 단계; 80~100℃에서 열경화(Thermal Cure)를 통해 부착된 전자소자칩을 고정시키는 단계; 로 구성될 수 있다.

아울러, 상술한 제조공정단계에서는, 상기 1단계의 복합접속패드의 형성은, a1) 캐리어상에 형성된 제1금속층의 상면에 메탈마스크를 이용하여 패드 구조물을 형성하는 단계; a2) 상기 복합접속패드가 형성되지 않는 영역의 제1금속층을 산화(Oxidation)처리하는 하는 단계;로 구성될 수 있다.

또한, 상술한 제조공정 중 상기 2단계 이후에, 상기 전자소자칩을 매립하는 절연층과 제2금속층을 포함하는 외각회로패턴층을 형성하는 3단계;를 더 포함하는 제조공정으로 구현할 수 있다.

특히, 상기 3단계는, 상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과 상기 절연적층군의 상부를 덮는 제2절연적층군 및 외각회로층을 어라인하되, 상기 제1절연적층군과 제2절연적층군 사이에 내부회로패턴을 포함하는 제3절연층군을 배열하여 적층 하는 단계로 구성할 수 있으며, 구체적으로는 b1) 캐리어를 제1금속층에서 분리하는 단계; b2) 상기 내부회로패턴과 제1 및 제2금속층을 전기적으로 연결하는 도통홀을 형성하는 단계; b3) 상기 도통홀을 금속물질로 충진하고, 제1 및 제2금속층을 패터닝하여 외층회로를 구현하는 단계;를 더 포함하여 이루어지도록 형성할 수 있다.

반면, 상기 3단계는 상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과 상기 절연적층군의 상부를 덮는 제2절연적층군을 어라인하고, 상부에 외각회로층을 적층 하여 가열 가압하여 형성하는 단계로 형성하는 것도 가능하다. 이 공정은 c1) 캐리어를 제1금속층에서 분리하는 단계; c2) 상기 제1및 제2금속층을 전기적으로 연결하는 도통홀을 형성하는 단계; c3) 상기 도통홀을 도금처리하고, 상기 제1및 제2금속층을 패터닝하여 외층회로를 구현하는 단계; 를 더 포함하여 이루어지도록 형성할 수 있다.

어느 경우의 공정이던지, 상기 3단계 이후에는, 상기 외층회로 상에 솔더레지스트 층을 패터닝하는 단계; 상기 외층회로의 노출면을 표면처리하는 단계를 더 포함하여 구성할 수 있으며, 이 경우 표면처리층은 외층회로의 노출면에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 원 합금을 이용하여 단층 또는 다층으로 도금처리가 수행될 수 있다.

또한, 어느 경우의 공정이던지, 상기 외층회로의 상면에 절연층 및 금속층을 적층하고, 상기 금속층을 가공하여 상기 상기 외층회로 또는 내층회로와 전기적으로 연결되는 회로패턴을 가공하는 단계가 적어도 1회 이상 반복하여 다층 구조의 기판을 형성할 수도 있다.

상술한 제조공정에 따른 결과물은 다음과 같은 구조를 구비할 수 있다.

구체적으로는, 외층회로패턴 상에 형성되어 절연층에 매립되는 적어도 1 이상의 탄소나노튜브(CNT)로 형성되는 복합접속패드, 상기 복합접속패드에 실장되는 적어도 1 이상의 전자소자칩을 포함하는 매립형 인쇄회로기판으로 형성될 수 있다.

특히, 상기 복합접속패드와 연결되는 외층회로는 산화처리가 된 것이 바람직하다.

이 경우, 인쇄회로기판은 상기 전자소자칩 주변의 절연층 내에는 내부회로패턴을 구비한 제3절연층군이 더 형성되며, 상기 내층회로패턴과 외층회로패턴을 전기적으로 도통시키는 도통홀을 더 포함하는 구조로 구현가능하며, 여기에 상기 외층회로패턴의 표면 일부가 노출되시키는 솔더레지스트층과, 노출되는 외층회로패턴의 표면에 형성되는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 원 합금을 이용하여 단층 또는 다층으로 도금처리층을 구비할 수 있다.

아울러, 상기 외층회로패턴의 상부에는, 상기 외층회로패턴과 전기적으로 연결되는 회로패턴 및 절연층으로 구성되는 제2외층회로패턴이 적어도 1 이상 적층되도록 형성할 수 있다.

또한, 상기 절연층의 표면에 형성되는 외층회로패턴 간을 전기적으로 연결하는 도통홀을 적어도 1 이상 구비하는 것이 바람직하다.

본 발명에 따르면, 능동소자와 수동소자를 기판 내 내장하는 매립형인쇄회로 기판(Embedded PCB)의 제조에 있어서, 솔더범프와 솔더패드의 기능을 수행하는 복합접속패드를 탄소나도튜브(CNT)를 이용하여 동시에 형성하여 능동소자 및 수동소자를 동시에 일괄접합할 수 있도록 하여 공정의 간소화를 통해 생산성을 높일 수 있으며, 부품의 사용시 열로 인한 솔더 브리지(solder bridge)등의 불량을 해소하여 제품의 신뢰성을 높일 수 있는 효과가 있다.

아울러, 솔더범프와 솔더패드의 기능을 수행하는 복합접속패드를 동시에 형성하여 수동소자와 능동소자의 접합공정을 동시에 일괄적으로 적용할 수 있도록 함으로써, 능동소자와 수동소자의 패드피치를 극미세화할 수 있도록 하며, 인쇄회로기판의 설계의 자유도를 극대화할 수 있는 장점이 있다.

도 1a 및 도 1b는 종래의 인쇄회로기판에 전자소자칩을 매립하는 구조로 실장하는 공정 및 이에 따른 문제점을 도시한 도면이다.
도 2a 내지 도 2c는 본 발명에 따른 매립형 인쇄회로기판의 제조공정을 도시한 순서도 및 공정도이다.
도 3은 본 발명에 따른 인쇄회로기판의 변형된 실시예의 제조공정을 도시한 공정도이다.
도 4a 및 도 4b는 상술한 제조공정에 따라 제조되는 인쇄회로기판의 구조를 예시화한 것이다.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 발명은 전자소자칩을 기판에 고정할 경우, 탄소나노튜브(Carbon nano tube) 재질로 형성되는 복합접속패드를 이용하여 접속함으로써, 금속기판과 소자와의 갭(Gap)을 완전히 봉지하며, 능동소자 및 수동소자에 동시에 적용이 가능하며, 열적 안정성을 확보하여 신뢰성 있는 접합구조를 제공하는 것을 요지로 한다.

도 2a 내지 도 2c는 본 발명에 따른 매립형인쇄회로기판의 제조공정의 순서도 및 공정도를 도시한 것이다.

본 발명에 따른 매립형 인쇄회로기판의 제조공정은 특히, 제1금속층상면에 탄소나노튜브로 복합접속패드를 형성하는 1단계와 상기 복합접속패드에 전자소자칩을 접속하는 2단계를 포함하는 것을 특징으로 한다. 즉, 탄소 나노튜브를 이용하여 복합접속패드를 형성하고, 상기 복합접속패드에 전자소자칩을 접합하는 공정을 포함하는 공정은 모두 본 발명의 요지에 포함된다 할 것이다.

제시된 순서도 및 공정도를 참조하여 상술한 공정을 구체적으로 설명한다.

1. 복합접속패드의 형성

본 발명에 따른 상기 1단계는 도 2b에 도시된 공정에 따라 캐리어(120)에 제1금속층(110)을 부착하여 공정을 수행하는 것을 실시예로 설명하기로 한다. 물론 공정의 진행은 제1금속층(110)만을 가지고 공정을 수행하는 것도 가능하나, 일반적으로 3~20㎛의 얇은 동박을 공정진행에 이용하기 위해서는 도시된 구조의 캐리어 상에 부착하여 진행하는 것이 용이하므로, 이하에서는 캐리어구조를 이용한 복합접속패드의 형성공정을 설명한다. 상기 캐리어(120)는 상기 제1금속층(110)을 제조공정에서 안정되게 지지할 수 있는 구조물로서 다양한 방식의 캐리어를 사용할 수 있으며, 본 실시예에서는 동박층(121)과 접착물질(122), 지지절연층(123)을 구비하는 구조로 구현된 것을 적용한다. 추후 상기 동박층(121)과 상기 제1금속층(110)을 이형시켜 캐리어를 제거하게 된다. 이형을 용이하기 위해서는 상기 동박층(121)의 두께가 상기 제1금속층(110)의 두께보다 두꺼운 것이 바람직하다.

S 1 단계에 도시된 것과 같이, 제1금속층(110)과 캐리어(120)이 적층된 구조물을 준비하며, 이후, S 2단계에서 상기 제1금속층(110)의 상면에 종래의 솔더범프 및 솔더패드의 기능을 수행하는 복합접속패드(130)를 형성한다. 상기 복합접속패드(130)는 종래의 전자소자칩을 실장하기 위해 필요했던 솔더범프와 패드의 기능을 수행하는 구조물로, 능동소자와 수동소자 모두에 적용이 가능하도록 제1금속층(110)의 상면에 돌출구조의 패턴화된 것을 의미한다.

상기 복합접속패드(130)은 탄소나노튜브 페이스트(CNT(Carbon nanotube) Paste)를 스크린 프린팅 방식으로 형성하거나 탄소나노튜부 솔루션(CNT Solution)을 스프레이 방식으로 패드구조물을 형성할 수 있다. 본 공정에서 스크린 프린팅(Solder Screen Printing) 방식은 메탈 마스크(M)를 상기 제1금속층(110) 상부에 어라인하여 스크린 프린팅을 수행하는 방식으로, 탄소나노튜브의 프린팅 시 메탈마스크의 두께나 디자자인, 프린팅되는 솔더의 양을 조절함으로써, 복합접속패드(130)의 사이즈를 조절할 수 있게 된다.

S 2단계 이후에 상기 복합접속패드(130)를 형성한 후, 칩실장 등의 공정이 수행되는 경우에는 하부의 제1금속층(110)에 솔더가 웨팅(wetting)될 수 있으므로, 복합접속패드를 형성한 후, 상기 복합접속패드(130) 이외의 영역, 즉 칩이 실장될 부분 이외의 제1금속층(110)을 산화처리하여 산화막을 형성시키는 공정(S 3단계)을 더 포함함이 더욱 바람직하다. 이러한 산화막의 형성은 미세피치에서 범프 쇼트 현상을 방지할 수 있으며, 일정 규격의 복합접속패드 영역을 형성시켜 신뢰성 있는 접합부를 형성할 수 있도록 하는 장점이 있다.

2. 전자소자칩의 실장 공정(능동소자를 포함; 제2단계)

복합접속패드(130)의 형성 이후에는, 상기 복합접속패드(130) 상에 전자소자칩을 실장하는 공정(S 4단계)이 수행된다. 특히, 본 발명에 따른 제조공정에서는 능동소자칩 및 수동소자 모두에 적용될 수 있다. 상기 전자소자칩을 실장하는 방식은 능동 소자 또는 수동 소자를 부착한 후 80~100℃의 온도에서 열경화(Thermal Cure)방법으로 소자와 제1금속층간의 결합을 고정시킨다. 특히 능동소자 부품의 경우에는 언더필을 실시하고, 언더필 재료의 경화를 위해 열경화(Thermal cure)를 실시할 수 있다.

S 4단계 이후에는 원하는 인쇄회로기판의 회로 층수나 형상에 따라 다양한 공정의 변화를 적용할 수 있으나 일반적으로 상기 전자소자칩의 상부에 절연층을 적층하여 매립형으로 형성하고, 그 상부에 회로패턴을 형성하는 공정, 그리고 층간 회로의 연결공정을 수행함으로써, 인쇄회로기판을 완성할 수 있다.

이하에서는 이러한 후공정의 적용예를 설명하기로 한다.

3. 인쇄회로기판의 완성공정

(1) 내층 회로패턴을 구비하는 구조

상술한 S 4 단계 이후에, 상기 전자소자칩(C)의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군(140)과 상기 절연적층군의 상부를 덮는 제2절연적층군(150) 및 외각회로층(170)을 어라인하며, 특히 상기 제1절연적층군(140)과 제2절연적층군(150) 사이에 내부회로패턴(161)을 포함하는 제3절연적층군(160)을 배열하여 적층 하는 단계(S 5단계)로 형성할 수 있다. 이 경우 상기 제1절연적층군(140)과 제2절연적층군(150)는 반경화 상태(B-stage)로 적층 하는 공정으로 구현할 수 있다. 또한, 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 상술한 구조로 형성될 수 있으며, 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 동일한 재질로 형성될 수도 있다. 또한, 제3절연적층군(160)은 절연층(162)의 양면에 회로패턴(161)이 형성되고, 이 양면의 회로패턴을 전기적으로 연결하는 도전비아를 포함한 구조로 형성될 수 있다.

이후에는 캐리어보드(120)를 제거한다(S 6단계). 캐리어보드(120)을 제거한 이후의 공정은 일반적인 인쇄회로기판의 제조공정을 적용할 수 있다. 즉 내회로패턴(160)과 전기적으로 연결되는 도통홀(H1)를 가공하고 여기에 금속물질을 충진하며, 제1금속층 및 외각회로층(170)를 패터닝하여 외층회로로서 패터닝한다 (S 7단계).

이후에는, 상기 외층회로(170) 상에 솔더레지스트를 도포하여 외층회로의 표면을 처리하여 표면처리층을 형성하는 공정이 더 추가될 수 있다. 상기 표면처리층은 외층회로의 노출면에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 원 합금을 이용하여 단층 또는 다층으로 도금처리하는 방식으로 형성할 수 있다. 이와 같은 공정은 최소 회로층이 4층을 구현할 수 있게 된다.

(2) 내부회로 패턴 구비 구조의 멀티레이어(Multi layer구현)

상술한 S 7단계의 공정 이후에, 다음과 같은 공정을 추가하여 더 많은 층수의 회로를 구비한 구조의 인쇄회로기판을 형성할 수 있다. S 7단계의 공정 이후에, 상기 외층회로(110, 190)의 상면에 별도의 절연층 및 금속층을 적층하고, 상기 금속층을 가공하여 상기 외층회로(110, 190) 또는 내층회로(161)와 전기적으로 연결되는 회로패턴을 가공하는 단계가 적어도 1회 이상 반복되는 공정을 수행함으로써, 기본 4층 구조에 최소 6층 이상의 구조로 구현할 수 있게 된다. 이 경우 외층회로(190)의 상면에 절연층 및 금속층을 적층 이후에, 도통홀의 가공 및 금속물질의 충진, 금속층의 패터닝을 통해 회로패턴의 구현, 솔더레지스트의 도포, 표면처리층 형성 등은 상술한 기술과 동일한 기술을 적용할 수 있다.

(3) 내부회로패턴이 없는 구조-최소 2층의 회로패턴 구조

도 3을 참조하여, 도 2c의 S 4단계 이후의 공정을 변형하여 상술한 구조와 다른 구조의 인쇄회로기판을 형성하는 공정을 설명하기로 한다.

도 2c의 S 4단계의 구조에서 전자소자칩(C)을 실장하고, 능동소자의 경우 언더필이 이루어지는 공정까지는 동일하다(P 1단계).

이후, 절연층을 적층함에 있어서, 내부회로패턴을 구비한 절연적층군을 형성하지 않고, 전자소자칩(C)의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군(140)과 상기 제1절연적층군의 상부를 덮는 제2절연적층군(150)을 어라인하고, 상부에 외각회로층(170)을 적층 하여 가열 가압하여 외각회로패턴층을 형성한다. 이 경우 상기 제1절연적층군(140)과 제2절연적층군(150)는 반경화 상태(B-stage)로 적층 하는 공정으로 구현할 수 있다(P 2단계). 또한, 상기 제1 절연적층군(140)은 하나의 층으로 형성하는 것도 가능하지만, 도시된 것처럼 각각 여러 개의 층으로 형성한후 가압하여 상술한 구조로 형성될 수 있으며, 재질은 에폭시, 페놀수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 동일한 재질로 형성될 수도 있다.

이후, 캐리어(120)를 제거하고 층간 도통홀(H2)을 가공하여 도금 등을 통해 전기적으로 연결하는 공정(P 3단계)와 외각회로층(110, 170)을 패터닝하여 회로패턴을 구현하는 공정(P 4단계)이 수행될 수 있다. 물론 이후에는 솔더레지스트의 도포, 표면처리층 형성 등은 상술한 기술과 동일한 기술을 적용할 수 있다.

상술한 제조공정을 통해서 형성되는 인쇄회로기판의 구조는 다음과 같은 구조로 형성될 수 있다.

도 5a 및 도 5b를 참조하면, 본 발명에 따른 매립형 인쇄회로기판의 구조는, 외층회로패턴 상에 형성되어 절연층에 매립되는 적어도 1 이상의 탄소나노튜브(CNT)로 형성되는 복합접속패드(130)과 상기 복합접속패드에 실장되는 적어도 1 이상의 전자소자칩(C)를 포함하는 구조로 형성된다. 특히, 상기 복합접속패드(130)와 연결되는 외층회로(110)는 산화처리가 된 것을 특징으로 한다. 상기 전자소자칩(C)는 능동소자 또는 수동소자로 형성될 수 있으며, 특히, 상기 복합접속패드는 상기 절연층의 표면에 패터닝된 회로패턴과 연결되어 상기 절연층의 내부에 매립되는 구조로 형성될 수 있다.

다만, 내부의 회로층을 구현 개수에 따라 실시예를 약간 달리할 수 있다.

이를 테면, 도 4a에서처럼, 상기 전자소자칩(C)의 주변의 절연층 내에는 내부회로패턴을 구비한 제3절연적층군(160)이 더 형성되며, 상기 내층회로패턴(161)과 외층회로패턴(110, 170)을 전기적으로 도통시키는 도통홀(H1)을 더 포함할 수 있다. 아울러 추가적으로 상기 외층회로패턴(110, 170)의 표면 일부가 노출되시키는 솔더레지스트층과, 노출되는 외층회로패턴의 표면에 형성되는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 원 합금을 이용하여 단층 또는 다층으로 도금처리층을 더 포함하여 형성될 수 있다.

물론, 솔더레지스트층이나 표면처리 전에 도 4a의 구조에서, 상기 외층회로패턴(110, 170)의 상부에 절연층을 적층하고, 그 절연층 위에 적어도 1 이상의 회로패턴인 제2외층회로패턴을 구비하는 구조를 구비하여 더욱 많은 수의 회로층을 구현하는 것도 가능하다

또는, 도 4b에 도시된 것처럼, 내부에 회로패턴을 구비하지 않고, 외층회로(110, 170)을 구비한 구조로 외층회로 상호간을 도통하는 도통홀(H2)를 구비하는 구조로 형성하는 것도 가능하다. 물론 이 경우에도 상기 외층회로패턴(110, 170)의 표면 일부가 노출되시키는 솔더레지스트층과, 노출되는 외층회로패턴의 표면에 형성되는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 원 합금을 이용하여 단층 또는 다층으로 도금처리층을 더 포함하여 형성될 수 있음은 물론이다.

종래의 기술은 동박 상에 패턴(Pattern)을 형성한 상태에서 공정을 진행할 경우 CCL상태의 일정 두께(40um) 이상의 기본 층(Base Material)이 필요로 하게 되어 최종 제품의 두께가 두꺼워 지는 문제와 디자인(Design Rule)의 자유도가 떨어지게 된다. 또한, 얇은 RCC 형태의 개구부를 이용하는 경우 시작되는 기본 물질층(Base Material)이 얇은 에폭시(Epoxy Layer)이 형성된 Cu Foil이므로 상기와 같은 자유도 저하나 최종 두께 상승의 문제가 없으나 범프(Bump)가 없는 수동소자의 경우에는 적용하기가 어려운 문제가 발생한다.

따라서, 본 발명에서는 탄소나노튜브로 형성되는 복합접속패드를 구현하여, 종래의 기술에서 발생할 수 있는 부품 실장부의 Gap 형성 문제, 능동 소자 및 수동 소자의 병행 적용 가능성을 해결함은 물론 열적 안정성을 확보할 수 있게 되는 장점이 있다.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

110: 제1금속층
120: 캐리어
121: 동박층
122: 접착물질
123: 지지절연층
130: 복합접속패드
140: 제1절연적층군
150: 제2절연적층군
160: 제3절연적층군
170: 외각회로층

Claims (18)

1. 제1금속층상면에 탄소나노튜브로 복합접속패드를 형성하는 1단계;
   상기 복합접속패드에 전자소자칩을 접속하는 2단계;를 포함하는 매립형 인쇄회로기판의 제조방법.
   
2. 청구항 1에 있어서,
   상기 1단계의 복합접속패드의 형성은 탄소나노튜브 페이스트(CNT(Carbon nanotube) Paste)를 스크린프린팅 방식으로 형성하거나 탄소나노튜부 솔루션(CNT Solution)을 스프레이 방식으로 패드구조물을 형성하는 매립형 인쇄회로기판의 제조방법.
   
3. 청구항 1에 있어서,
   상기 2단계의 복합접속패드와 전자소자칩의 접속은,
   상기 복합접속패드 상에 능동소자 또는 수동소자를 부착하는 단계;
   80~100℃에서 열경화(Thermal Cure)를 통해 부착된 전자소자칩을 고정시키는 단계;
   로 구성되는 매립형 인쇄회로기판의 제조방법.
   
4. 청구항 1 내지 3 중 어느 한 항에 있어서,
   상기 1단계의 복합접속패드의 형성은,
   a1) 캐리어상에 형성된 제1금속층의 상면에 메탈마스크를 이용하여 패드 구조물을 형성하는 단계;
   a2) 상기 복합접속패드가 형성되지 않는 영역의 제1금속층을 산화(Oxidation)처리 하는 단계;
   로 구성되는 매립형 인쇄회로기판의 제조방법.
   
5. 청구항 4에 있어서,
   상기 2단계 이후에,
   상기 전자소자칩을 매립하는 절연층과 제2금속층을 포함하는 외각회로패턴층을 형성하는 3단계;
   를 더 포함하는 매립형 인쇄회로기판의 제조방법.
   
6. 청구항 5에 있어서,
   상기 3단계는,
   상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과 상기 절연적층군의 상부를 덮는 제2절연적층군 및 외각회로층을 어라인하되,
   상기 제1절연적층군과 제2절연적층군 사이에 내부회로패턴을 포함하는 제3절연층군을 배열하여 적층 하는 단계로 형성하는 매립형 인쇄회로기판의 제조방법.
   
7. 청구항 5에 있어서,
   상기 3단계는,
   상기 전자소자칩의 주변부를 둘러싸는 구조의 적어도 1 이상의 제1절연적층군과 상기 절연적층군의 상부를 덮는 제2절연적층군을 어라인하고,
   상부에 외각회로층을 적층 하여 가열 가압하여 형성하는 단계로 형성하는 매립형 인쇄회로기판의 제조방법.
   
8. 청구항 6에 있어서,
   상기 3단계는,
   b1) 캐리어를 제1금속층에서 분리하는 단계;
   b2) 상기 내부회로패턴과 제1 및 제2금속층을 전기적으로 연결하는 도통홀을 형성하는 단계;
   b3) 상기 도통홀을 금속물질로 충진하고, 제1 및 제2금속층을 패터닝하여 외층회로를 구현하는 단계;
   를 더 포함하여 이루어지는 매립형 인쇄회로기판의 제조방법.
   
9. 청구항 7에 있어서,
   상기 3단계는,
   c1) 캐리어를 제1금속층에서 분리하는 단계;
   c2) 상기 제1및 제2금속층을 전기적으로 연결하는 도통홀을 형성하는 단계;
   c3) 상기 도통홀을 도금처리하고, 상기 제1및 제2금속층을 패터닝하여 외층회로를 구현하는 단계;
   를 더 포함하는 매립형 인쇄회로기판의 제조방법.
   
10. 청구항 8 또는 9에 있어서,
    상기 3단계 이후에,
    상기 외층회로 상에 솔더레지스트 층을 패터닝하는 단계;
    상기 외층회로의 노출면을 표면처리하는 단계를 더 포함하는 매립형 인쇄회로기판의 제조방법.
    
11. 청구항 10에 있어서,
    표면처리층은 외층회로의 노출면에 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 원 합금을 이용하여 단층 또는 다층으로 도금처리가 수행되는 매립형 인쇄회로기판의 제조방법.
    
12. 청구항 8 또는 9에 있어서,
    상기 외층회로의 상면에 절연층 및 금속층을 적층하고,
    상기 금속층을 가공하여 상기 외층회로 또는 내층회로와 전기적으로 연결되는 회로패턴을 가공하는 단계가 적어도 1회 이상 반복되는 것을 특징으로 하는 매립형 인쇄회로기판의 제조방법.
    
13. 외층회로패턴 상에 형성되어 절연층에 매립되는 적어도 1 이상의 탄소나노튜브(CNT)로 형성되는 복합접속패드,
    상기 복합접속패드에 실장되는 적어도 1 이상의 전자소자칩;
    을 포함하는 매립형 인쇄회로기판.
    
14. 청구항 13에 있어서,
    상기 복합접속패드와 연결되는 외층회로는 산화처리가 수행되는 매립형 인쇄회로기판.
    
15. 청구항 13 또는 14에 있어서,
    상기 전자소자칩 주변의 절연층 내에는 내부회로패턴을 구비한 제3절연층군이 더 형성되며,
    상기 내층회로패턴과 외층회로패턴을 전기적으로 도통시키는 도통홀을 더 포함하는 매립형인쇄회로기판.
    
16. 청구항 15에 있어서,
    상기 외층회로패턴의 표면 일부가 노출되시키는 솔더레지스트층과,
    노출되는 외층회로패턴의 표면에 형성되는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 원 합금을 이용하여 단층 또는 다층으로 도금처리층을 구비하는 매립형 인쇄회로기판.
    
17. 청구항 15에 있어서,
    상기 외층회로패턴의 상부에는,
    상기 외층회로패턴과 전기적으로 연결되는 회로패턴 및 절연층으로 구성되는 제2외층회로패턴이 적어도 1 이상 적층되는 매립형인쇄회로기판.
    
18. 청구항 13 또는 14에 있어서,
    상기 절연층의 표면에 형성되는 외층회로패턴 간을 전기적으로 연결하는 도통홀을 적어도 1 이상 구비하는 매립형인쇄회로기판.

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