KR20110117255A

KR20110117255A - 전기 저항막 부착 금속박 및 그 제조 방법

Info

Publication number: KR20110117255A
Application number: KR1020117021784A
Authority: KR
Inventors: 도시오 구로사와
Original assignee: 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤
Priority date: 2009-03-25
Filing date: 2010-03-10
Publication date: 2011-10-26
Also published as: US20120094114A1; WO2010110061A1; SG174370A1; JPWO2010110061A1; CN102365165A; TW201035999A; EP2412520A4; EP2412520A1; JP5399474B2

Abstract

적어도 일방의 면의 표면 조도를 10 점 평균 조도 Rz 6.0 ㎛ ∼ 8.0 ㎛ 로 하고, 그 면에 전기 저항막을 형성한 구리 또는 구리 합금으로 이루어지는 금속박으로서, 그 전기 저항막의 필 강도가 0.60 kN/m 이상, 그 저항값의 편차가 ±10 ％ 이내인 것을 특징으로 하는 전기 저항막을 구비한 동박. 동박에 전기 저항막을 형성하여 저항의 기판 내장화를 가능하게 한 전기 저항막 부착 동박의 수지 기판에 대한 접착성을 확보함과 함께, 전기 저항막의 저항률 편차를 저감시킨 전기 저항막 부착 동박을 제공한다.

Description

전기 저항막 부착 금속박 및 그 제조 방법{METAL FOIL WITH ELECTRIC RESISTANCE FILM AND PRODUCTION METHOD THEREFOR}

본 발명은, 필 강도 (peel strength) 가 높고, 또한 전기 저항값의 편차가 적은 전기 저항막 부착 구리 또는 구리 합금으로 이루어지는 금속박 및 그 제조 방법에 관한 것이다.

이 경우, 전기 저항막은 동박과 층 구조로 되어 있으므로, 「전기 저항층」이라고도 할 수 있지만, 본 명세서에 있어서는, 이들 의미를 포함하여 「전기 저항막」이라고 하는 것으로 한다.

또, 구리 또는 구리 합금으로 이루어지는 금속박은, 일반적으로 전해 동박과 압연 동박으로 분류할 수 있는데, 본원 발명은 이들을 총칭하여 「동박」이라고 한다. 또한, 동박과 구리 합금박으로도 분류할 수 있는데, 이 경우에도 이들을 총칭하여 「동박」이라고 한다. 이상에 서술하는 바와 같이, 특별히 이들을 특정하여 말하는 경우를 제외하고 「동박」으로 기재한다.

프린트 회로 기판의 배선 재료로서, 일반적으로 동박이 사용되고 있다. 동박은, 그 제조법에 따라 전해 동박과 압연 동박으로 나뉘어진다. 이 동박은, 두께는 5 ㎛ 의 매우 얇은 동박부터 140 ㎛ 정도의 두꺼운 동박까지 그 범위를 임의로 조정할 수 있다.

이들 동박은, 에폭시나 폴리이미드 등의 수지로 이루어지는 기판에 접합되어, 프린트 회로용 기판으로서 사용된다. 동박에는 기판이 되는 수지와의 접착 강도를 충분히 확보할 것이 요구되는데, 그러기 위해 전해 동박은 일반적으로 제박 (製箔) 시에 형성되는 매트면으로 불리는 조면 (粗面) 을 이용하고, 다시 그 위에 표면 조화 처리를 실시하여 사용한다. 또, 압연 동박도 동일하게 그 표면에 조화 처리를 실시하여 사용된다.

최근, 배선 재료인 동박에 추가로 전기 저항 재료로 이루어지는 박막을 형성하는 것이 제안되어 있다 (특허문헌 1, 2 참조). 전자 회로 기판에는, 전기 저항 소자가 불가결하지만, 저항층을 구비한 동박을 사용하면, 동박에 형성된 전기 저항막을, 염화 제 2 구리 등의 에칭 용액을 사용하여 저항 소자를 노출시키기만 해도 된다.

따라서, 저항의 기판 내장화에 의해, 종래와 같이 칩 저항 소자를, 땜납 접합법을 사용하여 기판 상에 표면 실장하는 수법 밖에 없었던 것에 비해, 한정된 기판의 표면적을 유효하게 이용할 수 있게 된다.

또, 다층 기판 내부에 저항 소자를 형성하는 것에 의한 설계상의 제약이 적어지고, 회로 길이의 단축이 가능해짐에 따라 전기적 특성의 개선도 도모할 수 있다. 따라서, 저항층을 구비한 동박을 사용하면, 땜납 접합이 불필요해지거나 또는 크게 경감되어, 경량화·신뢰성 향상을 도모할 수 있다. 이와 같이, 전기 저항막을 내장한 기판은 많은 이점을 갖고 있다.

한편, 전기 저항막을 동박의 표면에 형성하는 경우, 간단하게 벗겨지지 않는 조치를 실시할 필요가 있다. 대부분의 경우, 동박의 표면 처리에 의해 표면 조도를 증대시켜, 필 강도를 부여하는 것이 실시되고 있다. 그러나, 이 필 강도를 부여하기 위해 표면 조도를 크게 하면, 저항값이 크게 변동한다는 문제가 발생하였다.

종래, 동박의 표면 조도의 측정은 JIS B 0601 로 규정되어 있는 촉침식 방법을 사용하여 실시되었는데, 이 방법에서는 동박의 표면 조도와 저항막의 전기 저항값의 변동이나 편차의 상관을 알아낼 수 없었다.

이와 같은 점에서, 동박에 대한 전기 저항막의 형성시에는, 접착 강도만이 중시되어, 동박 조화면의 조도에서 기인하는 전기 저항의 변동이나 편차에 대해서는 무시되었던 것이 현 상황이었다. 그러나, 동박 상에 형성되는 저항층의 저항값이 변동하거나, 혹은 편차가 발생하는 것에서는, 전기 저항막을 내장한 기판을 형성하는데 있어서, 품질의 저하를 초래하므로 바람직한 상태는 아니다. 종래의 전기 저항막을 구비한 동박은 이와 같은 문제를 내포하고 있어, 수지 기판에 대한 접합시의 충분한 접착 강도와 전기 저항막으로서의 저항값의 편차 저감이 양립된 전기 저항막 부착 동박은 실현되지 않았었다.

일본 특허공보 제3311338호 일본 특허공보 제3452557호

본 발명은, 동박에 전기 저항막을 형성하여 저항의 기판 내장화를 가능하게 한 전기 저항막 부착 동박의 수지 기판에 대한 접착성을 확보함과 함께, 전기 저항막의 전기 저항값의 편차를 저감시킨 전기 저항막 부착 금속박 및 그 제조 방법을 제공한다.

본 발명자들은, 상기 과제를 해결하기 위해 예의 연구한 결과, 동박과 전기 저항막 사이에 어느 정도의 접착력을 갖게 함과 함께, 저항률의 편차를 감소시키기 위해, 특정한 광학적 측정법에 기초한 표면 조도를 사용하고, 그 표면 조도를 조절하는 것이 유효하다는 지견을 얻었다.

이 지견에 기초하여, 본 발명은

1) 적어도 일방의 면의 표면 조도를 10 점 평균 조도 Rz 6.0 ㎛ ∼ 8.0 ㎛ 로 하고, 그 면에 전기 저항막을 형성한 구리 또는 구리 합금으로 이루어지는 금속박으로서, 그 전기 저항막의 필 강도가 0.60 kN/m 이상, 저항값의 편차가 ±10 ％ 이내인 것을 특징으로 하는 전기 저항막 부착 금속박을 제공한다.

또, 본 발명은,

2) 전해 동박 또는 압연 동박의 조화 처리를 실시한 면에 전기 저항층을 구비하고 있는 것을 특징으로 하는 상기 1) 에 기재된 전기 저항막 부착 금속박을 제공한다.

또, 본 발명은,

3) 상기 전기 저항막의 저항값 편차가 ±5 ％ 이내인 것을 특징으로 하는 상기 1) 또는 2) 에 기재된 전기 저항막 부착 금속박을 제공한다.

또, 본 발명은,

4) 금속박의 박두께가 5 ∼ 35 ㎛ 인 것을 특징으로 하는 상기 1) 내지 3) 중 어느 하나에 기재된 전기 저항막 부착 금속박을 제공한다.

박두께가 5 ∼ 70 ㎛ 인 동박, 특히 5 ∼ 35 ㎛ 동박을 사용할 수 있다. 이 동박의 두께는 용도에 따라 임의로 선택할 수 있는데, 제조 조건에서 오는 제약도 있어, 상기의 범위에서 제조하는 것이 효율적이다.

또, 본 발명은,

5) 전해 동박 또는 압연 동박으로 이루어지는 구리 또는 구리 합금의 금속박의 표면에 전해에 의한 조화 처리를 실시하여, 표면 조도가 10 점 평균 조도 Rz 6.0 ㎛ ∼ 8.0 ㎛ 로 한 후, 이 조화 처리면에 스퍼터링법, 진공 증착법, 이온 빔 도금법에 의한 물리적 표면 처리 방법, 열 분해법 혹은 기상 반응법에 의한 화학적 표면 처리법 또는 전기 도금법 혹은 무전해 도금법에 의한 습식 표면 처리법에 의해 전기 저항막을 형성하고, 그 전기 저항막의 필 강도를 0.60 kN/m 이상으로 함과 함께, 그 전기 저항막의 저항값 편차를 ±5 ％ 이내로 하는 것을 특징으로 하는 전기 저항막 부착 금속박의 제조 방법을 제공한다.

또, 본 발명은,

6) 상기 전기 저항막의 저항값 편차를 ±3 ％ 이내로 하는 것을 특징으로 하는 상기 5) 에 기재된 전기 저항막 부착 금속박의 제조 방법을 제공한다.

또, 본 발명은,

7) 전해에 의한 조화 처리 후, 추가로 피복 도금을 실시하는 것을 특징으로 하는 상기 5) 또는 6) 에 기재된 전기 저항막 부착 금속박의 제조 방법을 제공한다.

전기 저항막은, 회로 설계에 따라 임의로 결정되는 것이다. 즉, 전기 저항 재료의 종류와 막두께의 선택은 저항 소자의 기능을 고려하여 결정되는 것으로, 특별히 제한은 없다.

전기 저항 소자의 재료로서 사용되는 예로는, 예를 들어 바나듐, 텅스텐, 지르코늄, 몰리브덴, 탄탈, 니켈, 크롬 등의 재료를 들 수 있다. 이와 같이 전기 저항이 비교적 높은 금속이면, 각각 단독의 막으로서 또는 다른 원소와의 합금막으로서 사용할 수 있다.

또, 알루미늄, 실리콘, 구리, 철, 인듐, 아연, 주석 등의 비교적 전기 저항의 낮은 재료여도, 그것을 다른 원소와 합금화함으로써 전기 저항이 높아지는 재료이면 당연히 사용할 수 있다.

예를 들어, NiCr 합금, NiCrAlSi 합금 등의 전기 저항 소자가 주목받고 있는 재료이다. 또, 상기 원소의 산화물, 질화물, 규화물의 군에서 선택된 재료 산화물, 질화물, 규화물도 사용할 수 있다. 상기와 같이, 이들 재료의 선택은 회로 설계에 따라 임의로 선택되는 것이며, 이들 재료에 제한되는 것이 아님을 이해해야만 할 것이다.

이 전기 저항막의 형성시에는, 스퍼터링법, 진공 증착법, 이온 빔 도금법 등의 물리적 표면 처리 방법, 열 분해법, 기상 반응법 등의 화학적 표면 처리법, 또는 전기 도금법, 무전해 도금법 등의 습식 표면 처리법을 사용하여 형성할 수 있다.

일반적으로는, 전기 도금법이 저비용으로 제조할 수 있는 이점이 있다. 또, 스퍼터링법은 균일한 두께의 막이고 또한 등방성을 구비하고 있으므로, 품질이 높은 저항 소자를 얻을 수 있다는 이점이 있다.

이 전기 저항막의 형성은 막의 용도에 따라 형성되는 것으로, 그 경우의 부착 방법 또는 도금 방법은, 그 전기 저항막의 성질에 따라 적절히 선택하는 것이 바람직하다고 할 수 있다.

본원 발명은, 이와 같은 전기 저항막을 내장한 동박에 수반되는 결점인 저항값 변동이나 편차를 억제함과 함께, 양호한 접착력을 갖는 전기 저항막을 구비한 동박을 얻는다는 우수한 효과를 갖는다.

도 1 은 전해 동박 제조 장치의 개요를 나타내는 도면이다.
도 2 는 WYKO 옵티컬 프로파일러의 광학식 조도계에 의한 표면 조도와 저항값의 상관성을 나타내는 도면이다.
도 3 은 JIS 규격의 촉침식 조도계에 의한 표면 조도와 저항값의 상관성을 나타내는 도면이다.

전해 동박의 제조 장치의 개요를 도 1 에 나타낸다. 이 장치는, 전해액을 수용하는 전해조 중에 음극 드럼이 설치되어 있다. 이 음극 드럼 (1) 은 전해액 중에 부분적 (거의 하반신) 으로 침지된 상태에서 회전하도록 되어 있다.

이 음극 드럼 (1) 의 외주 하반신을 둘러싸도록, 불용성 애노드 (양극) (2) 가 형성되어 있다. 이 음극 드럼 (1) 과 애노드 (2) 사이는 일정한 간극 (3) 이 있고, 이 사이를 전해액이 유동하도록 되어 있다. 이 장치에는 2 장의 애노드판이 배치되어 있다.

이것에서는, 하방으로부터 전해액이 공급되고, 이 전해액은 음극 드럼 (1) 과 애노드 (2) 의 간극 (3) 을 통과하여, 애노드 (2) 의 상측 가장자리로부터 일류 (溢流) 하고, 다시 이 전해액은 순환하도록 구성되어 있다. 음극 드럼 (1) 과 애노드 (2) 사이에는 정류기를 통하여 양자 사이에 소정의 전압을 유지할 수 있도록 되어 있다.

음극 드럼 (1) 이 회전함에 따라, 전해액으로부터 전착된 구리는 두께를 증대시키고, 어느 두께 이상이 된 시점에서 이 생박 (生箔) (4) 을 박리하고, 연속적으로 권취해 간다. 이와 같이 하여 제조된 생박은, 음극 드럼 (1) 과 애노드 (2) 사이의 거리, 공급되는 전해액의 유속 혹은 공급하는 전기량에 의해 두께를 조정한다.

이와 같은 동박 제조 장치에 의해 제조되는 동박은, 음극 드럼과 접촉하는 면은 경면 (광택면) 이 되지만, 반대측의 면은 요철이 있는 조면 (매트면) 이 된다. 이 전해 동박의 두께는 임의로 선택할 수 있다. 통상적으로 5 ㎛ ∼ 35 ㎛ 의 두께를 가진 동박을 사용할 수 있다.

이와 같이 하여 제조한 동박은, 다음으로 표면의 산화물 피막을 제거하는 청정화 공정을 거치고, 추가로 물에 의한 세정 공정을 실시한다. 청정화 공정에서는, 통상적으로 10 ∼ 80 g/ℓ 의 황산 수용액을 사용한다.

상기에 있어서는, 전해 동박의 제조에 대해 설명하였는데, 압연 동박에 대해서는, 용해 및 주조한 잉곳을 소둔 및 열간 압연, 나아가서는 냉간 압연을 실시하여 필요한 두께의 동박으로서 제조할 수 있다. 압연 동박은 모두 광택면으로 되어 있으므로, 필요에 따라 조화 처리를 실시한다. 이 조화 처리는 이미 공지된 조화 처리를 사용할 수 있다.

조화 처리의 일례를 나타내면, 다음과 같다. 또, 이 조화 처리는 전해 동박의 광택면 및 매트면 (조면) 에도 적용할 수 있다. 조화 도금한 후, 추가로 피복 도금을 실시해도 된다.

(조화 도금 조건)

Cu 이온 농도 : 10 ∼ 30 g/ℓ

황산 농도 : 20 ∼ 100 g/ℓ

전해액 온도 : 20 ∼ 60 ℃

전류 밀도 : 5 ∼ 80 A/d㎡

처리 시간 : 0.5 ∼ 30 초

(피복 도금 조건)

Cu 이온 농도 : 30 ∼ 50 g/ℓ

황산 농도 : 20 ∼ 100 g/ℓ

전해액 온도 : 20 ∼ 60 ℃

전류 밀도 : 5 ∼ 80 A/d㎡

처리 시간 : 0.5 ∼ 30 초

조화 처리한 동박의 면은 0.2 ㎛ × 0.2 ㎛ 이하의 분해능을 가지며 광 간섭식에 의한 광학적 표면 형상 측정 장치에 의해 측정한다. 후술하는 바와 같이, JIS 규격의 촉침식 조도계나 레이저를 사용하는 광학식 형상 측정법에 의한 표면 조도로는, 표면 조도와 저항값의 상관성을 얻을 수 없기 때문이다.

이 광 간섭식 광학적 표면 형상 측정 기기로는, 비접촉 3 차원 표면 형상 조도 측정 시스템, 품번 NT1100 (WYKO 옵티컬 프로파일러 (분해능 : 0.2 ㎛ × 0.2 ㎛ 이하) : Veeco 사 제조) 를 사용할 수 있다.

이 시스템의 측정 방식은, 수직 주사형 간섭 방식 (Vertical Scan Interferometory/VSI 방식) 이고, 시야 범위는 120 ㎛ × 90 ㎛, 측정 스캔 속도는 7.2 ㎛/sec 이다. 간섭 방식은 미라우 간섭 방식 (대물 렌즈 50 배, 내부 렌즈 1 배) 이다.

조화 처리를 실시한 동박에 전기 저항 재료로 이루어지는 층을 형성한다. 이 전기 저항층의 예로서, 예를 들어, NiCr 합금, NiCrAlSi 합금 등의 전기 저항 소자를 대표적으로 들 수 있다. 이 전기 저항 재료로 이루어지는 층은, 회로 기판 설계에서 오는 요구로, 이것은 임의로 선택할 수 있다. 따라서, 특정 재료에 한정될 필요는 없다.

전기 저항 재료는, NiCr 합금, NiCrAlSi 합금 등의 전기 저항 재료의 타깃을 사용하여, 스퍼터링에 의해 형성할 수 있다. 이 스퍼터링 조건은 특별히 제한은 없으며, 공지된 스퍼터링 장치를 사용하여 임의의 전기 저항 재료를 형성할 수 있다.

전기 저항막은 예를 들어 저항값을 25.0 Ω/sq ∼ 50.0 Ω/sq 정도의 것이 통상적으로 사용되는데, 막의 두께를 변경하여 이 범위를 초과하는 저항값으로 해도 된다.

상기 WYKO 옵티컬 프로파일러의 광학식 조도계 (분해능 : 0.2 ㎛ × 0.2 ㎛ 이하) 에 의한 동박 표면의 표면 조도와 저항값의 상관성을 나타내면, 도 1 과 같이 된다.

이 도 1 로부터 알 수 있는 바와 같이, 조화 입자를 구비한 동박의 표면 조도 Rz 가 6.0 ㎛ ∼ 8.0 ㎛ 인 범위에서, 저항값 Rz 가 25.0 Ω/sq ∼ 50.0 Ω/sq 가 되고, 표면 조도 Rz 의 증가와 함께 저항값 R 이 증가한다. 또한, 높은 상관이 확인되기 때문에, 표면 조도를 제어함으로써, 저항값의 편차를 ±5 ％ 이내로 할 수 있다.

한편, JIS 규격의 촉침식 조도계에 의한 표면 조도와 저항값의 상관성을 참고로 나타내면, 도 2 와 같이 된다.

이 경우의 촉침식 조도 측정 기기는, Surfcorder Model SE-3C (코사카 연구소 제조) 를 사용한 것이다. 또한, 이 촉침식 조도 측정 기기에 있어서, Stylus (촉침 선단 직경) : 2 ㎛R, Load (하중) : 0.07 g, Speed (속도) : 0.1 ㎜/min, Measurement Length (측정 길이) : 0.8 ㎜, Measurement Direction (측정 방향) 은 Transverse : 제박 방향에 대하여 90 °방향으로 하여 측정하였다.

도 2 에 나타내는 바와 같이, 표면 조도와 저항값에 상관은 전혀 없다. 이 이유로는, 표면 조도 Rz 로서 측정된 값이 2.4 ∼ 3.0 ㎛ 로, 동일한 시료를 광 간섭식 측정법으로 측정한 값의 약 절반인데, 이것은 촉침의 선단 직경이 ㎛ 레벨이므로, 촉침의 오목부로의 진입이 물리적으로 제약되는 것으로 생각된다. 그 결과, 조화 입자의 상반분 정도의 형상을 포락한 측정값 밖에 얻어지지 않는다.

즉, 이 촉침식 조도 측정 기기로는 정확한 표면 조도 Rz 를 측정할 수 없다.

또, 레이저를 사용하는 요철 형상 측정 수법 (핀 홀 공 (共) 초점 레이저법 등) 에서도 표면 조도와 저항값의 상관은 낮고, 표면 조도로는 촉침법보다 크고, 광 간섭식 측정법보다 작은 값이므로, 조화 처리에 의한 나뭇가지 형상의 입자가 표면에 있는 경우, 나뭇가지에 숨겨진 요철까지는 감지할 수 없을 것으로 생각된다.

본 발명의 전기 저항막 부착 동박은, 조화 처리된 동박면의 표면 형상을 0.2 ㎛ × 0.2 ㎛ 이하의 분해능을 갖는 광학 간섭식 측정 기기를 사용하여, 그 형상 데이터로부터 산출한 10 점 평균 조도 Rz 의 편차를 측정하는 것으로, 이 10 점 평균 조도 Rz 의 편차가 5 ％ 이하, 나아가서는 3 ％ 이하인 동박을 사용한다. 그리고, 그 동박의 조화면 상에 전기 저항막을 형성하여, 전기 저항의 편차를 억제하는 것이다.

이로써, 전기 저항막의 저항률 편차를 동박의 폭 방향으로 10 ％ 이내, 나아가서는 5 ％ 이내를 달성할 수 있고, 이들 특성을 구비한 전기 저항막 부착 동박을 제공할 수 있게 된다.

또, 동박의 표면 형상 측정을, 전기 저항막을 형성하기 전에 0.2 ㎛ × 0.2 ㎛ 이하의 분해능을 갖는 WYKO 옵티컬 프로파일러의 광학식 조도계 또는 그 동등품에 의해 측정할 수 있다.

또한, 본원 발명에 있어서는, 박두께가 5 ∼ 70 ㎛ 인 동박, 특히 5 ∼ 35 ㎛ 동박을 사용할 수 있다. 또, 본원 발명에서 전기 저항층을 형성한 동박은, 조화 처리를 실시한 전해 동박 또는 압연 동박 중 어느 것도 사용할 수 있다.

실시예

다음으로, 실시예를 설명한다. 또한, 이하의 실시예는 본원 발명의 이해를 용이하게 하기 위한 것으로, 이것에 제한되는 것은 아니다. 즉, 본원 발명의 기술 사상에 기초한 변형, 실시 양태, 다른 예는 본원 발명에 포함되는 것이다.

(실시예 1)

본 실시예 1 에 있어서는, 두께 18 ㎛ 전해 동박을 사용하였다. 이 전해 동박의 조면 (매트면) 측에 조화 처리를 실시하였다. 그리고, 상기 조화 도금 조건으로 전류 밀도 42 A/d㎡ 로 3 초간 조화 처리를 실시하였다.

온도, 반송 속도, 전해액의 상태 등에 따른 표면 조도의 변동을 처리 시간에 의해 제어하여, 10 점 평균 조도 Rz 를 6.3 ㎛, 편차 ±5 ％ 가 되는 조화 처리가 완료된 전해 동박을 제조하였다. 이 결과를 표 1 에 나타낸다.

다음으로, 조화 처리가 완료된 전해 동박을 사용하여, 80 ％ 니켈 (Ni) 과 20 ％ 크롬 (Cr) 으로 이루어지는 합금의 전기 저항 재료를 하기의 조건으로, 상기 안정화층 상에 부착시켰다.

Ni/Cr 합금 스퍼터링 :

62 인치 폭의 스퍼터링 장치

전력 : 45 kw

선속도 : 3 ft/min (0.9 m/min)

Ni/Cr 합금의 두께 : 500 Å

Rz 6.3 ㎛ 의 조화 처리가 완료된 전해 동박을 사용한 경우, 저항 재료의 시트 저항률은 28 Ω/sq (스퀘어), 편차는 7 ％ 였다. 이 결과를 표 2 에 나타낸다.

이상에서 제조된 전기 저항막 부착 동박을 폴리이미드 수지 기판에 접착한 결과, 상태 (常態) 필값은 0.67 kN/m, 땜납 처리 후의 필값 (내열 필값) 은 0.65 kN/m 였다. 이 결과를 표 1 에 나타낸다.

또한, 땜납 처리 후의 필값에 대해서는, 260 ℃ 의 용융 땜납욕 중에 20 초간 침지한 (즉 가열 처리를 받은 상태) 후에 필값을 측정한 것, 즉 땜납 처리 후의 필값은 이 처리 (열 영향을 받은) 후의 필값을 나타내는 것이다. 이것은 내열성을 평가하기 위한 것이다.

(실시예 2)

본 실시예 2 에 있어서는, 두께 18 ㎛ 전해 동박을 사용하였다. 이 전해 동박의 조면 (매트면) 측에 조화 처리를 실시하였다. 그리고, 상기의 조화 도금 조건으로 전류 밀도 49 A/d㎡ 로 3 초간 조화 처리를 실시하였다.

온도, 반송 속도, 전해액의 상태 등에 따른 표면 조도의 변동을 처리 시간에 의해 제어하여, 10 점 평균 조도 Rz 를 6.7 ㎛, 편차 ±4 ％ 가 되는 조화 처리가 완료된 전해 동박을 제조하였다. 이 결과를 동일하게 표 1 에 나타낸다.

다음으로, 실시예 1 과 동일한 전기 저항 재료를 동일한 조건으로 상기 안정화층 상에 부착시켰다. 이 결과, Rz 6.7 ㎛ 의 조화 처리가 완료된 전해 동박을 사용한 본 실시예 2 의 경우, 저항 재료의 시트 저항률은 32 Ω/sq (스퀘어), 편차는 6 ％ 였다. 이 결과를 표 2 에 나타낸다.

이상에서 제조한 전기 저항막 부착 동박을 폴리이미드 수지 기판에 접착한 결과, 상태 필값은 0.84 kN/m, 땜납 처리 후의 필값 (내열 필값) 은 0.80 kN/m 였다. 이 결과를 표 1 에 나타낸다. 또한, 땜납 처리 후의 필값에 대해서는, 실시예 1 과 동일한 조건으로 평가한 것이다.

(실시예 3)

본 실시예 3 에 있어서는, 두께 18 ㎛ 전해 동박을 사용하였다. 이 전해 동박의 조면 (매트면) 측에 조화 처리를 실시하였다. 그리고, 상기의 조화 도금 조건으로 전류 밀도 55 A/d㎡ 로 3 초간 조화 처리를 실시하였다.

온도, 반송 속도, 전해액의 상태 등에 따른 표면 조도의 변동을 처리 시간에 의해 제어하여, 10 점 평균 조도 Rz 를 7.2 ㎛, 편차 ±4 ％ 가 되는 조화 처리가 완료된 전해 동박을 제조하였다. 이 결과를 동일하게 표 1 에 나타낸다.

다음으로, 실시예 1 과 동일한 전기 저항 재료를 동일한 조건으로 상기 안정화층 상에 부착시켰다. 이 결과, Rz 7.2 ㎛ 의 조화 처리가 완료된 전해 동박을 사용한 본 실시예 3 의 경우, 저항 재료의 시트 저항률은 38 Ω/sq (스퀘어), 편차는 5 ％ 였다. 이 결과를 표 2 에 나타낸다.

이상에서 제조된 전기 저항막 부착 동박을 폴리이미드 수지 기판에 접착한 결과, 상태 필값은 1.06 kN/m, 땜납 처리 후의 필값 (내열 필값) 은 0.99 kN/m 였다. 이 결과를 표 1 에 나타낸다. 또한, 땜납 처리 후의 필값에 대해서는, 실시예 1 과 동일한 조건으로 평가한 것이다.

(실시예 4)

본 실시예 4 에 있어서는, 두께 18 ㎛ 전해 동박을 사용하였다. 이 전해 동박의 조면 (매트면) 측에 조화 처리를 실시하였다. 그리고, 상기의 조화 도금 조건으로 전류 밀도 63 A/d㎡ 로 조화 처리를 실시하였다.

온도, 반송 속도, 전해액의 상태 등에 따른 표면 조도의 변동을 처리 시간에 의해 제어하여, 10 점 평균 조도 Rz 를 7.9 ㎛, 편차 ±4 ％ 가 되는 조화 처리가 완료된 전해 동박을 제조하였다.

다음으로, 실시예 1 과 동일한 전기 저항 재료를 동일한 조건으로 상기 안정화층 상에 부착시켰다. 이 결과, Rz 7.9 ㎛ 의 조화 처리가 완료된 전해 동박을 사용한 본 실시예 4 의 경우, 저항 재료의 시트 저항률은 46 Ω/sq (스퀘어), 편차는 5 ％ 였다. 이 결과를 표 2 에 나타낸다.

이상에서 제조된 전기 저항막 부착 동박을 폴리이미드 수지 기판에 접착한 결과, 상태 필값은 1.17 kN/m, 땜납 처리 후의 필값 (내열 필값) 은 1.09 kN/m 였다. 이 결과를 표 1 에 나타낸다. 또한, 땜납 처리 후의 필값에 대해서는, 실시예 1 과 동일한 조건으로 평가한 것이다.

(비교예 1)

실시예 1 과 동일한 종래형의 촉침식 조도계로 2.7 ㎛ 인 18 ㎛ 전해 동박 상에 전기 저항층을 형성하고, 폴리이미드 수지 기판에 접착한 결과, 상태 필값은 0.29 kN/m, 땜납 처리 후의 필값 (내열 필값) 은 0.27 kN/m 가 되어, 실시예 1 ∼ 4 에 비해 매우 나쁜 결과가 되었다.

이 비교예 1 에 대해, 광학식 조도계로 표면 조도를 측정한 결과, 표 1 에 나타내는 바와 같이 Rz 는 5.1 ㎛ 로 작아졌다. 이 점에서, 표면 조도가 작은 것이, 상태 필값과 땜납 처리 후의 필값 (내열 필값) 의 저하로 된 것으로 생각된다.

또, 실시예 1 내지 4 의 박에 대해 접촉식의 조도계를 사용하여 표면 조도를 측정하였다. 그 결과는, 도 3 에 나타내는 바와 같이, 접촉식 조도의 Rz 와 저항값 사이에는 상관성이 확인되지 않아, 표면 조도 데이터에 기초한 저항값의 파악은 곤란하였다.

이 점에서, 종래형의 촉침식 조도계에서는, Rz 와 저항값의 상관을 얻을 수 없어, 최적의 조건을 알아낼 수 없음을 알 수 있었다.

이상의 결과, 본 실시예에서는, 모두 상태 필값은 0.67 ㎏/㎝ 이상, 땜납 처리 후의 필값 (내열 필값) 은 0.65 ㎏/㎝ 이상이 되어, 우수한 접착성을 확보한 데다가, 전기 저항막의 저항값 편차를 ±10 ％ 이내로 할 수 있었다. 이들은 모두 본원 발명의 조건에 합치하고, 양호한 성질을 갖는 것이었다.

산업상 이용가능성

전기 저항막을 내장한 동박에 수반되는 결점인 저항값 변동이나 편차를 억제함과 함께, 양호한 접착력을 갖는 전기 저항막을 구비한 동박을 얻는다는 우수한 효과를 갖는다.

본 발명의 전기 저항막을 내장한 동박을 사용함으로써, 회로 설계시에 새로 전기 저항 소자를 단독으로 형성할 필요가 없고, 동박에 형성된 전기 저항막을, 염화 제 2 구리 등의 에칭 용액을 사용하여 저항 소자를 노출시키기만 하면 되므로, 땜납 접합이 불필요해지거나 또는 크게 경감되어, 실장 공정이 현저하게 간소화된다는 효과를 갖는다.

또, 실장 부품이나 땜납 수가 저감되는 결과, 스페이스를 확장시킬 수 있으며 소형 경량이 된다는 이점도 있다. 이로써 회로 설계의 자유도를 향상시킬 수 있다. 또, 이와 같이 동박에 저항체가 내장됨으로써, 고주파 영역에서의 신호 특성이 개선되는 효과를 구비하고 있으므로 프린트 회로 기판으로서 유용하다.

Claims

적어도 일방의 면의 표면 조도를 10 점 평균 조도 Rz 6.0 ㎛ ∼ 8.0 ㎛ 로 하고, 그 면에 전기 저항막을 형성한 구리 또는 구리 합금으로 이루어지는 금속박으로서, 그 전기 저항막의 필 강도가 0.60 kN/m 이상, 저항값의 편차가 ±5 ％ 이내인 것을 특징으로 하는 전기 저항막 부착 금속박.
제 1 항에 있어서,
전해 동박 또는 압연 동박의 조화 처리를 실시한 면에 전기 저항층을 구비하고 있는 것을 특징으로 하는 전기 저항막 부착 금속박.
제 1 항 또는 제 2 항에 있어서,
상기 전기 저항막의 저항값 편차가 ±3 ％ 이내인 것을 특징으로 하는 전기 저항막 부착 금속박.
제 1 항 내지 제 3 항에 있어서,
금속박의 박두께가 5 ∼ 35 ㎛ 인 것을 특징으로 하는 전기 저항막 부착 금속박.
전해 동박 또는 압연 동박으로 이루어지는 구리 또는 구리 합금의 금속박 표면에 전해에 의한 조화 처리를 실시하여, 표면 조도가 10 점 평균 조도 Rz 6.0 ㎛ ∼ 8.0 ㎛ 로 한 후, 이 조화 처리면에 스퍼터링법, 진공 증착법, 이온 빔 도금법에 의한 물리적 표면 처리 방법, 열 분해법 혹은 기상 반응법에 의한 화학적 표면 처리법 또는 전기 도금법 혹은 무전해 도금법에 의한 습식 표면 처리법에 의해 전기 저항막을 형성하고, 그 전기 저항막의 필 강도를 0.60 kN/m 이상으로 함과 함께, 그 전기 저항막의 저항값 편차를 ±10 ％ 이내로 하는 것을 특징으로 하는 전기 저항막 부착 금속박의 제조 방법.
제 5 항에 있어서,
상기 전기 저항막의 저항값 편차를 ±5 ％ 이내로 하는 것을 특징으로 하는 전기 저항막 부착 금속박의 제조 방법.
제 5 항 또는 제 6 항에 있어서,
전해에 의한 조화 처리 후, 추가로 피복 도금을 실시하는 것을 특징으로 하는 전기 저항막 부착 금속박의 제조 방법.