KR20110104866A

KR20110104866A - 반도체 발광 소자, 웨이퍼, 반도체 발광 소자의 제조 방법 및 웨이퍼의 제조 방법

Info

Publication number: KR20110104866A
Application number: KR1020100087448A
Authority: KR
Inventors: 미쯔히로 구시베; 야스오 오바; 게이 가네꼬; 히로시 가쯔노; 신지 야마다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2010-03-17
Filing date: 2010-09-07
Publication date: 2011-09-23
Also published as: KR101212435B1; CN102194934A; CN102194934B; US20110227033A1; JP2011198859A; US8569738B2; TW201133923A; JP5143171B2; TWI470827B

Abstract

일 실시 형태에 따르면, 반도체 발광 소자는 제1 층과, 제2 층과, 발광부를 포함한다. 상기 제1 층은 n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함한다. 상기 제2 층은 p형 AlGaN을 포함한다. 상기 발광부는 단일 양자 웰 구조를 갖는다. 상기 단일 양자 웰 구조는, 제1 장벽층과, 제2 장벽층과, 웰층을 포함한다. 상기 제1 장벽층은 상기 제1 층과 상기 제2 층 사이에 구비되고, Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함한다. 상기 제2 장벽층은 상기 제1 장벽층과 상기 제2 층 사이에 구비되고, Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함한다. 상기 웰층은 상기 제1 장벽층과 상기 제2 장벽층 사이에 구비되고, Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하고, 근자외광을 방출하도록 구성된다.

Description

반도체 발광 소자, 웨이퍼, 반도체 발광 소자의 제조 방법 및 웨이퍼의 제조 방법{SEMICONDUCTOR LIGHT EMITTING DEVICE, WAFER, METHOD FOR MANUFACTURING SEMICONDUCTOR LIGHT EMITTING DEVICE, AND METHOD FOR MANUFACTURING WAFER}

본 출원은 2010년 3월 17일 출원된 일본 우선권 특허 출원 JP 2010-061683호 에 개시된 내용을 기초로 그 이점을 청구하며, 그 전체 내용은 본 명세서에 참조로 병합된다.

본 발명의 실시 형태는, 일반적으로, 반도체 발광 소자, 웨이퍼, 반도체 발광 소자의 제조 방법 및 웨이퍼의 제조 방법에 관한 것이다.

질화물 반도체는, 반도체 발광 소자와 HEMT(High Electron Mobility Transistor) 소자 등의 각종 반도체 소자에 사용된다. 그러나, 이러한 질화물 반도체 소자에서는, GaN 결정 사이의 격자 부정합에 의한 고밀도의 관통 전이(threading dislocation)에 의해 소자의 특성이 제약을 받는다. 　

예를 들어 질화물 반도체를 기초로 한 반도체 발광 소자 중 하나는 근자외광의 LED(Light Emitting Diode) 소자(예를 들어 발광 파장이 예를 들어 400nm 이하)이다. 이 근자외 광의 LED는, 백색 LED 등의 형광체 여기용의 광원으로서 기능하도록 기대된다. 그러나, 효율이 낮은 것이 문제가 되고 있다.

질화물 반도체를 기초로 한 근자외광의 LED의 효율을 향상시키기 위해서, 다양한 제안이 이루어지고 있다. 예를 들어, 일본 특허 제2713094호 공보에는, 반도체 발광 소자에 포함되는다양한 층의 조건을 제어하는 구성이 제안된다. 그러나, 근자외광의 LED의 효율의 향상을 위해서는 개량의 여지가 있다.

일반적으로 본 발명의 실시 형태에 따르면, 반도체 발광 소자는 제1 층과, 제2 층과, 발광부를 포함한다. 상기 제1 층은 n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함한다. 상기 제2 층은 p형 AlGaN을 포함한다. 상기 발광부는 단일 양자 웰 구조를 갖는다. 상기 단일 양자 웰 구조는, 제1 장벽층과, 제2 장벽층과, 웰층을 포함한다. 상기 제1 장벽층은 상기 제1 층과 상기 제2 층 사이에 구비되고, Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함한다. 상기 제2 장벽층은 상기 제1 장벽층과 상기 제2 층 사이에 구비되고, Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함한다. 상기 웰층은 상기 제1 장벽층과 상기 제2 장벽층 사이에 구비되고, Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하고, 근자외광을 방출하도록 구성된다.

본 발명의 다른 실시 형태에 따르면, 웨이퍼는 제1 층과, 제2 층과, 발광부를 포함한다. 상기 제1 층은 n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함한다. 상기 제2 층은 p형 AlGaN을 포함한다. 상기 발광부는 단일 양자 웰 구조를 갖는다. 상기 단일 양자 웰 구조는, 제1 장벽층과, 제2 장벽층과, 웰층을 포함한다. 상기 제1 장벽층은 상기 제1 층과 상기 제2 층 사이에 구비되고, Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함한다. 상기 제2 장벽층은 상기 제1 장벽층과 상기 제2 층 사이에 구비되고, Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함한다. 상기 웰층은 상기 제1 장벽층과 상기 제2 장벽층 사이에 구비되고, Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하고, 근자외광을 방출하도록 구성된다.

본 발명의 또 다른 실시 형태에 따르면, 반도체 발광 소자의 제조 방법이 개시된다. 상기 방법은 주면이 사파이어층의 c면인 기판 상에 단결정 버퍼층을 형성할 수 있다. 상기 단결정 버퍼층은 Al_x3Ga_1-x3N(0.8≤x3≤1)을 포함한다. 상기 방법은 상기 단결정 버퍼층 상에 GaN층을 형성하고, 상기 GaN층 상에 n형 반도체층을 형성할 수 있다. 상기 n형 반도체층은 제1 층을 포함한다. 상기 제1 층은 n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함한다. 상기 방법은 상기 n형 반도체층 상에 제1 장벽층을 형성할 수 있다. 상기 제1 장벽층은 Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함한다. 상기 방법은 상기 제1 장벽층 상에 웰층을 형성할 수 있다. 상기 웰층은 Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하고, 근자외광을 방출하도록 구성된다. 상기 방법은 상기 웰층 상에 제2 장벽층을 형성할 수 있다. 상기 제2 장벽층은 Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함한다. 상기 방법은 상기 제2 장벽층 상에 p형 반도체층을 형성할 수 있다. 상기 p형 반도체층은 제2 층을 포함한다. 상기 제2 층은 p형 AlGaN을 포함한다. 또한, 상기 방법은 상기 p형 반도체층의 형성 이후에, 상기 기판을 제거할 수 있다.

본 발명의 또 다른 실시 형태에 따르면, 반도체 발광 소자의 제조 방법이 개시된다. 상기 방법은 사파이어로 이루어지는 기판 상에 유기 금속 화학 기상 성장법에 의해 AlN층을 형성하고, 상기 AlN층 상에 유기 금속 화학 기상 성장법에 의해 GaN층을 형성하고, 상기 GaN층 상에 n형 반도체층을 유기 금속 화학 기상 성장법에 의해 형성할 수 있다. 상기 n형 반도체층은 제1 층을 포함한다. 상기 제1 층은 n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함한다. 상기 방법은 상기 n형 반도체층 상에 제1 장벽층을 유기 금속 화학 기상 성장법에 의해 형성할 수 있다. 상기 제1 장벽층은 Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함한다. 상기 방법은 상기 제1 장벽층 상에 웰층을 유기 금속 화학 기상 성장법에 의해 형성할 수 있다. 상기 웰층은 Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하고, 근자외광을 방출하도록 구성된다. 상기 방법은 상기 웰층 상에 제2 장벽층을 유기 금속 화학 기상 성장법에 의해 형성할 수 있다. 상기 제2 장벽층은 Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함한다. 또한, 상기 방법은 상기 제2 장벽층 상에 p형 반도체층을 유기 금속 화학 기상 성장법에 의해 형성할 수 있다. 상기 p형 반도체층은 제2 층을 포함한다. 상기 제2 층은 p형 AlGaN을 포함한다.

본 발명의 또 다른 실시 형태에 따르면, 웨이퍼의 제조 방법이 개시된다. 상기 방법은 사파이어로 이루어지는 기판 상에 유기 금속 화학 기상 성장법에 의해 AlN층을 형성하고, 상기 AlN층 상에 유기 금속 화학 기상 성장법에 의해 GaN층을 형성하고, 상기 GaN층 상에 n형 반도체층을 유기 금속 화학 기상 성장법에 의해 형성할 수 있다. 상기 n형 반도체층은 제1 층을 포함한다. 상기 제1 층은 n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함한다. 상기 방법은 상기 n형 반도체층 상에 제1 장벽층을 유기 금속 화학 기상 성장법에 의해 형성할 수 있다. 상기 제1 장벽층은 Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함한다. 상기 방법은 상기 제1 장벽층 상에 웰층을 유기 금속 화학 기상 성장법에 의해 형성할 수 있다. 상기 웰층은 Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하고, 근자외광을 방출하도록 구성된다. 상기 방법은 상기 웰층 상에 제2 장벽층을 유기 금속 화학 기상 성장법에 의해 형성할 수 있다. 상기 제2 장벽층은 Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함한다. 또한, 상기 방법은 상기 제2 장벽층 상에 p형 반도체층을 유기 금속 화학 기상 성장법에 의해 형성할 수 있다. 상기 p형 반도체층은 제2 층을 포함한다. 상기 제2 층은 p형 AlGaN을 포함한다.

본 발명에 따르면, 고효율로 근자외광을 발광하는 반도체 발광 소자 및 웨이퍼를 고생산성으로 제조할 수 있고, 발광 효율이 더 효과적으로 향상할 수 있는 효과를 제공한다.

도 1은 제1 실시 형태에 관한 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 2는 제2 실시 형태에 관한 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 3은 제2 실시 형태에 관한별의 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 4는 제3 실시 형태에 관한 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 5는 제4 실시 형태에 관한 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 6은 제5 실시 형태에 관한 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 7은 제6 실시 형태에 관한 웨이퍼의 구성을 예시하는 개략적 단면도이다.
도 8은 제6 실시 형태에 관한 다른 웨이퍼의 구성을 예시하는 개략적 단면도이다.
도 9는 제7 실시 형태에 관한 반도체 발광 소자의 제조 방법을 예시하는 흐름도이다.
도 10은 제8 실시 형태에 관한 반도체 발광 소자의 제조 방법을 예시하는 흐름도이다.

이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세하게 설명한다.　

도면은 개략적 또는 개념적인 것이다. 각 부분의 두께와 폭 사이의 관계, 부분간의 크기의 비율은, 예를 들어 반드시 현실의 것과 동일하지 않다. 또한, 동일한 부분을 나타낼 경우이여도, 도면에 따라 치수나 비율이 상이하게 도시될 수 있다. 　

또한, 본원 명세서와 각 도면에서, 이전의 도면에 관해서 전술한 것과 마찬가지의 요소에는 동일한 부호를 부여하여 상세한 설명은 적절히 생략한다. 　

도 1은, 본 발명의 제1 실시 형태에 관한 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다. 　

도 1에 도시한 바와 같이, 본 실시 형태에 관한 반도체 발광 소자(10)는, n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함하는 제1 층(131)과, p형 AlGaN을 포함하는 제2 층(151)과, 제1 층(131)과 제2 층(151) 사이에 구비된 발광부(140)를 갖는다. 　

제1 층(131), 발광부(140) 및 제2 층(151)은, Z축 방향을 따라서 적층된다. 제1 층(131)은, 예를 들어 Si를 포함한다. 제2 층(151)은, 예를 들어, Mg를 포함한다.

발광부(140)는, 제1 장벽층(141)과, 제2 장벽층(142)과, 웰층(143)으로 이루어지는 단일 양자 웰(SQW) 구조를 갖는다. 제1 장벽층(141)은, 제1 층(131)과 제2 층(151) 사이에 구비된다. 제2 장벽층(142)은, 제1 장벽층(141)과 제2 층(151) 사이에 구비된다. 웰층(143)은, 제1 장벽층(141)과 제2 장벽층(142) 사이에 구비된다. 　

제1 장벽층(141), 웰층(143) 및 제2 장벽층(142)은, Z축 방향을 따라서 적층된다. 　

제1 장벽층(141)은, Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함한다.

제2 장벽층(142)은, Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함한다. 또한, x2는 x1과 같거나 상이해도 좋다. 또한, y2는, y1과 같거나 상이해도 좋다. 특히, x2 <x1이 더 바람직하다. 　

웰층(143)은, Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함한다. 즉, 웰층(143)은, Ga_1-y0In_y0N(0 <y0≤1, y1 <y0, y2 <y0)을 포함한다.

웰층(143)은, 4.5나노미터(nm)이상 9nm 이하의 두께(Z축 방향을 따른 길이)를 갖는다. 　

웰층(143)은, 근자외광을 방출한다. 웰층(143)의 발광의 피크 파장은, 예를 들어, 380nm 이상 400nm 이하다. 즉, 발광부(140)의 발광의 피크 파장은, 예를 들어, 380nm 이상 400nm 이하다. 즉, 본 실시 형태에 관한 반도체 발광 소자(10)는, 근자외광을 발광한다. 　

상기의 구성을 가짐으로써, 본 실시 형태에 관한 반도체 발광 소자(10)는, 고효율로 근자외광을 발광할 수 있다. 　

본 구체예에서는, 제1 층(131)으로서, Si를 함유하는 n형 구속층이 사용된다. 또한, 제2 층(151)으로서, Mg를 함유하는 p형 AlGaN으로 이루어지는 p형 구속층이 사용된다. 　

예를 들어, 도 1에 도시한 바와 같이, 반도체 발광 소자(10)에서는, 예를 들어, 표면이 사파이어 c면으로 이루어지는 기판(110) 상에 AlN으로 이루어지는 제1 버퍼층(121)이 구비되고, 그 위에 비도핑된 GaN으로 이루어지는 제2 버퍼층(122)(격자 완화층)이 구비된다. 구체적으로는, 제1 버퍼층(121)은, 기판(110) 상에 형성된 고 탄소 농도의 제1 AlN 버퍼층(121a)과, 제1 AlN 버퍼층(121a) 상에 형성된 고순도의 제2 AlN 버퍼층(12lb)을 포함하고 있다. 제1 AlN 버퍼층(121a)에서의 탄소 농도는, 제2 AlN 버퍼층(12lb)에서의 탄소 농도보다도 높다.

또한, 제2 버퍼층(122) 상에 Si 도핑된 n형 GaN으로 이루어지는 n형 콘택트층(130), Si 도핑된 n형 구속층(제1 층(131)), 발광부(140), Mg 도핑된 p형 AlGaN으로 이루어지는 p형 구속층(제2 층(151)) 및, Mg 도핑된 p형 GaN으로 이루어지는 p형 콘택트층(150)이 적층된다. 　

또한, p형 콘택트층(150) 상에 예를 들어 Ni로 이루어지는 p측 전극(160)이 구비된다. n형 콘택트층(130)에는, 예를 들어 Al/Au의 적층막으로 이루어지는 n측 전극(170)이 구비된다. 　

제1 장벽층(141)은, 예를 들어 Si 도핑된 n형 AlGaInN을 포함할 수 있다. 제2 장벽층(142)은, AlGaInN을 포함할 수 있다. 제2 장벽층(142)에는, Si가 도핑되거나 도핑되지 않을 수 있고, 일부에 Si가 도핑되어도 좋다. 　

본 실시 형태에 관한 반도체 발광 소자(10)에서는, 웰층(143)의 밴드 갭이, 제1 장벽층(141) 및 제2 장벽층(142)의 밴드 갭보다도 작다. 웰층(143)으로부터 발광한 광이, 반도체 발광 소자(10)에 포함되는 다른 반도체층에 의해 흡수되는 것이 억제되어, 그 광이 외부에 고효율로 취출될 수 있다. 이에 의해, 고효율로 근자외광을 발광하는 반도체 발광 소자를 실현할 수 있다. 　

이하, 상기의 층의 구성에 관한 구체예를 설명한다. 그러나, 본 실시 형태는 이에 한정되지 않는다. 각종 변형이 가능하다. 　

제1 버퍼층(121)의 두께는, 예를 들어, 약 2 마이크로미터(μm)로 할 수 있다. 제1 AlN 버퍼층(121a)의 두께는, 예를 들어 3nm 이상 20nm 이하이다. 제2 AlN 버퍼층(12lb)의 두께는, 예를 들어 약 2μm정도이다. 　

제2 버퍼층(122)(격자 완화층)의 두께는, 예를 들어 2μm으로 할 수 있다.

n형 콘택트층(130)에서의 Si 농도는, 예를 들어 5×10¹⁸cm^-3이상, 2×10¹⁹cm^-3이하로 할 수 있다. 또한, n형 콘택트층(130)의 두께는, 예를 들어, 약 6μm으로 할 수 있다. 　

n형 구속층(제1 층(131))은, 예를 들어 Si 도핑된 n형 GaN을 포함한다. n형 구속층에서의 Si 농도는, 예를 들어 약 2×10¹⁸cm^-3으로 할 수 있다. n형 구속층의 두께는, 예를 들어 0.5μm으로 할 수 있다. 　

p형 구속층(제2 층(151))은, 예를 들어, Mg 도핑된 p형 Al_0.25Ga_0.75N을 포함한다. p형 구속층의 두께는, 예를 들어 약 24nm으로 할 수 있다. 또한, p형 구속층의 제2 장벽층(142)의 측에서의 Mg 농도는, 예를 들어 약 3×10¹⁹cm^-3일 수 있고, 제2 장벽층(142)과는 반대인 측(p측 전극(160)의 측)에서의 Mg 농도는, 예를 들어 1×10¹⁹cm^-3일 수 있다. 　

p형 콘택트층(150)에서, p형 구속층의 측에서의 Mg 농도는, 예를 들어 약 1×10¹⁹cm^-3일 수 있고, n형 구속층과는 반대인 측(본 구체예에서는 p측 전극(160)의 측)에서의 Mg 농도는, 예를 들어 5×10¹⁹cm^-3이상 9×10¹⁹cm^-3이하로 할 수 있다. 　

웰층(143)에는, 예를 들어 GaInN을 사용할 수 있다. 웰층(143)의 두께는, 4.5nm 이상 9nm 이하다. 웰층(143)에는, 예를 들어 Ga_0.93In_0.07N을 사용할 수 있다. 웰층(143)의 두께는, 예를 들어 약 6nm일 수 있다. 발광부(140)(웰층(143))로부터 방출되는 광은 근자외광이다. 　

제1 장벽층(141)에는, 예를 들어, Si 도핑된 n형 Al_0.065Ga_0.93In_0.005N을 사용할 수 있다. 제1 장벽층(141)에서의 Si 농도는, 예를 들어 1×10¹⁹cm^-3이상 2×10¹⁹cm^-3이하로 할 수 있다. 제1 장벽층(141)의 두께는, 예를 들어 약 13.5nm으로 할 수 있다. 　

제2 장벽층(142)에는, 예를 들어 Al_0.065Ga_0.93In_0.005N을 사용할 수 있다. 제2 장벽층(142)의 두께는, 예를 들어 약 6nm으로 할 수 있다. 　

본 실시 형태에 관한 반도체 발광 소자(10)에 의하면, 고효율로 근자외광을 발광하는 반도체 발광 소자가 제공된다. 　

본원 발명자는 이하로 설명하는 실험 결과와 고찰에 기초하고, 고효율로 근자외광을 발광할 수 있는 반도체 발광 소자의 구성을 구축했다. 　

질화물 반도체를 기초로 한 많은 반도체 발광 소자에서는, 다중 양자 웰(MQW) 구조가 채용되고 있다. 이 MQW 구조는 복수의 장벽층과, 복수의 웰층이 교대로 적층된 구성을 갖는다. 　

예를 들어 질화물 반도체를 기초로 한 청색 발광의 반도체 발광 소자에서도 MQW 구조가 채용된다. 청색 발광의 반도체 발광 소자에서는, 웰층에서의 In 조성비는, 0.15 이상 0.25이하로 설정된다. 이렇게 높은 In 조성비를 갖는 웰층을 두껍게 형성하면, 결정 품질이 떨어지기 쉽다. 이로 인해, 청색 발광의 반도체 발광 소자에서는, 웰층의 두께는, 2nm 이상 3nm 이하로 종종 설정된다. 그러나, 웰층의 두께가 얇으면, 캐리어의 웰층에서의 구속 효과가 낮아진다. 이로 인해, 청색 발광의 반도체 발광 소자에서는, 복수의 웰층을 적층한 MQW 구조가 채용된다. 　

한편, 이러한 청색 반도체 발광 소자의 구성을 기초로 하여, 근자외광의 반도체 발광 소자의 개발이 행해지고 있다. 즉, MQW 구조를 기초로 한 근자외광의 반도체 발광 소자에 관한 검토가 활발히 행해지고 있다. 　

본원 발명자는, MQW 구조를 갖는 근자외광의 반도체 발광 소자의 고효율화를 위해서 다양한 검토를 행했다. 이 검토 중에 발명자는 MQW 구조에서의 장벽층과 웰층의 쌍의 일부의 두께를 얇게 하는 실험을 행했다. 즉, MQW 구조에서의 일부의 웰층의 두께를 얇게 하고, 실질적으로 발광하지 않는 부분을 구비하여, 그 때의 발광 효율을 조사했다.

구체적으로는, n형 반도체층 상에 결정 왜곡 완화층을 형성했다. 결정 왜곡 완화층은 두께가 2.5nm의 GaN층과, 두께가 1nm의 GaInN층을 교대로 적층하였다. MQW 구조를 갖는 발광부(140)를 결정 왜곡 완화층 상에 형성했다. 또한, 그 위에 p형 반도체층을 형성했다. 이에 의해, 반도체 발광 소자를 형성한다. 이 반도체 발광 소자의 발광 특성을 평가했다. 이때의 발광부(140)의 MQW 구조에서의 웰층의 수는, 예를 들어 8층이다. 또한, MQW 구조에서의 장벽층(예를 들어 두께 5nm) 및 웰층(예를 들어 두께 3.5nm)의 쌍의 일부의 두께를 저감시켰다. 보다 구체적으로, 장벽층에 상당하는 부분의 두께를 2.5nm로 설정했고, 웰층에 상당하는 부분의 두께를 1nm로 설정했다. 또한, 두께가 감소된 장벽층 및 웰층의 쌍의 수를 바꾸면서 발광 효율을 측정했다.

이 실험의 결과, 장벽층 및 웰층의 쌍의 일부의 두께를 저감시켰을 때의 발광 효율은, 저감시키지 않을 때와 동일 정도가 될 경우가 있는 것이 판명되었다. 실험을 실시하기 전에는, MQW 구조에서의 장벽층 및 웰층의 쌍의 수를 저감시키면, 발광 효율이 저하할 것으로 예측하고 있었다. 그러나, 실제의 실험 결 사이에서는, 장벽층 및 웰층의 쌍의 수가 적은 경우도 발광 효율이 높았다.　

이 결과의 원인을 해석하면, 이하의 현상이 발생하는 것을 알았다. 　

만약 장벽층 및 웰층의 쌍의 수가 많으면, 캐리어의 구속 효과가 높아질 수 있어, 이에 의해 발광 효율이 향상할 수 있다. 또한, 장벽층 및 웰층의 쌍의 수가 많으면, 장벽층 및 웰층 중 일부가 결정 품질을 향상하는 버퍼층으로서 기능함으로써, 효율이 향상될 수 있다는 것을 알았다. 　

한편, 장벽층 및 웰층의 쌍의 수가 많으면, 복수의 웰층에서의 특성이 불균일해져, 이 결과, 발광 효율이 저하할 경우가 있는 것을 알았다. 예를 들어, 복수의 웰층이 구비되는 경우에는, p형 반도체층에 가까운 측의 웰층과, n형 반도체층에 가까운 측의 웰층에서, 캐리어의 주입 효율이 상이하다. 이로 인해, 복수의 웰층 사이에 발광 효율이 변화한다.

또한, 일부의 웰층에서 발광한 광이 다른 웰층에 의해 흡수되어, 그 결과, 효율이 저하할 경우가 있는 것이 판명되었다. 　

따라서, 본원 발명자는, MQW 구조에서의 장벽층 및 웰층의 쌍의 수를 저감시켜도 발광 효율이 높은 결과가 얻어지는 것을 착안하였다. 그 결 사이의 원인을 해석함으로써, 발명자는 다음의 현상을 발견하였다. 즉, 복수의 웰층의 특성이 불균일하고, 일부의 웰층에서 발광한 광이 다른 웰층에서 흡수된다. 또한, 발명자는 이러한 현상이 MQW 구조에서의 효율 향상을 실질적으로 제한하고 있는 것을 발견했다.

한편, MQW 구조에서의 복수의 웰층의 특성을 균일하게 하기 위한 다양한 방법에 대해서도 검토했다. 그러나, 실용적으로는, 복수의 웰층의 특성의 균일성을 현재의 상태와 비교하여 현저히 향상시키는 것은 곤란하다. 　

본원 발명자는, MWQ 구조에서의 효율 향상의 방해가 되는 원인을 조사함으로써, 웰층을 복수 구비하지 않는 구조쪽이 결과적으로 유리해질 경우가 있다고 추정했다. 본원 발명자는, 실제로 웰층을 1개 갖는 근자외광의 반도체 발광 소자를 제작해서 특성을 평가했다. 그 후, MQW 구조보다도 높은 발광 효율이 얻어졌다.

따라서, 상기와 같은 실험 결과와 그 해석 결과에 기초해서 복수의 웰층에서의 불균일성 및 광흡수의 현상을 새롭게 얻었다. 본 실시 형태의 구성은, 이러한 발견을 기초하여 구축된 것이다.

보다 구체적으로, 본 실시 형태에 관한 반도체 발광 소자(10)에서는, n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함하는 제1 층(131)과, p형 AlGaN을 포함하는 제2 층(151)과, 제1 층(131)과 제2 층(151) 사이에 구비되고 단일 웰 구조를 갖는 발광부(140)가 구비된다. 　

이에 의해, 복수의 웰층에서의 불균일성 및 어떤 웰층에서 발광한 광이 다른 웰층에 의해 흡수되는 것에 의한 효율이 저하되지 않는다. 이에 의해, 고효율로 근자외광을 발광하는 반도체 발광 소자가 얻어진다.

본 실시 형태에서는, 단일 웰층(143)이 구비된다. 이로 인해, 복수의 웰층이 구비될 경우의 캐리어의 주입 효율의 불균일이 발생하지 않는다.

본 실시 형태에서는, 웰층(143)의 밴드 갭은, 다른층(예를 들어, 제1 장벽층(141), 제2 장벽층(142), GaN을 포함하는 층 및, AlGaN을 포함하는 층)의 밴드 갭보다도 작다. 즉, 본 실시 형태에서는, 밴드 갭이 작은 단일 층(웰층(143))이 있고, 다른 층의 밴드 갭은 더 크다. 이로 인해, 웰층(143)으로부터 발광한 광이 다른층에 의해 흡수되는 것이 억제된다. 이에 의해, 발광 광이 효율적으로 외부에 취출된다.

한편, 복수의 웰층(143)을 갖는 다중 양자 웰 구조의 경우에는, 예를 들어, 복수의 웰층(143)에서의 밴드 갭이 다른층에 비하여 작은 경우에도, 복수의 웰층(143)은, 실질적으로 동일한 밴드 갭을 갖는다. 이로 인해, 하나의 웰층(143)에서 발광한 광이 다른 웰층(143)에서 흡수될 수 있다. 이로 인해, 효율이 저하한다.

또한, 이미 설명한 바와 같이, 청색(발광의 피크 파장이 예를 들어 450nm 이상 480nm 이하)을 발광하는 반도체 발광 소자에서는, 웰층에서의 In 조성비가 높다. 4.5nm 이상의 두께의 웰층을 형성하면, GaN층과 웰층 사이의 격자 부정합으로 인해 과도한 왜곡이 발생한다. 이는 결정 품질을 저하시켜 발광 강도를 저하시킨다. 한편, 웰층의 두께가 4.5nm보다도 얇을 경우에는, 웰층에서의 캐리어의 구속이 약하다. 따라서, SQW 구조에서는 발광 효율이 높은 웰층을 형성할 수 없다. 결과적으로, MQW 구조가 채용된다.

이에 대해, 본 실시 형태에 관한 반도체 발광 소자(10)에서는, 근자외광을 발광시키기 위해서, 웰층(143)의 두께를 4.5nm 이상 9nm 이하로 설정한다. 이는, 청색 발광의 경우보다도 두껍게 한다. 이에 의해, SQW 구조에서도, 웰층(143)에서의 캐리어의 구속 효과가 충분히 높다. 또한, 웰층(143)이 1개이기 때문에, 복수의 웰층에서의 캐리어의 불균일이 발생하지 않는다. 이 단일 웰층(143)에서는, 최적의 특성을 가진 사양에 기초할 수 있다. 결과적으로 웰층(143)에서의 발광 효율을 최적화시킬 수 있다. 또한, 복수의 웰층에서 발생하는 웰층에서의 흡수의 현상이 없다. 이 때문에, 광의 취출 효율도 향상될 수 있다. 　

이와 같이, 본 실시 형태에 관한 반도체 발광 소자(10)에 의하면, 고효율로 근자외광을 발광하는 반도체 발광 소자를 실현할 수 있다.

본 실시 형태에서, 웰층(143)은 예를 들어 Ga_0.93In_0.07N을 포함한다. 웰층(143)의 두께는 4.5nm 이상 9nm 이하이다. 　

본원 발명자의 검토에 의하면, 웰층(143)의 두께가 4.5nm보다도 얇을 경우에는, 발광 강도가 현저하게 낮다. 웰층(143)의 두께가 9nm보다도 크면, 발광 스펙트럼이 브로드화되고, 발광 강도가 현저히 저하된다. 웰층(143)의 두께가 4.5nm 이상 9nm 이하로 설정함으로써, 높은 발광 효율과 양호한 스펙트럼 특성이 얻어진다.

웰층(143)의 두께가 4.5nm보다도 작은 경우에는, 웰층(143)으로부터 장벽층(예를 들어 제1 장벽층(141) 및 제2 장벽층(142) 중 적어도 어느 하나)까지의 캐리어의 확대가 커져서, 효율의 저하가 발생한다고 생각된다. 웰층(143)의 두께가 9nm을 넘으면, GaN층(예를 들어, 제2 버퍼층(122), n형 콘택트층(130) 및 Si 도핑된 n형 구속층 등)과 웰층(143) 사이의 격자 부정합이 커진다. 이에 따라, 결정에 과도한 왜곡이 가해져서 결정의 질이 저하한다고 추정된다.

특히, 웰층(143)의 두께가 5nm 이상 7nm 이하의 경우에, 발광 강도는 거의 일정해서, 스펙트럼의 변화도 작았다. 웰층(143)의 두께가 5nm 이상에서는, 발광 강도가 거의 일정하다. 이로 인해, 캐리어는 일반적으로 웰층(143) 내에 존재하고 있다고 추정된다. 웰층(143)의 두께가 7nm 이하이면 스펙트럼의 브로드화가 거의 일어나지 않는다. 이로 인해, 결정의 형상 및 조성 등에 변동이 있을 경우에도, 거의 전체 영역(예를 들어 웰층(143)의 전역)에서 왜곡에 의한 결정성의 저하는 발생하지 않는다고 추정된다.

본 실시 형태에서 상기와 같은 구성을 실현할 수 있는 것은, 웰층(143)에 GaInN을 사용하고 있어, 발광부(140)(웰층(143))로부터 방출되는 광이 근자외광, 즉 피크 파장이 예를 들어 380nm 이상 400nm 이하의 근자외광이기 때문이다.　

본 실시 형태에 관한 반도체 발광 소자 및 웨이퍼에서는, 두꺼운 GaN층을 형성하고 있다. 이로 인해, GaN의 흡수단 파장보다도 고에너지의 광이 강하게 흡수된다. 발광 파장이 380nm 이상인 경우, 본 실시 형태에 관한 반도체 발광 소자 및 웨이퍼에 밴드 갭이 작은 단일 양자 웰층이 구비된다. 이로 인해, 발광 효율이 높은 반도체 발광 소자 및 웨이퍼를 실현하는 효과를 실현할 수 있다. 　

또한, 발광 파장을 400nm 이하로 하면, 웰층(143)의 GaInN에서의 In 조성비를 높게 할 필요가 없고, 웰층(143)을 두껍게 할 수 있다. 이로 인해, 단일 웰층에서도 전류를 효율적으로 주입할 수 있다. 이로 인해, 소자내에서 광흡수를 받을 일 없고 고효율이 달성된다. 또한 전류값이 실용적인 값에서 발광층(웰층(143))으로의 전류의 주입 효율의 저하가 작다. 따라서, 고효율로 고광출력의 반도체 발광 소자의 실현이 가능해진다. 　

본 실시 형태에 관한 반도체 발광 소자(10)의 구조를 또한 검토한 바, 상기와 같이 복수의 웰층에서의 캐리어의 불균일성과, 재흡수의 문제를 해결할 수 있는 효과 이외에, 결정 품질의 관점에서 발광 효율의 향상의 효과가 또한 있는 것을 알았다. 즉, 본 실시 형태에서는, 웰층이 1개이기 때문에, 그 웰층의 결정 품질이 가장 높아지도록 다른층을 최적화할 수 있다. 　

본원 발명자의 실험에 의하면, 이하의 지식이 얻어졌다. 질화물 반도체(예를 들어 GaN)를 기초로 한 반도체 발광 소자를 사파이어 기판 상에 구비한 경우, 사파이어 기판과 GaN 사이의 격자 부정합에 의해 GaN 결정(예를 들어 GaN 버퍼층)에 결정 결함이 발생한다. 이러한 결함의 영향은, GaN층 위에 높은 왜곡을 갖는 층을 적층함으로써 저감된다. 또한, 높은 왜곡을 갖는 층 상에 복수의 GaInN으로 이루어지는 웰층을 갖는 MQW 구조를 형성한 경우, 웰층의 격자 상수가 GaN층과 상이하기 때문에 왜곡이 발생한다. 따라서, 복수의 웰층에 의해 결정 결함의 영향이 저감된다. 즉, 웰층을 복수 적층하면, 적층된 웰층의 수가 증가되어 결정 결함의 영향이 적은 양질의 결정의 성장이 가능하다. 그러나, 격자 부정합이 있는 층의 전체의 두께가 두꺼워지면 왜곡량이 지나치게 커져서, 다시 결정 품질이 떨어진다.

본원 발명자의 실험에 의하면, 이하의 지식도 얻어졌다. Ga(Al)InN을 발광층에 사용한 웨이퍼(반도체 발광 소자)에서는, 발광 파장에 따라 결정의 질에 대한 예민함이 크게 상이하다. 구체적으로, 파장 400nm보다도 장파장측에서는 결정 품질이 떨어져도 발광 효율의 변화는 작다. 그러나, 400nm 이하의 단파장측에서는 발광 파장이 짧아지면 발광 효율이 급격하게 저하한다. 보다 상세하게는, 400nm 이하의 단파장이 되면, 각 스펙트럼의 단파장측이 마치 어느 종류의 포락선을 넘을 수 없을 것처럼 저하한다. 이로 인해, 발광 파장이 단파장이 됨에 따라서 발광 효율이 저하한다. 그러나, 고품질 결정에서는 발광 파장이 400nm 이하의 단파장이 되어도 발광 효율의 저하는 한정적이 된다. 이 경우, 파장(피크 파장)이 단파장이 되면 스펙트럼 전체가 큰 변화없이 단파장측으로 시프트한다. 이로 인해, 특히, 고품질 결정의 성장을 실현함으로써, 파장이 400nm 이하의 근자외선 파장 영역에서 특히 고효율 발광을 실현할 수 있다. 　

이러한 실험 결과에 기초하여, 본원 발명자는, 결정 품질이 양호한 단일 웰층만이 양호한 결정 품질로 형성될 수 있다고 추정했다. 또한, 단일 웰층에서의 결정 품질이 가장 향상하도록, 반도체 발광 소자에 포함되는 층의 각각을 최적화함으로써, 가장 높은 발광 효율이 얻어진다고 추정했다. 또한, 이러한 방법을 사용함으로써, 파장이 400nm 이하의 근자외 발광의 반도체 발광 소자에서도 고효율 발광이 가능하다고 추정했다. 이는 고품질 결정의 적용에 특히 적합하다.　

즉, 본 실시 형태에서는, 단일 웰층(143)의 결정 품질을 가장 높아지도록 전체의 조건이 최적화될 수 있다. 또한, 단일 웰층(143)에서 최적인 조건 하에 캐리어를 주입할 수 있도록, 반도체 발광 소자에 포함되는 반도체층의 각각의 조건이 최적화된다.

이와 같이, 균질하고 최적 특성을 가진 단일 웰층을 사용함으로써, 복수의 웰층을 사용하는 경우와 비교하여, 보다 고효율로 발광하고 광을 취출할 수 있다. 즉, 발광부(140)가 단일 웰층(143)을 포함하기 때문에, 그 단일 웰층(143)에서의 특성이 가장 양호해지도록 반도체 발광 소자를 설계하고, 제조할 수 있다. 따라서, 발광부(140)의 특성을 최적화시킬 수 있다. 이상과 같이, 본 실시 형태에 관한 반도체 발광 소자(10)에 의하면, 고효율의 근자외 발광의 반도체 발광 소자를 제공할 수 있다. 　

이하, 본 실시 형태에 관한 반도체 발광 소자(10)의 제조 방법의 예에 대해서 설명한다. 　

우선, 유기 금속 화학 기상 성장법을 사용하여, 표면이 사파이어 c면으로 이루어지는 기판(110) 상에 제1 버퍼층(121)을 구성하는 AlN막을 두께 약 2μm으로 형성한다. 구체적으로는, 고 탄소 농도의 제1 AlN 버퍼층(121a)(탄소 농도가 예를 들어 3×10¹⁸cm^-3 이상 5×10²⁰cm^-3이하)을 3nm 이상 20nm 이하로 형성한다. 또한, 그 위에 고순도의 제2 AlN 버퍼층(12lb)(탄소 농도가 1×10¹⁶cm^-3이상 3×10¹⁸cm^-3이하)을 2μm으로 형성한다. 그 후, 그 위에 제2 버퍼층(122)(격자 완화층)이 되는 비도핑 GaN막을 두께 2μm으로 형성한다. 그 후, n형 콘택트층(130)이 되는 Si 농도가 1×10¹⁹cm^-3이상 2×10¹⁹cm^-3이하의 Si 도핑 n형 GaN막을 두께 6μm으로 형성한다. 또한, n형 구속층(제1 층(131))이 되는 Si 농도가 2×10¹⁸cm^-3의 Si 도핑 n형 GaN층을 두께 0.5μm으로 형성한다. 또한, 그 위에 제1 장벽층(141)이 되는 두께 13.5nm의 Si 농도가 0.5×10¹⁹cm^-3이상 2×10¹⁹cm^-3이하의 Si 도핑 n형 Al_0.065Ga_0.93In_0.005N막을 형성한다. 또한, 웰층(143)이 되는 두께 6nm의 GaInN막을 형성한다. 또한, 제2 장벽층(142)이 되는 Al_0.065Ga_0.93In_0.005N막을 두께 6nm으로 형성한다. 또한, 그 위에 p형 구속층(제2 층(151))이 되는 Mg 도핑 p형 Al_0.25Ga_0.75N막(제2 장벽층(142)의 측의 Mg 농도가 1.8×10¹⁹cm^-3으로, 제2 장벽층(142)과는 반대인 측의 Mg 농도가 1×10¹⁹cm^-3)을 두께 24nm으로 형성한다. 또한, p형 콘택트층(150)이 되는 Mg 도핑 p형 GaN막(제2 층(151)측의 Mg 농도가 1×10¹⁹cm^-3으로, 제2 층(151)과는 반대인 측의 Mg 농도가 5×10¹⁹cm^-3이상 9×10¹⁹cm^-3이하)을 형성한다. 이에 따라, 전술한 층이 순차 적층된다.　

다음에, 이들 반도체층을 포함하는 반도체층 적층체에, 예를 들어, 이하로 예시하는 방법으로 전극을 구비한다. 　

도 1에 도시한 바와 같이, 반도체층 적층체의 일부의 영역에서, n형 콘택트층(130)이 표면에 노출될 때까지, 마스크를 사용한 건식 에칭에 의해 p형의 반도체층과 발광부(140)를 제거한다. 다음에, n형의 반도체층의 노출한 면을 포함하는 반도체층 적층체의 전체에, 열 CVD(Chemical Vapor Deposition) 장치를 사용해서 도시하지 않은 SiO₂막을 400nm의 두께로 형성한다. 　

다음에, p측 전극(160)을 형성한다. 더 구체적으로, 우선, 레지스트 리프트 오프용의 패터닝된 레지스트를 반도체층 적층체 상에 형성한다. p형 콘택트층(150) 위의 SiO₂막을 불화 암모늄 처리로 제거한다. 또한, 이 SiO₂막이 제거된 영역에, 예를 들어, 진공 증착 장치를 사용하여, p측 전극(160)이 되는 반사 도전성의 Ag을 200nm의 막 두께로 형성하고, 350도의 질소 분위기로 1분간 소결 처리를 행한다. 　

그 후, n측 전극(170)을 형성한다. 보다 구체적으로, 레지스트 리프트 오프용의 패터닝된 레지스트를 반도체층 적층체 상에 형성한다. 노출한 n형 콘택트층(130) 위의 SiO₂막을 불화 암모늄 처리로 제거한다. 이 SiO₂막이 제거된 영역에, 예를 들어 Ti막/Pt막/Au막의 적층막을 500nm의 막 두께로 형성하고, n측 전극(170)으로 한다.

이와 달리, n측 전극(170)은, 고 반사율의 은 합금(예를 들어 Pd를 1%정도 포함함)을 포함할 수 있다. 이 경우에는, 오믹 접촉을 양호하게 하기 위해서 n형 콘택트층(130)을 2층 구조로 형성한다. 전극 형성부로서, Si 농도를 1.5×10¹⁹cm^-3이상 3×10¹⁹cm^-3이하의 고농도층을, 0.3μm정도의 두께로 성장시킨다. 이에 의해, Si의 석출에 의한 신뢰성 저하를 억제할 수 있다.

다음에, 기판(110)의 이면(제1 버퍼층(121)과는 반대인 측의 면)의 연마를 행한다. 기판(110) 및 반도체층 적층체를, 벽개 또는 다이아몬드 블레이드 등에 의해 절단한다. 따라서, 예를 들어 폭이 400μm 및 두께가 100μm의 개별의 LED 소자, 즉, 본 실시 형태에 관한 반도체 발광 소자(10)가 제작된다. 　

본 실시 형태에 관한 반도체 발광 소자(10)는, n형의 반도체층과, p형의 반도체층과, n형의 반도체층과 p형의 반도체층 사이에 구비된 발광부(140)를 포함하는 반도체층을 포함한다. 이들 반도체층의 재료는, 특별히 한정되는 것은 아니지만, 예를 들어, Al_α1Ga_1-α1-β1In_β1N(α1≥0, β1≥0, α1+β1≤1) 등의 질화 갈륨계 화합물 반도체를 사용할 수 있다. 즉, 본 실시 형태에서의 반도체층에는, 질화물 반도체를 포함할 수 있다. 　

이들 반도체층의 형성 방법은, 특별히 한정되는 것은 아니지만, 예를 들어, 유기 금속 화학 기상 성장법 및 분자 광선 에피택셜 성장법 등의 기술을 사용할 수 있다.

기판(110)에는, 특별히 한정되는 것은 아니지만, 사파이어, SiC, GaN, GaAs 및 Si 등의 기판이 사용된다. 기판(110)은, 최종적으로 제거되어도 좋다.

본 실시 형태에 관한 반도체 발광 소자(10)에서는, 저 결함 결정의 이점을 살려서 근자외 영역에서의 고효율 발광을 얻는다. 발광부(140) 자체의 고효율화와 발광부(140)로부터의 전자의 과유동을 억제함으로써, 고효율 발광이 실현될 수 있다. 결국, 반도체 발광 장치(10)에는 Al 조성비이 높고 막 두께가 두꺼운 p형 구속층(제2 층(151))의 채용을 용이하게 하는 구성이 적용된다.

이하, 본 구성에 대해서 설명한다. 　

최초에, 제1 장벽층(141) 및 제2 장벽층(142)에서의 Si의 농도 분포와, 웰층(143)에 인가된 피에조 전계 사이의 관계에 대해서 설명한다. 　

웰층(143)에는, 피에조 전계가 인가된다. 이로 인해, 웰층(143)과 제2 장벽층(142) 사이의 계면에서는, 양의 전하가 웰층(143)으로부터 제2 장벽층(142)에 침투한다. 한편, 웰층(143)과 제1 장벽층(141) 사이의 계면에서는, 음의 전하가 웰층(143)으로부터 제1 장벽층(141)에 침투한다. 　

웰층(143)의 p형 구속층(제2 층(151))의 측에는 전자가 많이 존재한다. 따라서, 제2 장벽층(142)으로부터의 전자의 공급이 낮을 수 있다. 따라서, 이 계면에 접하는 장벽층(제2 장벽층(142))에서는, Si 농도가 낮을 수 있다. 즉, 제2 장벽층(142)에서는, Si가 의도적으로 도핑되지 않아도 좋다.

한편, 웰층(143)의 n형 구속층(제1 층(131))의 측에는 전자가 많이 존재하지 않는다. 따라서, 제1 장벽층(141)의 측으로부터 웰층(143)을 향해서 전자를 효율적으로 공급하는 것이 바람직하다. 따라서, 이 계면에 접하는 제1 장벽층(141)에서는, Si 농도가 높게 설정되는 것이 바람직하다. 즉, 제1 장벽층(141)에는 고농도로 Si가 도핑된다. 구체적으로는, 제1 장벽층(141)에서의 Si 농도는, 0.5×10¹⁹cm^-3이상 2×10¹⁹cm^-3이하가 바람직하다. 또한, Si 농도를1.0×10¹⁹cm^{-3이상 1.}2×10¹⁹cm^-3 이하로 설정하면, 결정을 열화시키지 않고 고농도의 전자 공급이 가능해진다. 또한, Si 농도를 1.2×10¹⁹cm^-3이상 1.5×10¹⁹cm^-3이하의 범위에서는, 결정의 열화에 수반하는 것으로 추정되는 발광 스펙트럼의 브로드화가 일어날 수 있다. 그러나, 전자 공급을 증가시킬 수 있어서 발광 강도는 높다. 　

웰층(143)의 p형 구속층(제2 층(151))의 측에는, 저 Si 농도의 제2 장벽층(142)이 배치된다. 웰층(143)의 n형 구속층(제1 층(131))의 측에는, 고 Si 농도의 제1 장벽층(141)이 배치된다. 바꿔 말하면, 발광부(140)에서, p형 구속층(제2 층(151))의 측으로부터 n측 구속층(제1 층(131))의 측을 향하여 Si 농도가 증가한다.

상기와 같이, 제1 장벽층(141)과 제2 장벽층(142) 사이에서 Si 농도를 변화시킴으로써, 발광 효율의 향상이 가능해진다.

또한, 발광 스펙트럼의 반값폭을 축소할 수 있다. 　

이하, Si 농도와 발광 스펙트럼 사이의 관계에 대해서 설명한다. 　

웰층(143)에 접하는 제1 장벽층(141)의 계면에서는, 고농도로 도핑된 Si로부터 다량의 전자가 웰층(143)에 유입하고, 제1 장벽층(141)의 측에 전하를 갖는 Si가 다량으로 남는다. 이 계면에서의 전자 농도 및 Si 농도의 분포는, 피에조 전계를 상쇄하는 작용이 있다. 그 결과, 피에조 전계가 약해진다. 피에조 전계가 약해지면, 피에조 전계에 의해 구부려져 있었던 발광부(140)의 에너지 밴드가 평평해진다. 이에 따라, 발광 효율이 향상된다. 또한, 발광 스펙트럼의 반값폭은 좁아진다. 　

또한, 발광부(140)가 복수의 웰층을 갖는 경우에, 복수의 웰층 사이에는 n형 불순물을 도핑한 장벽층이 개재된다. 이는 복수의 웰층에서 피에조 효과가 상이하게 발생하는 문제를 야기하기 쉽다. 그러나, 본 실시 형태에서는, 발광부(140)에 단일 웰층(143)이 구비되기 때문에 이 문제가 발생하지 않는다. 이로 인해, 제2 장벽층(142)은, n형 불순물의 농도가 낮거나, 또는 의도적으로 n형 불순물이 도핑되지 않는다. 한편, 제1 장벽층(141)은, n형 불순물이 고농도로 도핑된다. 　

즉, 복수의 웰층이 구비될 경우에는, 복수의 웰층에서의 캐리어 농도 분포를 균일하게 하기 위한 제약이 발생한다. 그러나, 본 실시 형태에서는 이 제약이 제거되고, 불순물 농도의 설정 자유도와 허용 폭이 확대한다. 즉, 제2 장벽층(142)에 대하여는 저농도로 n형 불순물을 도핑하는 것만이 요구되거나 또는 의도적으로 도핑을 행하지 않는다. 제1 장벽층(141)에 대하여는 고농도로 n형 불순물을 도핑하는 것만이 요구된다. 이러한 단순한 설정에 의해, 양호한 캐리어 분포를 얻을 수 있다.

상기와 같이, 본 실시 형태에 관한 반도체 발광 소자(10)에 의하면, 발광부(140) 내의 불순물 농도의 제어에 의해 발광부(140) 내의 전계를 제어함으로써, 발광 효율을 증대시킨다. 따라서, 본 실시 형태는 고효율의 근자외 발광의 반도체 발광 소자를 제공할 수 있다.

이어서, Si 농도의 제어에 의한 신뢰성의 향상 및 구동 전압의 저감의 효과에 대해서 설명한다. 　

본 실시 형태에 관한 반도체 발광 소자(10)에서, 제2 장벽층(142)에서의 Si 농도를 제1 장벽층(141)에서의 Si 농도보다도 낮게 설정한다. 따라서, 신뢰성의 향상 및 반도체 발광 소자(10)의 구동 전압의 저감을 실현할 수 있다.

제2 장벽층(142)에서의 Si 농도를 낮게함으로써, 웰층(143)으로부터 p형 구속층(제2 층(151))의 측을 향해 전자의 과유동이 감소한다. 따라서, 반도체 발광 소자의 신뢰성이 향상된다. 　

또한, 제2 장벽층(142)에서의 Si 농도를 낮게함으로써, 제2 장벽층(142)의 에너지 배리어의 높이가 낮아진다. 이는 정공이 제2 장벽층(142)에 진입하는 것을 어렵게 해서, 반도체 발광 소자(10)의 전압 저감에 유효하다.

이로 인해, p형 구속층(제2 층(151))에 있어서의 Al 조성비를 내릴 수 있고, 소자의 신뢰성이 향상된다. 예를 들어, 가령, 제2 장벽층(142)에서의 Si 농도를 약 1×10¹⁹cm^-3으로 하면, p형 구속층(제2 층(151))에서의 Al 조성비는 25% 이상이 될 필요가 있다. 그러나, 제2 장벽층(142)에 Si를 도핑하지 않을 경우에는, p형 구속층(제2 층(151))에 있어서의 Al 조성비를 20%까지 내릴 수 있다.

상기와 같이, 본 실시 형태에 관한 반도체 발광 소자(10)에서, 제2 장벽층(142)에서의 Si 농도를 낮게함으로써, 발광 효율을 향상시킨다. 따라서, 본 실시 형태는 고효율이며, 신뢰성이 높고, 구동 전압이 낮은 근자외 발광하는 반도체 발광 소자를 제공할 수 있다.

또한, 제2 장벽층(142)에서의 Si 농도는 균일하거나, 또는, 예를 들어, 두께 방향을 따라서 Si 농도가 변화해도 좋다. 예를 들어, 제2 장벽층(142)은, 고 Si 농도의 제1 부분과, 저 Si 농도의 제2 부분을 포함할 수 있다. 이 경우, Si 농도의 분포는, 제2 장벽층(142)에서의 Si 농도가 제1 장벽층(141)보다도 낮기만 하면 다단적으로 변화해도 좋고, 또는 연속적으로 변화해도 좋다.

이하, 본 실시 형태에 관한 반도체 발광 소자(10)에 관한 각 층에 대해서 상세하게 설명한다. 　

고 탄소 농도의 제1 AlN 버퍼층(121a)은, 기판(110)으로부터의 결정형의 차이를 완화하는 작용을 하고, 특히 나선 전위를 저감한다. 또한, 고순도의 제2 AlN 버퍼층(12lb)은 표면을 원자 레벨에서 평탄화하는 기능을 한다. 그로 인해, 이 위에 성장하는 비도핑된 GaN 버퍼층(제2 버퍼층(122))의 결정 결함이 저감된다. 결국, 고순도 제2 AlN 버퍼층(12lb)의 막 두께는, 1μm보다도 두꺼운 것이 바람직하다. 또한, 왜곡에 의한 휨 방지를 위해서는, 고순도의 제2 AlN 버퍼층(12lb)의 두께가 4μm 이하인 것이 바람직하다.

또한, 제1 버퍼층(121)에는, 상기와 같이 AlN을 사용할 수 있다. 그러나, 본 실시 형태는 이것에 한정되지 않는다. 예를 들어, 제1 버퍼층(121)은 Al_α2Ga_1-α2N(0.8≤α2≤1)을 포함할 수 있다. 이 경우, Al 조성비의 조정에 의해 웨이퍼의 휨을 보상할 수 있다.

제2 버퍼층(122)(격자 완화층)은, 제1 버퍼층(121) 상에서의 삼차원 도 형상 성장(island growth)에 의해 형성되어, 결함 저감과 왜곡 완화의 역할을 한다. 성장 표면의 평탄화를 위해서는, 제2 버퍼층(122)(격자 완화층)의 평균 두께는, 0.6μm 이상으로 하는 것이 바람직하다. 재현성과 휨 저감의 관점에서, 제2 버퍼층(122)(격자 완화층)의 두께는, 0.8μm 이상 2μm 이하가 바람직하다. 　

이들의 버퍼층을 채용함으로써, 종래의 저온 성장의 버퍼층과 비교해서 전위 밀도는 1/10이하로 저감시킬 수 있다. 이에 의해, 이상 성장(abnormal growth)때문에 통상으로는 채용 곤란한, 높은 성장 온도와 높은 V족 원료 대 III족 원료비에서의 결정 성장이 가능해진다. 이에 의해, 점결함의 발생이 억제된다. 고 Al 조성비의 AlGaN층과 장벽층(제1 장벽층(141) 및 제2 장벽층(142))에 대하여 고농도 도핑이 가능해진다.

이미 설명한 바와 같이, 제1 장벽층(141)은, 예를 들어, Si가 도핑된 4분의 1 혼합된 AlGaInN(Al 조성이 6%이상 10%이하, In 조성비가 0.3%이상 1.0%이하)을 포함한다. 제2 장벽층(142)은, 예를 들어, 4분의 1 혼합된 AlGaInN(Al 조성이 6%이상 10%이하, In 조성비가 0.3%이상 1.0%이하)을 포함하고, 선택적으로 Si가 도핑된다. 웰층(143)은, 예를 들어 In_0.05Ga_0.95N(In 조성비는 4%이상 10% 이하의 범위에서 적절히 변경할 수 있음)을 포함한다.

발광부(140)의 발광 파장은, 380nm 이상 400nm 이하다. 　

GaN의 흡수단이 약 365nm이다. 이로 인해, 발광 파장은, GaN의 흡수가 크지 않은 380nm 이상으로 설정된다. GaN층에서 흡수를 억제하고 발광 효율을 증대시키기 위해서는, 발광 파장이 380nm 이상 400nm 이하인 것이 바람직하다. 　

발광 파장이 400nm 이하의 경우는, 웰층(143)이 되는 GaInN층의 In 조성비를 내려서 웰층(143)의 두께를 4.5nm 이상으로 설정할 수 있다. 　

보다 구체적으로, 발광 파장이 390nm 이상 400nm 이하이다. 이 경우는, 웰층(143)의 두께를 5.5nm 이상으로 할 수 있다. 이는, 발광 효율을 증가시키고 광출력의 증가에 수반하는 효율의 저하와 동작 온도의 상승에 수반하는 효율의 저하를 억제한다.

발광 파장이 380nm 이상 400nm 이하의 자외 발광을 고효율로 발생시키기 위한 깊은 포텐셜을 형성하기 위해서, 제1 장벽층(141) 및 제2 장벽층(142)에서의 Al 조성비는 6% 이상으로 설정된다. 　

제2 장벽층(142)의 두께는 3nm 이상으로 설정된다. 이는, 제2 장벽층(142)의 두께가 3nm보다도 얇으면, p형 AlGaN층의 영향을 받아서 웰층(143)의 발광 파장이 바뀌는 문제가 발생하기 때문이다. 불순물 확산의 영향을 고려하여, 웰층(143)의 특성을 제어하기 위해서는, 제2 장벽층(142)의 두께는 4.5nm 이상으로 설정된다. 특히, 제2 장벽층(142)의 두께가 웰층(143)의 두께보다도 두꺼우면, AlGaN층과 웰층(143) 사이에 왜곡의 영향을 완화하는 효과가 크다. 또한, 제2 장벽층(142)이 과도하게 두꺼우면 소자 저항이 높아지는 원인이 된다. 또한, 제2 장벽층(142)이 과도하게 두꺼우면, 웰층(143)으로부터 과유동된 캐리어가 축적되어서 흡수의 원인이 된다. 이 영향의 저감을 위해, 제2 장벽층(142)을 제1 장벽층(141)보다도 얇게 하는 것이 바람직하다. 제2 장벽층(142)의 두께를 9nm 이하로 한 반도체 발광 소자에서는, 발광 파장으로부터 예상되는 동작 전압의 10% 이내의 전압 상승으로 성공적으로 동작되었다.

제1 장벽층(141)의 두께는, 예를 들어 4.5nm 이상 30nm 이하의 범위의 값으로 설정될 수 있다. 제1 장벽층(141)의 두께를 4.5nm 이상으로 하면, 재료 본래의 물성이 발휘되고, 정공의 과유동 억제 효과가 얻어지게 된다. 또한, 제1 장벽층(141)의 두께가 30nm 이하의 경우, 양질의 결정이 비교적 용이하게 성장될 수 있다.

제1 장벽층(141)의 두께는 웰층(143)보다도 두꺼운 것이 바람직하다. 제1 장벽층(141)의 두께를 웰층(143)의 두께보다도 두껍게 설정함으로써, 웰층(143)으로의 캐리어 공급이 효과적으로 제어된다. 특히, 제1 장벽층(141)의 두께는, 웰층(143)의 두께의 2배 이상인 것이 바람직하다. 제1 장벽층(141)의 두께를 웰층(143)의 두께의 2배 이상으로 설정함으로써, 제1 장벽층(141)의 양측에 캐리어 공급이 가능해지고, 웰층(143)으로의 캐리어 공급의 정밀도가 향상한다. 또한, 전술한 바와 같이, 제1 장벽층(141)에 고농도로 Si를 도핑함으로써, 웰층(143)에 인가되는 피에조 전계의 영향을 저감하고, 고효율의 발광을 얻을 수 있다. 　

제1 장벽층(141) 및 제2 장벽층(142)에서의 Al 조성비가 10%를 초과하면, 결정 품질이 열화한다. 또한, 제1 장벽층(141) 및 제2 장벽층(142)에 소량의 In을 도핑하는 것은, 결정 품질을 개선하는 효과가 있다. 제1 장벽층(141) 및 제2 장벽층(142)에서의 In 조성비가 0.3%이상인 경우 그 효과는 관찰된다. 그러나, In 조성비가 1.0%를 초과하면, 결정 품질이 열화하고, 발광 효율이 감소한다. 그러나, 그 두께가 얇을 경우에는, In 조성비를 2%까지 높일 수 있다. 　

예를 들어, 본 실시 형태에서, 제1 장벽층(141)의 막 두께가 15nm 이상의 경우는 최상의 In 조성비는 1% 정도로 제한된다. 그러나, 제1 장벽층(141)을 7nm로 얇게 하면, In 조성비를 2%에서도 결정이 열화하지 않고, 강한 발광이 얻어진다.

이어서, 제1 장벽층(141)의 성장 기술에 대해서 설명한다. 　

결정 품질이 좋은 4분의 1 혼합된 AlGaInN층을 성장시키는 것은 어렵다. 또한 Si를 고농도로 도핑하면 결정은 열화하기 쉽다. 본원 발명자는, LED 소자 구조의 검토와 성장 조건을 최적화함으로써, 결정 품질을 떨어뜨릴 일 없이, AlGaInN으로 이루어지는 장벽층(141)의 In 조성비를 높게 하는 것에 성공하였다. 　

예를 들어, 상기와 같이, 본 실시 형태에서, 제1 장벽층(141)의 막 두께가 15nm을 넘으면, In 조성비는 1%정도가 한계가 된다. 그러나, 제1 장벽층(141)을 7nm로 얇게 하면, In 조성비를 2%에서도, 결정이 열화하지 않고, 강한 발광이 얻어진다. 　

In 조성비를 높게 할 수 있게 되면, GaInN으로 이루어지는 웰층(143) 사이의 계면이 가파르게 형성될 수 있다. 따라서, 웰층(143)의 결정성이 향상된다. 그 결과, AlGaInN으로 이루어지는 제1 장벽층(141)에 Si를 고농도 도핑하는 것이 가능하다.

또한, 고 Si 농도의 제1 장벽층(141)의 막 두께를 얇게함으로써, Si를 고농도 도핑하는 것이 가능하다.

제1 장벽층(141)과 제2 장벽층(142)을 비교했을 경우, 제1 장벽층(141)의 Al 조성비가 높아도 좋다. 이 경우, 제1 장벽층(141)은 큰 밴드 갭을 갖는다. 이는, 정공에 대한 구속 효과를 크게 한다. 따라서, 주입 전류를 증가시켰을 때에 전류의 누설이 줄어들고, 광출력을 증대할 수 있다. 전자에 대하여는 제2 층(151)(p형 AlGaN층)이 배리어가 된다. 이로 인해, 제2 장벽층(142)의 Al 조성비는 제2 층(151)보다 충분히 낮게 설정된다.

예를 들어, 제1 장벽층(141)의 Al 조성비를 8%이상으로 설정할 수 있고, 제2 장벽층(142)의 Al 조성비를 7%로 설정할 수 있다. 이 경우, 제1 장벽층(141)을 고온에서 성장시킨 후, 그 온도보다도 성장 온도를 낮추어서 웰층(143)과 제2 장벽층(142)을 성장시켜도 좋다. 이렇게 하면, Al 조성비가 높은 제1 장벽층(141)을 고온에서 성장시킴으로써, 제1 장벽층(141)을 고품질 결정으로 성장시킬 수 있다. 웰층(143)과 Al 조성이 낮은 제2 장벽층(142)을 저온에서 성장시키고, 예를 들어 고 In 조성비의 웰층(143)을 양호한 특성으로 성장시킬 수 있다. 　

또한, 제2 장벽층(142)에 대해서는, 웰층(143)의 표면을 보호하기에 충분한 두께로 성장시킨 후, 제2 장벽층(142)은 높은 온도로 성장될 수 있다.　

예를 들어, 제1 장벽층(141)을 2층 구조, 즉, 고 Al 조성비의 AlGaN층과, 저 Al 조성비의 AlGaInN층을 조합해도 좋다. 이러한 구조로 하면, AlGaN층에 의해 정공의 과유동을 억제할 수 있다. 또한, AlGaInN층에 의해 결정 표면의 특성을 개선하고, 특성이 개선된 결정 표면 위에 웰층(143)을 형성할 수 있다. 이 경우, AlGaN층과 AlGaInN층의 일부를 고온에서 성장시키고, AlGaInN층의 나머지를 웰층(143)과 같은 온도로 성장시켜도 좋다. 이러한 방법에 의해, 고품질의 AlGaN 결정을 고온에서 성장시키고, 반면 웰층(143)은 웰층(143)에 적합한 온도로 성장할 수 있다. 이러한 온도 변화는 많은 시간을 필요로 하고, 프로세스 효율을 감소시킨다. 발광부가 다중 양자 웰 구조의 경우에는 각 장벽층과 웰층에 대하여 이러한 프로세스를 행하면 매우 긴 시간이 걸리고 프로세스 효율이 저하해버린다. 그러나, 본 실시 형태에서는, 발광부(140)는 단일 양자 웰 구조이므로, 이러한 프로세스는 단지 한번만 필요하다. 따라서, 이러한 프로세스를 실용적인 프로세스 시퀀스로서 실시할 수 있다.

(제2 실시 형태)

도 2는, 본 발명의 제2 실시 형태에 관한 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다. 　

도 2에 도시한 바와 같이, 본 실시 형태에 관한 반도체 발광 소자(20)는, 제1 층(131), 제2 층(151), 발광부(140)에 더하여, 제1 층(131)과 발광부(140) 사이에 구비된 제1 적층 구조체(210)를 더 포함한다. 　

제1 적층 구조체(210)는, AlGaInN을 포함하는 복수의 제3 층(203)과, 복수의 제3 층(203)과 교대로 적층되어 GaInN을 포함하는 복수의 제4 층(204)을 갖는다.

복수의 제3 층(203) 및 복수의 제4 층(204)은, Z축 방향을 따라서 적층된다.

복수의 제3 층(203)의 각각의 두께는, 제1 장벽층(141) 및 제2 장벽층(142)의 두께보다도 얇다. 복수의 제4 층(204)의 각각의 두께는, 웰층(143)의 두께보다도 얇다. 　

제3 층(203)은, 예를 들어 저 왜곡층이다. 제4 층(204)은, 예를 들어 제3 층(203)보다도 왜곡의 정도가 높은 고 왜곡층이다.

제3 층(203)은, 예를 들어, 제1 장벽층(141)과 같은 조성으로 형성될 수 있다. 즉, 제1 장벽층(141)이 Al_0.07Ga_0.925In_0.005N을 포함하는 경우에는, 제3 층(203)에는, Al_0.07Ga_0.925In_0.005N을 사용할 수 있다. 제3 층(203)의 두께는, 예를 들어 2nm이다. 또한, 제3 층(203)에는, Si가 예를 들어 약 5×10¹⁸cm^-3으로 도핑된다. 　

제4 층(204)은, 예를 들어, 웰층(143)과 같은 조성으로 형성될 수 있다. 즉, 웰층(143)이 Ga_0.93In_0.07N을 포함하는 경우에는, 제4 층(204)에는, Ga_0.93In_0.07N을 사용할 수 있다. 제4 층(204)의 두께는, 예를 들어 1nm으로 할 수 있다. 　

예를 들어, 제3 층(203)의 수는 30이며, 제4 층(204)의 수는 30이다. 즉, 제3 층(203)과 제4 층(204)의 30 쌍이 적층된다. 　

이외의 구성은, 반도체 발광 소자(10)와 마찬가지로 할 수 있으므로 설명을 생략한다. 　

예를 들어, 제3 층(203)에 제1 장벽층(141)과 같은 조성을 적용하면, 제1 장벽층(141)과 동일 조건에서 제3 층(203)의 성장이 가능하다. 이는 프로세스를 용이하게 할 수 있게 한다. 또한, 제1 장벽층(141)의 성장 전에, 제3 층(203)의 성장을 통해서 제1 장벽층(141)과 같은 성장 조건에서의 준비를 충분한 시간 행할 수 있다. 이는, 제1 장벽층(141)의 제어성을 향상시키도록 기능한다.

예를 들어, 제4 층(204)에 웰층(143)과 같은 조성을 적용하면, 웰층(143)과 동일 조건에서 제4 층(204)의 성장이 가능하다. 이는 프로세스를 용이하게 할 수 있게 한다. 또한, 웰층(143)의 성장 전에, 제4 층(204)의 성장을 통해서 웰층(143)과 같은 성장 조건에서의 준비를 충분한 시간 행할 수 있다. 이는, 웰층(143)의 제어성을 향상시키도록 기능한다. 　

한편, 예를 들어, 제4 층(204)에 웰층(143)보다도 In 조성비가 낮고 밴드 갭이 큰 GaInN을 사용하면, 제4 층(204)에 의한 웰층(143)으로부터의 발광의 흡수를 의해 작게 할 수 있다. 또한 이 경우에, 흡수가 감소되기 때문에, 제4 층(204)을 보다 두껍게 할 수 있고, 제3 층(203) 및 제4 층(204)의 쌍의 수를 늘릴 수 있다.

또한, 제3 층(203) 및 제4 층(204)의 쌍의 수는 30에 한정되지 않는다. 그 수는 적절히 설정할 수 있다. 또한, 제3 층(203)의 수와 제4 층(204)의 수를 동일하게 하는 대신, 제3 층(203)의 수를 1개 이상의 제3 층(203)을 더하여 제4 층(204)의 수보다도 많게 할 수 있다. 따라서, 복수의 제3 층(203) 및 복수의 제4 층(204)의 적층을 제3 층(203)으로 처음으로 개시해서 제3 층(203)으로 끝나는 구성으로 해도 좋다. 이와 달리, 제4 층(204)의 수를 1개 이상의 제4 층(204)을 더하여 제3 층(203)의 수보다도 많게 할 수 있다. 따라서, 복수의 제3 층(203) 및 복수의 제4 층(204)의 적층을 제4 층(204)으로 처음으로 개시해서 제4 층(204)으로 끝나는 구성으로 해도 좋다. 　

반도체 발광 소자(20)에 구비되는 제1 적층 구조체(210)에서는, 제1 적층 구조체(210)의 내부의 결정이 왜곡된다. 이에 의해, 결정 품질이 개선된다. 이로 인해, 제1 적층 구조체(210) 위에 구비되는 반도체층(예를 들어 발광부(140), 특히 웰층(143)에서의 반도체층)의 결정 품질이 향상된다. 이에 의해, 반도체 발광 소자(20)에서는, 더욱 높은 발광 효율을 얻을 수 있다. 즉, 예를 들어, 웰층(143)의 결정 품질이 최대화되도록 제1 적층 구조체(210)의 구성이 최적화된다. 　

본 실시 형태에서, 발광부(140) 중의 웰층(143)은, GaN층과 격자 부정합된다. 이로 인해, 제1 적층 구조체(210) 위에 적층된 웰층(143)에 왜곡이 축적된다. 이때, 제1 적층 구조체(210)에 제3 층(203)과 제4 층(204)의 반복 적층 수를 적정하게 설정함으로써, 제1 적층 구조체(210)에서의 결정 품질을 개선할 수 있다. 이는, 제1 적층 구조체(210) 및 웰층(143)에서의 왜곡의 총합이 한계를 초과하는 것에 의한 웰층(143)의 결정 특성이 저하하는 것을 억제할 수 있다. 　

복수의 제4 층(204)의 전체의 두께와 웰층(143)의 두께의 합계는, 예를 들어 25nm 이상 45nm 이하이다. 이에 의해, 발광 강도가 높고, 발광 스펙트럼의 확대가 작은 특성을 갖는 양호한 결정 성장이 가능해진다. 　

특히, 복수의 제4 층(204)의 전체 두께와, 웰층(143)의 두께의 합계가, 30nm 이상 35nm 이하의 경우에는, 특히 양호한 결정이 얻어진다.

이에 대한 이유는 다음과 같이 추정된다. 복수의 제4 층(204)의 전체 두께와, 웰층(143)의 두께의 합계를 25nm 이상 45nm 이하로 설정하면, 결정 중의 조성의 변동을 포함하여, 왜곡의 총량이 결정을 열화시키지 않는 범위 내의 상한 부근에 상당한다. 　

본원 발명자는, 복수의 제3 층(203)과, 복수의 제4 층(204)을 갖는 제1 적층 구조체(210)를 적용한 경우, 다음을 발견했다. 결정 하부(예를 들어 제1 적층 구조체(210)로부터 보아서 기판(110) 측의 제2 버퍼층(122))로부터 제1 적층 구조체(210)에 도달하는 결정의 전위 방향이 제1 적층 구조체(210)에서 변화한다. 전위 방향이 제1 적층 구조체(210)의 표면의 c면에 대하여 수직으로 근접하게 형성된다. 즉, 결정의 전위 방향이 결정 표면에 수직인 방향(즉 적층 방향인 Z축 방향)에 접근하게 형성된다. 이것은, 발광부(140)에서의 결정의 전위를 적층 방향으로부터 보았을 때의 길이가 짧아지는 것에 상당한다. 즉, 이는 적층 방향으로부터 보았을 때의 발광부(140) 내의 결함 영역의 면적이 작아지는 것에 상당한다.

따라서, 제1 적층 구조체(210)를 채용함으로써, 제1 적층 구조체(210) 상에 형성되는 결정 품질이 향상될 수 있다고 여겨진다. 이것이, 제1 적층 구조체(210)를 채용한 반도체 발광 소자(20)에서, 결정 품질이 향상되고, 발광 효율이 향상되는 원인으로 추정된다.

본 실시 형태에서는, 사파이어로 이루어지는 기판(110) 상에 고온에서 제1 버퍼층(121)(AlN층) 및 제2 버퍼층(122)(비도핑된 GaN층) 위에 n형 콘택트층(130)(n형 GaN층)을 형성한다. 이로 인해, 전위 밀도가 작은 고품질의 GaN 결정을 얻는다. 이에 의해, n형 구속층(제1 층(131))의 결정 품질은 양호하다. 또한 그 위에 형성되는 발광부(140)의 결정 품질은 높다.

보다 구체적으로, 본 실시 형태의 발광부(140)의 결정에서는, 전위의 대부분은 독립적이다. 복수의 전위 사이에 접촉과 엉킴이 거의 없다. 이로 인해, 전위 방향이 결정 표면에 수직인 방향을 따르는 것에 의해 결정 특성의 개선의 효과가 직접적으로 발휘된다. 따라서, 제1 적층 구조체(210)와 상기와 같은 버퍼층의 조합을 적용함으로써, 제1 적층 구조체(210)에 의해 달성되는 결정 품질의 개선 효과가 보다 현저하게 발휘된다.

또한, 본 실시 형태에 있어서, 제4 층(204)의 두께의 하한은, 제4 층(204)이 연속 층으로서의 물성을 나타내는 값 이상의 두께로 결정된다. 제4 층(204)의 두께의 상한은, 제4 층(204)에서의 흡수단의 에너지와 웰층(143)에서의 흡수단의 에너지 사이의 차이가 제공되는 조건에 의해 결정된다.

구체적으로, 제4 층(204)의 두께는, 예를 들어 4 원자층 이상으로, 제4 층(204)에서의 흡수단의 에너지가 웰층(143)의 흡수단보다도 충분히 커지는 두께 이하로 설정된다. 보다 구체적으로는, 제4 층(204)의 흡수단의 에너지에 상당하는 파장이, 웰층(143)의 발광 스펙트럼의 강도가 피크값의 절반 이하가 되는 파장보다도 단파장측로 설정된다.

한편, 제3 층(203)에서는, Al 조성비는 제1 장벽층(141)의 조성비에 동일 정도로 형성된다(Al 조성비가 약 10%이하). 이에 의해, 제3 층(203)과 GaN층 사이에 전자에 대한 장벽의 저항을 작게 할 수 있고, 양질의 결정 성장을 얻는 것이 가능하다.

본 실시 형태에서, 제1 장벽층(141)을 2층 구조, 즉 고 Al 조성비의 AlGaN층과, 저 Al 조성비의 AlGaInN층의 조합을 가질 수 있다. 이러한 구조에 의해, AlGaN층에 의해 정공의 과유동을 억제할 수 있다. 또한, AlGaInN층에 의해 결정 표면의 특성의 개선 및 특성이 개선된 결정 표면 위에 웰층(143)의 형성이 가능해진다. 예를 들어, 제1 장벽층(141)의 일부로서, 성장 온도를 1000도로 올려서 AlGaN층(Al 조성비가 20%이상 26%이하) 및 AlGaInN층(Al 조성비가 8%)을 성장시킨다. 다음에, 성장 온도를 낮추고, 제1 장벽층(141)의 나머지의 부분인 AlGaN층과, 웰층(143)을 성장시킬 수 있다. 이는, 정공의 과유동을 작게 하고, 또한, 웰층(143)의 발광 효율을 높이고, 저 전류로부터 고 전류까지 광출력이 높은 반도체 발광 소자의 실현이 가능하다. 　

다음에 본 실시 형태에 관한 반도체 소자 및 웨이퍼의 제조 방법의 특징을 설명한다. 　

고효율의 반도체 발광 소자를 실현하기 위해서는, 발광하는 웰층(143)과, 그 양측의 제1 장벽층(141)과 제2 장벽층(142)을 거의 연속 성장시키는 것이 바람직하다. 이것은, 성장을 중단함으로써 발생하는 계면의 결함을 저감시키기 위해서다. 또한, 적어도 제1 장벽층(141)과 웰층(143) 사이 및, 웰층(143)과 제2 장벽층(142) 사이에는 헤테로 접합 계면이 있다. 이 계면에서, 원료 공급 조건을 조정하기 위한 성장 중단을 행한다. 이 중단 시간을 제외하고 연속 성장을 행하는 것을, 일반적으로 연속 성장이라 한다. 　

일반적으로, GaInN층을 발광층으로 하는 얇은 다중 양자 웰에서는, GaInN층의 In 조성비가 높다. 따라서, 이 GaInN층에 대해서는 저온에서의 결정 성장이 적합하다. 한편, Al을 포함하는 장벽층은, Al과 질소 사이의 강한 결합의 관점에서 높은 성장 온도가 바람직하다. 이로 인해, 고 In 조성비의 GaInN을 포함하는 웰층과, Al을 포함하는 장벽층을 같은 온도에서 연속해서 성장시키면, 웰층과 장벽층 양자 모두 적합했던 성장 조건을 선택할 수 없다. 이는 양질의 결정을 성장시킬 수 없는 문제가 있다. 　

본 실시 형태에 관한 반도체 발광 소자 및 웨이퍼에서는, 발광부(140)는 단일의 두꺼운 웰층(143)을 기초로 한다. 이로 인해, 양자 효과에 의한 발광 에너지의 시프트가 작다. 따라서, 웰층(143)은 In 조성비가 낮고 밴드 갭이 큰 GaInN층을 포함할 수 있다. 이로 인해, 높은 온도에서의 성장이 가능하다.

한편, 장벽층(제1 장벽층(141) 및 제2 장벽층(142))에 In을 도핑하면 결정 성장 중의 결정 표면에서의 원자의 움직임을 촉진할 수 있다. 따라서, Al을 함유하는 AlGaInN을 낮은 온도로 성장시킬 수 있다. In의 낮은 흡입 효율 때문에, 약간의 In을 도핑하기 위해서 대량의 In 원료를 결정 표면에 공급하게 된다. 이로 인해, 결정 표면에서의 원자의 움직임이 촉진되어서 저온에서의 결정 성장이 가능해진다. 즉, 본 실시 형태에 관한 반도체 발광 소자 및 웨이퍼에서는, 웰층(143)은 고온에서 성장가능하고, 장벽층(제1 장벽층(141) 및 제2 장벽층(142))은 저온에서 성장가능하다. 이는, 대략 일정한 온도에서(의도적으로는 온도를 바꾸지 않고) 대략 연속적인 성장을 가능하게 한다. 이에 의해, 본 실시 형태에 관한 반도체 발광 소자 및 웨이퍼에서는, 웰층(143)에 인접한 계면에서의 결정 결함을 적게 할 수 있다.

즉, 본 실시 형태에 관한 반도체 발광 소자 및 웨이퍼를, 발광하는 웰층(143)과, 그 양측의 제1 장벽층(141)과 제2 장벽층(142)을 거의 연속 성장시키는 방법에 의해 제조한다. 이는, 특히 저 전류 영역의 발광 효율이 높은 반도체 발광 소자 및 웨이퍼를 형성할 수 있게 한다.

이어서, 본 실시 형태에 관한 반도체 발광 소자 및 웨이퍼의 제조 방법의 다른 특징을 설명한다. 본 실시 형태에 관한 반도체 발광 소자 및 웨이퍼의 제조 방법의 다른 특징은, 적층 구조체(특히 제1 적층 구조체(210))를, 발광부(140)(웰층(143), 제1 장벽층(141) 및 제2 장벽층(142))와 거의 동일한 온도로 성장시키는 것이 가능하다.

제1 적층 구조체(210)를 구비함으로써 결정에서의 전위 방향이 바뀌고, 제1 적층 구조체(210) 위에 발광 효율이 높은 웰층(143)을 형성할 수 있다. 그러나, 제1 적층 구조체(210)와 발광부(140) 사이에 성장 온도가 바뀌면 결함의 전파 방향이 바뀐다. 이는 제1 적층 구조체(210)를 구비해도, 발광부(140)의 특성 향상이 도모되지 않게 되는 원인이 된다. 이로 인해, 제1 적층 구조체(210), 제1 장벽층(141), 웰층(143) 및 제2 장벽층(142)을 대략 동일한 온도로 성장시키는 것이 바람직하다.

전술한 바와 같이, 본 실시 형태에 관한 반도체 발광 소자에서는, 웰층(143)과, 장벽층(제1 장벽층(141) 및 제2 장벽층(142))을 거의 동일한 온도로 성장시키는 것이 가능하다. 한편, 제1 적층 구조체(210)의 예를 들어 제3 층(203) 및 제4 층(204)의 재료를 장벽층 및 웰층(143)의 재료와 각각 유사한(예를 들어 가능한 동일한) 재료의 쌍으로 선택할 수 있어서, 장벽층 및 웰층(143)과 같은 성장 온도에서 양호한 결정 성장할 수 있다. 따라서, 대략 동일한 온도에서, 양호한 특성의 제1 적층 구조체(210), 제1 장벽층(141), 웰층(143) 및 제2 장벽층(142)의 결정을 용이하게 성장시킬 수 있다.

다수의 층을 적층하고 복잡한 구성을 갖는 반도체 발광 소자 및 웨이퍼에서는, 각 층마다 최적의 성장 조건이 상이하면, 그 조건의 선택에 시간이 걸린다. 따라서, 실질적으로 모든 층의 특성이 양호한 소자를 만드는 것은 곤란하다. 그러나, 본 실시 형태에 관한 반도체 발광 소자 및 웨이퍼에서는, 적층 구조체와, 장벽층과, 발광층을 대략 동일한 온도로 성장시킬 수 있다. 이는, 적정한 성장 조건에서 용이하게 고품질 결정 성장이 가능해진다. 　

즉, 본 실시 형태에 관한 반도체 발광 소자 및 웨이퍼는, 적층 구조체와, 장벽층과, 발광층을 대략 동일한 온도로 성장시키는 방법에 의해 제조될 수 있다. 이는, 적정한 성장 조건에서 용이하게 고품질 결정을 성장시키는 것이 가능하게 한다. 따라서, 발광 효율이 높은 반도체 발광 소자 및 웨이퍼의 제조가 가능하다.

도 3은, 본 발명의 제2 실시 형태에 관한 하나의 다른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다. 　

도 3에 도시한 바와 같이, 본 실시 형태에 관한 다른 반도체 발광 소자(21)에서는, 제1 장벽층(141)이 3층 구조를 갖고 있다. 이외는, 반도체 발광 소자(20)와 마찬가지로 할 수 있으므로 설명을 생략한다.

보다 구체적으로, 제1 장벽층(141)은, 제1 층(131)과 웰층(143) 사이(본 구체예에서는, 제1 적층 구조체(210)와 웰층(143) 사이)에 구비된 제1 서브층(141a)과, 제1 서브층(141a)과 웰층(143) 사이에 구비된 제2 서브층(14lb)과, 제1 서브층(141a)과 제1 층(131) 사이(본 구체예에서는 제1 서브층(141a)과 제1 적층 구조체(210) 사이)에 구비된 제3 서브층(141c)을 갖고 있다. 　

제1 서브층(141a)에는, 고 Al 조성비의 AlGaN층이 사용된다. 제2 서브층(14lb)에는, 저 Al 조성비의 AlGaInN층이 사용된다. 제2 서브층(14lb)에서의 Al 조성비는, 제1 서브층(141a)보다도 낮다. 제3 서브층(141c)에는, 저 Al 조성비의 AlGaInN층이 사용된다. 제3 서브층(141c)에서의 Al 조성비는, 제1 서브층(141a)보다도 낮다.

제1 서브층(141a)에서의 Al 조성비는, 예를 들어 15%이다. 제1 서브층(141a)의 두께는, 예를 들어 5nm이다. 　

제2 서브층(14lb)에서의 Al 조성비는, 예를 들어 7%이다. 제2 서브층(14lb)의 두께는, 예를 들어 5nm이다. 　

제3 서브층(141c)에서의 Al 조성비는, 예를 들어 제1 적층 구조체(210)의 제3 층(203)에서의 Al 조성비와 같이 설정된다. 제3 서브층(141c)의 두께는, 예를 들어 2nm이다.

이와 달리, 제1 서브층(141a)에서의 Al 조성비는, 예를 들어 10%이상 26% 이하로 설정된다. 제1 서브층(141a)의 두께는, 5nm 이상 50nm 이하로 설정된다. 또한, 제1 서브층(141a)에는, n형 불순물로서 Si를 5×10¹⁷cm^-3이상 1×10¹⁹cm^-3이하로 되어도 좋다.

제2 서브층(14lb)에서의 Al 조성비는, 예를 들어 6%이상 10% 이하로 설정된다. 제2 서브층(14lb)에서의 In 조성비는, 예를 들어 0.3%이상 1% 이하로 설정된다. 제2 서브층(14lb)의 두께는, 예를 들어 3nm 이상 15nm 이하로 설정된다. 또한 제2 서브층(14lb)은, 필요에 따라서 구비된다. 제2 서브층(14lb)은, 경우에 따라서는 생략해도 좋다.

이와 같은 구성을 갖는 제1 서브층(141a)을 구비함으로써, 정공의 과유동의 억제의 효과가 얻어진다. 이에 의해, 반도체 발광 소자에서, 고 전류 구동시의 광출력 개선의 효과가 있다. 또한, 동작 온도를 올렸을 때의 광출력 저하가 억제된다. 　

또한, 제2 서브층(14lb)을 구비함으로써, 결정 표면의 특성의 개선 및 특성이 개선된 결정 표면 위에 웰층(143)의 형성이 가능해진다. 이로 인해, 특히 비발광 센터의 형성이 억제되어, 반도체 발광 소자를 구동한 때에 저 전류 영역에서의 발광 효율 향상의 효과가 크다. 또한, 제2 서브층(14lb)에 n형 불순물을 도핑하면, 비발광 센터가 스크리닝되어서, 저 전류 영역에서의 발광 효율의 개선이 도모된다.

이와 달리, 제2 서브층(14lb)을 구비하지 않는 경우에는, 웰층(143)과 밴드 갭의 큰 AlGaN층(제1 서브층(141a))을 서로 근접시킬 수 있다. 따라서, 웰층(143) 내의 캐리어 농도를 증가시킬 수 있다. 이로 인해, 발광 효율의 증대가 도모될 수 있다. 또한, 특히, 큰 출력에서도 발광 효율의 저하가 제한된다. 이로 인해, 고온에서 고 전류 동작시킨 경우에도 높은 발광 효율로 동작하는 반도체 발광 소자를 실현할 수 있다.

제3 서브층(141c)은, 제4 층(204)의 표면을 피복하고, 고품질의 제1 서브층(141a)을 성장시키기 위한 보호층으로서 기능한다. 제3 서브층(141c)은, 필요에 따라서 구비된다. 제3 서브층(141c)은, 경우에 따라서는 생략해도 좋다.

예를 들어, 제3 서브층(141c)을 제3 층(203)과 같은 850도로 성장시킨다. 그 후, 성장 온도를 1040도로 올려서 제1 서브층(141a)을 성장시킨다. 다음에, 성장 온도를 낮추어서 제2 서브층(14lb)과, 웰층(143)을 성장시킨다. 이로 인해, 정공의 과유동이 작고, 또한, 웰층(143)의 발광 효율이 높고, 저 전류로부터 고 전류까지 광출력이 높은 반도체 발광 소자의 실현이 가능하다.

(제3 실시 형태)

도 4는, 본 발명의 제3 실시 형태에 관한 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다. 　

도 4에 도시한 바와 같이, 본 발명의 제3 실시 형태에 관한 반도체 발광 소자(30)는, 제1 층(131)과, 제2 층(151)과, 발광부(140)에 더하여, 제1 층(131)과 발광부(140) 사이에 구비된 제2 적층 구조체(220)를 더 구비한다. 　

제2 적층 구조체(220)는, GaN을 포함하는 복수의 제5 층(205)과, 복수의 제5 층(205)이 교대로 적층되고, GaInN을 포함하는 복수의 제6 층(206)을 갖는다.

복수의 제5 층(205) 및 복수의 제6 층(206)은, Z축 방향을 따라서 적층된다.

복수의 제5 층(205)의 각각의 두께는, 제1 장벽층(141) 및 제2 장벽층(142)의 두께보다도 얇다. 복수의 제6 층(206)의 각각의 두께는, 웰층(143)의 두께보다도 얇다. 　

제5 층(205)에는, 예를 들어, Si가, 예를 들어 약 5×10¹⁸cm^-3으로 도핑된 GaN이 사용된다. 제5 층(205)의 두께는, 예를 들어 2nm이다.

제6 층(206)에는, 예를 들어, In 조성비가 7%의 GaInN이 사용된다. 즉, 제6 층(206)의 조성은, 웰층(143)의 조성과 같이 설정된다. 제6 층(206)의 두께는, 예를 들어 1nm로 설정된다.

또한, 제5 층(205)과 제6 층(206)의 쌍이 30쌍 적층된다. 　

본원 발명자는, 상기와 같은 구성을 갖는 제2 적층 구조체(220)를 구비함으로써, 결정 표면의 평탄성이 향상하는 것을 발견했다.

이것은, 제5 층(205)에 사용되는 GaN이 2원계이기 때문에, GaN의 성장중에 가로 방향의 균일성이 개선되는 효과가 크기 때문으로 여겨진다. 　

이와 같이, 평탄성을 개선할 수 있는 제2 적층 구조체(220)를 사용함으로써, 발광부(140)(특히 웰층(143))의 평탄성이 향상된다. 그 결과, 결정 특성을 향상시킬 수 있고, 이에 의해, 발광 효율을 향상시킬 수 있다. 또한, 평탄성을 개선함으로써, 웰층(143) 이외의 반도체층의 평탄성을 개선할 수 있다. 이것에 의한 효과에 의해도 발광 효율을 향상시킬 수 있다. 또한, 반도체 발광 소자(30)에서도 SQW 구조가 채용되기 때문에, 제1 실시 형태에 관해서 설명한 효과를 발휘할 수 있다.

이와 같이, 본 실시 형태에 관한 반도체 발광 소자(30)에 의해서도, 고효율로 근자외광을 발광하는 반도체 발광 소자가 얻어진다.

(제4 실시 형태)

도 5는, 본 발명의 제4 실시 형태에 관한 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다. 　

도 5에 도시한 바와 같이, 본 발명의 제4 실시 형태에 관한 반도체 발광 소자(40)는, 제1 층(131)과, 제2 층(151)과, 발광부(140)에 더하여, 제1 층(131)과 발광부(140) 사이에 구비된 제1 적층 구조체(210) 및 제2 적층 구조체(220)를 더 구비한다. 　

제1 적층 구조체(210) 및 제2 적층 구조체(220)는, 각각 제2 및 제3 실시 형태에 관해서 설명한 것을 사용할 수 있다.

이에 의해, 제1 적층 구조체(210)에서의 결정 품질의 향상과, 제2 적층 구조체(220)에서의 평탄성 향상의 양쪽의 효과를 발휘할 수 있다. 복수의 제1 적층 구조체(210)와, 복수의 제2 적층 구조체(220)를 제공할 수도 있다. 이 경우에, 복수의 제1 적층 구조체(210) 사이에 제2 적층 구조체(220)를 개재해도 좋다.

제2 적층 구조체(220)는, 제1 적층 구조체(210)와 발광부(140) 사이에 형성해도 되고, 또는 제1 적층 구조체(210)와 제1 층(131) 사이에 구비해도 좋다. 이하에서는, 제2 적층 구조체(220)가, 제1 적층 구조체(210)와 제1 층(131) 사이에 구비될 경우에 대해서 설명한다. 　

즉, 본 실시 형태에 관한 반도체 발광 소자(40)에서는, 제1 층(131)(n형 구속층)과 제1 적층 구조체(210) 사이에, 제2 적층 구조체(220)가 구비된다. 　

반도체 발광 소자(40)에서도, 제1 장벽층(141)은 Al_0.07Ga_0.925In_0.005N을 포함한다. 또한, 제3 층(203)에는, Al_0.07Ga_0.925In_0.005N이 사용된다. 제3 층(203)의 두께는, 2nm이다. 또한, 제3 층(203)에는, Si가, 예를 들어 약 5×10¹⁸cm^-3으로 도핑된다. 　

한편, 웰층(143)에는 Ga_0.93In_0.07N이 사용된다. 또한, 제4 층(204)에는, Ga_0.93In_0.07N이 사용된다. 제4 층(204)의 두께는, 1nm이다. 제3 층(203)의 수는 30이며, 제4 층(204)의 수는 30이다. 또한, 제3 층(203)의 양측에 제4 층(204)이 구비될 수 있어, 예를 들어, 제3 층(203)의 수가 30인 반면, 제4 층(204)의 수가 31일 수 있다.

한편, 제2 적층 구조체(220)의 제5 층(205)에는, Si가 예를 들어 1.2×10¹⁸cm^-3으로 도핑된 GaN이 사용된다. 제5 층(205)의 두께는, 2.5nm로 설정된다. 　

제6 층(206)에는, Ga_0.93In_0.07N이 사용된다. 제6 층(206)의 두께는, 1nm로 설정된다. 제5 층(205)의 수는 30이며, 제6 층(206)의 수는 30이다. 또한, 제5 층(205)의 양측에 제6 층(206)이 구비될 수 있어, 제5 층(205)의 수가 30인 반면, 제6 층(206)의 수가 31일 수 있다. 또한, 제6 층(206)에 맞춰서 제2 적층 구조체(220)의 성장을 저온에서 행하는 경우, 온도를 낮추어서 행하는 최초의 성장층이 제6 층(206)이다. 이로 인해, 제6 층(206)의 수를 늘리면, 보다 평탄한 층으로 성장을 개시할 수 있다. 이로 인해, 특히 양질의 결정 성장이 가능해진다.

또한, 상기 예에서는, 제1 적층 구조체(210)에서의 제3 층(203) 및 제4 층(204)의 쌍의 수와, 제2 적층 구조체(220)에서의 제5 층(205) 및 제6 층(206)의 쌍의 수가 같다. 그러나, 이들의 쌍의 수는 일치해도 좋고 또는 일치하지 않아도 좋으며, 적절히 설정된다.　

이와 같은 구성을 갖는 반도체 발광 소자(40)를 실제로 제작해서 특성을 평가하였다. 다음에, 고효율로 근자외광을 발광하는 것을 확인할 수 있었다.

이와 같이, 평탄성 향상 효과가 높은 제2 적층 구조체(220)와, 결정성의 향상 효과가 높은 제1 적층 구조체(210)를 조합해서 적용함으로써, 보다 발광 효율이 향상하는 것을 알았다. 　

보다 구체적으로, 평탄성 향상 효과가 높은 제2 적층 구조체(220)에 의해 왜곡을 도입한다. 따라서, 결정 표면의 평탄성을 유지하면서, 결정중의 전위 방향을 결정 표면에 대하여 수직인 방향(적층 방향에 평행한 방향)에 근접시킬 수 있다. 또한, 제1 적층 구조체(210)를 도입하면, 전위는 결정 표면에 대하여 수직인 방향에 한층 더 접근한다. 이에 대한 이유는 다음과 같다. 제1 적층 구조체(210)에서의 제3 층(203)(AlGaN층)과 제4 층(204)(GaInN층) 사이의 격자 부정합이, 제2 적층 구조체(220)에서의 제5 층(205)(GaN층)과 제6 층(206)(GaInN층) 사이의 격자 부정합보다도 크다. 이 때문에, 제1 적층 구조체(210)가 제2 적층 구조체(220)에 비하여, 전위를 구부리는 힘이 크다.

즉, 제2 적층 구조체(220)는, 층 사이의 격자 부정합이 작고 전위를 구부리는 힘은 작지만, 표면 평탄성은 높다. 한편, 제1 적층 구조체(210)는 층 사이의 격자 부정합이 크고 전위를 구부리는 힘은 크다. 본 실시 형태에서는, 이러한 제2 적층 구조체(220)와 제1 적층 구조체(210)를 조합함으로써, 결정 표면의 평탄성을 저하시키지 않고, 더 효과적으로 전위를 결정 표면에 수직인 방향에 더 효과적으로 근접시킬 수 있다. 이에 의해, 보다 양질의 결정의 성장이 가능해진다.

본 실시 형태의 적층 구조를 갖는 웨이퍼를 사용해서 반도체 발광 소자를 제작하면, 보다 고효율의 특성을 얻을 수 있다.

본 실시 형태에서, 제3 층(203)을 제5 층(205)보다도 얇게 할 수 있다. 예를 들어, 제3 층(203)의 두께를 2nm로 할 수 있고 제4 층(204)의 두께를 1nm로 할 수 있고, 제5 층(205)의 두께를 2.5nm로 할 수 있고, 제6 층(206)의 두께를 1nm로 할 수 있다.

제3 층(203)을 제5 층(205)보다도 얇게 하는 이유는 다음과 같다. 발광층의 광흡수에 대한 영향을 작게 하기 위해서는, 제1 적층 구조체(210) 및 제2 적층 구조체(220)에서의 흡수 파장을 가능한 한 단파장으로 하는 것이 바람직하다. 제3 층(203)에는 Al이 포함되어 있기 때문에, 제5 층(205)(GaN층)보다도 밴드 갭이 크다. 이로 인해, 제1 적층 구조체(210) 및 제2 적층 구조체(220)에서의 에너지 준위를 서로 동일하게 하기 위해서, 제3 층(203)을 제5 층(205)보다도 얇게 한다. 이에 의해, 제1 적층 구조체(210)에서의 평균 In 조성비를 높게 할 수 있다. 이로 인해, 얇은 성장 두께로 보다 효율적으로 결정 특성을 개선할 수 있다.

본 실시 형태에서, 제4 층(204)을 제5 층(205)보다도 두껍게 할 수 있다. 또한, 제4 층(204)의 In 조성비를 제5 층(205)보다도 높게 할 수 있다. 이것은, 이하의 이유에 따른 것이다. 발광층의 광흡수에 대한 영향을 작게 하기 위해서는, 제1 적층 구조체(210) 및 제2 적층 구조체(220)에서의 흡수 파장을 가능한 한 단파장으로 하는 것이 바람직하다. 제3 층(203)에는 Al이 포함되어 있기 때문에, 제5 층(205)(GaN층)보다도 밴드 갭이 크다. 이로 인해, 제4 층(204) 및 제6 층(206)에 형성되는 에너지 준위를 서로 동일하게 하기 위해서, 제4 층(204)의 두께를 두껍게 함과 제4 층(204)에서의 In 조성비를 높게 함 중 적어도 어느 하나를 적용한다. 이에 의해, 제1 적층 구조체(210)에서의 평균 In 조성비를 제2 적층 구조체(220)보다도 높게 할 수 있다. 이로 인해, 보다 효율적으로 결정 특성을 개선할 수 있다.

본 실시 형태에서, 제2 적층 구조체(220)에 대해서, 제5 층(205)과 제6 층(206)을 12쌍 적층했을 경우에는 결정 표면에 현저한 요철이 관찰되었다. 그러나, 16쌍을 적층했을 경우에는 표면의 평탄성이 향상했다. 또한, 18쌍, 20쌍 및 27쌍 적층한 각각의 경우에, 광출력이 높은 반도체 발광 소자가 얻어졌다. 이로 인해, 제5 층(205) 및 제6 층(206)의 쌍의 수로서는, 16 이상 27 이하가 바람직하다. 그러나, 27쌍 적층했을 경우에는, 결정중의 결함의 증가도 관찰되었다. 이로 인해, 제5 층(205) 및 제6 층(206)의 쌍의 수는, 특히, 16 이상 20이하가 바람직하다.

본 실시 형태에서, 제1 장벽층(141)에서의 Si 농도는, 최대한 높은 것이 바람직하다. 이것은, Si의 도핑에 의해 제1 장벽층(141)에 충분한 정전하 공급원을 도입하고, 피에조 전계의 효과에 의해 웰층(143)에 인가된 전계의 영향을 억제하기 위해서다. 그러나, Si 농도가 높으면 결정의 질이 저하한다. 이로 인해, 얇은 제1 장벽층(141)만으로 Si의 농도를 증가시킴으로써, 결정 특성 열화를 억제하면서, 피에조 전계의 효과 억제가 가능하다.

결정 특성의 열화를 억제하기 위해서, 제1 적층 구조체(210)에서는, 제1 장벽층(141)보다도 Si 농도를 내리는 것이 바람직하다.

한편, 제1 적층 구조체(210)(AlGaInN층 및 GaInN층)에서의 헤테로 구조의 에너지 밴드의 불연속과, 제2 적층 구조체(220)(GaN층 및 GaInN층)에서의 헤테로 구조의 에너지 밴드의 불연속을 비교하면, 제1 적층 구조체(210)에서의 에너지 밴드가 불연속이 더 크다. 이로 인해, 반도체 발광 소자의 전기 저항을 내리기 위해서는, 제1 적층 구조체(210)에, 제2 적층 구조체(220)보다도 높은 농도로 Si를 도핑하는 것이 바람직하다. 그러나, 제1 적층 구조체(210)에서의 Si의 농도가 지나치게 높으면, 결정 특성이 저하할 수 있다. 이로 인해, 제2 적층 구조체(220)에도, GaN층과 GaInN층 사이의 헤테로 구조에 대응하는 충분한 농도로 Si가 도핑된다.

한편, 제2 장벽층(142)의 Si 농도가 높으면, 캐리어의 과유동와 내부 흡수의 원인이 된다. 이로 인해, 제2 장벽층(142)에서의 Si 농도는 낮은 것이 바람직하다.

결과적으로, 제1 장벽층(141)에서의 Si 농도는, 제1 적층 구조체에서의 Si 농도보다도 높게 설정된다. 또한, 제2 적층 구조체(220)에서의 Si 농도는, 제1 적층 구조체(210)에서의 Si 농도보다도 낮게 설정된다. 또한, 제2 장벽층(142)에서의 Si 농도는, 제2 적층 구조체(220)에서의 Si 농도보다도 낮게 설정된다.

이러한 Si 농도의 분포를 채용함으로써, 결정 특성이 향상되고, 피에조 전계의 효과가 억제된다. 이로 인해, 발광 효율을 향상시킬 수 있다. 또한, 전기 저항이 작고, 캐리어의 과유동 등의 영향이 무시된다. 이로 인해, 발광 효율을 향상시킬 수 있다. 이와 같이, 본 실시 형태에 관한 반도체 발광 소자(40)에 의하면, 고효율로 근자외광을 발광하는 반도체 발광 소자가 얻어진다.

(제5 실시 형태)

도 6은, 본 발명의 제5 실시 형태에 관한 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다. 　

도 6에 도시한 바와 같이, 본 발명의 제5 실시 형태에 관한 반도체 발광 소자(50)에서는, 도전성 기판(460) 상에 제1 층(131), 발광부(140) 및 제2 층(151)이 구비된다. 도전성 기판(460)은, 예를 들어 Ge로 형성된다.

구체적으로는, 도전성 기판(460)과 제2 층(151) 사이에, p형 콘택트층(150)이 구비된다. 도전성 기판(460)과 p형 콘택트층(150) 사이에 p측 전극(160)이 구비된다. p측 전극(160)은 발광부(140)로부터 방출되는 광에 대하여 반사성을 갖는다.

본 구체예에서는, 도전성 기판(460)과 p측 전극(160) 사이에 접착용 금속층(455)이 구비된다. 도전성 기판(460)과 접착용 금속층(455) 사이에 접합 금속층(465)이 구비된다.

한편, 제1 층(131)의 발광부(140)와는 반대인 측에 n형 콘택트층(130)이 구비된다. n형 콘택트층(130)의 제1 층(131)과는 반대인 측에 저불순물 농도 반도체층(135)이 구비된다.

저불순물 농도 반도체층(135)에서의 불순물 농도는, n형 콘택트층(130)에서의 불순물 농도보다도 낮다. 저불순물 농도 반도체층(135)에는, 예를 들어 비도핑된 GaN층이 사용된다. 저불순물 농도 반도체층(135)에는, 이미 설명한 제2 버퍼층(122)(격자 완화층)을 채용할 수 있다.

저불순물 농도 반도체층(135)을 2층 구조로 해도 좋다. 보다 구체적으로, 제2 버퍼층(122)과 n형 콘택트층(130) 사이에, n형 저불순물 농도층(도시하지 않음)을 구비하여, 제2 버퍼층(122)과 이 n형 저불순물 농도층을 저불순물 농도 반도체층(135)을 구성해도 좋다. 이러한 구성에서, 상기의 n형 저불순물 농도층은 낮은 n형 불순물 농도를 갖는다. 이로 인해, n형 저불순물 농도층은 제2 버퍼층(122) 상에서 고품질 결정으로 용이하게 성장하고, 그 후에, n형 콘택트층(130)을 그 위에 성장시킬 수 있다. 여기서, n형 콘택트층(130)은 고불순물 농도를 갖고, 이 결정 성장은 어렵다. 그러나, 이러한 구성에서는, n형 콘택트층(130)은 고품질의 기초 결정 상에서 성장될 수 있다. 따라서, 고품질의 n형 콘택트층(130)을 성장시킬 수 있다.

저불순물 농도 반도체층(135)에는, 개구부(138)가 구비된다. 개구부(138)는 n형 콘택트층(130)의 일부를 노출시킨다. 개구부(138)는, 저불순물 농도 반도체층(135)의 n형 콘택트층(130)과는 반대인 측의 주면(135a)으로부터 n형 콘택트층(130)과 연통하고 있다. 즉, 개구부(138)의 저부는, n형 콘택트층(130)과 연통하고 있다.

개구부(138)에서 노출하고 있는 n형 콘택트층(130)과, 저불순물 농도 반도체층(135)의 일부를 덮도록 n측 전극(170)이 구비된다.

또한, 저불순물 농도 반도체층(135)의 n측 전극(170)으로 덮어져 있지 않은 부분의 주면(135a)에는, 요철(137p)을 갖는 조면부(137)가 구비된다.

또한, 도 6에서는 생략되어 있지만, 이미 설명한 제1 적층 구조체(210) 및 제2 적층 구조체(220) 중 적어도 어느 하나가 구비되어도 좋다. 이하에서는, 제1 적층 구조체(210) 및 제2 적층 구조체(220)가 구비될 경우로 설명한다.

반도체 발광 소자(50)는, 예를 들어 이하와 같은 방법에 의해 제작된다.

예를 들어, 사파이어로 이루어지는 기판(110) 위에, 제1 버퍼층(121), 제2 버퍼층(122)(저불순물 농도 반도체층(135)이 됨), n형 콘택트층(130), 제1 층(131)(n형 구속층), 제1 적층 구조체(210), 제2 적층 구조체(220), 발광부(140), 제2 층(151)(p형 구속층) 및 p형 콘택트층(150)의 각 결정층을 형성해서 결정 적층체(180)를 형성한다. 　

또한, 다음의 프로세스, 즉, 결정 적층체(180) 상의 p측 전극(160)의 형성, 결정 적층체(180)와 도전성 기판(460) 사이의 접합, 기판(110) 및 제1 버퍼층(121)의 제거, 및 노출된 결정층(n형 콘택트층(130)) 상에 n측 전극(170)의 형성 및 저불순물 농도 반도체층(135) 상에 조면부(137)(즉 요철(137p))의 형성의 각 공정이 실시된다.

우선, 사파이어로 이루어지는 기판(110) 상에 결정층의 구체예에 대해서 설명한다. 　

예를 들어, 유기 금속 화학 기상 성장법을 사용하여, 표면이 사파이어 c면으로 이루어지는 기판(110) 상에 AlN을 포함하는 제1 버퍼층(121)이 예를 들어 2μm의 두께로 형성된다. 다음에, 제2 버퍼층(122)이 되는 비도핑 GaN층이 예를 들어 2μm의 두께로 그 위에 형성된다. 　

또한, n형 콘택트층(130)이 되는 Si 도핑 n형 GaN층(Si 농도는 예를 들어 1×10¹⁸cm^-3이상 1×10²⁰cm^-3이하)이 예를 들어 6μm의 두께로 형성된다. 그 후, 제1 층(131)이 되는 Si 도핑 n형 GaN층이 예를 들어 0.5μm의 두께로 순차 형성된다.

이 후, 이미 설명한 제2 적층 구조체(220)와 제1 적층 구조체(210)가 형성된다. 그 후, 제1 장벽층(141)이 되는 Si 도핑 n형 Al_0.07Ga_0.925In_0.005N층(Si 농도는 예를 들어 1.0×10¹⁹cm^-3이상 1.5×10¹⁹cm^-3이하)이 형성된다. 그 후, 웰층(143)이 되는 GaInN층(파장이 380nm 이상 400nm 이하)이 그 위에 형성된다. 그 후, 제2 장벽층(142)이 되는 Al_0.07Ga_0.925In_0.005N층(Si 농도는 예를 들어 1×10¹⁸cm^-3이하, 구체적으로 Si를 도핑하지 않을 수 있음)이 순차 형성된다.

또한, 제2 층(151)이 되는 Mg 도핑 p형 Al_0.22Ga_0.78N층(Mg 농도는 예를 들어 1×10¹⁹cm^-3)이 0.02μm의 두께로 형성된다. p형 콘택트층(150)이 되는 Mg 도핑 p형 GaN층이 0.28μm의 두께로 순차 형성된다.

p형 콘택트층(150)의 Mg 농도를 1×10²⁰cm^-3이상 1×10²¹cm^-3미만과 같이 비교적 높게 설정함으로써, p측 전극(160) 사이의 오믹 접촉을 향상시킬 수 있다. 그러나, 반도체 발광 다이오드의 경우에는, 반도체 레이저 다이오드와는 상이하고, 콘택트층과 발광층 사이의 거리가 가깝다. 이 때문에, Mg 확산에 의한 특성의 열화가 걱정된다. 여기서, p측 전극(160)과 p형 콘택트층(150) 사이의 접촉 면적이 넓다. 이로 인해, 동작 시의 전류 밀도가 낮게 된다. 이를 이용하여, 전기 특성을 크게 손상시킬 일 없이 p형 콘택트층(150)에서의 Mg 농도를 1×10¹⁹cm^-3이상 1×10²⁰cm^-3미만 정도로 낮출 수 있다. 이로 인해, Mg의 확산을 방지할 수 있고, 발광 특성을 개선시킬 수 있다.

이어서, 결정 적층체(180) 상에 p측 전극(160)의 형성, 결정 적층체(180)와 도전성 기판(460) 사이의 접합, 및 기판(110) 및 제1 버퍼층(121)의 제거에 대해서 설명한다. 　

우선, p측 전극(160)을 형성하기 위해서, 진공 증착 장치를 사용하여, 예를 들어, Ag을 200nm의 두께로, Pt를 2nm의 두께로 연속 형성한다. 리프트 오프후에, 산소 분위기 중에서 400도에서, 1분(minute)의 소결 처리를 행한다.

또한, p측 전극(160) 위에 접착용 금속층(455)으로서, 예를 들어, Ni막 및 Au막의 적층막을 1000nm의 두께로 형성한다.

또한, 예를 들어 Ge로 이루어지는 도전성 기판(460) 위에 형성된 접합 금속층(465)(예를 들어 막 두께 3μm의 AuSn 땜납)을 결정 적층체(180)에 형성된 접착용 금속층(455)에 대향시킨다. AuSn의 공정점 이상의 온도, 예를 들어 300℃로 가열함으로써, 도전성 기판(460)과 결정 적층체(180)를 접합한다.

또한, 사파이어로 이루어지는 기판(110)의 측으로부터, 예를 들어 YVO₄의 고체 레이저의 3배 고조파(355nm) 또는 4배 고조파(266nm)의 레이저광을 조사한다. 레이저광은, 제2 버퍼층(122)(GaN층이며, 예를 들어, 상기의 비도핑 GaN 버퍼층)의 GaN의 금지대 폭에 상응하는 금지대 파장보다도 짧은 파장을 갖는다. 즉, 레이저광은, GaN의 금지대 폭보다도 높은 에너지를 갖는다. 　

이 레이저광은, 제1 버퍼층(121)(단결정 AlN 버퍼층)측 상의 제2 버퍼층(122)(비도핑 GaN 버퍼층)의 영역에서 효율적으로 흡수된다. 이에 의해, 제2 버퍼층(122)(GaN 버퍼층) 중 제1 버퍼층(121)(단결정 AlN 버퍼층) 측의 GaN은, 발열에 의해 분해한다.

여기서, 제1 버퍼층(121)은, 상기와 같이 AlN을 사용할 수 있다. 그러나, 본 실시 형태는 이것에 한정되지 않는다. 제1 버퍼층(121)은, 예를 들어, Al_α2Ga_1-α2N(0.8≤α2≤1)을 포함할 수 있다. 이 경우, Al 조성의 조정에 의해 웨이퍼의 휨을 보상할 수 있다.

이러한 레이저 리프트 오프법을 사용한 경우, GaN의 온도가 급격하게 상승한다. 이로 인해, 급격한 열팽창 및 열수축이 일어난다. 제1 버퍼층(121)으로서 AlN을 사용하면 열전도도가 높기 때문에 열이 빨리 확대된다. 이로 인해, 국소적인 열팽창 및 수축의 영향을 완화할 수 있다.

한편, 제1 버퍼층(121)으로서 AlGaN을 사용한 경우는, 약간의 Ga를 도핑하는 것만으로도 급격하게 열전도도가 저하한다. 이로 인해, 레이저광에 의한 온도 변화의 영향의 확대를 억제할 수 있고, 국소적으로 온도를 급변시키는 것에 적합하다. 이로 인해 레이저광 출력을 감소시킬 수 있다. 따라서, 레이저광에 의한 손상이 웨이퍼 전체에 넓혀지는 것을 억제할 수 있다.

또한, 염산 처리 등에 의해, 분해된 GaN을 제거한다. 따라서, 사파이어로 이루어지는 기판(110)을 결정 적층체(180)로부터 박리해서 분리한다.

이어서, 노출한 결정층(n형 콘택트층(130)) 상에 n측 전극(170) 및 저 불순물 농도 반도체층(135) 상에 요철(137p)의 형성에 대해서 설명한다.

사파이어로 이루어지는 기판(110)으로부터 박리된 제2 버퍼층(122)(비도핑 GaN층)의 일부를 제거해서 개구부(138)를 형성한다. 이 개구부(138)에 의해, n형 콘택트층(130)(n형 GaN층, 즉, 상기의 Si 도핑 n형 GaN층)의 일부를 노출한다. 이때, n측 전극(170)의 절단을 방지하기 위해서, 개구부(138)의 측면은 테이퍼 형상으로 가공하는 것이 바람직하다. 예를 들어, 레지스트 마스크에서 염소가스를 사용한 건식 에칭을 사용함으로써, 개구부(138)로서, 50°의 테이퍼 형상을 갖는 오목부를 형성할 수 있다. 개구부(138)에서 노출된 n형 콘택트층(130)(Si 도핑 n형 GaN층)과, 제2 버퍼층(122)(비도핑 GaN층)의 일부를 덮도록, 리프트 오프법 등으로, 예를 들어 Ti/Pt/Au의 적층막을 예를 들어 500nm의 두께로 형성한다. 이 적층막은 패터닝하고, n측 전극(170)을 형성한다. 　

그 후, n측 전극(170) 외측의 제2 버퍼층(122)(비도핑 GaN층)의 표면을, 예를 들어 KOH 용액에 의한 알칼리 에칭에 의해 가공하고, 요철(137p)을 형성한다. KOH 용액에 의한 처리는, 예를 들어 KOH의 1mol/L의 용액을 80℃로 가열하고, 20분 에칭하는 조건에서 수행된다. 이에 의해, 요철(137p)이 형성된다.

계속해서, 벽개 또는 다이아몬드 블레이드 절단 등에 의해, 도전성 기판(460)을 개별 소자로 절단한다. 따라서, 본 실시 형태에 관한 반도체 발광 소자(50)가 제작된다.

상기에서, 요철(137p)의 크기는, 예를 들어, 발광부(140)로부터 방출되는 발광 광의 파장보다도 크게 설정된다. 구체적으로는, 요철(137p)의 크기는, 예를 들어, 발광부(140)로부터 방출되는 발광 광의 저불순물 농도 반도체층(135)에서의 파장보다도 크게 설정된다. 이에 의해, 요철(137p)이 구비되는 조면부(137)에서, 광의 진로가 변경되고, 광의 취출 효율이 향상된다. 이로 인해, 고효율의 반도체 발광 소자가 얻어진다.

이와 같이, 본 실시 형태에 관한 반도체 발광 소자(50)에서, 사파이어층의 c면을 주면으로 한 기판(110) 상에 Al_x3Ga_1-x3N(0.8≤x3≤1)을 포함하는 단결정 버퍼층을 통해서 GaN층이 성장된다. 제1 층(131)은 GaN 층 위에 구비된다. 즉, 반도체 발광 소자(50)는 기판(110)-기판(110)의 주면은 사파이어층의 c면임-과, 기판(110)과 제1 층(131) 사이에 구비된 단결정 버퍼층-단결정 버퍼층은 Al_x3Ga_1-x3N(0.8≤x3≤1)을 포함함-과, 단결정 버퍼층과 제1 층(131) 사이에 구비된 GaN층을 더 포함한다.

이 단결정 버퍼층은, 예를 들어, 제1 버퍼층(121)을 포함한다. 즉, 이 단결정 버퍼층에는, 예를 들어, 고 탄소 농도의 제1 AlN 버퍼층(121a)과, 제1 AlN 버퍼층(121a) 상에 형성된 고순도의 제2 AlN 버퍼층(12lb)이 포함된다. 　

또한, 상기의 단결정 버퍼층을 통해서 성장된 GaN층으로서는 예를 들어, 제2 버퍼층(122), n형 콘택트층(130) 및 Si 도핑된 n형 구속층등이 포함된다.

이와 같이, 기판(110) 위에 상기의 단결정 버퍼층을 통해서 GaN층을 성장시킴으로써, 결정 품질이 높은 GaN층이 얻어진다.

도전성 기판(460)은, 적어도 도전성이 있는 재료로 이루어질 수 있다. 그러나, 특별히 한정되는 것은 아니지만, 예를 들어, Si 및 Ge 등의 반도체 기판, 및, Cu 및 CuW 등의 금속판이 사용된다. 또한, 도전성 기판(460)의 전체에 도전성을 가질 필요는 없다. 도전성 기판(460)의 적어도 일부만 도전성을 갖고 있는 것이 요구된다. 예를 들어, 수지에 금속 배선이 구비되어 있는 판 등을 사용할 수 있다.

p측 전극(160)은, 적어도 은 또는 그 합금을 포함한다. 은 이외의 금속 단층막의 가시광 대역에 대한 반사 효율은, 420nm 이하의 자외 영역에서 파장이 짧아짐에 따라 저하하는 경향이 있다. 그러나, 은은 370nm 이상 410nm 이하의 자외 대역의 광에 대하여도 높은 반사 효율 특성을 갖는다. 그로 인해, 자외 발광의 반도체 발광 소자에서 p측 전극(160)이 은 합금의 경우에는, p측 전극(160)의 반도체층 측의 계면측의 부분은, 은의 성분비가 큰 것이 바람직하다. p측 전극(160)의 두께는, 광에 대한 반사 효율을 확보하기 위해서, 100nm 이상인 것이 바람직하다.

　p측 전극(160) 위로는, 땜납이 p측 전극(160)에 확산 또는 반응하는 것을 방지하는 목적으로, p측 전극(160) 상에 확산 방지층을 구비할 수 있다. 이 확산 방지층은 은과 반응하지 않거나 또는 은에 적극적으로 확산하지 않는 특성을 갖는다. 또한, 이 확산 방지층은, p측 전극(160)과 전기적으로 접촉한다. 이 확산 방지층에 사용되는 재료로서는, 고융점 금속인, 예를 들어, 바나듐(V), 크롬(Cr), 철(Fe), 코발트(Co), 니켈(Ni), 니오븀(Nb), 몰리브덴(Mo), 루테늄(Ru), 로듐(Rh), 탄탈(Ta), 텅스텐(W), 레늄(Re), 이리듐(Ir) 및 백금(Pt) 등의 단층막 또는 적층막을 들 수 있다.

보다 구체적으로, 확산 방지층에는, 다소 확산해도 문제가 없도록 일함수가 높고, p형 콘택트층(150)(p형 GaN층)과 오믹성을 형성하기 쉬운 금속으로 이루어진다. 이 금속으로서, 철(Fe), 코발트(Co), 니켈(Ni), 로듐(Rh), 텅스텐(W), 레늄(Re), 이리듐(Ir) 및 백금(Pt) 중 적어도 어느 하나를 포함한다.

확산 방지층의 두께는, 단층 막의 경우에는 막 상태를 유지할 수 있는 5nm 이상, 200nm 이하의 범위인 것이 바람직하다. 적층막의 경우에는, 특별히 한정되는 것이 아니고, 확산 방지층의 두께는, 예를 들어, 10nm 이상 10000nm 이하의범위에 있는 값으로 설정될 수 있다.

본 실시 형태에 관한 반도체 발광 소자(50)에서는, 사파이어로 이루어지는 기판(110) 위에 GaN층이 형성된다. 제1 층(131)은 GaN층 상에 형성된다. 발광부(140)는, 제1 층(131) 상에 형성된다. 제2 층(151)은, 발광부(140) 상에 형성된다. 그 후, 기판(110)이 제거된다. 즉, 제1 층(131)은 사파이어로 이루어진 기판(110) 상에 형성된 GaN층과 발광부(140) 사이에 구비된다. 그리고, 기판(120)이 제거된다. 이와 같은 구성을 갖는 반도체 발광 소자(50)에서, 특히 높은 발광 효율을 실현할 수 있다.

보다 구체적으로, 기판(110)이 제거되는 박막 구조를 갖는 반도체 발광 소자(50)에서는, 광이 외부에 취출될 때까지의 평균의 광로가 길어진다. 이로 인해, 소자(반도체층)의 내부에서의 흡수를 감소시키는 것은, 광의 취출 효율의 향상에 매우 효과적이다. 이로 인해, 발광부(140)용으로 단일 양자 웰 구조를 사용함으로써 소자의 내부(반도체층의 내부)에서의 광흡수를 억제하는 본 실시 형태의 효과는, 기판(110)이 제거되는 구성에서 특히 현저하게 발휘된다.

결정 적층체(180)와 도전성 기판(460)을 접착할 때 및, 레이저광에 의해 GaN층을 분해해서 사파이어로 이루어지는 기판(110)을 박리할 때, 결정 적층체(180)의 결정층은 결정 결함과 손상을 받기 쉽다.

이것은, 도전성 기판(460), 사파이어, GaN층 사이에서의 열팽창 계수차, 국소적인 가열 및, GaN의 분해에 의한 생성물 등이 원인이라고 생각된다. 결정층에 결정 결함과 손상이 발생하면, p측 전극(160)에 포함되는 Ag는 이 결정 결함 및 손상을 통해 확산된다. 이로 인해, 결정 내부에서의 리크나 결정 결함의 가속되는 증가를 초래한다.

본 실시 형태에 따르면, 웰층(143)이 단층이다. 이로 인해, 기판(110) 측으로부터의 적층 구조에 의한 왜곡에 의해, 결정(웰층(143))의 특성을 크게 개선할 수 있다. 또한 단층이기 때문에, MQW 구조에서 발생할 수 있는 문제(복수의 웰층에서, 성장 기판측에서는 결정 품질의 개선이 불충분하기 때문에, 성장 기판과는 반대측에서는 왜곡이 과대하게 증대되고, 결정 특성이 열화하는 문제)가 발생하지 않는다. 이에 의해, 웰층(143)의 결정을 최고의 품질로 할 수 있다. 　

이 효과는, 본 실시 형태와 같이 기판(110)을 제거함으로써 결정에 부하가 걸릴 경우에 특히 효과적으로 발휘된다. 즉, 결정 성장용으로 사용되는 기판(110)이 제거된 후에도, 고품질의 결정을 얻을 수 있다.

본 실시 형태와 같이, 기판(110)을 제거하고, 고 반사율의 금속으로 이루어진 전극(p측 전극(160))에서의 반사를 이용해서 광을 취출하는 구조에서는, 기판(110)과 성장 결정 사이의 계면 및 기판(110) 내에서의 광 손실이 없다. 이 때문에, 본 실시 형태에 의하면 결정에서의 광 손실의 저감에 의한 발광 효율 개선의 효과가 크다.

즉, 본 실시 형태에서는, SQW 구조를 채용한다. 이로 인해, 발광 효율이 높은 웰층(143)으로부터 방출된 광이, 효율이 낮은 다른 웰층에 의해 흡수되지 않는다. 이러한 흡수의 문제가 없기 때문에, 매우 높은 효율로 광을 외부에 취출할 수 있다.

특히, 본 실시 형태에서는, 제1 적층 구조체(210) 및 제2 적층 구조체(220)를 도입함으로써, 결정 품질의 향상의 정도가 크다. 이로 인해, 기판(110)을 제거하는 때에 발생할 수 있는 웰층(143)의 특성의 열화가 효과적으로 억제된다.

기판(110)을 제거하여 얻어진 구조를 갖는 반도체 발광 소자에서는, 발광 효율의 저하가 발생하기 쉽다. 본원 발명자는 이 구성에서 발광 효율이 저하하기 쉬운 원인을 해석했다. 그 결과, 기판(110)을 제거하는 프로세스에서, 기판(110)측으로부터의 가해지는 큰 왜곡으로 인해 결정중의 전위가 증가하는 것이, 발광 효율의 저하에 크게 영향을 주고 있다고 추정했다. 　

보다 구체적으로, 기판(110)을 제거 할 때에 가열에 의해 기판(110)을 제거하면, 열팽창에 따라 가로 방향의 성분을 가진 전위가 결정중에 도입된다고 생각된다. 또한, 기판(110)을 박리 할 때에 박리된 부분과 비박리된 부분이 발생한다. 이에 의해, 비스듬히 작용되는 힘으로 박리가 진행한다. 이로 인해, 기판(110)의 제거에 수반하는 전위도 경사 방향의 성분을 갖는다고 추정된다.

본 실시 형태에 관한 반도체 발광 소자(50)에서는, 기판(110)과 발광부(140) 사이에 제1 적층 구조체(210)와 제2 적층 구조체(220)를 도입한다. 이에 의해, 기판(110)의 제거에 수반하는 전위 방향의 변화(가로 방향 및 경사 방향으로의 변화)에 대하여 영향을 준다고 생각된다. 즉, 본 실시 형태에서는, 전위는 결정 표면에 대하여 수직인 방향으로 접근하기 때문에, 전위 방향의 변화를 억제하는 효과가 발휘된다고 추측된다. 이에 의해, 기판(110)의 제거에서 발생할 수 있는 발광 효율의 저하가 억제되어, 고효율로 발광하는 반도체 발광 소자의 실현이 가능해진다.

본 실시 형태에서는, 제1 적층 구조체(210) 및 제2 적층 구조체(220)의 양자를 사용한다. 이로 인해, 상기의 효과가 특히 크다. 그러나, 이들 중 하나를 사용한 경우도 발광 효율의 향상 효과가 얻어진다. 특히, 제1 적층 구조체(210)를 사용하면, 제3 층(203)과 제4 층(204) 사이의 격자 부정합이 크고, 전위 방향을 바꾸는 효과가 크다. 또한, 결정이 면내에서 불균일할 경우라도 전위 방향을 바꾸는 효과가 크고, 반도체 발광 소자의 효율 향상에 대한 기여가 크다.

이상과 같이, 기판(110)이 제거되는 구성을 기초로 한 반도체 발광 소자에 본 발명의 실시 형태에 관한 구성을 적용할 수 있다. 또한, 결정 품질이 높기 때문에 기판(110)의 제거와 관련된 결정 특성 열화가 억제된다. 따라서, 특히 고효율 발광을 실현하는 것이 가능하다. 즉, 기판(110)이 제거되는 구성과, SQW 구조의 발광부(140)와, 제1 적층 구조체(210)의 조합을 채용하여, 발광 효율을 특히 효과적으로 향상할 수 있다. 또한, 제2 적층 구조체(220)를 더 조합함으로써, 발광 효율을 더 효과적으로 향상시킬 수 있다.

(제6 실시 형태)

도 7은, 본 발명의 제6 실시 형태에 관한 웨이퍼의 구성을 예시하는 개략적 단면도이다. 　

도 7에 도시한 바와 같이, 본 실시 형태에 관한 웨이퍼(560)는, n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함하는 제1 층(131)과, p형 AlGaN을 포함하는 제2 층(151)과, 발광부(140)를 포함한다. 발광부(140)는 제1 장벽층(141)과, 제2 장벽층(142)과, 웰층(143)으로 이루어지는 단일 양자 웰 구조를 갖는다. 제1 장벽층(141)은 제1 층(131)과 제2 층(151) 사이에 구비되고, Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함한다. 제2 장벽층(142)은 제1 장벽층(141)과 제2 층(151) 사이에 구비되고, Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함한다. 웰층(143)은 제1 장벽층(141)과 제2 장벽층(142) 사이에 구비되고, Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함한다.

웰층(143)은, 4.5nm 이상 9nm 이하의 두께를 갖는다. 웰층(143)은, 근자외광을 방출한다. 웰층(143)의 피크 파장은, 예를 들어 380nm 이상 400nm 이하이다.

이와 같은 구성을 갖는 웨이퍼(560)에서는, 이미 설명한 본 발명의 실시 형태에 관한 반도체 발광 소자와 마찬가지의 효과를 발휘할 수 있다. 웨이퍼(560)에 의해, 고효율로 근자외광을 발광하는 웨이퍼를 제공할 수 있다.

도 7에 도시한 바와 같이, 웨이퍼(560)는, 이미 설명한 본 발명의 실시 형태에 관한 반도체 발광 소자에 관해서 설명한 다양한 층을 더 가질 수 있다.

웨이퍼(560)에서, 웰층(143)의 두께는, 특히 5nm 이상 7nm 이하로 설정되는 것이 바람직하다.

도 8은, 본 발명의 제6 실시 형태에 관한 다른 웨이퍼의 구성을 예시하는 개략적 단면도이다. 　

도 8에 도시한 바와 같이, 본 실시 형태에 관한 웨이퍼(570)는, 제1 층(131)과 발광부(140) 사이에 구비된 제1 적층 구조체(210)를 더 포함한다. 제1 적층 구조체(210)는 AlGaInN을 포함하는 복수의 제3 층(203)과 복수의 제3 층(203)이 교대로 적층되고 GaInN을 포함하는 복수의 제4 층(204)을 포함한다. 각각의 복수의 제3 층(203)은 제1 장벽층(141) 및 제2 장벽층(142)의 두께보다도 얇다. 각각의 복수의 제4 층(204)은 웰층(143)의 두께보다도 얇다.

또한, 웨이퍼(570)는, 제1 층(131)과 발광부(140) 사이에 구비된 제2 적층 구조체를 더 포함한다. 제2 적층 구조체는, GaN을 포함하는 복수의 제5 층(205)과, 복수의 제5 층(205)과 교대로 적층되고 GaInN을 포함하는 복수의 제6 층(206)을 포함한다. 각각의 복수의 제5 층(205)은 제1 장벽층(141) 및 제2 장벽층(142)의 두께보다도 얇다. 각각의 복수의 제6 층(206)은 웰층(143)의 두께보다도 얇다.

본 발명의 실시 형태의 반도체 발광 소자에 관해서 이미 설명한 바와 같이, 제1 적층 구조체(210) 및 제2 적층 구조체(220) 중 적어도 어느 하나가 구비되어도 좋다. 또한, 제2 적층 구조체(220)는, 제1 층(131)과 제1 적층 구조체(210) 사이에 구비될 수 있다.

또한, 복수의 제4 층(204)의 전체 두께와, 웰층(143) 두께의 합계는, 25nm 이상 45nm 이하로 할 수 있다.

웨이퍼(570)에서의 발광 효율의 향상 효과에 대해서는, 실시 형태에 관한 반도체 발광 소자를 참조하여 설명한 바와 같다.

(제7 실시 형태)

본 실시 형태에 관한 반도체 발광 소자의 제조 방법은, 예를 들어 제5 실시 형태를 참조해서 설명한 반도체 발광 소자(50)의 제조 방법이다.

도 9는, 본 발명의 제7 실시 형태에 관한 반도체 발광 소자의 제조 방법을 예시하는 흐름도이다. 　

도 9에 도시한 바와 같이, 본 실시 형태에 관한 반도체 발광 소자의 제조 방법에서는, 사파이어층의 c면을 주면으로 한 기판(110) 상에 Al_x3Ga_1-x3N(0.8≤x3≤1)을 포함하는 단결정 버퍼층을 형성한다(스텝 S101). 예를 들어, 고 탄소 농도의 제1 AlN 버퍼층(121a)과, 제1 AlN 버퍼층(121a) 상에 형성된 고순도의 제2 AlN 버퍼층(12lb)을 순차 형성한다. 　

또한, 단결정 버퍼층 위에 GaN층을 형성한다(스텝 S102). 예를 들어, 제2 버퍼층(122) 및 n형 콘택트층(130) 등을 형성한다.

또한, 그 GaN층 상에 n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함하는 제1 층(131)을 포함하는 n형 반도체층을 형성한다(스텝 S103). 　

또한, n형 반도체층 상에 Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함하는 제1 장벽층(141)을 형성한다(스텝 S104). 　

또한, 제1 장벽층(141) 상에 Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하는 웰층(143)을 형성한다(스텝 S105). 웰층(143)의 두께는, 4.5nm 이상 9nm 이하로 설정된다. 웰층(143)은, 근자외광을 방출한다. 웰층(143)의 피크 파장은, 예를 들어 380nm 이상 400nm 이하다.

또한, 웰층(143) 상에 Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함하는 제2 장벽층(142)을 형성한다(스텝 S106). 　

또한, 제2 장벽층(142) 상에 p형 AlGaN을 포함하는 제2 층(151)을 포함하는 p형 반도체층을 형성한다(스텝 S107). 　

또한, p형 반도체층의 형성의 후에, 기판(110)을 제거한다(스텝 S108).

본 실시 형태에 관한 반도체 발광 소자의 제조 방법에 의하면, 기판(110)의 제거 공정과, SQW 구조의 발광부(140)가 조합된다. 이로 인해, 발광 효율이 특히 효과적으로 향상될 수 있다. 또한, 제1 적층 구조체(210) 및 제2 적층 구조체(220) 중 적어도 어느 하나를 더 조합함으로써, 발광 효율이 더 효과적으로 향상될 수 있다.

(제8 실시 형태)

도 10은, 본 발명의 제8 실시 형태에 관한 반도체 발광 소자의 제조 방법을 예시하는 흐름도이다. 　

도 10에 도시한 바와 같이, 본 실시 형태에 관한 반도체 발광 소자의 제조 방법에서는, 사파이어로 이루어지는 기판(110) 상에 유기 금속 화학 기상 성장법에 의해 AlN층(제1 버퍼층(121))을 형성한다(스텝 S201). 예를 들어, 고 탄소 농도의 제1 AlN 버퍼층(121a)과, 제1 AlN 버퍼층(121a) 상에 형성된 고순도의 제2 AlN 버퍼층(12lb)을 순차 형성한다.

또한 이 AlN층 상에 유기 금속 화학 기상 성장법에 의해 GaN층을 형성한다(스텝 S202). 예를 들어, 제2 버퍼층(122) 및 n형 콘택트층(130) 등을 형성한다. 　

또한 이 GaN층 상에 n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함하는 제1 층(131)을 포함하는 n형 반도체층을 유기 금속 화학 기상 성장법에 의해 형성한다(스텝 S203).

또한, n형 반도체층 상에 Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함하는 제1 장벽층(141)을 유기 금속 화학 기상 성장법에 의해 형성한다(스텝 S204).

또한, 제1 장벽층(141) 위에 Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하는 웰층(143)을 유기 금속 화학 기상 성장법에 의해 형성한다(스텝 S205). 웰층(143)의 두께는, 4.5nm 이상 9nm 이하로 설정된다. 웰층(143)은, 근자외광을 방출한다. 웰층(143)의 피크 파장은, 예를 들어 380nm 이상 400nm 이하다.

또한, 웰층(143) 상에 Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함하는 제2 장벽층(142)을 유기 금속 화학 기상 성장법에 의해 형성한다(스텝 S206). 　

또한, 제2 장벽층(142) 상에 p형 AlGaN을 포함하는 제2 층(151)을 포함하는 p형 반도체층을 유기 금속 화학 기상 성장법에 의해 형성한다(스텝 S207).

구체적으로는, 상기의 n형 반도체층 위에 제1 장벽층(141)을 직접 형성한다. 제1 장벽층(141) 위에 웰층(143)을 직접 형성한다. 웰층(143) 위에 제2 장벽층(142)을 직접 형성한다. 제2 장벽층(142) 위에 p형 반도체층을 직접 형성한다. 또한, 이미 설명한 바와 같이, 제1 층(131)을 포함하는 n형 반도체층은, 제1 층(131) 상에 형성된 제1 적층 구조체(210) 및 제2 적층 구조체(220) 중 적어도 어느 하나를 포함할 수 있다.

이러한 제조 방법에 의해, 결정 품질이 높은 반도체층을 형성할 수 있다. 이 방법에 의해 SQW 구조를 갖는 발광부(140)를 형성함으로써, 특히 고효율로 근자외광을 발광하는 반도체 발광 소자를 고 생산성으로 제조할 수 있다.

또한, 제1 적층 구조체(210) 및 제2 적층 구조체(220) 중 적어도 어느 하나를 형성하는 공정을 더 실시해도 된다. 이에 의해, 발광 효율이 더 효과적으로 향상될 수 있다.

상기의 반도체 발광 소자의 제조 방법은, 웨이퍼의 제조 방법에도 응용할 수 있다. 　

즉, 본 발명의 실시 형태에 관한 웨이퍼의 제조 방법은, 상기의 스텝 S201 내지 스텝 S207을 포함할 수 있다. 이에 의해, 특히 고효율로 근자외광을 발광하는 웨이퍼를 고생산성으로 제조할 수 있다. 또한 이 웨이퍼의 제조 방법에서도, 제1 적층 구조체(210) 및 제2 적층 구조체(220) 중 적어도 어느 하나를 형성하는 공정을 더 실시해도 된다. 이에 의해, 발광 효율이 더 효과적으로 향상할 수 있다.

또한, 본 명세서에서 언급한 "질화물 반도체"는, B_xIn_yAl_zGa_1-x-y-zN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1) 되는 화학식에 의해 표시되는 임의의 조성을 갖는 반도체를 포함하며, 여기서 조성비 x, y 및 z는 각각의 범위 내에서 변화된다. 또한, 상기 화학식에서, "질화물 반도체"는 N(질소) 이외의 임의의 V족 원소를 더 포함할 수 있고, 이들은 도전형 등의 각종의 물성을 제어하기 위해서 첨가되는 각종 원소를 더 포함하고, 의도하지 않고 포함되는 각종 원소를 더 포함한다.

이상, 구체예를 참조하면서, 본 발명의 실시 형태에 대해서 설명했다. 그러나, 본 발명은, 이들의 구체예에 한정되는 것은 아니다. 예를 들어, 반도체 발광 소자에 포함되는 반도체층, 발광부, 웰층, 장벽층, 적층 구조체, 전극, 기판, 버퍼층 등의 각 요소가 구체적인 구성의 형상, 크기, 재질, 배치 관계 등에 관해서 당업자가 각종 변경을 한 것이어도, 당업자가 공지의 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시하고, 마찬가지의 효과를 얻는 것이 가능하면, 본 발명의 범위에 포함된다. 　

또한, 각 구체예 중 임의의 2개 이상의 요소를 기술적으로 가능한 범위에서 조합할 수 있고, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.

또한, 본 발명의 실시 형태로서 상술한 반도체 발광 소자, 웨이퍼, 반도체 발광 소자의 제조 방법 및 웨이퍼의 제조 방법을 기초로 하고, 당업자가 적절히 설계 변경해서 실시할 수 있는 모든 반도체 발광 소자, 웨이퍼, 반도체 발광 소자의 제조 방법 및 웨이퍼의 제조 방법도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 속한다.

또한, 본 발명의 사상의 범주에서, 당업자라면 각종 변경예 및 수정예를 용이하게 상도할 수 있다. 따라서, 이러한 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 이해되어야 한다.

본 발명의 몇 개의 실시 형태를 설명했지만, 이들의 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것으로 의도되지 않은 것이다. 이들 신규인 실시 형태는, 그밖의 여러가지 형태에서 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함되는 동시에, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

10, 20, 21, 30, 40, 50 : 반도체 발광 소자,
110 : 기판,
121 : 제1 버퍼층,
121a : 제1 AlN 버퍼층,
12lb : 제2 AlN 버퍼층,
122 : 제2 버퍼층

Claims

반도체 발광 소자로서,
n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함하는 제1 층과,
p형 AlGaN을 포함하는 제2 층과,
단일 양자 웰 구조를 갖는 발광부를 포함하고,
상기 단일 양자 웰 구조는,
상기 제1 층과 상기 제2 층 사이에 구비되고, Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함하는 제1 장벽층과,
상기 제1 장벽층과 상기 제2 층 사이에 구비되고, Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함하는 제2 장벽층과,
상기 제1 장벽층과 상기 제2 장벽층 사이에 구비되고, Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하고, 근자외광을 방출하도록 구성된 웰층을 포함하는, 반도체 발광 소자.
제1항에 있어서, 상기 웰층은, 4.5나노미터 이상 9나노미터 이하의 두께를 갖는, 반도체 발광 소자.
제1항에 있어서, 상기 웰층은, 5나노미터 이상 7나노미터 이하의 두께를 갖는, 반도체 발광 소자.
제1항에 있어서, 상기 제1 층과 상기 발광부 사이에 구비되는 제1 적층 구조체를 더 포함하고,
상기 제1 적층 구조체는,
AlGaInN을 포함하고, 각각이 상기 제1 장벽층의 두께 및 상기 제2 장벽층의 두께보다도 얇은 두께를 갖는 복수의 제3 층과,
상기 복수의 제3 층과 교대로 적층되며 GaInN을 포함하고, 각각이 상기 웰층의 두께보다도 얇은 두께를 갖는 복수의 제4 층을 포함하는, 반도체 발광 소자.
제4항에 있어서, 상기 복수의 제4 층의 전체 두께와 상기 웰층의 두께의 합계는, 25나노미터 이상 45나노미터 이하인, 반도체 발광 소자.
제1항에 있어서, 상기 제1 층과 상기 발광부 사이에 구비되는 제2 적층 구조체를 더 포함하고,
상기 제2 적층 구조체는,
GaN을 포함하고, 각각이 상기 제1 장벽층의 두께 및 상기 제2 장벽층의 두께보다도 얇은 두께를 갖는 복수의 제5 층과,
상기 복수의 제5 층과 교대로 적층되며 GaInN을 포함하고, 각각이 상기 웰층의 두께보다도 얇은 두께를 갖는 복수의 제6 층을 포함하는, 반도체 발광 소자.
제4항에 있어서, 상기 제1 층과 상기 제1 적층 구조체 사이에 구비되는 제2 적층 구조체를 더 포함하고,
상기 제2 적층 구조체는,
GaN을 포함하고, 각각이 상기 제1 장벽층의 두께 및 상기 제2 장벽층의 두께보다도 얇은 두께를 갖는 복수의 제5 층과,
상기 복수의 제5 층과 교대로 적층되며 GaInN을 포함하고, 각각이 상기 웰층의 두께보다도 얇은 두께를 갖는 복수의 제6 층을 포함하는, 반도체 발광 소자.
제7항에 있어서, 상기 제1 장벽층은 상기 제1 적층 구조체에서의 Si 농도보다도 높은 Si 농도를 갖고,
상기 제2 적층 구조체는 제1 적층 구조체에서의 Si 농도보다도 낮은 Si 농도를 갖고,
상기 제2 층은 상기 제2 적층 구조체에서의 Si 농도보다도 낮은 Si 농도를 갖는, 반도체 발광 소자.
제1항에 있어서,
기판-상기 기판의 주면은 사파이어층의 c면임-과,
상기 기판과 상기 제1 층 사이에 구비된 단결정 버퍼층-상기 단결정 버퍼층은 Al_x3Ga_1-x3N(0.8≤x3≤1)을 포함함-과,
상기 단결정 버퍼층과 상기 제1 층 사이에 구비된 GaN층을 더 포함하는, 반도체 발광 소자.
제1항에 있어서,
상기 제1 층은, 상기 발광부와, 사파이어로 이루어지는 기판 상에 형성된 GaN층 사이에 구비되고,
상기 기판이 제거되는, 반도체 발광 소자.
웨이퍼로서,
n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함하는 제1 층과,
p형 AlGaN을 포함하는 제2 층과,
단일 양자 웰 구조를 갖는 발광부를 포함하고,
상기 단일 양자 웰 구조는,
상기 제1 층과 상기 제2 층 사이에 구비되고, Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함하는 제1 장벽층과,
상기 제1 장벽층과 상기 제2 층 사이에 구비되고, Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함하는 제2 장벽층과,
상기 제1 장벽층과 상기 제2 장벽층 사이에 구비되고, Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하고, 근자외광을 방출하도록 구성된 웰층을 포함하는, 웨이퍼.
제11항에 있어서,　상기 웰층은, 4.5나노미터 이상 9나노미터 이하의 두께를 갖는, 웨이퍼.
제11항에 있어서, 상기 웰층은, 5나노미터 이상 7나노미터 이하의 두께를 갖는, 웨이퍼.
제11항에 있어서, 상기 제1 층과 상기 발광부 사이에 구비되는 제1 적층 구조체를 더 포함하고,
상기 제1 적층 구조체는,
AlGaInN을 포함하고, 각각이 상기 제1 장벽층의 두께 및 상기 제2 장벽층의 두께보다도 얇은 두께를 갖는 복수의 제3 층과,
상기 복수의 제3 층과 교대로 적층되며 GaInN을 포함하고, 각각이 상기 웰층의 두께보다도 얇은 두께를 갖는 복수의 제4 층을 포함하는, 웨이퍼.
제14항에 있어서, 상기 복수의 제4 층의 전체 두께와 상기 웰층의 두께의 합계는, 25나노미터 이상 45나노미터 이하인, 웨이퍼.
제11항에 있어서, 상기 제1 층과 상기 발광부 사이에 구비되는 제2 적층 구조체를 더 포함하고,
상기 제2 적층 구조체는,
GaN을 포함하고, 각각이 상기 제1 장벽층의 두께 및 상기 제2 장벽층의 두께보다도 얇은 두께를 갖는 복수의 제5 층과,
상기 복수의 제5 층과 교대로 적층되며 GaInN을 포함하고, 각각이 상기 웰층의 두께보다도 얇은 두께를 갖는 복수의 제6 층을 포함하는, 웨이퍼.
제14항에 있어서,　상기 제1 층과 상기 제1 적층 구조체 사이에 구비되는 제2 적층 구조체를 더 포함하고,
상기 제2 적층 구조체는,
GaN을 포함하고, 각각이 상기 제1 장벽층의 두께 및 상기 제2 장벽층의 두께보다도 얇은 두께를 갖는 복수의 제5 층과,
상기 복수의 제5 층과 교대로 적층되며 GaInN을 포함하고, 각각이 상기 웰층의 두께보다도 얇은 두께를 갖는 복수의 제6 층을 포함하는, 웨이퍼.
반도체 발광 소자의 제조 방법으로서,
기판 상에 단결정 버퍼층을 형성하는 단계-상기 기판의 주면은 사파이어층의 c면이고 상기 단결정 버퍼층은 Al_x3Ga_1-x3N(0.8≤x3≤1)을 포함함-와,
상기 단결정 버퍼층 상에 GaN층을 형성하는 단계와,
상기 GaN층 상에 n형 반도체층을 형성하는 단계-상기 n형 반도체층은 제1 층을 포함하고, 상기 제1 층은 n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함함-와,
상기 n형 반도체층 상에 제1 장벽층을 형성하는 단계-상기 제1 장벽층은 Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함함-와,
상기 제1 장벽층 상에 웰층을 형성하는 단계-상기 웰층은 Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하고, 근자외광을 방출하도록 구성됨-와,
상기 웰층 상에 제2 장벽층을 형성하는 단계-상기 제2 장벽층은 Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함함-와,
상기 제2 장벽층 상에 p형 반도체층을 형성하는 단계-상기 p형 반도체층은 제2 층을 포함하고, 상기 제2 층은 p형 AlGaN을 포함함-와,
상기 p형 반도체층의 형성 이후에, 상기 기판을 제거하는 단계를 포함하는, 반도체 발광 소자의 제조 방법.
반도체 발광 소자의 제조 방법으로서,
사파이어로 이루어지는 기판 상에 유기 금속 화학 기상 성장법(MOCVD)에 의해 AlN층을 형성하는 단계와,
상기 AlN층 상에 유기 금속 화학 기상 성장법에 의해 GaN층을 형성하는 단계와,
상기 GaN층 상에 유기 금속 화학 기상 성장법에 의해 n형 반도체층을 형성하는 단계-상기 n형 반도체층은 제1 층을 포함하고, 상기 제1 층은 n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함함-와,
상기 n형 반도체층 상에 유기 금속 화학 기상 성장법에 의해 제1 장벽층을 형성하는 단계-상기 제1 장벽층은 Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함함-와,
상기 제1 장벽층 상에 웰층을 유기 금속 화학 기상 성장법에 의해 형성하는 단계-상기 웰층은 Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하고, 근자외광을 방출하도록 구성됨-와,
상기 웰층 상에 유기 금속 화학 기상 성장법에 의해 제2 장벽층을 형성하는 단계-상기 제2 장벽층은 Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함함-와,
상기 제2 장벽층 상에 유기 금속 화학 기상 성장법에 의해 p형 반도체층을 형성하는 단계-상기 p형 반도체층은 제2 층을 포함하고, 상기 제2 층은 p형 AlGaN을 포함함-를 포함하는, 반도체 발광 소자의 제조 방법.
웨이퍼의 제조 방법으로서,
사파이어로 이루어지는 기판 상에 유기 금속 화학 기상 성장법에 의해 AlN층을 형성하는 단계와,
상기 AlN층 상에 유기 금속 화학 기상 성장법에 의해 GaN층을 형성하는 단계와,
상기 GaN층 상에 유기 금속 화학 기상 성장법에 의해 n형 반도체층을 형성하는 단계-상기 n형 반도체층은 제1 층을 포함하고, 상기 제1 층은 n형 GaN과 n형 AlGaN 중 적어도 어느 하나를 포함함-와,
상기 n형 반도체층 상에 유기 금속 화학 기상 성장법에 의해 제1 장벽층을 형성하는 단계-상기 제1 장벽층은 Al_x1Ga_1-x1-y1In_y1N(0 <x1, 0≤y1, x1+y1 <1)을 포함함-와,
상기 제1 장벽층 상에 유기 금속 화학 기상 성장법에 의해 웰층을 형성하는 단계-상기 웰층은 Al_x0Ga_1-x0-y0In_y0N(0≤x0, 0 <y0, x0+y0 <1, y1 <y0, y2 <y0)을 포함하고, 근자외광을 방출하도록 구성됨-와,
상기 웰층 상에 유기 금속 화학 기상 성장법에 의해 제2 장벽층을 형성하는 단계-상기 제2 장벽층은 Al_x2Ga_1-x2-y2In_y2N(0 <x2, 0≤y2, x2+y2 <1)을 포함함-와,
상기 제2 장벽층 상에 유기 금속 화학 기상 성장법에 의해 p형 반도체층을 형성하는 단계-상기 p형 반도체층은 제2 층을 포함하고, 상기 제2 층은 p형 AlGaN을 포함함-를 포함하는, 웨이퍼의 제조 방법.