KR20110097317A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 복수의 반도체 다이를 수평 방향으로 배치하여 전기적으로 연결함으로써, 전체 두께를 최소화하면서 고기능화를 실현할 수 있는 반도체 디바이스에 관한 것이다.
이를 위해, 본 발명의 반도체 디바이스는 서브스트레이트; 및 상기 서브 스트레이트 위에서 수평 방향으로 배치되며, 서로 전기적으로 연결되는 제 1 반도체 다이 및 제 2 반도체 다이를 포함하며, 상기 제 1 반도체 다이 및 상기 제 2 반도체 다이는 상기 서브스트레이트와 전기적으로 연결되는 것을 특징으로 한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING　METHOD THEREOF}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근 전자 제품들은 반도체 디바이스를 이용하여 제작되고 있다. 이러한 전자 제품들은 크기는 작아질 것이 요구되는 반면, 그 기능은 증가될 것이 요구되고 있다. 이러한 요구에 따라서, 전자 제품을 구성하는 반도체 디바이스 역시 경박단소화가 요구되고 있다.
한편 반도체 디바이스의 크기를 줄이기 위한 방법으로 반도체 디바이스 자체의 크기를 줄이는 방식 외에, 하나의 반도체 디바이스 내에서 다수의 반도체 다이를 수직 방향으로 스택하는 방식이 개발되었다.
그런데 하나의 반도체 디바이스 내에서 다수의 반도체 다이를 수직 방향으로 스택하는 방식은 반도체 디바이스의 전체 두께를 증가시켜 전자 제품의 슬림화를 실현시키는데 제약을 주고 있다.
본 발명의 목적은 복수의 반도체 다이를 수평 방향으로 배치하여 전기적으로 연결함으로써, 전체 두께를 최소화하면서 고기능화를 실현할 수 있는 반도체 디바이스를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스는 서브스트레이트; 및 상기 서브 스트레이트 위에서 수평 방향으로 배치되며, 서로 전기적으로 연결되는 제 1 반도체 다이 및 제 2 반도체 다이를 포함하며, 상기 제 1 반도체 다이 및 상기 제 2 반도체 다이는 상기 서브스트레이트와 전기적으로 연결되는 것을 특징으로 한다.
상기 제 1 반도체 다이는 상기 서브스트레이트와 전기적으로 연결되는 제 1 솔더볼을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 제 2 반도체 다이와 상기 서브스트레이트 사이에 개재되는 제 1 접착층을 더 포함할 수 있다.
상기 제 1 반도체 다이는 상기 서브스트레이트와 마주보는 제 1 대향면과, 상기 제 1 대향면의 반대면인 제 1 비대향면과, 상기 제 1 대향면과 상기 제 1 비대향면을 연결하는 제 1 연결면과, 상기 제 1 대향면에 형성되는 제 1 액티브 영역을 포함할 수 있다.
상기 제 2 반도체 다이는 상기 서브스트레이트와 마주보는 제 2 대향면과, 상기 제 2 대향면의 반대면인 제 2 비대향면과, 상기 제 2 대향면과 상기 제 2 비대향면을 연결하는 제 2 연결면과, 상기 제 2 비대향면에 형성되는 제 2 액티브 영역을 포함할 수 있다.
상기 제 1 반도체 다이와 상기 제 2 반도체 다이는 중첩 영역을 가지며, 상기 제 1 반도체 다이는 상기 중첩 영역에서 상기 제 1 대향면과 상기 제 1 비대향면을 관통하는 제 1 관통 전극을 포함하고, 상기 제 2 반도체 다이는 상기 중첩 영역에서 상기 제 2 대향면과 상기 제 2 비대향면을 관통하는 제 2 관통 전극을 포함할 수 있다.
상기 제 1 반도체 다이는 제 1 관통 전극에 형성되어 상기 서브스트레이트와 전기적으로 연결되는 제 1 솔더볼을 포함할 수 있다.
상기 제 2 반도체 디바이스는 제 2 관통 전극에 형성되어 상기 제 1 관통 전극에 접촉하는 제 2 솔더볼을 포함할 수 있다.
상기 제 1 반도체 다이는 상기 중첩 영역에서 상기 제 1 비대향면과 상기 제 1 연결면 사이에 형성되는 제 1 홈을 포함하며, 상기 제 1 홈의 하부에 상기 제 1 관통 전극이 위치할 수 있다.
상기 제 2 반도체 다이는 상기 중첩 영역에서 상기 제 2 대향면과 상기 제 2 연결면 사이에 형성되는 제 2 홈을 포함하며, 상기 제 2 홈의 상부에 상기 제 2 관통 전극이 위치할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 제 2 반도체 다이와 상기 서브스트레이트를 전기적으로 연결하는 도전성 와이어를 더 포함할 수 있다.
상기 제 1 반도체 다이와 상기 제 2 반도체 다이는 비중첩 영역을 가지며, 상기 제 2 반도체 다이는 상기 비중첩 영역에서 상기 제 2 대향면과 상기 비대향면을 관통하는 제 2 더미 관통 전극과, 상기 제 2 더미 관통 전극에 형성되며 상기 서브스트레이트에 전기적으로 연결되는 제 2 더미 솔더볼을 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 제 1 비대향면 위에 적층되는 제 3 반도체 다이를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 제 3 반도체 다이와 상기 서브스트레이트를 전기적으로 연결하는 제 1 도전성 와이어를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 제 3 반도체 다이와 상기 제 2 반도체 다이를 전기적으로 연결하는 제 2 도전성 와이어를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 제 2 비대향면 위에 적층되는 제 3 반도체 다이를 더 포함할 수 있다.
상기 제 3 반도체 다이는 상기 제 2 반도체 다이와 마주보는 제 3 대향면과, 상기 제 3 대향면의 반대면인 제 3 비대향면과, 상기 제 3 대향면과 상기 비대향면을 연결하는 제 3 연결면을 포함하며, 상기 제 3 반도체 다이는 상기 제 3 대향면과 상기 제 3 비대향면을 관통하는 제 3 관통 전극과, 상기 제 3 관통 전극과 상기 제 2 관통 전극 사이 및 상기 제 3 관통 전극과 상기 제 2 더미 관통 전극 사이에 형성되는 제 3 솔더볼을 더 포함할 수 있다.
상기 제 3 반도체 다이는 상기 제 1 반도체 다이와 마주보는 제 3 대향면과, 상기 제 3 대향면의 반대면인 제 3 비대향면과, 상기 제 3 대향면과 상기 제 3 비대향면을 연결하는 제 3 연결면을 포함하며, 상기 제 3 반도체 다이는 상기 중첩 영역에서 상기 제 3 대향면과 상기 제 3 비대향면을 관통하는 제 3 관통 전극과, 상기 제 3 관통 전극과 상기 제 2 관통 전극 사이에 형성되는 제 3 솔더볼을 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스는 상기 제 2 비대향면 위에 형성되는 제 4 반도체 다이를 더 포함할 수 있다.
상기 4 반도체 다이는 상기 제 2 반도체 다이와 마주보는 제 4 대향면과, 상기 제 4 대향면의 반대면인 제 4 비대향면과, 상기 제 4 대향면과 상기 제 4 비대향면을 연결하는 제 4 연결면을 포함하며, 상기 제 4 반도체 다이는 상기 중첩 영역에서 상기 제 4 대향면과 상기 제 4 비대향면을 관통하는 제 4 관통 전극과, 상기 제 4 관통 전극과 상기 제 3 관통 전극 사이에 형성되는 제 4 솔더볼을 더 포함할 수 있다.
상기 제 4 반도체 다이는 상기 비중첩 영역에서 상기 제 4 대향면과 상기 제 4 비대향면을 관통하는 제 4 더미 관통 전극과, 상기 제 4 더미 관통 전극에 형성되며 상기 제 2 더미 관통 전극에 전기적으로 연결되는 제 4 더미 솔더볼을 더 포함할 수 있다.
상기 제 3 반도체 다이는 상기 중첩 영역에서 상기 제 3 비대향면과 상기 제 3 연결면 사이에 형성되는 제 3 홈을 포함하며, 상기 제 3 홈의 하부에 상기 제 3 관통 전극이 위치할 수 있다.
상기 제 4 반도체 다이는 중첩 영역에서 상기 제 4 대향면과 상기 제 4 연결면 사이에 형성되는 제 4 홈을 포함하며, 상기 제 4 홈의 상부에 상기 제 4 관통 전극이 위치할 수 있다.
또한, 상기 목적을 달성하기 위하여 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 서브스트레이트를 준비하는 서브스트레이트 준비 단계; 제 1 반도체 다이 및 제 2 반도체 다이를 형성하기 위한 웨이퍼를 준비하는 웨이퍼 준비 단계; 및 상기 제 1 반도체 다이 및 상기 제 2 반도체 다이를 상기 서브 스트레이트 위에 수평 방향으로 배치시키고, 상기 제 1 반도에 다이, 상기 제 2 반도체 다이 및 상기 서브스트레이트를 전기적으로 연결시키는 반도체 다이 결합 단계를 포함하는 것을 특징으로 한다.
상기 웨이퍼 준비 단계는 상기 웨이퍼의 제 1 면에 수평 방향으로 제 1 액티브 영역, 제 1 관통 전극, 제 2 관통 전극 및 제 2 액티브 영역이 순차적으로 배치되도록 상기 웨이퍼를 준비하는 과정; 제 1 소잉 부재를 이용하여 상기 웨이퍼의 제 1 면의 반대면인 제 2 면 중 상기 제 1 관통 전극 및 상기 제 2 관통 전극를 포함하는 영역을 소잉하여 홈을 형성하는 과정; 및 제 2 소잉 부재를 이용하여 상기 제 1 관통 전극과 상기 제 2 관통 전극 사이의 소잉 라인을 따라 소잉함으로써, 상기 제 1 관통 전극을 포함하는 상기 제 1 반도체 다이와 상기 제 2 관통 전극을 포함하는 상기 제 2 반도체 다이로 개별화하는 과정을 포함할 수 있다. 여기서, 상기 제 2 소잉 부재의 폭이 상기 제 1 소잉 부재의 폭보다 작을 수 있다.
상기 반도체 다이 결합 단계는 제 1 솔더볼을 이용하여 상기 제 1 관통 전극과 상기 서브스트레이트를 전기적으로 연결하는 과정; 및 상기 제 2 솔더볼을 이용하여 상기 제 2 관통 전극과 상기 제 1 관통 전극을 전기적으로 연결할 수 있다.
본 발명의 실시예에 따른 반도체 디바이스는 복수의 반도체 다이를 수평 방향으로 배치하여 전기적으로 연결함으로써, 전체 두께를 최소화하면서 고기능화를 실현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 나타내는 플로우 챠트이다.
도 8a 내지 도 8c는 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도들이다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 디바이스 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(110), 제 1 반도체 다이(120), 제 2 반도체 다이(130) 및 제 1 접착층(140)을 포함한다.
상기 서브스트레이트(110)는 대략 플레이트 형상을 가지는 절연체로 형성된다. 상기 서브스트레이트(110)는 평평한 제 1 면(110a)과, 제 1 면(110a)의 반대면인 제 2 면(110b)을 가진다. 상기 서브스트레이트(110)의 제 1 면(110a), 제 2 면(110b) 및 내부에는 다수의 배선 패턴(미도시)이 형성될 수 있다.
상기 제 1 반도체 다이(120)와 제 2 반도체 다이(130)는 서브스트레이트(110) 위에서 수평 방향으로 배치되며 서로 전기적으로 연결된다. 이를 위해, 상기 제 1 반도체 다이(120)와 제 2 반도체 다이(130)는 서브스트레이트(110) 위에서 서로 중첩하는 중첩 영역(OA)과, 중첩하지 않는 비중첩 영역(NOA)을 가진다. 이러한 제 1 반도체 다이(120)와 제 2 반도체 다이(130)는 반도체 디바이스(120)의 두께를 크게 증가시키지 않으면서 반도체 디바이스(100)가 고기능을 가지게 할 수 있다.
상기 제 1 반도체 다이(120)는 일반적으로 실리콘 재질로 형성되며, 대략 평평한 제 1 대향면(120a)과, 제 1 대향면(120a)의 반대면으로서 대략 평평한 제 1 비대향면(120b)과, 제 1 대향면(120a)과 제 1 비대향면(120b)을 연결하는 제 1 연결면(120c)을 갖는다. 여기서, 제 1 대향면(120a)은 서브스트레이트(110)와 마주보는 면이며, 제 1 비대향면(120b)은 서브스트레이트(110)와 마주보지 않는 면이다. 또한, 상기 제 1 반도체 다이(120)는 중첩 영역(OA)에서 제 1 비대향면(120b)과 제 1 연결면(120c) 사이에 형성된 제 1 홈(120d)을 포함한다. 상기 제 1 홈(120d)은 제 1 반도체 다이(120)와 제 2 반도체 다이(130)의 결합시 반도체 디바이스(100)의 전제 두께의 증가를 최소화시킨다.
또한, 상기 제 1 반도체 다이(120)는 제 1 대향면(120a)에 형성된 제 1 액티브 영역(121)을 포함할 수 있다.
또한, 상기 제 1 반도체 다이(120)는 제 1 대향면(120a)과 제 1 비대향면(120b)을 관통하는 제 1 관통 전극(122)을 포함한다. 구체적으로, 상기 제 1 관통 전극(122)은 제 1 반도체 다이(120)와 제 2 반도체 다이(130)의 중첩 영역(OA)에서 제 1 대향면(120a)과 제 1 비대향면(120b)을 관통한다. 이러한 제 1 관통 전극(122)은 제 1 홈(120d)의 하부에 배치된다. 상기 제 1 관통 전극(122)은 도전성 물질로 형성되어 제 1 대향면(120a)과 제 1 비대향면(120b) 사이에서 전기적 배선 역할을 한다.
또한, 상기 제 1 반도체 다이(120)는 제 1 관통 전극(122)의 외주연에 형성되는 제 1 절연층(123)을 포함한다. 상기 제 1 절연층(123)은 제 1 관통 전극(122)과 제 1 반도체 다이(120)의 배선들의 불필요한 단락을 방지한다.
또한, 상기 제 1 반도체 다이(120)는 서브스트레이트(110)와 제 1 대향면(120a) 사이에 형성되는 제 1 솔더볼(124)을 포함한다. 상기 제 1 솔더볼(124)은 서브스트레이트(110)와 제 1 반도체 다이(120)를 전기적으로 연결한다. 여기서, 상기 제 1 솔더볼(124)은 제 1 관통 전극(122)에 접촉하도록 배치된다.
상기 제 2 반도체 다이(130)는 제 1 반도체 다이(120)와 같이 실리콘 재질로 형성될 수 있으며, 대략 평평한 제 2 대향면(130a)과, 제 2 대향면(130a)의 반대면으로서 대략 평평한 제 2 비대향면(130b)과, 제 2 대향면(130a)과 제 2 비대향면(130b)을 연결하는 제 2 연결면(130c)을 갖는다. 여기서, 제 2 대향면(130a)은 서브스트레이트(110)와 마주보는 면이며, 제 2 비대향면(130b)은 서브스트레이트(110)와 마주보지 않는 면이다. 또한, 상기 제 2 반도체 다이(130)는 중첩 영역(OA)에서 제 2 대향면(130a)과 제 2 연결면(130c) 사이에 형성된 제 2 홈(130d)을 포함한다. 상기 제 2 홈(130d)은 제 1 반도체 다이(120)와 제 2 반도체 다이(130)의 결합시 반도체 디바이스(100)의 전체 두께의 증가를 최소화시킨다.
또한, 상기 제 2 반도체 다이(130)는 제 2 비대향면(130b)에 형성된 제 2 액티브 영역(131)을 포함할 수 있다.
또한, 상기 제 2 반도체 다이(130)는 제 2 대향면(130a)과 제 2 비대향면(130b)을 관통하는 제 2 관통 전극(132)을 포함한다. 구체적으로, 상기 제 2 관통 전극(132)은 제 1 반도체 다이(120)와 제 2 반도체 다이(130)의 중첩 영역(OA)에서 제 2 대향면(130a)과 제 2 비대향면(130b)을 관통한다. 이러한 제 2 관통 전극(132)은 제 2 홈(120d)의 상부에 배치된다. 상기 제 2 관통 전극(132)은 도전성 물질로 형성되어 제 2 대향면(130a)과 제 2 비대향면(130b) 사이에서 전기적 배선 역할을 한다.
또한, 상기 제 2 반도체 다이(130)는 제 2 관통 전극(132)의 외주연에 형성되는 제 2 절연층(123)을 포함한다. 상기 제 2 절연층(123)은 제 2 관통 전극(132)과 제 2 반도체 다이(130)의 배선들의 불필요한 단락을 방지한다.
또한, 상기 제 2 반도체 다이(130)는 제 2 관통 전극(132)에 형성되어 제 1 관통 전극(122)에 접촉하는 제 2 솔더볼(134)를 포함한다. 상기 제 2 솔더볼(134)은 제 1 반도체 다이(120)와 제 2 반도체 다이(130)를 전기적으로 연결한다.
상기와 같이 서브스트레이트(110)의 위에서 수평 방향으로 배치되는 제 1 반도체 다이(120)와 제 2 반도체 다이(130)는, 중첩 영역(OA)에 형성된 제 1 관통 전극(122), 제 2 관통 전극(132), 제 2 솔더볼(134)를 통해 서로 전기적으로 연결될 수 있으며, 제 1 솔더볼(124)을 통해 서브스트레이트(110)와 전기적으로 연결될 수 있다.
상기 제 1 접착층(140)은 제 2 반도체 다이(130)와 서브스트레이트(110) 사이에 개재된다. 이러한 접착층(140)은 제 2 반도체 다이(130)를 서브스트레이트(110) 위에 접착시키며, 1 반도체 다이(120)와 제 2 반도체 다이(130)의 안정적인 결합 구조를 위해 제 2 반도체 다이(130)를 지지한다.
상기와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제 1 반도체 다이(120)와 제 2 반도체 다이(130)를 수평 방향으로 배치하여 전기적으로 연결함으로써, 전체 두께를 최소화하면서 고기능을 실현할 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 서브스트레이트(110), 제 1 반도체 다이(120), 제 2 반도체 다이(130), 제 1 접착층(140) 및 도전성 와이어(250)를 포함한다.
본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 도 1의 반도체 디바이스(100)와 비교하여 도전성 와이어(250)를 더 포함하는 점만 다르며 동일한 구성을 가지며 동일한 역할을 한다. 이에 따라, 도 2에서는 동일한 구성에 대한 중복된 설명은 생략하기로 하고, 도전성 와이어(250)에 대해서만 설명하기로 한다.
상기 도전성 와이어(250)는 제 2 반도체 다이(130)의 제 2 비대향면(130b)과 서브스트레이트(110)의 제 1 면(110a)에 접촉하여, 제 2 반도체 다이(130)와 서브스트레이트(110)를 전기적으로 연결한다.
상기와 같이 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 도전성 와이어(250)를 더 포함함으로써, 서브스트레이트(110), 제 1 반도체 다이(120) 및 제 2 반도체 다이(130) 사이에서 또다른 전기적 연결 경로를 형성할 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 3는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 서브스트레이트(110), 제 1 반도체 다이(120), 제 2 반도체 다이(330) 및 제 1 접착층(140)을 포함한다.
본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 도 1의 반도체 디바이스(100)와 비교하여 제 2 반도체 다이(330)의 구성만 다르며 동일한 구성을 가지며 동일한 역할을 한다. 이에 따라, 도 3에서는 동일한 구성에 대한 중복된 설명은 생략하기로 하고, 제 2 반도체 다이(330)에 대해서만 설명하기로 한다.
상기 제 2 반도체 다이(330)는 도 1에 도시된 제 2 반도체 다이(130)와 유사하다. 다만, 상기 제 2 반도체 다이(330)는 제 2 더미 관통 전극(336), 제 2 더미 절연층(337) 및 제 2 더미 솔더볼(338)을 더 포함한다.
상기 제 2 더미 관통 전극(336)은 제 2 관통 전극(132)이 형성된 영역의 반대되는 영역, 즉 제 1 반도체 다이(120)와 제 2 반도체 다이(330)의 비중첩 영역(NOA)에서 제 2 대향면(130a)과 제 2 비대향면(130b)을 관통하도록 형성된다.
상기 제 2 더미 절연층(337)은 제 2 더미 관통 전극(336)의 외주연에 형성되는 제 2 더미 절연층(337)을 포함한다. 상기 제 2 더미 절연층(337)은 제 2 더미 관통 전극(336)과 제 2 반도체 다이(330)의 배선들의 불필요한 단락을 방지한다.
상기 제 2 더미 솔더볼(338)은 제 2 더미 관통 전극(336)에 형성되어 서브스트레이트(110)와 전기적으로 연결된다.
상기와 같이 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 제 2 더미 관통 전극(336), 제 2 더미 절연층(337) 및 제 2 더미 솔더볼(338)을 포함함으로써, 서브스트레이트(110), 제 1 반도체 다이(120) 및 제 2 반도체 다이(330) 사이에서 또다른 전기적 연결 경로를 형성할 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 4를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 서브스트레이트(110), 제 1 반도체 다이(120), 제 2 반도체 다이(330), 제 1 접착층(140), 제 3 반도체 다이(450), 제 1 도전성 와이어(460) 및 제 2 도전성 와이어(470)를 포함한다.
본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 도 3의 반도체 디바이스(300)와 비교하여 제 3 반도체 다이(450), 제 1 도전성 와이어(460) 및 제 2 도전성 와이어(470)를 더 포함하는 점만 다르며 동일한 구성을 가지며 동일한 역할을 한다. 이에 따라, 도 4에서는 동일한 구성에 대한 중복된 설명은 생략하기로 하고, 제 3 반도체 다이(450), 제 1 도전성 와이어(460) 및 제 2 도전성 와이어(470)에 대해서만 설명하기로 한다.
상기 제 3 반도체 다이(450)는 제 1 반도체 다이(120)와 같이 실리콘 재질로 형성될 수 있으며, 접착제(451)에 의해 제 1 반도체 다이(120)의 비대향면(120b)에 부착된다.
상기 제 1 도전성 와이어(460)는 서브스트레이트(110)의 제 1 면(110a)과 제 3 반도체 다이(450)의 상면에 접촉되어, 서브스트레이트(110)와 제 3 반도체 다이(450)를 전기적으로 연결한다.
상기 제 2 도전성 와이어(470)는 제 2 반도체 다이(330)의 비대향면(130b)과 제 3 반도체 다이(450)의 상면에 접촉되어, 제 2 반도체 다이(330)와 제 3 반도체 다이(450)를 전기적으로 연결한다.
상기와 같이 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 제 3 반도체 다이(450), 제 1 도전성 와이어(460) 및 제 2 도전성 와이어(470)를 더 포함함으로써, 고기능화를 실현할 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 5는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 5를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(500)는 서브스트레이트(110), 제 1 반도체 다이(120), 제 2 반도체 다이(330), 제 1 접착층(140) 및 제 3 반도체 다이(550)를 포함한다.
본 발명의 또다른 실시예에 따른 반도체 디바이스(500)는 도 3의 반도체 디바이스(300)와 비교하여 제 3 반도체 다이(550)를 더 포함하는 점만 다르며 동일한 구성을 가지며 동일한 역할을 한다. 이에 따라, 도 4에서는 동일한 구성에 대한 중복된 설명은 생략하기로 하고, 제 3 반도체 다이(550)에 대해서만 설명하기로 한다.
상기 제 3 반도체 다이(550)는 제 1 반도체 다이(120)와 같이 실리콘 재질로 형성될 수 있으며, 대략 평평한 제 3 대향면(550a)과, 제 3 대향면(550a)의 반대면으로서 대략 평평한 제 3 비대향면(550b)과, 제 3 대향면(550a)과 제 3 비대향면(550b)을 연결하는 제 3 연결면(550c)을 갖는다. 여기서, 제 3 대향면(550a)은 제 2 반도체 다이(330)와 마주보는 면이며, 제 3 비대향면(550b)은 제 2 반도체 다이(330)와 마주보지 않는 면이다.
또한, 상기 제 3 반도체 다이(550)는 제 3 비대향면(550b)에 형성된 제 3 액티브 영역(551)을 포함할 수 있다.
또한, 상기 제 3 반도체 다이(550)는 제 3 대향면(550a)과 제 3 비대향면(550b)을 관통하는 제 3 관통 전극(552)을 포함한다. 상기 제 3 관통 전극(552)은 제 3 반도체 다이(550) 중 제 2 반도체 다이(330)의 제 2 관통 전극(132)과 제 2 더미 관통 전극(336)과 대응되는 영역에 형성된다.
또한, 상기 제 3 반도체 다이(550)는 제 3 관통 전극(552)의 외주연에 형성되는 제 3 절연층(553)을 포함한다. 상기 제 3 절연층(553)은 제 3 관통 전극(552)과 제 3 반도체 다이(550)의 배선들의 불필요한 단락을 방지한다.
또한, 상기 제 3 반도체 다이(550)는 제 3 관통 전극(552)에 형성되어 제 2 관통 전극(132)과 제 2 더미 관통 전극(336)에 접촉하는 제 3 솔더볼(554)을 포함한다. 상기 제 3 솔더볼(554)은 제 3 반도체 다이(550)와 제 2 반도체 다이(330)를 전기적으로 연결한다.
상기와 같이 본 발명의 또다른 실시예에 따른 반도체 디바이스(500)는 제 3 반도체 다이(550)를 더 포함함으로써, 고기능화를 실현할 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스(600)에 대해 설명하기로 한다.
도 6은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 6을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(600)는 서브스트레이트(110), 제 1 반도체 다이(120), 제 2 반도체 다이(330), 제 1 접착층(140), 제 3 반도체 다이(650), 제 2 접착층(660) 및 제 4 반도체 다이(670)를 포함한다.
본 발명의 또다른 실시예에 따른 반도체 디바이스(600)는 도 3의 반도체 디바이스(300)와 비교하여 제 3 반도체 다이(650), 제 2 접착층(660) 및 제 4 반도체 다이(670)를 더 포함하는 점만 다르며 동일한 구성을 가지며 동일한 역할을 한다. 이에 따라, 도 6에서는 동일한 구성에 대한 중복된 설명은 생략하기로 하고, 제 3 반도체 다이(650), 제 2 접착층(660) 및 제 4 반도체 다이(670)에 대해서만 설명하기로 한다.
상기 제 3 반도체 다이(650)는 제 1 반도체 다이(120) 위에 적층되며, 제 1 반도체 다이(120)와 같이 형성된다. 상기 제 3 반도체 다이(650)는 제 3 대향면(650a), 제 3 비대향면(650b), 제 3 연결면(650c), 제 3 홈(650d), 제 3 액티브 영역(651), 제 3 관통 전극(652), 제 3 절연층(653) 및 제 3 솔더볼(654)을 포함한다. 여기서, 상기 제 3 솔더볼(654)은 제 3 관통 전극(652)에 형성되어 제 2 관통 전극(132)에 접촉한다. 상기 제 3 솔더볼(654)은 제 2 반도체 다이(330)와 제 3 반도체 다이(650)를 전기적으로 연결한다.
상기 제 2 접착층(660)은 제 1 반도체 다이(120)와 제 3 반도체 다이(650) 사이에 개재된다. 이러한 제 2 접착층(660)은 제 3 반도체 다이(130)를 제 1 반도체 다이(120) 위에 접착시키며, 제 2 반도체 다이(330)와 제 3 반도체 다이(660)의 안정적인 결합 구조를 위해 제 3 반도체 다이(660)를 지지한다.
상기 제 4 반도체 다이(670)는 제 2 반도체 다이(330) 위에 적층되며, 제 2 반도체 다이(330)와 같이 형성된다. 상기 제 4 반도체 다이(670)는 제 4 대향면(670a), 제 4 비대향면(670b), 제 4 연결면(670c), 제 4 홈(670d), 제 4 액티브 영역(671), 제 4 관통 전극(672), 제 4 절연층(673), 제 4 솔더볼(674), 제 4 더미 관통 전극(676), 제 4 더미 절연층(677) 및 제 4 더미 솔더볼(678)을 포함한다. 여기서, 상기 제 4 솔더볼(674)은 제 4 관통 전극(672)에 형성되어 제 3 관통 전극(652)에 접촉한다. 상기 제 4 솔더볼(674)은 제 3 반도체 다이(650)와 제 4 반도체 다이(670)를 전기적으로 연결한다. 또한, 제 4 더미 솔더볼(678)은 제 4 더미 관통 전극(676)에 형성되어 제 2 더미 관통 전극(336)에 접촉한다. 상기 제 4 더미 솔더볼(678)은 제 2 반도체 다이(330)과 제 4 반도체 다이(670)를 전기적으로 연결한다.
상기와 같이 본 발명의 또다른 실시예에 따른 반도체 디바이스(600)는 제 3 반도체 다이(650)와 제 4 반도체 다이(670)를 더 포함함으로써, 고기능화를 실현할 수 있다.
다음은 반도체 디바이스의 제조 방법에 대해 도 1의 반도체 디바이스의 제조 방법을 예로 들어 설명하기로 한다.
도 7은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 나타내는 플로우 챠트이고, 도 8a 내지 도 8c는 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 서브스트레이트 준비 단계(S1), 웨이퍼 준비 단계(S2) 및 반도체 다이 결합 단계(S3)를 포함한다.
도 8a를 참조하면, 상기 서브스트레이트 준비 단계(S1)는 제 1 면(110a)과 제 2 면(110b)을 갖는 서브스트레이트(110)를 준비하는 단계이다. 상기 서브스트레이트(110)에 대해서는 앞에서 설명하였으므로 구체적인 설명을 생략하기로 한다.
도 8b를 참조하면, 상기 웨이퍼 준비 단계(S2)에서는, 제 1 반도체 다이(도 8c의 120) 및 제 2 반도체 다이(도 8c의 130)를 형성하기 위한 웨이퍼(10)를 준비한다. 상기 웨이퍼(10)는 평평한 제 1 면(10a)과 제 2 면(10b)을 가지며, 제 1 면(10a)에 수평 방향으로 순차적으로 배치된 제 1 액티브 영역(121), 제 1 관통 전극(122), 제 2 관통 전극(132) 및 제 2 액티브 영역(131)을 포함한다. 여기서, 상기 1 관통 전극(122)의 외주연에는 제 1 절연층(123)이 형성되며, 제 2 관통 전극(132)의 외주연에는 제 2 절연층(133)이 형성된다.
또한 상기 웨이퍼 준비 단계(S2)에서는, 제 1 소잉 부재(15)를 이용하여 웨이퍼(10)의 제 2 면(10b) 중 제 1 관통 전극(122) 과 제 2 관통 전극(132)을 포함하는 영역을 소잉하여 홈(11)을 형성한다. 여기서, 상기 홈(11)은 도 8c의 제 1 홈(120d)과 제 2 홈(130d)을 형성한다.
또한 상기 웨이퍼 준비 단계(S2)에서는, 제 1 소잉 부재(15) 보다 폭이 좁은 제 2 소잉 부재(25)를 이용하여 제 1 관통 전극(122)과 제 2 관통 전극(132) 사이의 소잉 라인(SL)을 따라 소잉한다. 그럼, 상기 제 1 관통 전극(122)을 포함하는 제 1 반도체 다이(도 8c의 120)와, 제 2 관통 전극(132)을 포함하는 제 2 반도체 다이(도 8c의 130)로 개별화 된다.
도 8c를 참조하면, 상기 반도체 다이 결합 단계(S3)에서는, 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)를 서브스트레이트(110) 위에 수평 방향으로 배치하고, 제 1 반도에 다이(120), 제 2 반도체 다이(130) 및 서브스트레이트(110)를 전기적으로 연결시킨다.
구체적으로, 상기 반도체 다이 결합 단계(S3)에서, 제 1 솔더볼(124)을 이용하여 제 1 반도체 다이(120)를 서브스트레이트(110)에 부착시키고 전기적으로 연결시킨다.
또한, 상기 반도체 다이 결합 단계(S3)에서, 접착층(140)을 이용하여 제 2 반도체 다이(130)를 서브스트레이트(110)에 부착시키고, 제 2 솔더볼(132)을 이용하여 제 2 반도체 다이(130)를 제 1 반도체 다이(120)에 전기적으로 연결시킨다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
100, 200, 300, 400, 500, 600: 반도체 디바이스
110: 서브스트레이트 120: 제 1 반도체 다이
130, 330: 제 2 반도체 다이 140: 제 1 접착층
250: 도전성 와이어 450, 550, 650: 제 3 반도체 다이
460: 제 1 도전성 와이어 470: 제 2 도전성 와이어
660: 제 1 접착층 670: 제 4 반도체 다이

Claims (27)

  1. 서브스트레이트; 및
    상기 서브 스트레이트 위에서 수평 방향으로 배치되며, 서로 전기적으로 연결되는 제 1 반도체 다이 및 제 2 반도체 다이를 포함하며,
    상기 제 1 반도체 다이 및 상기 제 2 반도체 다이는 상기 서브스트레이트와 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 다이는 상기 서브스트레이트와 전기적으로 연결되는 제 1 솔더볼을 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 2 반도체 다이와 상기 서브스트레이트 사이에 개재되는 제 1 접착층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 다이는 상기 서브스트레이트와 마주보는 제 1 대향면과, 상기 제 1 대향면의 반대면인 제 1 비대향면과, 상기 제 1 대향면과 상기 제 1 비대향면을 연결하는 제 1 연결면과, 상기 제 1 대향면에 형성되는 제 1 액티브 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 2 반도체 다이는 상기 서브스트레이트와 마주보는 제 2 대향면과, 상기 제 2 대향면의 반대면인 제 2 비대향면과, 상기 제 2 대향면과 상기 제 2 비대향면을 연결하는 제 2 연결면과, 상기 제 2 비대향면에 형성되는 제 2 액티브 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이는 중첩 영역을 가지며,
    상기 제 1 반도체 다이는 상기 중첩 영역에서 상기 제 1 대향면과 상기 제 1 비대향면을 관통하는 제 1 관통 전극을 포함하고,
    상기 제 2 반도체 다이는 상기 중첩 영역에서 상기 제 2 대향면과 상기 제 2 비대향면을 관통하는 제 2 관통 전극을 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 반도체 다이는 제 1 관통 전극에 형성되어 상기 서브스트레이트와 전기적으로 연결되는 제 1 솔더볼을 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 제 2 반도체 디바이스는 제 2 관통 전극에 형성되어 상기 제 1 관통 전극에 접촉하는 제 2 솔더볼을 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 6 항에 있어서,
    상기 제 1 반도체 다이는 상기 중첩 영역에서 상기 제 1 비대향면과 상기 제 1 연결면 사이에 형성되는 제 1 홈을 포함하며, 상기 제 1 홈의 하부에 상기 제 1 관통 전극이 위치하는 것을 특징으로 하는 반도체 디바이스.
  10. 제 6 항에 있어서,
    상기 제 2 반도체 다이는 상기 중첩 영역에서 상기 제 2 대향면과 상기 제 2 연결면 사이에 형성되는 제 2 홈을 포함하며, 상기 제 2 홈의 상부에 상기 제 2 관통 전극이 위치하는 것을 특징으로 하는 반도체 디바이스.
  11. 제 6 항에 있어서
    상기 제 2 반도체 다이와 상기 서브스트레이트를 전기적으로 연결하는 도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  12. 제 6 항에 있어서,
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이는 비중첩 영역을 가지며,
    상기 제 2 반도체 다이는 상기 비중첩 영역에서 상기 제 2 대향면과 상기 비대향면을 관통하는 제 2 더미 관통 전극과, 상기 제 2 더미 관통 전극에 형성되며 상기 서브스트레이트에 전기적으로 연결되는 제 2 더미 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 제 1 비대향면 위에 적층되는 제 3 반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 제 3 반도체 다이와 상기 서브스트레이트를 전기적으로 연결하는 제 1 도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 제 3 반도체 다이와 상기 제 2 반도체 다이를 전기적으로 연결하는 제 2 도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  16. 제 12 항에 있어서,
    상기 제 2 비대향면 위에 적층되는 제 3 반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  17. 제 16 항에 있어서,
    상기 제 3 반도체 다이는 상기 제 2 반도체 다이와 마주보는 제 3 대향면과, 상기 제 3 대향면의 반대면인 제 3 비대향면과, 상기 제 3 대향면과 상기 비대향면을 연결하는 제 3 연결면을 포함하며,
    상기 제 3 반도체 다이는 상기 제 3 대향면과 상기 제 3 비대향면을 관통하는 제 3 관통 전극과, 상기 제 3 관통 전극과 상기 제 2 관통 전극 사이 및 상기 제 3 관통 전극과 상기 제 2 더미 관통 전극 사이에 형성되는 제 3 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  18. 제 12 항에 있어서,
    상기 제 3 반도체 다이는 상기 제 1 반도체 다이와 마주보는 제 3 대향면과, 상기 제 3 대향면의 반대면인 제 3 비대향면과, 상기 제 3 대향면과 상기 제 3 비대향면을 연결하는 제 3 연결면을 포함하며,
    상기 제 3 반도체 다이는 상기 중첩 영역에서 상기 제 3 대향면과 상기 제 3 비대향면을 관통하는 제 3 관통 전극과, 상기 제 3 관통 전극과 상기 제 2 관통 전극 사이에 형성되는 제 3 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 제 2 비대향면 위에 형성되는 제 4 반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 4 반도체 다이는 상기 제 2 반도체 다이와 마주보는 제 4 대향면과, 상기 제 4 대향면의 반대면인 제 4 비대향면과, 상기 제 4 대향면과 상기 제 4 비대향면을 연결하는 제 4 연결면을 포함하며,
    상기 제 4 반도체 다이는 상기 중첩 영역에서 상기 제 4 대향면과 상기 제 4 비대향면을 관통하는 제 4 관통 전극과, 상기 제 4 관통 전극과 상기 제 3 관통 전극 사이에 형성되는 제 4 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  21. 제 20 항에 있어서,
    상기 제 4 반도체 다이는 상기 비중첩 영역에서 상기 제 4 대향면과 상기 제 4 비대향면을 관통하는 제 4 더미 관통 전극과, 상기 제 4 더미 관통 전극에 형성되며 상기 제 2 더미 관통 전극에 전기적으로 연결되는 제 4 더미 솔더볼을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  22. 제 20 항에 있어서,
    상기 제 3 반도체 다이는 상기 중첩 영역에서 상기 제 3 비대향면과 상기 제 3 연결면 사이에 형성되는 제 3 홈을 포함하며, 상기 제 3 홈의 하부에 상기 제 3 관통 전극이 위치하는 것을 특징으로 하는 반도체 디바이스.
  23. 제 20 항에 있어서,
    상기 제 4 반도체 다이는 중첩 영역에서 상기 제 4 대향면과 상기 제 4 연결면 사이에 형성되는 제 4 홈을 포함하며, 상기 제 4 홈의 상부에 상기 제 4 관통 전극이 위치하는 것을 특징으로 하는 반도체 디바이스.
  24. 서브스트레이트를 준비하는 서브스트레이트 준비 단계;
    제 1 반도체 다이 및 제 2 반도체 다이를 형성하기 위한 웨이퍼를 준비하는 웨이퍼 준비 단계; 및
    상기 제 1 반도체 다이 및 상기 제 2 반도체 다이를 상기 서브 스트레이트 위에 수평 방향으로 배치시키고, 상기 제 1 반도에 다이, 상기 제 2 반도체 다이 및 상기 서브스트레이트를 전기적으로 연결시키는 반도체 다이 결합 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  25. 제 24 항에 있어서,
    상기 웨이퍼 준비 단계는
    상기 웨이퍼의 제 1 면에 수평 방향으로 제 1 액티브 영역, 제 1 관통 전극, 제 2 관통 전극 및 제 2 액티브 영역이 순차적으로 배치되도록 상기 웨이퍼를 준비하는 과정;
    제 1 소잉 부재를 이용하여 상기 웨이퍼의 제 1 면의 반대면인 제 2 면 중 상기 제 1 관통 전극 및 상기 제 2 관통 전극를 포함하는 영역을 소잉하여 홈을 형성하는 과정; 및
    제 2 소잉 부재를 이용하여 상기 제 1 관통 전극과 상기 제 2 관통 전극 사이의 소잉 라인을 따라 소잉함으로써, 상기 제 1 관통 전극을 포함하는 상기 제 1 반도체 다이와 상기 제 2 관통 전극을 포함하는 상기 제 2 반도체 다이로 개별화하는 과정을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  26. 제 25 항에 있어서,
    상기 제 2 소잉 부재의 폭이 상기 제 1 소잉 부재의 폭보다 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  27. 제 24 항에 있어서,
    상기 반도체 다이 결합 단계는
    제 1 솔더볼을 이용하여 상기 제 1 관통 전극과 상기 서브스트레이트를 전기적으로 연결하는 과정; 및
    상기 제 2 솔더볼을 이용하여 상기 제 2 관통 전극과 상기 제 1 관통 전극을 전기적으로 연결하는 반도체 디바이스의 제조 방법.
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