JP2011003584A5 - 半導体装置および多層配線基板 - Google Patents

Description

本出願は、半導体装置に作用する擾乱ノイズをシールドする作用を有する半導体装置およびこれを構成する多層配線基板に関する。

本発明は、このような複数の機能を備える半導体装置において、半導体素子間、あるいは異なる機能部分間における電磁的なノイズを抑制し、動作特性の安定性、信頼性を高めることができる半導体装置、およびこれを構成する多層配線基板を提供することを目的とする。

上記目的を達成するために、本発明は次の構成を備える。
すなわち、本発明に係る半導体装置は、配線層と絶縁層とが交互に積層され、前記絶縁層に形成された第１ビアを介して配線層が電気的に接続された多層配線基板と、
前記多層配線基板に搭載された半導体素子とを備え、前記絶縁層に第２ビアが形成されている半導体装置であって、前記第２ビアが積層して構成され、前記多層配線基板を厚さ方向に貫通するスタックビアを備えており、前記半導体素子では、複数の機能部分が平面的に区分されて形成されており、前記多層配線基板では、前記半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置であって、前記平面領域の周縁部に沿って該平面領域を囲む配置に、前記スタックビアが複数設けられている。

更に前記多数配線基板の外周縁部に沿って該外周縁部を一周する配置に、前記スタックビアが複数設けられていることが好ましい。
また、前記多層配線基板の一方の面に単数または複数の前記半導体素子が搭載され、前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着されていることが好ましい。
また、前記多層配線基板の一方の面に単数または複数の前記半導体素子が搭載され、前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着され、前記キャップのフランジ部が、前記多層配線基板の外周縁部に沿って設けられた前記スタックビアに接続されていることが好ましい。
また、前記平面領域の周縁部に沿って設けられた前記スタックビアは、二重以上の配置に設けられていることが好ましい。
また、前記平面領域の周縁部に沿って設けられた前記スタックビアの、同層の各前記第２ビアの頂部は、連結パターンに形成され、前記平面領域を前記連結パターンにより連続して一周するように設けられていることが好ましい。

本発明に係る多層配線基板は、配線層と絶縁層とが交互に積層され、前記絶縁層に形成された第１ビアを介して配線層が電気的に接続された多層配線基板であって、前記多層配線基板の一方の面は、複数の機能部分が平面的に区分されて形成された半導体素子が搭載される半導体素子搭載面を有し、前記多層配線基板の他方の面には、外部接続端子が設けられ、前記半導体素子搭載面において、搭載される半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置に、前記多層配線基板を厚さ方向に貫通するスタックビアが並置され、前記スタックビアは、複数の第２ビアが積層して構成され、前記第１ビアおよび配線層が形成された層と同一層に、前記第２ビアが形成されている。

本発明に係る多層配線基板を備えた半導体装置によれば、半導体素子の特定の機能部分あるいは半導体素子自体に作用する電磁ノイズを抑制することができ、半導体素子の動作の安定性を向上させることができる。

半導体装置の第１の実施の形態の断面図（ａ）、平面図（ｂ）である。 スタックビアの他の配置例を示す平面図である。 スタックビアの製造工程を示す説明図である。 連結パターンを備えるスタックビアの断面図（ａ）、平面図（ｂ）である。 半導体装置の第２の実施の形態の断面図（ａ）、平面図（ｂ）である。 第２の実施の形態の変形例におけるスタックビアの平面配置を示す説明図である。 半導体装置の参考例の断面図（ａ）、平面図（ｂ）である。

図４は、スタックビア２４の変形例を示す。上述したスタックビア２４は、隣り合ったスタックビア２４同士が干渉しないように（重複しないように）並置している。図４（ａ）は、同一層内のビア２４ａについて、ビア２４ａの頂部を互いに連結する連結パターン２４ｂを設けてビア２４ａを形成した例である。図４（ａ）はスタックビア２４の並び方向の断面を見た状態、図４（ｂ）は連結パターン２４ｂを設けた状態を平面方向から見た状態を示す。
連結パターン２４ｂによりスタックビア２４を連結すると、図４（ｂ）に示すように、スタックビア２４によって囲まれた領域の周縁部に沿って導体が連続して一周する配置となる。これによって、スタックビア２４を互いに離間させて配置した場合と比較して、スタックビア２４によって囲まれた領域内に電磁ノイズが侵入することを抑制することができる。

（参考例）
図７は、２つの半導体素子３２、３３を搭載する半導体装置（マルチチップパッケージ）において、スタックビア２４を用いて半導体素子３２、３３間における電磁ノイズを遮蔽するように設けた参考例を示す。配線基板２０の周縁部に沿ってスタックビア２４０を配置し、半導体素子３２、３３を覆う配置にキャップ４０を配置し、スタックビア２４０にキャップ４０のフランジ部４０ａを接続する配置とする。
半導体素子３２と半導体素子３３との間における電磁ノイズを遮断するため、半導体素子３２、３３を仕切るように、半導体素子３２、３３の中間位置を通過する配置にスタックビア２４を配置している。

このようにマルチチップパッケージの場合も、半導体素子間での電磁ノイズを遮断する必要がある場合には、半導体素子が搭載されている平面領域を区画するようにスタックビア２４を配置することにより、半導体素子間に生じる電磁ノイズを抑えることができる。本参考例においても、配線基板２０の周縁部に配置したスタックビア２４０を接地電位とすることによりキャップ４０を接地電位とすることにより半導体素子３２、３３に作用する電磁ノイズを効果的に抑制することができる。

Claims (7)

1. 配線層と絶縁層とが交互に積層され、前記絶縁層に形成された第１ビアを介して配線層が電気的に接続された多層配線基板と、
   前記多層配線基板に搭載された半導体素子と
   を備え、前記絶縁層に第２ビアが形成されている半導体装置であって、
   前記第２ビアが積層して構成され、前記多層配線基板を厚さ方向に貫通するスタックビアを備えており、
   前記半導体素子では、複数の機能部分が平面的に区分されて形成されており、
   前記多層配線基板では、前記半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置であって、前記平面領域の周縁部に沿って該平面領域を囲む配置に、前記スタックビアが複数設けられていることを特徴とする半導体装置。
2. 更に前記多数配線基板の外周縁部に沿って該外周縁部を一周する配置に、前記スタックビアが複数設けられていることを特徴とする請求項１記載の半導体装置。
3. 前記多層配線基板の一方の面に単数または複数の前記半導体素子が搭載され、
   前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着されていることを特徴とする請求項１または２記載の半導体装置。
4. 前記多層配線基板の一方の面に単数または複数の前記半導体素子が搭載され、
   前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着され、
   前記キャップのフランジ部が、前記多層配線基板の外周縁部に沿って設けられた前記スタックビアに接続されていることを特徴とする請求項２記載の半導体装置。
5. 前記平面領域の周縁部に沿って設けられた前記スタックビアは、二重以上の配置に設けられていることを特徴とする請求項１〜４のいずれか一項記載の半導体装置。
6. 前記平面領域の周縁部に沿って設けられた前記スタックビアの、同層の各前記第２ビアの頂部は、連結パターンに形成され、前記平面領域を前記連結パターンにより連続して一周するように設けられていることを特徴とする請求項１〜５のいずれか一項記載の半導体装置。
7. 配線層と絶縁層とが交互に積層され、前記絶縁層に形成された第１ビアを介して配線層が電気的に接続された多層配線基板であって、
   前記多層配線基板の一方の面は、複数の機能部分が平面的に区分されて形成された半導体素子が搭載される半導体素子搭載面を有し、
   前記多層配線基板の他方の面には、外部接続端子が設けられ、
   前記半導体素子搭載面において、搭載される半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置に、前記多層配線基板を厚さ方向に貫通するスタックビアが並置され、
   前記スタックビアは、複数の第２ビアが積層して構成され、
   前記第１ビアおよび配線層が形成された層と同一層に、前記第２ビアが形成されていることを特徴とする多層配線基板。