KR20060005714A - 스택 패키지 - Google Patents

스택 패키지 Download PDF

Info

Publication number
KR20060005714A
KR20060005714A KR1020040054638A KR20040054638A KR20060005714A KR 20060005714 A KR20060005714 A KR 20060005714A KR 1020040054638 A KR1020040054638 A KR 1020040054638A KR 20040054638 A KR20040054638 A KR 20040054638A KR 20060005714 A KR20060005714 A KR 20060005714A
Authority
KR
South Korea
Prior art keywords
semiconductor chips
substrate
semiconductor chip
circuit pattern
bond fingers
Prior art date
Application number
KR1020040054638A
Other languages
English (en)
Inventor
조일환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040054638A priority Critical patent/KR20060005714A/ko
Publication of KR20060005714A publication Critical patent/KR20060005714A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 스택 패키지를 개시한다. 개시된 본 발명의 스택 패키지는. 2개의 에지패드형 반도체 칩과, 상기 2개의 반도체 칩이 이격해서 각각 페이스-업 형태로 부착되며 본드핑거 및 볼 랜드를 갖는 회로패턴이 구비된 기판과, 상기 반도체 칩의 본딩패드와 기판 회로패턴의 본드핑거간을 연결하는 본딩와이어와, 상기 한 쌍의 반도체 칩과 본딩와이어를 포함한 기판 상부면을 밀봉하는 봉지제와, 상기 기판 저면의 볼 랜드에 부착된 솔더 볼을 포함하며, 상기 회로패턴의 본드핑거는 반도체 칩들 사이 및 비대향하는 반도체 칩들의 양측에 배열되고, 상기 반도체 칩들 사이에 배열된 본드핑거는 인접 배치되어 동일 기능을 하는 각 반도체 칩의 본딩패드와 동시에 연결된 것을 특징으로 한다.

Description

스택 패키지{Stack package}
도 1a 및 도 1b는 종래의 스택 패키지를 설명하기 위한 도면.
도 2는 본 발명의 일실시예에 따른 스택 패키지를 도시한 평면도.
도 3은 도 2의 Ⅲ-Ⅲ′선에 따라 절단하여 도시한 단면도.
도 4는 본 발명의 다른 실시예에 따른 스택 패키지를 도시한 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
110, 210 : 기판 111, 112, 211 : 회로패턴
113, 114, 212, 213, 214 : 본드핑거 120, 130, 220, 230 : 반도체 칩
121, 131, 221, 222, 231, 232 : 본딩패드
140, 141, 240, 241, 242, 243 : 본딩와이어
150, 250 : 솔더 볼 244, 245, 246, 247 : 범프
260 : 봉지제 270, 271 : 접착제
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 2개의 반도체 칩을 탑재시킨 스택 패키지에 관한 것이다.
최근 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다.
이러한 스택 패키지는 기판 상에 적어도 2개 이상의 반도체 칩이 수직으로 스택된 구조와 수평으로 스택된 구조로 나눌 수 있다.
이하에서는 도 1a 및 도 1b를 참조하여 기판 상에 수평으로 반도체 칩을 배열시켜 구성한 종래의 스택 패키지를 설명하도록 한다. 여기서, 도 1a는 평면도이고, 도 1b는 배면도이다.
도시된 바와 같이, 회로패턴(111, 112)이 형성된 기판(110) 상에 양측 가장자리에 본딩패드(121, 131)가 배열된 에지패드형의 제1반도체 칩(120)과 제2반도체 칩(130)이 접착제(미도시)에 의해 이격해서 부착되어 있다. 이때, 상기 기판(110)에는 회로패턴(111, 112)의 본드핑거(113, 114)가 상하부 가장자리에 배열되어 있으며, 기판(110)의 배면에는 회로패턴(111, 112)과 솔더 볼(150)이 연결되어 있다.
또한, 제1반도체 칩(120) 및 제2반도체 칩(130)의 본딩패드(121, 131)와 기판(110)의 본드핑거(113, 114)는 본딩와이어(140, 141)에 의해 일대일 대응하여 연 결되어 있다.
그러나, 이와 같은 구조를 갖는 종래의 스택 패키지는 기판(110)의 본드핑거 (113, 114)와 칩(120, 130)의 본딩패드(121, 121)가 각각 일대일 대응하여 연결되어 있고, 또한, 본드핑거(113, 114)와 솔더 볼(150)은 각각 다른 회로패턴(111, 112)에 의해 연결되어 있으므로, 칩(120, 130)의 본딩패드(121, 131)에서 솔더 볼 (150)에 이르는 경로의 길이가 각각 다르다. 즉, 제1반도체 칩(120)의 본딩패드 (121)에서 솔더 볼(150)까지 이르는 경로의 길이와 제2반도체 칩(130)의 본딩패드 (131)에서 솔더 볼(150)까지 이르는 경로의 길이가 상이하다.
그 결과, 반도체 칩이 동작할 경우, 각 반도체 칩의 전송 경로가 상이하므로 신호의 전송 시간이 각각 다르게 되고, 그에 따라, 반도체 칩이 오동작을 할 수 있다. 특히, 반도체 칩이 고속 동작할 경우, 이러한 반도체 칩의 오동작은 더욱 빈번하게 발생할 수 있다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위해 제안된 것으로서, 신호의 전송 경로를 동일하게 하여 반도체 칩의 오동작이 방지되도록 한 스택 패키지를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 2개의 에지패드형 반도체 칩; 상기 2개의 반도체 칩이 이격해서 각각 페이스-업 형태로 부착되며, 본드핑거 및 볼 랜드를 갖는 회로패턴이 구비된 기판; 상기 반도체 칩의 본딩패드와 기판 회 로패턴의 본드핑거간을 연결하는 본딩와이어; 상기 2개의 반도체 칩과 본딩와이어를 포함한 기판 상부면을 밀봉하는 봉지제; 및 상기 기판 저면의 볼 랜드에 부착된 솔더 볼을 포함하며, 상기 회로패턴의 본드핑거는 반도체 칩들 사이 및 비대향하는 반도체 칩들의 양측에 배열되고, 상기 반도체 칩들 사이에 배열된 본드핑거는 인접 배치되어 동일 기능을 하는 각 반도체 칩의 본딩패드와 동시에 연결된 것을 특징으로 하는 스택 패키지를 제공한다.
또한, 본 발명은, 2개의 에지패드형 반도체 칩; 상기 2개의 반도체 칩이 이격해서 각각 페이스-다운 형태로 부착되며, 본드핑거 및 볼 랜드를 갖는 회로패턴이 구비된 기판; 상기 반도체 칩의 본딩패드와 기판 회로패턴의 본드핑거간을 연결하는 범프; 상기 2개의 반도체 칩과 범프를 포함한 기판 상부면을 밀봉하는 봉지제; 및 상기 기판 저면의 볼 랜드에 부착된 솔더 볼을 포함하며, 상기 회로패턴의 본드핑거는 반도체 칩들 사이 및 비대향하는 반도체 칩들의 양측에 배열되고, 상기 반도체 칩들 사이에 배열된 본드핑거는 인접 배치되어 동일 기능을 하는 각 반도체 칩의 본딩패드와 동시에 연결된 것을 특징으로 하는 스택 패키지를 제공한다.
(실시예)
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2 및 도 3은 본 발명의 일실시예에 따른 스택 패키지를 설명하기 위한 도면으로서, 여기서, 도 2는 본 발명의 스택 패키지를 도시한 평면도이고, 도 3은 도 2의 Ⅲ-Ⅲ′선을 따라 절단하여 도시한 단면도이다.
도시된 바와 같이, 본 발명의 스택 패키지는 기판(210) 상에 에지패드형의 제1반도체 칩(220)과 제2반도체 칩(230)이 접착제(270, 271)에 의해 페이스-업 형태로 부착된 구조이다.
여기서, 기판(210)은 본드핑거(212, 213, 214)를 포함한 회로패턴(211)을 구비하며, 기판(210)의 본드핑거(212, 213, 214)는 제1반도체 칩 (220)과 제2반도체 칩(230)의 사이 및 양측에 배열된다. 또한, 제1반도체 칩(220)과 제2반도체 칩 (230)은 양측 가장자리에 본딩패드(221, 222, 231, 232)를 구비하며, 이러한 본딩패드(221, 222, 231, 231)는 본딩와이어(240, 241, 242, 243)에 의해 그것과 인접한 기판(210)의 본드핑거(212, 213, 214)와 각각 대응하여 상호 연결된다.
특히, 제1반도체 칩(220)과 제2반도체 칩(230)의 사이에 배열된 기판(210)의 본드핑거(213)는 본딩와이어(241, 242)에 의해 인접 배치되며 동일 기능을 하는 제1반도체 칩(220)과 제2반도체 칩(230)의 각 본딩패드(222, 231)와 동시에 연결된다. 그리고, 연결된 본드핑거(213)는 회로패턴(211)에 의해 기판(210)의 저면에 부착된 솔더 볼(250)과 전기적으로 연결된다. 그에 따라, 동일 기능을 하는 제1반도체 칩(220)과 제2반도체 칩(230)의 본딩패드(222, 231)는 동일한 경로로 솔더 볼 (250)과 연결된다.
이러한 제1반도체 칩(220)과 제2반도체 칩(230) 및 본딩와이어(240, 241, 242, 243)를 포함한 기판(210)의 상부면은 봉지제(260)에 의해 몰딩된다.
이와 같은 구조를 갖는 본 발명의 스택 패키지는 동일 기능을 하는 제1반도체 칩(220)과 제2반도체 칩(230)의 본딩패드(222, 231)가 종래의 스택 패키지와는 달리 동일한 하나의 전송 경로를 갖음으로 신호의 전송 시간이 동일하고, 그에 따라, 반도체 칩의 오동작을 방지할 수 있으며, 또한, 반도체 칩이 고속 동작을 할 경우에도 반도체 칩의 오동작을 방지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 스택 패키지를 도시한 단면으로서, 이를 설명하면 다음과 같다. 여기서, 도 3과 동일한 부분은 동일한 도면 부호로 나타내며, 아울러, 각 도면에 대한 설명은 도 3의 구성 요소와 상이한 부분에 대해서만 하도록 한다.
도시된 바와 같이, 이 실시예의 스택 패키지는 기판(210) 상에 2개의 에지패드형 반도체 칩(220, 230)이 접착제(270, 271)에 의해 페이스-업 형태로 부착되는 이전 실시예와는 달리 기판(210) 상에 2개의 에지패드형 반도체 칩(220, 230)이 페이스-다운 형태로 배치된다. 또한, 이전 실시예에서는 본딩와이어(240, 241, 242, 243)에 의해 기판(210)의 본드핑거(212, 213, 214)와 반도체 칩(220, 230)의 본딩패드(221, 222, 231, 232)를 상호 연결하였으나, 이 실시예에서는 범프(244, 245, 246, 247)에 의해 기판(210)의 본드핑거(212, 213, 214)와 반도체 칩(220, 230)의 본딩패드(221, 222, 231, 232)를 상호 연결하며, 또한, 범프(244, 245, 246, 247)에 의해 반도체 칩(220, 230)이 기판(210) 상에 부착된다.
다만, 범프(244, 245, 246, 247)와 용이하게 연결되도록 이 실시예의 본드핑거(212, 213, 214)는 이전 실시예의 본드핑거(212, 213, 214) 보다 더 크게 형성된다.
이와 같은 구조를 갖는 스택 패키지 또한, 이전의 실시예와 마찬가지로, 인 접 배치되며 동일한 기능을 하는 각 반도체 칩의 본딩패드는 전송 경로를 동일하게 함으로써, 이전 실시예와 동일한 효과를 얻을 수 있다.
이상에서 알 수 있는 바와 같이, 본 발명은 동일한 전송 경로를 갖게 함으로써, 신호의 전송 시간은 동일하게 되고, 그 결과, 반도체 칩의 오동작을 방지할 수 있다.
아울러, 본 발명은 반도체 칩이 고속 동작을 할 경우에도 반도체 칩의 오동작을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (2)

  1. 2개의 에지패드형 반도체 칩;
    상기 2개의 반도체 칩이 이격해서 각각 페이스-업 형태로 부착되며, 본드핑거 및 볼 랜드를 갖는 회로패턴이 구비된 기판;
    상기 반도체 칩의 본딩패드와 기판 회로패턴의 본드핑거간을 연결하는 본딩와이어;
    상기 2개의 반도체 칩과 본딩와이어를 포함한 기판 상부면을 밀봉하는 봉지제; 및
    상기 기판 저면의 볼 랜드에 부착된 솔더 볼을 포함하며,
    상기 회로패턴의 본드핑거는 반도체 칩들 사이 및 비대향하는 반도체 칩들의 양측에 배열되고, 상기 반도체 칩들 사이에 배열된 본드핑거는 인접 배치되어 동일 기능을 하는 각 반도체 칩의 본딩패드와 동시에 연결된 것을 특징으로 하는 스택 패키지.
  2. 2개의 에지패드형 반도체 칩;
    상기 2개의 반도체 칩이 이격해서 각각 페이스-다운 형태로 부착되며, 본드핑거 및 볼 랜드를 갖는 회로패턴이 구비된 기판;
    상기 반도체 칩의 본딩패드와 기판 회로패턴의 본드핑거간을 연결하는 범프;
    상기 2개의 반도체 칩과 범프를 포함한 기판 상부면을 밀봉하는 봉지제; 및
    상기 기판 저면의 볼 랜드에 부착된 솔더 볼을 포함하며,
    상기 회로패턴의 본드핑거는 반도체 칩들 사이 및 비대향하는 반도체 칩들의 양측에 배열되고, 상기 반도체 칩들 사이에 배열된 본드핑거는 인접 배치되어 동일 기능을 하는 각 반도체 칩의 본딩패드와 동시에 연결된 것을 특징으로 하는 스택 패키지.
KR1020040054638A 2004-07-14 2004-07-14 스택 패키지 KR20060005714A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040054638A KR20060005714A (ko) 2004-07-14 2004-07-14 스택 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040054638A KR20060005714A (ko) 2004-07-14 2004-07-14 스택 패키지

Publications (1)

Publication Number Publication Date
KR20060005714A true KR20060005714A (ko) 2006-01-18

Family

ID=37117624

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040054638A KR20060005714A (ko) 2004-07-14 2004-07-14 스택 패키지

Country Status (1)

Country Link
KR (1) KR20060005714A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101069460B1 (ko) * 2010-02-25 2011-09-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101069460B1 (ko) * 2010-02-25 2011-09-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

Similar Documents

Publication Publication Date Title
KR100564585B1 (ko) 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
US8873245B2 (en) Embedded chip-on-chip package and package-on-package comprising same
US20060284298A1 (en) Chip stack package having same length bonding leads
KR101695352B1 (ko) 리드 프레임 및 이를 갖는 반도체 패키지
JP4538830B2 (ja) 半導体装置
US6856027B2 (en) Multi-chips stacked package
US8796834B2 (en) Stack type semiconductor package
KR102387541B1 (ko) 반도체 칩, 및 이를 포함하는 플립 칩 패키지와 웨이퍼 레벨 패키지
US8441129B2 (en) Semiconductor device
KR20060005714A (ko) 스택 패키지
KR20030059459A (ko) 칩 적층 패키지
TWI762058B (zh) 半導體封裝件
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
US6924557B2 (en) Semiconductor package
KR100650770B1 (ko) 플립 칩 더블 다이 패키지
KR101006518B1 (ko) 스택 패키지
JP2005228901A (ja) 半導体装置
KR100542673B1 (ko) 반도체패키지
KR20060074714A (ko) 칩 스택 패키지
KR101019705B1 (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지
KR20210082030A (ko) 인터포즈 브리지를 포함한 서브 패키지들이 스택된 반도체 패키지
KR100826982B1 (ko) 메모리 모듈
KR20060136151A (ko) 칩 스택 패키지
KR20110016028A (ko) 적층 반도체 패키지
KR100406447B1 (ko) 반도체패키지 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid