KR20110070756A - 반도체 기억 장치의 제조 방법 및 반도체 기억 장치 - Google Patents

반도체 기억 장치의 제조 방법 및 반도체 기억 장치 Download PDF

Info

Publication number
KR20110070756A
KR20110070756A KR1020100088446A KR20100088446A KR20110070756A KR 20110070756 A KR20110070756 A KR 20110070756A KR 1020100088446 A KR1020100088446 A KR 1020100088446A KR 20100088446 A KR20100088446 A KR 20100088446A KR 20110070756 A KR20110070756 A KR 20110070756A
Authority
KR
South Korea
Prior art keywords
thin film
forming
grooves
memory cell
layer
Prior art date
Application number
KR1020100088446A
Other languages
English (en)
Other versions
KR101164358B1 (ko
Inventor
가쯔노리 야하시
다꾸지 구니야
다까야 마쯔시따
무라또 가와이
슈이찌 다니구찌
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20110070756A publication Critical patent/KR20110070756A/ko
Application granted granted Critical
Publication of KR101164358B1 publication Critical patent/KR101164358B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/22—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the metal-insulator-metal type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

일 실시 형태의 반도체 기억 장치를 제조하는 방법은, 반도체 기판 위에 제1 배선층과 메모리 셀층을 형성한 후, 제1 방향으로 연장되는 제1 홈들을 형성함으로써 제1 배선들을 형성하는 단계와, 제1 홈들의 측벽들 상에 박막을 형성하는 단계와, 제1 홈들에 층간 절연막을 채움으로써 적층 구조를 형성하는 단계와, 적층 구조 위에 제2 배선층을 형성하는 단계와, 제2 방향으로 연장되는 제2 홈들을 형성함으로써 제2 배선들을 형성하는 단계와, 제2 홈들의 저부에 노출된 박막을 제거하는 단계와, 제2 홈들의 저부에 노출된 메모리 셀층을 제거함으로써 기둥 형상의 메모리 셀들을 형성하는 단계를 포함한다. 박막은, 층간 절연막보다 에칭 속도가 빠르고, 이 박막에 인접하는 메모리 셀층의 부분들보다 먼저 제거된다.

Description

반도체 기억 장치의 제조 방법 및 반도체 기억 장치{METHOD OF MANUFACTURING SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY DEVICE}
본 출원은 2009년 12월 18일자로 출원한 일본 특허 출원 제2009-287323호에 기초하며 우선권을 주장하고, 그 전체 내용은 본 명세서에 참고로 원용된다.
본 명세서에서 설명하는 실시 형태들은 일반적으로 반도체 기억 장치를 제조하는 방법 및 반도체 기억 장치에 관한 것이다.
종래에는, 전기적으로 재기입가능한 비휘발성 메모리로서, 부동 게이트 구조를 각각 갖는 메모리 셀들의 NAND 접속 또는 NOR 접속에 의해 구성된 메모리 셀 어레이를 포함하는 플래시 메모리가 널리 알려져 있다. 또한, 비휘발성이며 고속 랜덤 액세스가 가능한 메모리인 강유전성 메모리도 알려져 있다.
한편, 메모리 셀들을 더욱 미세화할 수 있게 하는 기술로서, 각 메모리 셀의 가변 저항 소자를 이용하는 가변 저항 메모리가 제시되어 있다. 구체적으로, 결정 상태와 비정질 상태 간의 칼코게나이드 화합물의 상 변화(phase change)에 의해 저항이 변화되는 상 변화 메모리 소자, 터널 자기 저항 효과에 의해 야기되는 저항 변화를 이용하는 MRAM 소자, 도전성 폴리머로 형성된 저항 소자를 포함하는 폴리머 강유전성 RAM(PFRAM)으로 형성된 메모리 소자, 전기 펄스의 인가에 의해 저항이 변화되는 ReRAM 소자 등이 알려져 있다.
이러한 저항 변화형 메모리에서는, 트랜지스터를 대신하는 쇼트키 다이오드와 가변 저항 소자의 직렬 회로인 크로스 포인트형의 메모리 셀로서 메모리 셀들을 형성할 수 있다. 따라서, 이러한 메모리들은 3차원 구조로 쉽게 적층될 수 있고 이에 따라 고집적화될 수 있는 장점이 있다.
이러한 크로스 포인트형의 메모리 셀들을 배선 패턴들과 정렬시키는 자기 정렬 방식으로 제조하는 경우, 제1 방향으로 연장되는 라인과 스페이스(이하, "L/S"라 칭함)의 소정의 패턴을 형성하는 홈 형성(grooving) 공정을 하부 배선층과 메모리 셀층으로 형성된 적층 구조에 먼저 적용하여, 그 적층 구조에 복수의 제1 홈을 형성하고 이러한 제1 홈들을 따라 그 적층 구조를 분리한다. 이어서, 제1 홈들을 SiO2로 형성된 층간 절연막으로 채우고, 이렇게 채워진 적층 구조 상에 상부 배선층을 형성한다. 이어서, 제1 방향과 직교하는 제2 방향으로 연장되는 L/S의 소정의 패턴을 형성하는 홈 형성 공정을, 층간 절연막으로 채워지고 상부 배선층으로 피복된 적층 구조에 적용하여, 깊이가 하부 배선층의 상면에 이르는 복수의 제2 홈을 형성한다. 이에 따라 직교하는 배선들 간에 크로스 포인트형의 메모리 셀들의 형성을 완료하게 된다.
그러나, 이러한 제조 방법에서는 제2 홈을 형성하는 동안 에칭 마스크를 지속시키는 것을 기대할 수 없으며 상부 배선층 등이 에칭될 우려가 있다. 이에 대한 대책으로는 충분한 막 두께를 갖는 에칭 마스크를 이용하는 것이 가능하다. 그러나, 이 경우, 에칭 마스크가 불안정해지고 떨어져 버릴 수 있으며, 이러한 경향은 패턴 미세화가 진행될수록 더욱 명백해진다. 또한, 층간 절연막을 형성하는 SiO2 와 메모리 셀층의 재료 간에 1:1의 에칭 선택비를 얻는 것이 어렵다. 따라서, 제2 홈들을 형성할 때, 메모리 셀층은 층간 절연막보다 빠르게 에칭되고, 나머지 층간 절연막은 마스크로 되어, 메모리 셀 재료를 층간 절연막의 측벽들의 하부에 남게 한다. 이는 인접하는 메모리 셀들 사이에 단락을 야기할 수 있다.
일 실시 형태에 따른 반도체 기억 장치의 제조 방법은, 반도체 기판 위에 제1 배선층을 형성하는 단계와, 제1 배선층 위에 제1 메모리 셀들을 구성하는 제1 메모리 셀층을 형성하는 단계와, 제1 메모리 셀층을 형성한 후, 깊이가 제1 배선층의 저부에 이르며 제1 방향으로 연장되는 제1 홈들을 형성함으로써, 제1 배선들을 형성하는 단계와, 제1 홈들의 측벽들 상에 제1 박막을 형성하는 단계와, 제1 박막이 형성된 제1 홈들에 제1 층간 절연막을 채움으로써 제1 적층 구조를 형성하는 단계와, 제1 적층 구조 위에 제2 배선층을 형성하는 단계와, 깊이가 제2 배선층의 저부에 이르며 제1 방향과 교차하는 제2 방향으로 연장되는 제2 홈들을 형성함으로써, 제2 배선들을 형성하는 단계와, 제2 홈들의 저부에 노출된 제1 박막을 제거하는 단계와, 제2 홈들의 저부에 노출된 제1 메모리 셀층을 제거함으로써 기둥 형상의 제1 메모리 셀들을 형성하는 단계를 포함한다. 제1 박막은, 제1 층간 절연막보다 에칭 속도가 빠르고, 제1 박막에 인접하는 제1 메모리 셀층의 부분들을 제거하기 전에 제거된다.
일 실시 형태에 따른 반도체 기억 장치는, 제1 방향으로 연장되는 복수의 제1 배선과, 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 배선과, 제1 및 제2 배선의 교차부에서 제1 및 제2 배선 사이에 접속된 기둥 형상의 복수의 메모리 셀과, 메모리 셀들 중 인접하는 메모리 셀들 사이에 배치된 층간 절연막을 포함한다. 메모리 셀들의 각각과 층간 절연막 사이에는 공극이 배치된다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 메모리의 크로스 포인트형 셀 어레이의 일부를 도시하는 사시도.
도 2a는 도 1의 I-I' 선을 따라 절취하여 화살표 방향으로 본 하나의 메모리 셀의 단면도.
도 2b는 도 2a에 도시한 메모리 셀의 등가 회로도.
도 3은 제1 실시 형태에 따른 반도체 메모리의 ReRAM의 일례를 도시하는 도.
도 4a는 제1 실시 형태에 따른 반도체 메모리의 메모리 셀 어레이의 일부를 도시하는 사시도.
도 4b는 도 4a의 워드선, 비트선, 메모리 셀을 도시하는 도.
도 5a 내지 도 5q는 제1 실시 형태에 따른 반도체 메모리의 메모리 셀 어레이를 형성하는 단계들을 순서대로 도시하는 사시도.
도 6은 제2 실시 형태에 따른 반도체 메모리의 메모리 셀 어레이의 일부를 도시하는 사시도.
도 7a 내지 도 7e는 제2 실시 형태에 따른 반도체 메모리의 메모리 셀 어레이를 형성하는 단계들을 순서대로 도시하는 사시도.
도 8은 제3 실시 형태에 따른 반도체 메모리의 메모리 셀 어레이의 일부를 도시하는 사시도.
도 9a 내지 도 9d는 제3 실시 형태에 따른 반도체 메모리의 메모리 셀 어레이를 형성하는 단계들을 순서대로 도시하는 사시도.
도 10 내지 도 13은 비교예들에 따른 반도체 메모리를 제조하는 방법의 문제점을 설명하기 위한 도.
이하, 전술한 실시 형태들을 도면을 참조하여 설명한다.
[제1 실시 형태]
[메모리 셀 어레이의 구조]
도 1은 본 발명의 제1 실시 형태에 관한 반도체 메모리 크로스 포인트형 셀 어레이의 일부를 나타내는 사시도이다. 도 2a는 도 1의 I-I' 선을 따라 절취하여 화살표 방향으로 본 하나의 메모리 셀의 단면도이다. 도 2b는 메모리 셀의 등가 회로도이다.
크로스 포인트형 메모리 셀 어레이에서는, 워드선들 WL, 즉, 복수의 제1 배선이 평행하게 배치되고, 비트선들 BL, 즉, 복수의 제2 배선이 평행하게 배치되어 워드선들 WL과 교차하며, 메모리 셀들 MC는 이러한 배선들 사이에 개재되도록 이러한 배선들의 교차부들에 배치된다. 워드선 WL과 비트선 BL은 열에 강하고 저항이 낮은 재료로 형성되는 것이 바람직하며, 예를 들어, W, WSi, NiSi, CoSi 등으로 형성되어도 된다.
도 2a와 도 2b에 도시한 바와 같이, 메모리 셀 MC는 직렬로 접속된 가변 저항 소자 VR과 비오믹(non-ohmic) 소자 NO로 구성된다.
가변 저항 소자 VR은 전류 인가시 전류, 열, 화학 에너지 등을 통해 저항을 변화시킬 수 있고, 장벽 금속과 접착층으로서 기능하도록 상부와 하부에 배치되는 전극들 EL2와 EL3을 포함한다. 전극 재료로는 Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN 등을 이용해도 된다. 또한, 가변 저항 소자는 균일한 배향성을 제공하는 금속 막을 포함해도 된다. 또한, 소자는 특히 버퍼층, 장벽 금속층, 접착층 등을 포함해도 된다.
가변 저항 소자 VR은, 칼코게나이드 등에서와 같이 결정 상태와 비결정 상태 간의 상 변화를 통해 저항을 변화시키는 유형(PCRAM), 금속 양이온을 석출시켜 전극들 간에 브리지(도전 브리지)를 형성하고 석출된 금속을 이온화하여 브리지를 파괴함으로써 저항을 변화시키는 유형(CBRAM), 일치되는 이론은 없지만 전압이나 전류 인가시 저항을 변화시키는 유형(ReRAM)(저항 변화 요인에 기초하여 분류하는 경우, 이 유형은 전극 계면에 존재하는 전하 트랩에 포획된 전하들의 존재 유무에 따라 저항 변화를 야기하는 유형 및 산소 결손 등으로 인한 도전 경로의 존재 유무에 따라 저항 변화를 야기하는 유형으로 크게 분류됨) 등 이어도 된다.
도 3은 ReRAM의 일례를 도시하는 도이다. 도 3에 도시한 ReRAM 소자는 전극층들(11, 13) 및 이들 간에 배치된 기록층(12)으로 구성된다. 기록층(12)은 적어도 두 종류의 양이온 원소를 포함하는 복합 화합물로 형성된다. 양이온 원소들 중 적어도 한 종류는 전자가 부족하게 채워진 d-궤도를 갖는 천이 원소이어야 하며, 인접한 양이온 원소들 간의 최단 거리는 0.32nm 이하이어야 한다. 구체적으로, 기록층(12)은 화학식 AxMyXz (A와 M은 서로 다른 원소)로 표시되는 재료로 형성되고, 이 재료는 스피넬 구조(AM2O4), 일메나이트 구조(AMO3), 델라포사이트 구조(AMO2), LiMoN2 구조(AMN2), 울프라마이트 구조(AMO4), 올리빈 구조(A2MO4), 홀란다이트 구조(AxMO2), 람스델라이트 구조(AxMO2), 페로브스카이트 구조(AMO3) 등의 결정 구조를 갖는다.
도 3의 예에서, A는 Zn, M은 Mn, X는 O이다. 기록층(12)의 작은 백색 원은 확산 이온(Zn), 큰 백색 원은 음이온(O), 작은 흑색 원은 천이 원소 이온(Mn)을 나타낸다. 기록층(12)은 초기에 고저항 상태에 있지만, 전극층(11)이 고정 전위에 있는 동안 전극층(13)에 음의 전압이 인가되면, 기록층(12)의 일부 확산 이온들은 전극층(13) 쪽으로 이동하고, 이에 따라 기록층(12)의 확산 이온들이 음이온에 비해 저감하게 된다. 전극층(13) 쪽으로 이동하는 확산 이온들은 전극층(13)으로부터 전자를 받아 금속으로서 석출되어, 금속층(14)을 형성한다. 기록층(12)에서는, 음이온들이 과잉되어, 기록층(12)의 천이 원소 이온들의 원자가를 증가시킨다. 따라서, 기록층(12)은 캐리어 주입을 통해 전자 전도성으로 되고 세트(set) 상태로 된다. 데이터를 재생하려면 기록층(12)의 재료가 저항 변화를 일으키지 않을 정도의 미세한 전류를 기록층(12)을 통해 흐르게 하면 된다. 프로그래밍 상태(저저항 상태)를 초기 상태(고저항 상태)로 리셋(reset)하려면, 예를 들어, 기록층(12)을 통해 대 전류를 충분한 시간 동안 흐르게 하여 주울 가열(Joule heat)하여 기록층(12)의 산화 환원 반응을 촉진시키면 된다. 또한, 세트 동작과 반대되는 방향으로 전계를 인가해도 리셋 동작이 가능하다.
비오믹 소자 NO는, 예를 들면, 쇼트키 다이오드, PN 접합 다이오드, PIN 다이오드 등의 각종 다이오드, MIM(금속-절연체-금속) 구조, SIS 구조(실리콘-절연체-실리콘) 등으로 구성된다. 또한, 비오믹 소자 NO는 장벽 금속층과 접착층을 형성하는 전극들 EL1과 EL2를 포함해도 된다. 전극 재료로는, Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN 등이 가능하다. 또한, 다이오드를 이용하는 경우에는, 다이오드의 특성상 유니폴라 동작을 이용할 수 있다. MIM 구조, SIS 구조 등을 이용하는 경우에는, 바이폴라 동작을 이용할 수 있다. 비오믹 소자 NO와 가변 저항 소자 VR의 배치를 도 2a와는 상하로 반전시켜도 되고, 또는 비오믹 소자 NO의 극성을 상하 반전시켜도 된다.
본 실시 형태에 따른 반도체 메모리에서, 세트 전압 펄스, 리셋 전압 펄스, 판독 전압은 세트 동작, 리셋 동작, 데이터 판독 동작시 선택된 메모리 셀 MC에 각각 인가된다. 즉, 선택된 메모리 셀 MC에 접속된 워드선 WL에 "H" 레벨이 공급되고, 선택된 메모리 셀 MC에 접속된 비트선 BL에 "L" 레벨이 공급되고, 나머지 워드선들 WL에는 "L" 레벨이 공급되고, 나머지 비트선들 BL에는 "H" 레벨이 공급된다. 그 결과, 선택된 메모리 셀 MC에 데이터 세트, 리셋 또는 판독을 위해 필요한 전압이 인가되어, 선택된 메모리 셀 MC에 대한 데이터 세트, 리셋 또는 판독이 실행된다. 선택된 메모리 셀 MC 이외의 메모리 셀들 MC에는 역 바이어스 전압 또는 0V가 인가되므로, 이들 메모리 셀들 MC를 통해 전류는 흐르지 않는다.
도 4a는 본 실시 형태에 따른 반도체 메모리 메모리의 메모리 셀 어레이의 일부를 도시하는 사시도이다. 도 4b는 도 4a에 도시한 메모리 셀 어레이의 워드선 WL, 비트선 BL, 메모리 셀 MC을 더욱 명확하게 도시하는 도이다.
이 메모리 셀 어레이는 반도체 기판(101) 상에 적층된 셀 어레이 층들 MA1과 MA2를 포함하는 갖춘 2층 메모리 셀 어레이이다. 비트선들(106)은 상위 및 하위 셀 어레이 층들 MA1과 MA2 간에 공유된다.
반도체 기판(101) 상에는 도시하지 않은 주변 회로를 구성하는 트랜지스터들의 불순물 확산층과 게이트 전극이 형성되어 있다. SiO2로 형성된 절연층(102)은 주변 회로 상에 적층되어 있다. 절연층(102) 상에는 제1 방향(이하, 제1 방향을 워드선 방향이라 함)으로 연장되는 복수의 워드선 WL1(103)이 형성된다. 워드선 WL1 상에는 복수의 제1 메모리 셀 MC1(104)이 형성된다. 워드선 방향에 직교하는 제2 방향(이하, 비트선 방향이라 함)으로 연장되는 복수의 비트선 BL1(106)이 메모리 셀 MC1(104) 상에 형성된다. 셀 어레이 층 MA1은 워드선 WL1, 메모리 셀 MC1, 비트선 BL1로 구성된다. 비트선 BL1 상에는 복수의 제2 메모리 셀 MC2(107)가 형성되어 있다. 이 메모리 셀 MC2 상에는 워드선 방향으로 연장되는 복수의 워드선 WL2(109)가 형성되어 있다. 셀 어레이 층 MA2는 비트선 BL1, 메모리 셀 MC2, 워드선 WL2로 구성된다. 또한, 비트선 방향으로 인접하는 메모리 셀 MC 사이에는 각각 SiO2로 구성된 제1 층간 절연막(105)이 채워지고, 각 메모리 셀 MC와 층간 절연막(105) 사이에는 SiN으로 이루어진 제1 박막(161)이 개재되어 있다. 마찬가지로, 워드선 방향으로 인접하는 메모리 셀 MC 사이에는 각각 SiO2로 구성된 제2 층간 절연막(108)이 채워지고, 각 메모리 셀 MC와 층간 절연막(108) 사이에는 SiN으로 이루어진 제2 박막(162)이 개재되어 있다.
도 4a와 도 4b에 도시한 메모리 셀 어레이는 2층 구조를 갖고 있지만, 워드선 WL2 상에 메모리 셀을 MC1에서 비트선 BL1까지의 구조 및 메모리 셀 MC2에서 워드선 WL2까지의 구조를 교대로 반복적으로 적층함으로써, 임의의 적층 수의 메모리 셀 어레이를 구성할 수 있다.
[메모리 셀 어레이의 제조 방법]
다음으로, 도 4a와 도 4b에 도시한 2층 구조의 메모리 셀 어레이의 제조 방법을 설명한다.
도 5a 내지 도 5q는 메모리 셀 어레이를 형성하는 단계들을 순서대로 도시하는 사시도이다.
먼저, 반도체 기판(101) 상에 주변 회로를 구성하는 트랜지스터 등을 형성하기 위한 FEOL(Front End Of Line) 공정을 실행하고, 주변 회로 상에 SiO2로 된 절연 층(102)을 퇴적(deposit)한다. 여기서, (도시하지 않은) 비아도 형성한다.
다음으로, 도 5a에 도시한 바와 같이, 절연층(102) 상에, 워드선 WL1로 되는 제1 배선층(103A), 메모리 셀 MC1로 되는 제1 메모리 셀층(104A), 및 배선층(103A)과 제1 메모리 셀층(104A)을 처리하는 추후 단계에서 사용되는 SiO2로 된 에칭 마스크(141)를 순차적으로 적층하고, 에칭 마스크(141) 상에 워드선 방향으로 연장되는 복수의 홈(181)을 포함하는 소정의 L/S 패턴의 포토레지스트(142)를 형성한다.
이어서, 도 5b에 도시한 바와 같이, 포토레지스트(142)를 마스크로서 이용하는 포토 에칭 단계에 의해 워드선 방향으로 연장되는 복수의 홈(182)을 에칭 마스크(141)에 형성한다.
이어서, 도 5c에 도시한 바와 같이, 배선층(103A)의 하면에 도달하는 복수의 제1 홈(183)을, 에칭 마스크(141)를 마스크로서 이용하여 RIE(반응성 이온 에칭) 등의 이방성 에칭에 의해 형성한다. 그 결과, 복수의 워드선 WL1(103)이 형성되고, 메모리 셀층(104A)이 제1 홈들(183)을 따라 분리된다. 이후, 에칭 마스크(141)를 박리한다.
이어서, 도 5d에 도시한 바와 같이, 제1 홈들(183)의 측벽들과 하면 및 메모리 셀층(104A)의 상면들 상에 라이너(liner)형 박막(161)을 형성한다. 이 박막(161)은 추후의 단계에서 형성되는 제1 층간 절연막(105)의 재료의 에칭 속도보다 빠른 에칭 속도를 갖는 재료로 형성된다. 구체적으로, SiN, SiO2, Al2O3, CVD-C, SiBN, SiC, BN 등의 재료 및 SiOC 등의 저 유전(Low - k) 재료를 박막(161)의 재료로서 채택할 수 있다. 예를 들면, 층간 절연막(105)의 재료가 SiO2인 경우, 박막(161)의 재료로서 SiN을 채택할 수 있다. 박막(161)으로서 다공성 막을 사용하면, 높은 절연성을 얻을 수 있다. 예를 들면, C(탄소)를 포함하는 유기 막을 박막(161)으로서 이용하는 경우에는, 박막(161)으로서 다공성 막을 사용하는 것이 바람직하다.
이어서, 도 5e에 도시한 바와 같이, 박막(161) 중 제1 홈들(183)의 측벽들 상에 형성되어 있는 부분들을 남기는 방식으로 이방성 에칭에 의해 박막(161)을 제거한다.
이어서, 도 5f에 도시한 바와 같이, 제1 홈들(183)에 SiO2로 된 제1 층간 절연막(105)을 채운 후 메모리 셀층(104A), 박막(161), 층간 절연막(105)의 표면들을 CMP(화학적 기계적 연마) 등을 이용하여 매끄럽게 함으로써 제1 적층 구조를 형성한다. 이후, 비트선 BL1로 되는 제2 배선층(106A), 제2 메모리 셀 MC2로 되는 제2 메모리 셀층(107A), 비트선 방향으로 제2 메모리 셀층(107A)의 상면에서 워드선(103)의 상면까지의 구조를 처리하는 추후 단계에서 사용되는 SiO2로 이루어진 에칭 마스크(143)를 제1 적층 구조 상에 순차적으로 적층한다. 에칭 마스크(143) 상에 비트선 방향으로 연장되는 복수의 홈(184)을 포함하는 소정의 L/S 패턴의 포토레지스트(144)를 형성한다.
이어서, 도 5g에 도시한 바와 같이, 포토레지스트(144)를 마스크로서 이용하는 포토 에칭 단계에 의해 비트선 방향으로 연장되는 복수의 홈(185)을 에칭 마스크(143)에 형성한다.
이어서, 도 5h에 도시한 바와 같이, 배선층(106A)의 하면에 도달하는 제2 홈들(186)을, 에칭 마스크(143)를 마스크로서 이용하여 RIE(반응성 이온 에칭) 등의 이방성 에칭에 의해 형성한다. 그 결과, 복수의 비트선 BL1이 형성되고, 메모리 셀층(107A)이 제2 홈들(186)을 따라 분리된다.
이어서, 도 5i에 도시한 바와 같이, 에칭 마스크(143)를 마스크로서 이용하여 RIE 등의 이방성 에칭에 의해 박막(161)을 선택적으로 제거한다. 이때, 층간 절연막(105)의 상부도 낮아진다. 이 에칭 단계에서는, 다음 단계에서 메모리 셀층(104A)을 에칭할 때 제1 박막(161)의 잔여물이 존재하지 않도록 제1 박막(161)을 제거하면 되고, 따라서 층간 절연막(105)이 남아도 된다.
이어서, 도 5j에 도시한 바와 같이, 에칭 마스크(143)를 마스크로서 이용하여 RIE 등의 이방성 에칭에 의해 메모리 셀층(104A)을 선택적으로 제거한다. 그 결과, 워드선 WL1(103)과 비트선 BL1(106)의 교차부에 기둥 형상의 메모리 셀 MC1(104)이 형성된다. 이후, 에칭 마스크(143)를 박리한다.
이어서, 도 5k에 도시한 바와 같이, 절연층(102), 워드선 WL1(103), 제1 메모리 셀 MC1(104), 제1 층간 절연막(105), 비트선 BL1(106), 제2 메모리 셀층(107A)의 외부 노출 부분들 상에 라이너형의 제2 박막(162)을 형성한다. 제1 박막(161)과 마찬가지로, 제2 박막(162)도 추후 단계에서 형성되는 제2 층간 절연막(108)의 재료의 에칭 속도보다 빠른 에칭 속도를 갖는 재료로 형성된다.
다음으로, 도 5l에 도시한 바와 같이, 메모리 셀층(107A)의 상면이 노출되는 정도로 이방성 에칭에 의해 제2 박막(162)을 제거한다.
이어서, 도 5m에 도시한 바와 같이, 제2 홈들(186)에 SiO2로 된 제2 층간 절연막(108)을 채우고 메모리 셀층(107A), 박막(162), 층간 절연막(108)의 상면들을 CMP 등에 의해 매끄럽게 함으로써 제2 적층 구조를 형성한다. 이후, 워드선 WL2로 되는 제3 배선층(109A) 및 워드선 방향으로 제3 배선층(109A)의 상면에서 비트선들 BL1(106)까지의 구조를 처리하는 추후 단계에서 사용되는 SiO2로 된 절연층(110)을 제2 적층 구조 상에 순차적으로 적층한다. 워드선 방향으로 연장되는 복수의 홈(188)을 포함하는 소정의 L/S 패턴의 포토레지스트(145)를 절연층(110) 상에 형성한다.
이어서, 도 5n에 도시한 바와 같이, 워드선 방향으로 연장되는 복수의 홈(189)을 포토 에칭 단계에 의해 포토레지스트(145)를 통해 절연층(110)에 형성한다.
이어서, 도 5o에 도시한 바와 같이, 배선층(109A)의 하면에 도달하는 제3 홈들(190)을 절연층(110)을 마스크로서 이용하여 RIE 등의 이방성 에칭에 의해 형성한다. 그 결과, 복수의 워드선 WL2(109)이 형성된다.
이어서, 도 5p에 도시한 바와 같이, 절연층(110)을 마스크로서 이용하여 RIE 등의 이방성 에칭에 의해 박막(162)을 선택적으로 제거한다. 이 에칭 단계에서는, 다음 단계에서 메모리 셀층(107A)을 에칭할 때 제2 박막(162)의 잔여물이 존재하지 않도록 제2 박막(162)을 제거하면 되고, 따라서 층간 절연막(108)이 남아도 된다.
이어서, 도 5q에 도시한 바와 같이, 절연층(110)을 마스크로서 이용하여 RIE 등의 이방성 에칭에 의해 메모리 셀층(107A)을 선택적으로 제거한다. 그 결과, 비트선들 BL1(106)과 워드선들 WL2(109)의 교차부에 기둥 형상의 메모리 셀들 MC2(107)를 형성하여, 도 4a와 도 4b에 도시한 메모리 셀 어레이가 형성된다.
마지막으로, 본 실시 형태에 따른 메모리 셀 어레이는 비트선 방향으로 인접하는 메모리 셀들 MC2(107) 간의 홈들(191)에 (도시하지 않은) 층간 절연막을 채움으로써 완성된다.
여기서, 비교예로서, 박막(161, 162)을 사용하지 않는 메모리 셀 어레이의 제조 단계를 도 10 내지 도 12를 참조하여 고려해 본다. 이 경우, (제1 층간 절연막(105)에 대응하는) 제1 층간 절연막(505)에 비트선 방향으로 연장되는 홈들(587)을 형성할 때, 에칭 마스크(543)에 대한 제1 층간 절연막(505)의 에칭 선택비를 증가시킬 수 없기 때문에 충분히 두꺼운 (에칭 마스크(143)에 대응하는) 에칭 마스크(543)를 이용할 필요가 있다. 에칭 마스크(543)의 두께가 충분하지 않은 경우, 도 10에 도시한 바와 같이 에칭 도중에 마스크를 모두 소모하여 (제2 메모리 셀층(107A)에 대응하는) 메모리 셀층(507A)이 부분적으로 결손된다. 이에 대한 대책은 에칭 마스크(543)를 두껍게 하는 것이다. 그러나, 이 경우, 도 11에 도시한 바와 같이 에칭 마스크(543)가 떨어져 문제가 될 수 있다. 또한, (제1 메모리 셀층(104A)에 대응하는) 메모리 셀층(504A)의 재료와 층간 절연막(505)의 재료 간의 에칭 선택비를 1:1로 할 수 없기 때문에, 층간 절연막(505)을 충분히 제거할 수 없으며, 메모리 셀 재료의 일부 잔여물(504')이 층간 절연막(505)의 측벽들 상에 남게 되어, 메모리 셀들 MC가 단락될 수 있는 문제점이 발생한다. 이러한 문제점에 대한 대책으로는 메모리 셀층(504A)에 대하여 에칭 선택비가 높은 재료로 층간 절연막(505)을 형성하는 것이 가능하다. 그러나, 이는 절연성 유지를 더욱 어렵게 할 뿐만 아니라 도 13에 도시한 바와 같이 인접하는 메모리 셀들 간에 공극(space)이 발생하기 때문에 물리적인 강도를 손상시키고 집적도 면에서의 제조를 더욱 어렵게 한다.
이러한 점에서, 박막이 메모리 셀층들(104A, 107A)에 인접하도록 층간 절연막들(105, 108)의 에칭 속도보다 빠른 에칭 속도를 갖는 박막들(161, 162)을 형성하는 본 실시 형태의 제조 방법에 따르면, 메모리 셀층들(104A, 107A)에 인접하며 메모리 셀 재료의 일부 잔여물이 발생할 수 있는 영역들을, 메모리 셀층들(104A, 107A)을 제거하기 전에 마스크를 덜 손상시키면서 제거할 수 있으며, 이는 전술한 비교예에서 야기되는 문제점들을 방지한다.
본 실시 형태에 따르면, 에칭 마스크 손상을 구하고 인접하는 메모리 셀들 간의 단락의 원인으로 되는 잔여물을 남기지 않을 수 있는 반도체 기억 장치의 제조 방법 및 이러한 제조 방법에 의해 제조되는 반도체 기억 장치를 제공할 수 있다.
[제2 실시 형태]
[메모리 셀 어레이의 구조]
도 6은 제2 실시 형태에 따른 반도체 메모리의 메모리 셀 어레이의 일부를 도시하는 사시도이다. 제1 실시 형태의 메모리 셀 어레이의 참조 번호(101 내지 186)로 표시되는 부분들에 대응하는 제2 실시 형태의 부분들은 참조 번호(201 내지 286)로 표시하고, 이러한 대응 부분들에 관한 중복 설명은 생략한다.
본 실시 형태의 메모리 셀 어레이는, 제1 박막(261)이 제1 층간 절연막(205)의 저부에도 형성된다는 점과 제2 박막(262)이 제2 층간 절연막(208)의 저부에도 형성된다는 점에서 도 4a와 도4b에 도시한 제1 실시 형태에 따른 메모리 셀 어레이와 다르다.
[메모리 셀 어레이의 제조 방법]
다음으로, 도 6에 도시한 2층 구조를 갖는 메모리 셀 어레이를 제조하는 방법을 설명한다.
도 7a 내지 도 7e는 이 메모리 셀 어레이를 제조하는 단계들을 도시하는 사시도이다. 제1 실시 형태에 따른 메모리 셀 어레이를 제조하는 단계들과 마찬가지의 단계들은 도시하지 않는다. 도 5a 내지 도 5q에 도시한 반도체 기판(101), 절연층(102), 워드선들(103, 109), 메모리 셀층들(104A, 107A), 층간 절연막들(105, 108), 비트선들(106), 박막들(161, 162), 홈들(183, 186)은 본 실시 형태에서 반도체 기판(201), 절연층(202), 워드선들(203, 209), 메모리 셀층들(204A, 207A), 층간 절연막들(205, 208), 비트선들(206), 박막들(261, 262), 홈들(283, 286)로서 설명한다.
먼저, 제1 실시 형태와 동일한 방식으로, 반도체 기판(201) 상에 절연층(202)을 형성하는 단계 내지 도 5d에 도시한 바와 유사한 제1 박막(261)을 형성하는 단계를 수행한다.
이어서, 도 7a에 도시한 바와 같이, 제1 홈들(283)이 채워질 때까지 제1 박막(261) 상에 SiO2로 된 제1 층간 절연막(205)을 퇴적한다.
이어서, 도 7b에 도시한 바와 같이, 제1 박막(261)의 상면이 노출될 때까지 CMP 등에 의해 층간 절연막(205)의 상면을 매끄럽게 함으로써 층간 절연막(205)의 상부를 제거한다.
이어서, 도 7c에 도시한 바와 같이, 메모리 셀층(204A)의 상면이 노출될 때까지 제1 박막(261)의 상부를 제거한다. 그 결과, 제1 적층 구조가 형성된다.
이어서, 제1 실시 형태의 도 5f 내지 도 5k에 도시한 바와 동일한 방식으로, 제1 적층 구조 상에 비트선들 BL1로 되는 제2 배선층을 형성하는 단계 내지 제2 박막(262)을 형성하는 단계를 수행한다.
이어서, 제2 홈들(286)이 채워질 때까지 제2 박막(262) 상에 SiO2로 된 제2 층간 절연층(208)을 퇴적한다. 이후, 도 7d에 도시한 바와 같이, 제2 박막(262)의 상면이 노출될 때까지 CMP 등에 의해 층간 절연막(208)의 상면을 매끄럽게 함으로써 층간 절연막(208)의 상부를 제거한다.
이어서, 도 7e에 도시한 바와 같이, 메모리 셀층(207A)의 상면이 노출될 때까지 에칭에 의해 제2 박막(262)의 상부를 제거한다. 그 결과, 제2 적층 구조가 형성된다.
이어서, 제1 실시 형태의 도 5m 내지 도 5q에 도시한 바와 동일한 방식으로, 제2 적층 구조 상에 워드선들 WL2로 되는 제3 배선층을 형성하는 단계 내지 비트선들 BL1(206)과 워드선들 WL2(209)의 교차부에 기둥 형상의 메모리 셀들 MC2(207)를 형성하는 단계를 수행한다.
마지막으로, 본 실시 형태에 따른 메모리 셀 어레이는 비트선 방향으로 인접하는 메모리 셀들 MC2(207) 간의 홈들에 (도시하지 않은) 층간 절연막을 채움으로써 완성된다.
제1 실시 형태에 따르면, 제1 홈들(183)에 제1 층간 절연막(105)을 채우기 전에, 도 5e에 도시한 바와 같이 제1 박막(161)의 상부를 제거하여 메모리 셀층(104A)의 상면을 노출시킨다. 본 실시 형태는, 제1 홈들(283)에 제1 층간 절연막(205)을 채운 후 도 7c에 도시한 바와 같이 제1 박막(261)의 상부를 제거하여 메모리 셀층(204A)의 상면을 노출시킨다는 점에서 제1 실시 형태와 다르다. 그러나, 본 실시 형태는, 제1 실시 형태와 마찬가지로, 마스크 손실이 보다 적으면서, 메모리 셀층들(204A, 207A)에 인접하며 메모리 셀 재료의 잔류물이 발생할 수 있는 영역들을 제거할 수 있다.
[제3 실시 형태]
[메모리 셀 어레이의 구조]
도 8은 제3 실시 형태에 따른 반도체 메모리의 메모리 셀 어레이의 일부를 도시하는 사시도이다. 제1 실시 형태의 메모리 셀 어레이의 참조 번호(101 내지 191)로 표시되는 부분들에 대응하는 제3 실시 형태의 부분들은 참조 번호(301 내지 391)로 표시하고, 이러한 대응 부분들에 관한 중복 설명은 생략한다.
본 메모리 셀 어레이는 제1 및 제2 박막이 자연스럽게 제거된다는 점에서 도 4a와 도4b에 도시한 제1 실시 형태에 따른 메모리 셀 어레이와 다르다.
[메모리 셀 어레이의 제조 방법]
다음으로, 도 8에 도시한 2층 구조를 갖는 메모리 셀 어레이를 제조하는 방법을 설명한다.
도 9a 내지 도 9d는 본 메모리 셀 어레이를 제조하는 단계들을 도시하는 사시도이다. 제1 실시 형태에 따른 메모리 셀 어레이를 제조하는 단계들과 유사한 단계들은 도시하지 않는다. 도 5a 내지 도 5q에 도시한 제1 기판(101), 절연층들(102, 110), 워드선들(103, 109), 메모리 셀들(104, 107), 메모리 셀층들(104A, 107A), 층간 절연막들(105, 108), 비트선들(106), 에칭 마스크(143), 박막들(161, 162), 홈들(186, 191)은 본 실시 형태에서 반도체 기판(301), 절연층들(302, 310), 워드선들(303, 309), 메모리 셀들(304, 307), 메모리 셀층들(304A, 307A), 층간 절연막들(305, 308), 비트선들(306), 에칭 마스크(343), 박막들(361, 362), 홈들(386, 391)로서 설명한다.
먼저, 제1 실시 형태와 동일한 방식으로, 반도체 기판(301) 상에 절연층(302)을 형성하는 단계 내지 도 5h에 도시한 바와 유사한 제2 홈들(386)을 형성하는 단계를 수행한다.
다음으로, 도 9a에 도시한 바와 같이, 습식 에칭 등의 등방성 에칭에 의해 제1 박막(361)을 제거한다. 이 에칭 단계에서는, 다음 단계에서 메모리 셀층(304A)을 에칭함으로 인해 잔여물이 발생하지 않을 정도로 제1 박막(361)을 제거하면 된다. 그러나, 박막(361)이 C(탄소) 등의 도전성 재료로 형성된 것이면, 워드선들 WL1(303)의 적어도 상면 이하까지 박막(361)의 에칭을 수행한다. 또한, 이 단계에서 비트선들 BL1(306) 아래에 존재하는 제1 박막(361)의 일부들도 에칭에 의해 제거될 수 있으므로, 비트선들 BL1(306) 아래의 층간 절연막(305)과 메모리 셀층(304A) 사이에 공극이 생성될 수 있고, 이는 인접하는 메모리 셀들 간의 기생 용량을 저감시킬 수 있다. 이후, 에칭 마스크(343)를 마스크로서 이용하여 RIE 등의 이방성 에칭에 의해 층간 절연막(305)을 선택적으로 제거한다. 층간 절연막(305)이 메모리 셀층(304A)에 대한 이방성 에칭에 큰 영향을 끼치지 않는다면 층간 절연막(305)에 대한 이방성 에칭은 생략할 수 있다.
이어서, 도 9b에 도시한 바와 같이, 제1 실시 형태와 동일한 방식으로, 에칭 마스크(343)를 마스크로서 이용하여 RIE 등의 이방성 에칭에 의해 메모리 셀층(304A)을 선택적으로 제거한다. 그 결과, 워드선 WL1(303)과 비트선 BL1(306)의 교차부에 기둥 형상의 메모리 셀들 MC1(304)이 형성된다. 이후, 에칭 마스크(343)가 박리된다.
이어서, 제1 실시 형태의 도 5k 내지 도 5o에 도시한 바와 동일한 방식으로, 제2 박막(362)을 형성하는 단계 내지 워드선들 WL2(309)의 하면에 도달하는 홈들을 형성하는 단계를 수행한다.
이어서, 도 9c에 도시한 바와 같이, 습식 에칭 등의 등방성 에칭에 의해 제2 박막(362)을 제거한다. 이 에칭에서는, 다음 단계에서 메모리 셀층(307A)을 에칭함으로 인해 잔여물이 발생하지 않을 정도로 제2 박막(362)을 제거하면 된다. 그러나, 박막(362)이 C(탄소) 등의 도전성 재료로 형성된 것이면, 워드선들 WL1(303)의 적어도 상면 이하까지 박막(362)의 에칭을 수행한다. 또한, 이 단계에서 워드선들 WL2(309) 아래에 존재하는 제2 박막(362)의 일부들도 에칭에 의해 제거될 수 있으므로, 워드선들 WL2(309) 아래의 층간 절연막(308)과 메모리 셀층(307A) 사이에 공극이 생성될 수 있고, 이는 인접하는 메모리 셀들 간의 기생 용량을 저감시킬 수 있다. 이후, 절연층(310)을 마스크로서 이용하여 RIE 등의 이방성 에칭에 의해 층간 절연막(308)을 선택적으로 제거한다. 층간 절연막(308)이 메모리 셀층(307A)에 대한 이방성 에칭에 큰 영향을 끼치지 않는다면 층간 절연막(308)에 대한 이방성 에칭은 생략할 수 있다.
이어서, 도 9d에 도시한 바와 같이, 절연층(310)을 마스크로서 이용하여 RIE 등의 이방성 에칭에 의해 메모리 셀층(307A)을 선택적으로 제거한다. 그 결과, 워드선 WL2(309)와 비트선 BL1(306)의 교차부에 기둥 형상의 메모리 셀들 MC2(307)가 형성되고, 도 8에 도시한 메모리 셀 어레이가 형성된다.
마지막으로, 비트선 방향으로 메모리 셀들 MC2(307) 간의 홈들(391)에 (도시하지 않은) 층간 절연막을 채움으로써 본 실시 형태에 따른 메모리 셀 어레이가 완성된다.
본 실시 형태에 따르면, 제1 및 제2 박막(361, 362)이 등방성으로 제거된다. 따라서, 제1 및 제2 박막(361, 362)은 도전성 재료로 형성될 수 있다. 이 경우에도, 제1 실시 형태와 마찬가지로, 에칭시 마스크 손실은 보다 적으면서 인접하는 메모리 셀들 간에 메모리 셀 재료의 잔여물이 없는 반도체 메모리를 제공할 수 있다.
박막들을 제거함으로써 메모리 셀 어레이의 물리적 강도를 손상시킬 우려가 있을 수 있지만, 이는 메모리 셀들 간의 공극의 상당 부분을 층간 절연막이 점유하고 있기 때문에 큰 문제로 되지 않는다.
[기타 실시 형태]
소정의 실시 형태들을 설명하였지만, 이러한 실시 형태들은 예로 제시되었을 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 실제로, 본 명세서에서 설명한 신규한 방법과 시스템은 다양한 기타 형태로 구체화되어도 된다. 또한, 본 발명의 사상으로부터 벗어나지 않고 본 명세서에서 설명한 방법과 시스템의 형태에 있어서 다양한 생략, 대체 및 변경을 행해도 된다. 첨부되는 청구범위와 그 등가물은 이러한 형태나 수정을 본 발명의 사상과 범위 내에 포함하려는 것이다.
제1 내지 제3 실시 형태에서는 2층 구조를 갖는 메모리 셀을 제조하는 방법을 설명하였다. 그러나, 전술한 적층 구조의 형성을 반복함으로써 임의의 적층 수를 갖는 크로스 포인트형 메모리 셀 어레이를 형성하는 것도 가능하다. 역으로, 단층 메모리 셀 어레이를 제조하는 경우, 상층 메모리 셀 재료의 형성은 생략해야 한다.
본 발명은 메모리 셀 구조에 관해 한정되는 것이 아니므로, 상 변화 메모리 소자, MRAM 소자, PRRAM, ReRAM 등의 다양한 크로스 포인트형 반도체 기억 장치에 적용 가능하다.
101: 반도체 기판
102: 절연층
103: 워드선
104A: 메모리 셀층
105: 층간 절연막
106: 비트선

Claims (20)

  1. 반도체 기억 장치를 제조하는 방법으로서,
    반도체 기판 위에 제1 배선층을 형성하는 단계와,
    상기 제1 배선층 위에 제1 메모리 셀들을 구성하는 제1 메모리 셀층을 형성하는 단계와,
    상기 제1 메모리 셀층을 형성한 후, 깊이가 상기 제1 배선층의 저부에 이르며 제1 방향으로 연장되는 제1 홈들(grooves)을 형성함으로써, 제1 배선들을 형성하는 단계와,
    상기 제1 홈들의 측벽들 상에 제1 박막을 형성하는 단계와,
    상기 제1 박막이 형성된 상기 제1 홈들에 제1 층간 절연막을 채움으로써 제1 적층 구조를 형성하는 단계와,
    상기 제1 적층 구조 위에 제2 배선층을 형성하는 단계와,
    깊이가 상기 제2 배선층의 저부에 이르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 홈들을 형성함으로써, 제2 배선들을 형성하는 단계와,
    상기 제2 홈들의 저부에 노출된 상기 제1 박막을 제거하는 단계와,
    상기 제2 홈들의 저부에 노출된 상기 제1 메모리 셀층을 제거함으로써 기둥 형상의 상기 제1 메모리 셀들을 형성하는 단계를 포함하고,
    상기 제1 박막은, 상기 제1 층간 절연막보다 에칭 속도가 빠르고, 상기 제1 박막에 인접하는 상기 제1 메모리 셀층의 부분들을 제거하기 전에 제거되는, 반도체 기억 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 배선층을 형성한 후 상기 제2 배선들을 형성하기 전에, 상기 제2 배선층 위에 제2 메모리 셀들을 구성하는 제2 메모리 셀층을 형성한 후 상기 제2 메모리 셀층에도 상기 제2 홈들을 형성하는 단계와,
    상기 제1 메모리 셀들을 형성한 후, 상기 제2 홈들의 측벽들 상에 제2 박막을 형성하는 단계와,
    상기 제2 박막이 형성된 상기 제2 홈들에 제2 층간 절연막을 채움으로써 제2 적층 구조를 형성하는 단계와,
    상기 제2 적층 구조 위에 제3 배선층을 형성하는 단계와,
    깊이가 상기 제3 배선층의 저부에 이르며 상기 제1 방향으로 연장되는 제3 홈들을 형성함으로써, 제3 배선들을 형성하는 단계와,
    상기 제3 홈들의 저부에 노출된 상기 제2 박막을 제거하는 단계와,
    상기 제3 홈들의 저부에 노출된 상기 제2 메모리 셀층을 제거함으로써 기둥 형상의 상기 제2 메모리 셀들을 형성하는 단계를 더 포함하고,
    상기 제2 박막은, 상기 제2 층간 절연막보다 에칭 속도가 빠르고, 상기 제2 박막에 인접하는 상기 제2 메모리 셀층의 부분들을 제거하기 전에 제거되는, 반도체 기억 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 박막을 형성하는 단계는
    상기 제1 메모리 셀층의 상면 및 상기 제1 홈들의 상기 측벽들과 저부 상에 상기 제1 박막을 퇴적하는 단계와,
    상기 제1 홈들의 상기 측벽들 상에 형성된 부분들을 제외한 상기 제1 박막을 제거하는 단계를 포함하는, 반도체 기억 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 박막을 형성하는 단계는 상기 제1 메모리 셀층의 상면 및 상기 제1 홈들의 상기 측벽들과 저부 상에 상기 제1 박막을 퇴적하는 단계를 포함하고,
    상기 제1 적층 구조를 형성하는 단계는
    상기 제1 박막이 형성된 상기 제1 홈들에 상기 제1 층간 절연막을 채우는 단계와,
    상기 제1 박막의 상면이 노출될 때까지 상기 제1 층간 절연막의 상부를 제거하는 단계와,
    상기 제1 메모리 셀층이 노출될 때까지 상기 제1 박막의 상부를 제거하는 단계를 포함하는, 반도체 기억 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 박막을 제거하는 단계는 상기 제1 박막의 상면이 상기 제1 배선들의 적어도 상면 이하의 높이에 도달할 때까지 상기 제2 홈들의 저부의 상기 제1 박막을 리세싱(recess)하는 단계를 포함하는, 반도체 기억 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 박막을 제거할 때, 상기 제1 박막은 이방성으로 제거되는, 반도체 기억 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 박막을 제거할 때, 상기 제1 박막은 등방성으로 제거되는, 반도체 기억 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 박막의 재료는 SiN, SiO2, Al2O3, CVD-C, SiC, BN 및 SiOC 중 임의의 것을 포함하는, 반도체 기억 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 박막은 다공성 막인, 반도체 기억 장치의 제조 방법.
  10. 반도체 기억 장치를 제조하는 방법으로서,
    반도체 기판 위에 제1 배선층을 형성하는 단계와,
    상기 제1 배선층 위에 제1 메모리 셀들을 구성하는 제1 메모리 셀층을 형성하는 단계와,
    상기 제1 메모리 셀층을 형성한 후, 깊이가 상기 제1 배선층의 저부에 이르며 제1 방향으로 연장되는 제1 홈들을 형성함으로써, 제1 배선들을 형성하는 단계와,
    상기 제1 홈들의 측벽들 상에 제1 박막을 형성하는 단계와,
    상기 제1 박막이 형성된 상기 제1 홈들에 제1 층간 절연막을 채움으로써 제1 적층 구조를 형성하는 단계와,
    상기 제1 적층 구조 위에 제2 배선층을 형성하는 단계와,
    깊이가 상기 제2 배선층의 저부에 이르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 홈들을 형성함으로써, 제2 배선들을 형성하는 단계와,
    상기 제2 홈들의 저부에 노출된 상기 제1 박막을 우선적으로 제거하는 단계와,
    상기 제1 박막을 우선적으로 제거한 후, 상기 제2 홈들의 저부에 노출된 상기 제1 메모리 셀층을 제거하여 기둥 형상의 상기 제1 메모리 셀들을 형성하는 단계
    를 포함하는, 반도체 기억 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 배선층을 형성한 후 상기 제2 배선들을 형성하기 전에, 상기 제2 배선층 위에 제2 메모리 셀들을 구성하는 제2 메모리 셀층을 형성한 후 상기 제2 메모리 셀층에도 상기 제2 홈들을 형성하는 단계와,
    상기 제1 메모리 셀들을 형성한 후, 상기 제2 홈들의 측벽들 상에 제2 박막을 형성하는 단계와,
    상기 제2 박막이 형성된 상기 제2 홈들에 제2 층간 절연막을 채움으로써 제2 적층 구조를 형성하는 단계와,
    상기 제2 적층 구조 위에 제3 배선층을 형성하는 단계와,
    깊이가 상기 제3 배선층의 저부에 이르며 상기 제1 방향으로 연장되는 제3 홈들을 형성함으로써, 제3 배선들을 형성하는 단계와,
    상기 제3 홈들의 저부에 노출된 상기 제2 박막을 우선적으로 제거하는 단계와,
    상기 제2 박막을 우선적으로 제거한 후, 상기 제3 홈들의 저부에 노출된 상기 제2 메모리 셀층을 제거하여 기둥 형상의 상기 제2 메모리 셀들을 형성하는 단계를 더 포함하는, 반도체 기억 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 박막을 형성하는 단계는
    상기 제1 메모리 셀층의 상면 및 상기 제1 홈들의 상기 측벽들과 저부 상에 상기 제1 박막을 퇴적하는 단계와,
    상기 제1 홈들의 상기 측벽들 상에 형성된 부분들을 제외한 상기 제1 박막을 제거하는 단계를 포함하는, 반도체 기억 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 제1 박막을 형성하는 단계는 상기 제1 메모리 셀층의 상면 및 상기 제1 홈들의 상기 측벽들과 저부 상에 상기 제1 박막을 퇴적하는 단계를 포함하고,
    상기 제1 적층 구조를 형성하는 단계는
    상기 제1 박막이 형성된 상기 제1 홈들에 상기 제1 층간 절연막을 채우는 단계와,
    상기 제1 박막의 상면이 노출될 때까지 상기 제1 층간 절연막의 상부를 제거하는 단계와,
    상기 제1 메모리 셀층이 노출될 때까지 상기 제1 박막의 상부를 제거하는 단계를 포함하는, 반도체 기억 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 제1 박막을 우선적으로 제거하는 단계는, 상기 제1 박막의 상면이 상기 제1 배선들의 적어도 상면 이하의 높이에 도달할 때까지 상기 제2 홈들의 저부의 상기 제1 박막을 리세싱하는 단계를 포함하는, 반도체 기억 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 제1 박막을 우선적으로 제거할 때, 상기 제1 박막은 이방성으로 제거되는, 반도체 기억 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 제1 박막을 우선적으로 제거할 때, 상기 제1 박막은 등방성으로 제거되는, 반도체 기억 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 제1 박막의 재료는 SiN, SiO2, Al2O3, CVD-C, SiC, BN 및 SiOC 중 임의의 것을 포함하는, 반도체 기억 장치의 제조 방법.
  18. 제10항에 있어서,
    상기 제1 박막은 다공성 막인, 반도체 기억 장치의 제조 방법.
  19. 제1 방향으로 연장되는 복수의 제1 배선과,
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 배선과,
    상기 제1 및 제2 배선의 교차부에서 상기 제1 및 제2 배선 사이에 접속된 기둥 형상의 복수의 메모리 셀과,
    상기 메모리 셀들 중 인접하는 메모리 셀들 사이에 배치된 층간 절연막과,
    상기 메모리 셀들의 각각과 상기 층간 절연막 사이에 배치된 공극
    을 포함하는, 반도체 기억 장치.
  20. 제19항에 있어서,
    상기 제1 및 제2 배선의 상기 교차부에서 상기 제1 및 제2 배선 사이에 접속된 상기 기둥 형상의 메모리 셀들로 구성된 구조를 각각 포함하는 복수의 층이 적층되는, 반도체 기억 장치.
KR1020100088446A 2009-12-18 2010-09-09 반도체 기억 장치의 제조 방법 및 반도체 기억 장치 KR101164358B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009287323A JP2011129737A (ja) 2009-12-18 2009-12-18 半導体記憶装置の製造方法及び半導体記憶装置
JPJP-P-2009-287323 2009-12-18

Publications (2)

Publication Number Publication Date
KR20110070756A true KR20110070756A (ko) 2011-06-24
KR101164358B1 KR101164358B1 (ko) 2012-07-09

Family

ID=44149920

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100088446A KR101164358B1 (ko) 2009-12-18 2010-09-09 반도체 기억 장치의 제조 방법 및 반도체 기억 장치

Country Status (3)

Country Link
US (1) US20110147942A1 (ko)
JP (1) JP2011129737A (ko)
KR (1) KR101164358B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210158290A (ko) * 2020-06-23 2021-12-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 유니폴라 선택기를 갖는 메모리 디바이스

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174953A (ja) 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP5611903B2 (ja) * 2011-08-09 2014-10-22 株式会社東芝 抵抗変化メモリ
JP5657492B2 (ja) * 2011-09-01 2015-01-21 株式会社東芝 分子メモリ装置の製造方法
JP2013149921A (ja) 2012-01-23 2013-08-01 Toshiba Corp 不揮発性記憶装置およびその製造方法
US9583538B2 (en) 2013-02-28 2017-02-28 Kabushiki Kaisha Toshiba Semiconductor memory device having crossing interconnects separated by stacked films
TWI493549B (zh) * 2013-03-05 2015-07-21 Nat Univ Tsing Hua 電阻式隨機存取記憶體
KR20140109741A (ko) * 2013-03-06 2014-09-16 에스케이하이닉스 주식회사 수직형 반도체 장치 및 제조 방법과 그 동작 방법
EP2858118B1 (en) * 2013-10-07 2016-09-14 IMEC vzw Selector for RRAM
US10084016B2 (en) * 2013-11-21 2018-09-25 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9236342B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US9401474B2 (en) 2014-07-01 2016-07-26 Micron Technology, Inc. Methods of forming structures
KR102463036B1 (ko) * 2016-03-15 2022-11-03 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
US10510957B2 (en) * 2017-07-26 2019-12-17 Micron Technology, Inc. Self-aligned memory decks in cross-point memory arrays
US10879313B2 (en) 2019-05-13 2020-12-29 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
US10991761B2 (en) 2019-05-13 2021-04-27 Sandisk Technologies Llc Three-dimensional cross-point memory device containing inter-level connection structures and method of making the same
CN112436027B (zh) * 2020-11-23 2024-07-23 长江先进存储产业创新中心有限责任公司 半导体结构及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449710B2 (en) 2005-11-21 2008-11-11 Macronix International Co., Ltd. Vacuum jacket for phase change memory element
JP2008047901A (ja) * 2006-08-10 2008-02-28 Samsung Electronics Co Ltd 電気的機械的メモリ素子及びその製造方法
US8106376B2 (en) 2006-10-24 2012-01-31 Macronix International Co., Ltd. Method for manufacturing a resistor random access memory with a self-aligned air gap insulator
JP5016928B2 (ja) * 2007-01-10 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008218541A (ja) * 2007-03-01 2008-09-18 Matsushita Electric Ind Co Ltd 不揮発性記憶装置およびその製造方法
JP2009130139A (ja) 2007-11-22 2009-06-11 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2009267219A (ja) * 2008-04-28 2009-11-12 Hitachi Ltd 半導体記憶装置およびその製造方法
US8154005B2 (en) * 2008-06-13 2012-04-10 Sandisk 3D Llc Non-volatile memory arrays comprising rail stacks with a shared diode component portion for diodes of electrically isolated pillars
JP2010165803A (ja) * 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210158290A (ko) * 2020-06-23 2021-12-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 유니폴라 선택기를 갖는 메모리 디바이스

Also Published As

Publication number Publication date
US20110147942A1 (en) 2011-06-23
KR101164358B1 (ko) 2012-07-09
JP2011129737A (ja) 2011-06-30

Similar Documents

Publication Publication Date Title
KR101164358B1 (ko) 반도체 기억 장치의 제조 방법 및 반도체 기억 장치
KR101150578B1 (ko) 반도체 메모리 장치를 제조하는 방법 및 반도체 메모리 장치
JP5175526B2 (ja) 不揮発性半導体記憶装置及びその製造方法
KR101128620B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
JP5159270B2 (ja) 不揮発性半導体記憶装置及びその製造方法
KR101015325B1 (ko) 반도체 기억 장치
US20090137112A1 (en) Method of manufacturing nonvolatile semiconductor memory devices
US8044456B2 (en) Nonvolatile semiconductor memory device and producing method thereof
KR101141823B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
JP5329987B2 (ja) 半導体記憶装置及びその製造方法
JP2010040977A (ja) 半導体記憶装置及びその製造方法
JP2012033828A (ja) 半導体記憶装置及びその製造方法
JP2010192718A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2014011391A (ja) 半導体記憶装置
JP2014229896A (ja) 不揮発性半導体記憶装置
US8242479B2 (en) Nonvolatile memory apparatus and manufacturing method thereof
JP5279879B2 (ja) 不揮発性半導体記憶装置
JP2012174953A (ja) 半導体記憶装置及びその製造方法
JP2015153974A (ja) 半導体記憶装置
JP2013069922A (ja) 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee